JP6515771B2 - 並列処理装置及び並列処理方法 - Google Patents
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Description
前記複数のプロセッサのうち第1のプロセッサは、実行中の第1のプロセスの一部の処理を前記FPGA回路に依頼して前記FPGA回路の処理完了待ち状態に推移し、第2のプロセスの実行に推移する場合、移動先プロセッサ情報を前記FPGA回路に送ると共に、前記移動先プロセッサに前記FPGA回路での前記一部の処理完了後の前記第1のプロセス継続処理のための環境設定情報を送り、
前記移動先プロセッサは、前記FPGA回路が前記一部の処理を実行中に、前記環境設定情報の設定を行い、前記FPGA回路からの処理完了通知に応答して前記第1のプロセスの処理を継続する、並列処理装置である。
図5は、第1の実施の形態における並列処理装置(または演算処理装置)の構成例を示す図である。図5の演算処理装置1は、図1と同様に、複数のプロセッサ10_1〜10_4を有するシステムLSIチップである。
図13は、並列処理装置(演算処理装置)の適用例である携帯端末の構成を示す図である。携帯端末は、スマートホンやパッド端末などのスマートでバスである。携帯端末は、無線制御回路41とアプリ実行部44とを有するシステムLSIチップ40と、アンテナ51および無線回路50と、ディスプレイ24と、タッチパネル25とを有する。さらに、ブルーツースやWiFi用のLSI23と、DRAMなど高速アクセスのメインメモリ20と、フラッシュメモリやハードディスクなど大容量の不揮発性の補助メモリ22とを有する。
それぞれのプロセスをそれぞれ実行し、前記プロセスの一部をFPGA回路に処理させる複数のプロセッサを有し、
前記複数のプロセッサのうち第1のプロセッサは、実行中の第1のプロセスの一部の処理を前記FPGA回路に依頼して前記FPGA回路の処理完了待ち状態に推移し、第2のプロセスの実行に推移する場合、移動先プロセッサ情報を前記FPGA回路に送ると共に、前記移動先プロセッサに前記FPGA回路での前記一部の処理完了後の前記第1のプロセス継続処理のための環境設定情報を送り、
前記移動先プロセッサは、前記FPGA回路が前記一部の処理を実行中に、前記環境設定情報の設定を行い、前記FPGA回路からの処理完了通知に応答して前記第1のプロセスの処理を継続する、並列処理装置。
さらに、少なくとも一つの前記複数のプロセッサが実行するプロセスの一部を処理する前記FPGA回路を有する、付記1に記載の並列処理装置。
前記FPGA回路は、前記移動先プロセッサ情報の移動先プロセッサに、前記処理完了通知を送る、付記2に記載の並列処理装置。
さらに、前記FPGA回路と前記複数のプロセッサそれぞれとの間に、前記処理完了通知を送信する複数の処理完了通知信号線を有し、
前記FPGA回路は、前記処理完了通知を前記複数の処理完了通知信号線のいずれかを介して送信する、付記2に記載の並列処理装置。
前記複数のプロセッサは、実行中のプロセスの一部の処理を前記FPGA回路に依頼する場合、依頼元プロセッサの情報を前記FPGA回路に送り、
前記複数のプロセッサは、第2のプロセスの実行に推移する場合、前記FPGA回路からの処理完了通知を前記移動先プロセッサに転送する、付記4に記載の並列処理装置。
前記複数のプロセッサは、前記第1のプロセスの一部の処理を前記FPGA回路に依頼する場合、依頼元プロセッサの情報を前記FPGA回路に送り、前記FPGA回路の処理完了待ち状態を第1の所定期間継続する、付記1に記載の並列処理装置。
前記複数のプロセッサは、前記第1の所定期間継続中は、前記第2のプロセスの実行には推移しない、付記6に記載の並列処理装置。
前記環境設定情報は、前記第1のプロセッサ内のレジスタに設定されたレジスタ設定データを有する、付記1に記載の並列処理装置。
前記複数のプロセッサのそれぞれは、複数のプロセスのうち一つのプロセスを第2の所定期間実行した後、他のプロセスを前記所定の実行時間の間実行することを繰り返す、付記1に記載の並列処理装置。
前記複数のプロセッサのそれぞれは、任意のプロセスを実行中に割込信号を受信すると、実行中のプロセスより優先度が高い他のプロセスを起動及び実行し、実行中のプロセスの実行を停止する、付記1に記載の並列処理装置。
前記移動先プロセッサは、前記環境設定情報の設定を完了後、前記FPGA回路の処理完了待ち状態に推移する、付記1に記載の並列処理装置。
前記第1のプロセッサは、前記第2のプロセスの実行に推移する場合、前記第1のプロセスの情報を前記FPGA回路に送る、付記1に記載の並列処理装置。
それぞれのプロセスをそれぞれ実行し、前記プロセスの一部をFPGA回路に処理させる複数のプロセッサを有する並列処理装置の並列処理方法であって、
前記複数のプロセッサのうち第1のプロセッサが、実行中の第1のプロセスの一部の処理を前記FPGA回路に依頼して前記FPGA回路の処理完了待ち状態に推移し、第2のプロセスの実行に推移する場合、移動先プロセッサ情報を前記FPGA回路に送ると共に、前記移動先プロセッサに前記FPGA回路での前記一部の処理完了後の前記第1のプロセス継続処理のための環境設定情報を送る工程と、
前記移動先プロセッサが、前記FPGA回路が前記一部の処理を実行中に、前記環境設定情報の設定を行い、前記FPGA回路からの処理完了通知に応答して前記第1のプロセスの処理を継続する工程とを有する、並列処理方法。
10:プロセッサ、CPU、CPUコア
14:FPGA回路
BUS:CPUバス
Claims (10)
- それぞれのプロセスをそれぞれ実行し、前記プロセスの一部をFPGA回路に処理させる複数のプロセッサを有し、
前記複数のプロセッサのうち第1のプロセッサは、実行中の第1のプロセスの一部の処理を前記FPGA回路に依頼して前記FPGA回路の処理完了待ち状態に推移し、第2のプロセスの実行に推移する場合、移動先プロセッサ情報を前記FPGA回路に送ると共に、前記移動先プロセッサに前記FPGA回路での前記一部の処理完了後の前記第1のプロセス継続処理のための環境設定情報を送り、
前記移動先プロセッサは、前記FPGA回路が前記一部の処理を実行中に、前記環境設定情報の設定を行い、前記FPGA回路からの処理完了通知に応答して前記第1のプロセスの処理を継続する、並列処理装置。 - さらに、少なくとも一つの前記複数のプロセッサが実行するプロセスの一部を処理する前記FPGA回路を有する、請求項1に記載の並列処理装置。
- 前記FPGA回路は、前記移動先プロセッサ情報の移動先プロセッサに、前記処理完了通知を送る、請求項2に記載の並列処理装置。
- さらに、前記FPGA回路と前記複数のプロセッサそれぞれとの間に、前記処理完了通知を送信する複数の処理完了通知信号線を有し、
前記FPGA回路は、前記処理完了通知を前記複数の処理完了通知信号線のいずれかを介して送信する、請求項2に記載の並列処理装置。 - 前記複数のプロセッサは、実行中のプロセスの一部の処理を前記FPGA回路に依頼する場合、依頼元プロセッサの情報を前記FPGA回路に送り、
前記複数のプロセッサは、第2のプロセスの実行に推移する場合、前記FPGA回路からの処理完了通知を前記移動先プロセッサに転送する、請求項4に記載の並列処理装置。 - 前記複数のプロセッサは、前記第1のプロセスの一部の処理を前記FPGA回路に依頼する場合、依頼元プロセッサの情報を前記FPGA回路に送り、前記FPGA回路の処理完了待ち状態を第1の所定期間継続する、請求項1に記載の並列処理装置。
- 前記環境設定情報は、前記第1のプロセッサ内のレジスタに設定されたレジスタ設定データを有する、請求項1に記載の並列処理装置。
- 前記複数のプロセッサのそれぞれは、任意のプロセスを実行中に割込信号を受信すると、実行中のプロセスより優先度が高い他のプロセスを起動及び実行し、実行中のプロセスの実行を停止する、請求項1に記載の並列処理装置。
- 前記移動先プロセッサは、前記環境設定情報の設定を完了後、前記FPGA回路の処理完了待ち状態に推移する、請求項1に記載の並列処理装置。
- それぞれのプロセスをそれぞれ実行し、前記プロセスの一部をFPGA回路に処理させる複数のプロセッサを有する並列処理装置の並列処理方法であって、
前記複数のプロセッサのうち第1のプロセッサが、実行中の第1のプロセスの一部の処理を前記FPGA回路に依頼して前記FPGA回路の処理完了待ち状態に推移し、第2のプロセスの実行に推移する場合、移動先プロセッサ情報を前記FPGA回路に送ると共に、前記移動先プロセッサに前記FPGA回路での前記一部の処理完了後の前記第1のプロセス継続処理のための環境設定情報を送る工程と、
前記移動先プロセッサが、前記FPGA回路が前記一部の処理を実行中に、前記環境設定情報の設定を行い、前記FPGA回路からの処理完了通知に応答して前記第1のプロセスの処理を継続する工程とを有する、並列処理方法。
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US8977637B2 (en) * | 2012-08-30 | 2015-03-10 | International Business Machines Corporation | Facilitating field programmable gate array accelerations of database functions |
US9063974B2 (en) * | 2012-10-02 | 2015-06-23 | Oracle International Corporation | Hardware for table scan acceleration |
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US9286225B2 (en) * | 2013-03-15 | 2016-03-15 | Saratoga Speed, Inc. | Flash-based storage system including reconfigurable circuitry |
US20150036942A1 (en) * | 2013-07-31 | 2015-02-05 | Lsi Corporation | Object recognition and tracking using a classifier comprising cascaded stages of multiple decision trees |
US9785444B2 (en) * | 2013-08-16 | 2017-10-10 | Analog Devices Global | Hardware accelerator configuration by a translation of configuration data |
US9817670B2 (en) * | 2013-12-13 | 2017-11-14 | International Business Machines Corporation | Framework to provide time bound execution of co-processor commands |
JP6246603B2 (ja) * | 2014-01-21 | 2017-12-13 | ルネサスエレクトロニクス株式会社 | タスクスケジューラ機構、オペレーティングシステム及びマルチプロセッサシステム |
US10162663B2 (en) * | 2014-02-17 | 2018-12-25 | Hitachi, Ltd. | Computer and hypervisor-based resource scheduling method |
JP6157719B2 (ja) * | 2014-03-07 | 2017-07-05 | 株式会社日立製作所 | 計算機 |
US10127275B2 (en) * | 2014-07-11 | 2018-11-13 | International Business Machines Corporation | Mapping query operations in database systems to hardware based query accelerators |
US20160124899A1 (en) * | 2014-11-04 | 2016-05-05 | Easic Corporation | Multi-chip packaged function including a programmable device and a fixed function die and use for application acceleration |
US9952987B2 (en) * | 2014-11-25 | 2018-04-24 | Intel Corporation | Posted interrupt architecture |
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