JP6498473B2 - スイッチ駆動回路 - Google Patents

Description

本発明は、スイッチ駆動回路に関する。

従来、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）等のスイッチング素子のターンオフ時に発生するサージ電圧（瞬間的に発生する大波電圧）を抑える技術が開発されている。

これについて、図６〜図８を用いて具体的に説明する。図６に示すように、ゲートドライバ１００がＩＧＢＴであるスイッチング素子Ｑ１のゲートを駆動するものとする。

図６に示す構成において、図７に示すタイミングチャートのように、スイッチング素子Ｑ１のターンオフの際に、スイッチング素子Ｑ１のゲート・エミッタ間電圧Ｖｇｅをゲートドライバ１００の接地電位まで降下させるよう制御した場合、スイッチング素子Ｑ１のコレクタ・エミッタ間電圧Ｖｃｅは瞬間的に大電圧まで上昇し、サージ電圧が発生する場合がある。なお、スイッチング素子Ｑ１のオンにより上昇していたコレクタ電流Ｉｃｅはゼロまで減少する。このように、スイッチング素子Ｑ１のターンオフ時にサージ電圧が発生する場合があった。特にコレクタ電流Ｉｃｅが大電流であると、サージ電圧がスイッチング素子Ｑ１の耐圧を超え、スイッチング素子Ｑ１が破壊される恐れがあった。

そこで、従来、図８に示すように、スイッチング素子Ｑ１のターンオフ時に、スイッチング素子Ｑ１のゲート・エミッタ間電圧Ｖｇｅを一旦、閾値電圧Ｖｔより高い電圧Ｖｍまで降下させ、所定時間経過した後、ゲートドライバ１００の接地電位まで降下させる制御を行っていた。これにより、スイッチング素子Ｑ１のコレクタ・エミッタ間電圧Ｖｃｅの瞬間的な大電圧までの上昇は抑えられ、サージ電圧がスイッチング素子Ｑ１の耐圧を超えることを抑制できていた。

なお、上記に関連する従来技術の一例としては、特許文献１及び２を挙げることができる

特開２０１４−０９３８３６号公報 特表２０１４−５２９２３９号公報

しかしながら、図８にコレクタ電流Ｉｃｅとコレクタ・エミッタ間電圧Ｖｃｅとの重なりをハッチングにて示すように、スイッチング素子Ｑ１のターンオフ時にサージ電圧の上昇を抑制する際にはスイッチング損失が大きくなる。これにより、図７に示した制御であってもスイッチング素子Ｑ１のターンオフ時にサージ電圧がスイッチング素子Ｑ１の耐圧を超えることのない通常動作時でも、スイッチング損失が大きくなってしまう問題がある。

上記問題点に鑑み、本発明は、過電流発生時にはスイッチング素子のターンオフ時にサージ電圧の上昇を抑制しつつ、通常動作時にはスイッチング損失を抑えることが可能となるスイッチ駆動回路を提供することを目的とする。

上記目的を達成するために本発明の一態様に係るスイッチ駆動回路は、スイッチング素子を駆動するスイッチ駆動回路であって、
前記スイッチング素子に流れる過電流を検知する過電流検知部と、
前記スイッチング素子のオンオフを制御する制御電圧を前記スイッチング素子に印加する電圧制御部と、を備え、
前記電圧制御部は、
前記過電流検知部が過電流を検知した場合、一旦前記スイッチング素子のしきい値電圧より高い所定電圧まで降下させ所定時間経過した後に、更に前記スイッチ駆動回路の接地電位まで降下させる制御電圧を前記スイッチング素子に印加し、
前記過電流検知部が過電流を検知しない場合、前記所定時間の経過前に前記スイッチ駆動回路の接地電位まで降下させる制御電圧を前記スイッチング素子に印加することで前記スイッチング素子のターンオフを行う構成としている（第１の構成）。

また、上記第１の構成において、電源電圧と接地電位の間に直列接続されてその接続点に前記スイッチング素子の制御端が接続される上段スイッチング素子と下段スイッチング素子を更に備え、
前記電圧制御部は、
前記下段スイッチング素子と、
前記下段のスイッチング素子を駆動するための駆動信号を出力する駆動信号出力部と、
入力された前記駆動信号に基づく信号を前記下段のスイッチング素子に出力する信号出力部と、
前記接続点の電圧を前記所定電圧に一致するよう制御する定電圧制御部と、を含み、
前記過電流検知部の検知結果に応じて前記信号出力部の有効／無効、及び前記定電圧制御部の有効／無効が切替えられることとしてもよい（第２の構成）。

また、上記第２の構成において、前記信号出力部は、３ステートインバータであることとしてもよい（第３の構成）。

また、上記第２又は第３の構成において、前記定電圧制御部は、前記接続点の電圧と基準電圧が入力されるエラーアンプと、前記エラーアンプの出力が制御端に印加される前記下段スイッチング素子と、を含むこととしてもよい（第４の構成）。

また、上記第２〜第４のいずれかの構成において、
前記電圧制御部は、
前記駆動信号出力部が前記駆動信号を前記下段スイッチング素子をターンオンするためのレベルに切替えたことをトリガとして所定時間だけハイレベルを出力する２レベル回路と、
前記過電流検知部による検知信号と前記２レベル回路の出力が入力されるＡＮＤ回路と、を更に含み、
前記ＡＮＤ回路の出力に応じて、前記信号出力部の有効／無効、及び前記定電圧制御部の有効／無効が切替えられることとしてもよい（第５の構成）。

また、上記第１〜第５のいずれかの構成において、前記過電流検知部は、前記スイッチング素子を流れる電流の検出信号と基準電圧が入力されるコンパレータと、前記コンパレータの出力が入力されるラッチ回路と、を含むこととしてもよい（第６の構成）。

また、上記第６の構成において、前記スイッチング素子がターンオンされるときに、前記コンパレータの出力を所定期間だけマスキングするフィルタを前記ラッチ回路の前段に設けたこととしてもよい（第７の構成）。

また、上記第６又は第７の構成において、測定温度に応じて前記基準電圧、又は前記検出信号のレベルを変更する温度補償部を更に備えることとしてもよい（第８の構成）。

また、上記第１〜第８のいずれかの構成において、前記スイッチング素子と並列に接続された、第２スイッチング素子と抵抗との直列接続構成によって検出される電流検出信号が前記過電流検知部に入力されることとしてもよい（第９の構成）。

また、上記第１〜第９のいずれかの構成において、前記スイッチング素子は、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）で構成されることとしてもよい（第１０の構成）。

また、本発明の他の態様に係るモータ駆動装置は、第１〜第１０のいずれかの構成としたスイッチ駆動回路と、前記スイッチ駆動回路により駆動されるスイッチング素子と、を備えることとしている。

本発明のスイッチ駆動回路によると、過電流発生時にはスイッチング素子のターンオフ時にサージ電圧の上昇を抑制しつつ、通常動作時にはスイッチング損失を抑えることが可能となる。

本発明の一実施形態に係るゲートドライバの回路構成図である。 本発明の一実施形態に係るスイッチング制御に関するタイミングチャートである（過電流検出時）。 本発明の一実施形態に係るスイッチング制御に関するタイミングチャートである（過電流非検出時）。 本発明の変形例に係るゲートドライバの回路構成図である。 本発明の一実施形態に係るモータ駆動装置の構成図である。 従来のスイッチ駆動に関する構成を示す図である。 従来のターンオフ制御の一例に関するタイミングチャートである。 従来のターンオフ制御の別例に関するタイミングチャートである。

以下に本発明の一実施形態について図面を参照して説明する。本発明の一実施形態に係るゲートドライバ（スイッチ駆動回路）の回路構成を図１に示す。

図１に示すゲートドライバ１０は、ゲート信号出力部１、３ステートインバータ２、２レベル回路３、ＡＮＤ回路４、インバータ５、エラーアンプ６、コンパレータ７、フィルタ８、ラッチ回路９、ＭＯＳトランジスタＭ１、及びＭＯＳトランジスタＭ２を備えており、一つの集積回路（ＩＣ）として構成される。

電源電圧Ｖｄｄと接地電位間には、上段に配されるｐチャネル型のＭＯＳトランジスタＭ１と下段に配されるｎチャネル型のＭＯＳトランジスタＭ２とが直列に接続されてブリッジを構成する。

ゲート信号出力部１（駆動信号出力部）は、第１ゲート信号Ｇ１をＭＯＳトランジスタＭ１のゲートに出力すると共に、第２ゲート信号Ｇ２を３ステートインバータ２を介してＭＯＳトランジスタＭ２のゲートに出力する。

３ステートインバータ２は、制御端に印加される制御信号に応じて、入力信号を反転させて出力する状態（イネーブル状態）か、出力をハイインピーダンスとする状態かを切替える回路である。３ステートインバータ２の入力端にはゲート信号出力部１から第２ゲート信号Ｇ２が入力され、出力側にはＭＯＳトランジスタＭ２のゲートが接続される。

２レベル回路３には、ゲート信号出力部１から第２ゲート信号Ｇ２が入力される。２レベル回路３は、基本的にはローレベルを出力し、第２ゲート信号Ｇ２がハイレベルからローレベルへ切替わるタイミングのときに所定時間分ハイレベルとなるパルス信号を出力する回路である。

ＡＮＤ回路４の一つの入力端には２レベル回路３の出力が入力され、他方の入力端にはラッチ回路９の出力が入力される。ＡＮＤ回路４の出力端は、３ステートインバータ２の制御端に接続されると共に、インバータ５の入力端に接続される。

インバータ５の出力は、エラーアンプ６の制御端に入力される。エラーアンプ６は、制御端に印加される制御信号に応じて、二つの入力信号の差分の増幅信号を出力する状態（イネーブル状態）か、出力をハイインピーダンスとする状態かを切替える。エラーアンプ６の非反転入力端にはＭＯＳトランジスタＭ１とＭ２の接続点が接続され、反転入力端には基準電圧Ｖｒ１が印加される。エラーアンプ６の出力端は、ＭＯＳトランジスタＭ２のゲートに接続される。

このような構成により、エラーアンプ６がイネーブル状態であれば、エラーアンプ６は、ＭＯＳトランジスタＭ１とＭ２の接続点の電圧と基準電圧Ｖｒ１との差分に応じてＭＯＳトランジスタＭ２のゲートを駆動し、上記接続点の電圧が基準電圧Ｖｒ１と一致するように制御される。

ＭＯＳトランジスタＭ１とＭ２の接続点は、ゲートドライバ１０の駆動対象であるＩＧＢＴで構成されるスイッチング素子Ｑ１のゲートに接続されると共に、ＩＧＢＴで構成されるスイッチング素子Ｑｓのゲートに接続される。スイッチング素子Ｑ１と、スイッチング素子Ｑｓと抵抗Ｒ１の直列接続構成とは並列に接続される。スイッチング素子Ｑｓと抵抗Ｒ１は、スイッチング素子Ｑ１に流れるコレクタ電流Ｉｃｅを検出するための構成となる。スイッチング素子Ｑｓには、スイッチング素子Ｑ１に流れるコレクタ電流Ｉｃｅの例えば１０００分の１程度のミラー電流が流れ、当該ミラー電流が抵抗Ｒ１により電流検出信号としての電圧に変換される。

上記電流検出信号はコンパレータ７の非反転入力端に入力され、反転入力端には基準電圧Ｖｒ２が印加される。コンパレータ７の出力は、フィルタ８を介してラッチ回路９に入力される。フィルタ８には、コンパレータ７の出力と共に第２ゲート信号Ｇ２が入力される。ラッチ回路９には、フィルタ８の出力が入力されると共に、第２ゲート信号Ｇ２が入力される。ラッチ回路９の出力は、ＡＮＤ回路４の片方の入力端に入力される。コンパレータ７、フィルタ８、及びラッチ回路９により過電流検知部が構成される。フィルタ８及びラッチ回路９の動作の詳細は後述する。なお、ゲート信号出力部１、３ステートインバータ２、２レベル回路３、ＡＮＤ回路４、インバータ５、エラーアンプ６、及びＭＯＳトランジスタＭ２から本発明の電圧制御部の一例が構成される。

次に、上記のような構成であるゲートドライバ１０によるスイッチング素子Ｑ１の駆動制御について図２及び図３に示すタイミングチャートを参照して説明する。

まず図２を用いて説明するが、本図に示すタイミングチャートは、スイッチング素子Ｑ１のコレクタ電流Ｉｃｅに過電流が発生した場合を示している。

まず、第１ゲート信号Ｇ１によりＭＯＳトランジスタＭ１がターンオンされたときに、第２ゲート信号Ｇ２がローレベルからハイレベルへ切替えられたとする（図２のタイミングｔ１）。このとき、２レベル回路３の出力Ｌ１はローレベルであるので、ＡＮＤ回路４の出力（制御信号）はローレベルとなり、３ステートインバータ２はイネーブル状態となるので、第２ゲート信号Ｇ２は３ステートインバータ２により反転されてローレベルの出力ＩＶ１となり、ＭＯＳトランジスタＭ２のゲートに入力される。これにより、ＭＯＳトランジスタＭ２はターンオフされ、スイッチング素子Ｑ１及びＱｓはターンオンされる。

このとき、スイッチング素子Ｑｓに外付けされた不図示のダイオードによる逆回復電流の発生や、スイッチング素子Ｑｓに流れる検出用電流のスイッチング素子Ｑ１に対する相対ズレの発生により、抵抗Ｒ１に流れる電流に瞬間的に上昇するノイズが発生する。当該ノイズが発生すると、抵抗Ｒ１による変換後の電圧が過電流検出用の基準電圧Ｖｒ２を上回り、コンパレータ７の出力に瞬間的にハイレベルとなるパルスが発生する。フィルタ８は、第２ゲート信号Ｇ２のローレベルからハイレベルへの切替わりをトリガとして所定時間だけコンパレータ７の出力をマスキングするので、上記発生したパルスはマスキングされる。

このようにマスキングされた信号がラッチ回路９に入力されるので、ラッチ回路９の出力Ｌ２はハイレベルにラッチされない。即ち、本来の過電流検出のタイミングとは異なるタイミングでラッチされることを防ぐことができる。

そして、スイッチング素子Ｑ１がオンの状態でコレクタ電流Ｉｃｅは徐々に増加してゆき、或るタイミングｔ２で閾値電流Ｉｔｈを超えると、抵抗Ｒ１により検出される電流検出信号が基準電圧Ｖｒ２を上回り、コンパレータ７の出力がハイレベルとなり、このときフィルタ８によるマスキングはされないのでそのままラッチ回路９に入力される。すると、ラッチ回路９の出力Ｌ２はハイレベルにラッチされる。このようにして、過電流が検出される。

その後、第１ゲート信号Ｇ１によりＭＯＳトランジスタＭ１がターンオフされ、第２ゲート信号Ｇ２がハイレベルからローレベルへ切替わるタイミングｔ３にて、２レベル回路３は第２ゲート信号Ｇ２の切替わりをトリガとして所定時間だけハイレベルの出力Ｌ１を出力する。このとき、ラッチ回路９の出力Ｌ２はハイレベルにラッチされているので、ＡＮＤ回路４の出力（制御信号）はハイレベルとなり、３ステートインバータ２の出力ＩＶ１はハイインピーダンスとなる。なお、コレクタ電流Ｉｃｅが減少することにより閾値電流Ｉｔｈ以下になり、コンパレータ７の出力がローレベルになっても、ラッチ回路９は出力をハイレベルにラッチする。

このとき、インバータ５によりＡＮＤ回路４の出力が反転され、エラーアンプ６の制御信号がローレベルとなるので、エラーアンプ６がイネーブル状態となる。これにより、ＭＯＳトランジスタＭ１とＭ２の接続点の電圧は基準電圧Ｖｒ１と一致するように制御される。そして、２レベル回路３の出力Ｌ１がローレベルとなると、ＡＮＤ回路４の出力がローレベルとなり、エラーアンプ６はハイインピーダンスを出力し、３ステートインバータ２はイネーブル状態となって第２ゲート信号Ｇ２を反転させてハイレベルの出力ＩＶ１をＭＯＳトランジスタＭ２に出力する。

ここで、基準電圧Ｖｒ１は図８に示した電圧Ｖｍに相当するので、図８に示すようにスイッチング素子Ｑ１のゲート・エミッタ間電圧Ｖｇｅは、一旦電圧Ｖｒ１に降下し、所定時間経過した後、スイッチング素子Ｑ１の閾値電圧Ｖｔ及び更に低いゲートドライバ１００の接地電位まで降下することとなる。従って、図８に示すように、スイッチング素子Ｑ１のターンオフ時にコレクタ・エミッタ間電圧Ｖｃｅのサージ電圧の上昇を抑えることができる。

その後、第２ゲート信号Ｇ２がローレベルからハイレベルへ切替わるタイミングｔ４にて、ラッチ回路９はラッチを解除する。

一方、図３に示すタイミングチャートは、過電流が発生しない場合を示している。ここでは、スイッチング素子Ｑ１のオンによりコレクタ電流Ｉｃｅが増加するが閾値電流Ｉｔｈを上回ることがなく過電流が発生しない。従って、ラッチ回路９は出力Ｌ２をハイレベルにラッチすることはないので、第２ゲート信号Ｇ２がハイレベルからローレベルへ切替わるタイミングｔ５にて２レベル回路３の出力Ｌ１が所定時間だけハイレベルになっても、ＡＮＤ回路４の出力はローレベルとなる。よって、３ステートインバータ２はイネーブル状態であり、第２ゲート信号Ｇ２を反転させたハイレベルである３ステートインバータ２の出力ＩＶ１がＭＯＳトランジスタＭ２に出力される。

これにより、図７に示したように、スイッチング素子Ｑ１のゲート・エミッタ間電圧Ｖｇｅは、閾値電圧Ｖｔまで降下した後、更にゲートドライバ１００の接地電位まで降下する挙動となる。このとき、過電流は発生していないので、図７に示したようなコレクタ・エミッタ間電圧Ｖｃｅのサージ電圧の上昇は発生しない。そして、コレクタ・エミッタ間電圧Ｖｃｅとコレクタ電流Ｉｃｅの重なりは小さいので、スイッチング損失を抑制することが可能となる。

以上のように本実施形態によれば、過電流の発生時にはスイッチング素子Ｑ１のターンオフ時におけるサージ電圧の上昇を抑えつつ、過電流が発生しない通常動作時にはターンオフ時のスイッチング損失を抑制することが可能となる。

また、上記実施形態の変形例に係るゲートドライバの回路構成を図４に示す。図４に示したゲートドライバ１０’の図１に示すゲートドライバ１０との相違点は、温度補償回路１５を備えていることである。

温度補償回路１５は、測定温度に応じて基準電圧Ｖｒ２を変更する回路である。これにより、温度変化によりスイッチング素子Ｑｓと抵抗Ｒ１による電流検出信号のレベルに変化が生じても適切に基準電圧Ｖｒ２を変更できる。なお、温度補償回路１５は、基準電圧Ｖｒ２ではなく、コンパレータ７に入力される電流検出信号のレベルを変更するものでもよい。

また、本実施形態に係るゲートドライバをモータ駆動装置に適用した例を図５に示す。図５に示したモータ駆動装置２０は、三相モータ２５を駆動するものであり、三相モータ２５のＵ相、Ｖ相、Ｗ相のそれぞれに対応して設けられる上段のスイッチング素子ＳＨと下段のスイッチング素子ＳＬからなるブリッジ構成の組と、ゲートドライバＤ１〜Ｄ６を備えている。ゲートドライバＤ１〜Ｄ６は、それぞれ先に説明したゲートドライバと同様の構成を採ればよい。

なお、本実施形態に係るゲートドライバは、モータ駆動装置の他にも、例えばＤＣ／ＡＣコンバータなどにも適用することが可能である。

以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変更が可能である。

例えば、スイッチング素子Ｑ１のターンオン時に発生するノイズ対策に設けたフィルタ８については、上記ノイズ自体を除くようなローパスフィルタをコンパレータ７の電流検出信号が入力される入力側に代わりに設けてもよい。

また例えば、スイッチング素子Ｑ１のコレクタ電流Ｉｃｅの検出には、スイッチング素子Ｑ１に直列に接続した抵抗を用いるようにしてもよい。但し、コレクタ電流Ｉｃｅのレベルによっては抵抗の発熱量が大きいので、そのような場合にはスイッチング素子Ｑｓを用いる方法が望ましい。

また、ゲートドライバの駆動対象としては、ＩＧＢＴに限らず、ＭＯＳＦＥＴなどの他のスイッチング素子でもよい。

本発明は、例えば、ハイブリッド自動車、電気自動車、家電機器、及び産業機器などの高電圧を用いるあらゆる分野に利用することができる。

１ ゲート信号出力部
２ ３ステートインバータ
３ ２レベル回路
４ ＡＮＤ回路
５ インバータ
６ エラーアンプ
７ コンパレータ
８ フィルタ
９ ラッチ回路
１０、１０’ ゲートドライバ
１５ 温度補償回路
２０ モータ駆動装置
２５ 三相モータ
Ｍ１、Ｍ２ ＭＯＳトランジスタ
Ｑ１、Ｑｓ スイッチング素子
Ｒ１ 抵抗
Ｖｒ１、Ｖｒ２ 基準電圧
ＳＨ、ＳＬ スイッチング素子
Ｄ１〜Ｄ６ ゲートドライバ

Claims (10)

1. スイッチング素子を駆動するスイッチ駆動回路であって、
   前記スイッチング素子に流れる過電流を検知する過電流検知部と、
   前記スイッチング素子のオンオフを制御する制御電圧を前記スイッチング素子に印加する電圧制御部と、を備え、
   前記電圧制御部は、
   前記過電流検知部が過電流を検知した場合、一旦前記スイッチング素子のしきい値電圧より高い所定電圧まで降下させ所定時間経過した後に、更に前記スイッチ駆動回路の接地電位まで降下させる制御電圧を前記スイッチング素子に印加し、
   前記過電流検知部が過電流を検知しない場合、前記所定時間の経過前に前記スイッチ駆動回路の接地電位まで降下させる制御電圧を前記スイッチング素子に印加することで前記スイッチング素子のターンオフを行い、
   電源電圧と接地電位の間に直列接続されてその接続点に前記スイッチング素子の制御端が接続される上段スイッチング素子と下段スイッチング素子を更に備え、
   前記電圧制御部は、
   前記下段スイッチング素子と、
   前記下段のスイッチング素子を駆動するための駆動信号を出力する駆動信号出力部と、
   入力された前記駆動信号に基づく信号を前記下段のスイッチング素子に出力する信号出力部と、
   前記接続点の電圧を前記所定電圧に一致するよう制御する定電圧制御部と、を含み、
   前記過電流検知部の検知結果に応じて前記信号出力部の有効／無効、及び前記定電圧制御部の有効／無効が切替えられることを特徴とするスイッチ駆動回路。
2. 前記信号出力部は、３ステートインバータであることを特徴とする請求項１に記載のスイッチ駆動回路。
3. 前記定電圧制御部は、前記接続点の電圧と基準電圧が入力されるエラーアンプと、前記エラーアンプの出力が制御端に印加される前記下段スイッチング素子と、を含むことを特徴とする請求項１又は請求項２に記載のスイッチ駆動回路。
4. 前記電圧制御部は、
   前記駆動信号出力部が前記駆動信号を前記下段スイッチング素子をターンオンするためのレベルに切替えたことをトリガとして所定時間だけハイレベルを出力する２レベル回路と、
   前記過電流検知部による検知信号と前記２レベル回路の出力が入力されるＡＮＤ回路と、を更に含み、
   前記ＡＮＤ回路の出力に応じて、前記信号出力部の有効／無効、及び前記定電圧制御部の有効／無効が切替えられることを特徴とする請求項１〜請求項３のいずれか１項に記載のスイッチ駆動回路。
5. 前記過電流検知部は、前記スイッチング素子を流れる電流の検出信号と基準電圧が入力されるコンパレータと、前記コンパレータの出力が入力されるラッチ回路と、を含むことを特徴とする請求項１〜請求項４のいずれか１項に記載のスイッチ駆動回路。
6. 前記スイッチング素子がターンオンされるときに、前記コンパレータの出力を所定期間だけマスキングするフィルタを前記ラッチ回路の前段に設けたことを特徴とする請求項５に記載のスイッチ駆動回路。
7. 測定温度に応じて前記基準電圧、又は前記検出信号のレベルを変更する温度補償部を更に備えることを特徴とする請求項５又は請求項６に記載のスイッチ駆動回路。
8. 前記スイッチング素子と並列に接続された、第２スイッチング素子と抵抗との直列接続構成によって検出される電流検出信号が前記過電流検知部に入力されることを特徴とする請求項１〜請求項７のいずれか１項に記載のスイッチ駆動回路。
9. 前記スイッチング素子は、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）で構成されることを特徴とする請求項１〜請求項８のいずれか１項に記載のスイッチ駆動回路。
10. 請求項１〜請求項９のいずれか１項に記載のスイッチ駆動回路と、前記スイッチ駆動回路により駆動されるスイッチング素子と、を備えることを特徴とするモータ駆動装置。

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