JP6480184B2 - パワートランジスタのゲートドライバ - Google Patents

Description

本発明は、ゲート端子を第１ゲート電圧に充電するために第１電圧源とパワートランジスタ（ｐｏｗｅｒ ｔｒａｎｓｉｓｔｏｒ）のゲート端子の間に動作可能に接続された第１充電経路（ｆｉｒｓｔ ｃｈａｒｇｉｎｇ ｐａｔｈ）を有するパワートランジスタ用のゲートドライバに関する。ゲート端子を第１ゲート電圧から第１ゲート電圧よりも大きい又は高い第２ゲート電圧に充電するためにパワートランジスタのゲート端子と第２供給電圧の間に第２充電経路（ｓｅｃｏｎｄ ｃｈａｒｇｉｎｇ ｐａｔｈ）を接続可能である。第２電圧源の電圧は、第１電圧源の電圧を上回る。本発明の別の態様は、複数のパワートランジスタのうちの個々のトランジスタに電気的に結合された複数のゲートドライバを有する負荷駆動組み立て部品（ｌｏａｄ ｄｒｉｖｉｎｇ ａｓｓｅｍｂｌｙ）に関する。この負荷駆動組み立て部品は、Ｄ級オーディオアンプ等の様々なパワー増幅の用途に利用してもよい。

Ｄ級オーディオアンプのパワー段（ｐｏｗｅｒ ｓｔａｇｅ）又は出力段（ｏｕｔｐｕｔ ｓｔａｇｅ）のパワートランジスタ用のゲートドライバは、当技術分野においてよく知られている。パワートランジスタは、多くの場合に、ＮＭＯＳやＩＧＢＴ等のＮチャネル電界効果トランジスタを有しており、これらの電界効果トランジスタは、半導体基板上における所与の設置面積（ｆｏｏｔｐｒｉｎｔ）又は面積消費量におけるその小さいオン抵抗値に起因し、この目的のために一般的な半導体コンポーネントである。半導体基板の製造費用は、その面積に密接にリンクしているため、面積の低減は、費用を低減するための効果的な方法である。

しかしながら、このようなＮチャネル電界効果トランジスタ用の適切なゲートドライバの設計は、パワー段の動作の間にＮチャネル電界効果トランジスタのドレイン電圧を大幅に上回るように瞬間ゲート電圧を上昇させる必要性等の様々な理由から、困難である。大きい瞬間ゲート電圧は、Ｎチャネル電界効果トランジスタを完全にターンオンさせるために必要である。その完全なオン状態又は導通状態（ｃｏｎｄｕｃｔｉｎｇ ｓｔａｔｅ）に遷移することにより、Ｎチャネル電界効果トランジスタは、小さいオン抵抗値を有することが可能であり、かつ、伝導電力損失（ｃｏｎｄｕｃｔｉｖｅ ｐｏｗｅｒ ｌｏｓｓｅｓ）を最小限にできる。Ｄ級オーディオアンプのパワー段（ｐｏｗｅｒ ｓｔａｇｅ）の最も外側のパワートランジスタのドレイン端子は、多くの場合に正のＤＣ電源電圧又はレールの形態を有する直接的に利用可能な最大ＤＣ供給電圧に接続しているため、この最大ＤＣ供給電圧をはるかに上回るように瞬間ゲート電圧を対象のパワートランジスタのオン状態又は導通状態の持続時間にわたって上昇させなければならない。それぞれのゲートドライバ内においてこのような高いゲート電圧を生成するために、当技術分野においては、ブートストラップ手法及び回路が知られている。しかしながら、これらは、ゲート駆動電圧をパワー段のＮチャネル電界効果トランジスタに供給するために、予め充電したコンデンサに依存している。予め充電したブートストラップコンデンサがＮチャネル電界効果トランジスタのゲート端子に接続された際に、その電圧は、ブートストラップコンデンサのブートストラップ静電容量が固有のゲート静電容量を、１０倍又は２０倍等はるかに上回っていない限り、電荷共有（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）に起因し、Ｎチャネル電界効果トランジスタの固有のゲート静電容量により、大幅に低減される。しかしながら、多くのタイプのパワー段用の適切なＮチャネル電界効果トランジスタの固有のゲート静電容量は、数百ｐＦ等のように非常に大きいものであり、これは、上述の経験に基づく方法（ｒｕｌｅ ｏｆ ｔｈｕｍｂ）によれば、受け入れ可能な寸法の統合されたブートストラップコンデンサにおける非現実的に大きい静電容量値を、すなわち、数ｎＦから２０超ｎＦの範囲の静電容量値をもたらす。別の方法として、ブートストラップコンデンサは、１つ又は複数のゲートドライバを保持している半導体ダイ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｉｅ）の外部に設けることもできる。しかしながら、この解決策（ｓｏｌｕｔｉｏｎ）は、好ましくない。その理由は、マルチレベルのＨブリッジパワー段（ｍｕｌｔｉ−ｌｅｖｅｌ Ｈ−ｂｒｉｄｇｅ ｐｏｗｅｒ ｓｔａｇｅ）等のパワー段トポロジー（ｐｏｗｅｒ ｓｔａｇｅ ｔｏｐｏｌｏｇｉｅｓ）は、通常、外部のブートストラップコンデンサをそれぞれが必要とする関連するゲートドライバを有する複数のカスケード接続又は積層（ｓｔａｃｋ）されたパワートランジスタを有するからである。このような複数の外部のブートストラップコンデンサは、完全なＤ級アンプの解決策の費用を増大させ、高価なプリント回路基板空間の配置（ａｌｌｏｃａｔｉｏｎ）を必要とし、かつ、潜在的な信頼性の危険をももたらす。

したがって、外部コンデンサに対する最小限の必要性のみを伴って正のＤＣ電源電圧又はレールを上回るようにゲート電圧を上昇できるパワートランジスタ用の、特に、Ｎチャネル電界効果トランジスタ用の、ゲートドライバが非常に望ましい。さらには、このゲートドライバの高パワー効率は、携帯電話機やＭＰ３プレーヤー等の携帯型及び／又は電池動作型の通信及びエンターテインメント装置用のＤ級オーディオアンプ等の多数の用途において非常に有利であろう。

本発明の第１の態様は、パワートランジスタ用のゲートドライバに関する。このゲートドライバは、ゲート端子を第１ゲート電圧に充電するために第１電圧源とパワートランジスタのゲート端子の間において電気的に接続可能な第１充電経路を有する。ゲート端子を第１ゲート電圧から第１ゲート電圧を上回る第２ゲート電圧に充電するために第２電圧源とパワートランジスタのゲート端子の間に第２充電経路を電気的に接続可能である。第２電圧源の電圧は、第１電圧源の電圧を上回っている。

このパワートランジスタのゲート端子を充電するための２つの別個の充電経路の適用は、ゲート電圧を第２ゲート電圧に上昇させるために必要とされる合計電荷の５０％超、又は７５％超、若しくは、さらに好ましくは９０％超等の主要な部分を第１電圧源を有するパワー効率に優れたＤＣ電源によって供給できるという利点を有する。この結果、第２電圧源を有する相対的にパワー効率において劣る高電圧源によって供給する必要があるのは、合計電荷の残りの部分のみである。高電圧は、通常、別の方法によって入手可能である正の最大ＤＣ供給電圧を上回る電圧に高電圧源を上昇できる電圧ポンプ（ｖｏｌｔａｇｅ ｐｕｍｐ）又は電圧増倍器によって供給される。上述のように、高電圧源によって供給される高電圧レベルは、Ｎチャネル電界効果トランジスタ（ＦＥＴ）をその導通状態に切り替えるために、ＮチャネルＦＥＴのゲート入力又は端子において必要とされる。第１充電経路及び第２充電経路は、いずれも、ゲート電圧が第１ゲート電圧未満である間に、パワートランジスタのゲート端子に充電電流を供給するように動作可能であってもよい。しかしながら、第１充電経路を通じて供給される充電電流は、この状況において、第２充電経路を通じて供給される充電電流をはるかに上回っていることが好ましい。好ましい一実施形態においては、第２充電経路によってパワートランジスタのゲート端子に供給される充電電流は、ゲート電圧が第１ゲート電圧未満である間には、１０μＡ又は１μＡ未満等のように、実質的にゼロであるか又は小さいものである。これは、例えば、第２充電経路内に制御可能な直列のＭＯＳトランジスタスイッチを配置することによって実現してもよく、この場合には、ＭＯＳトランジスタスイッチの非常に大きいオフ抵抗値を使用し、第２充電経路を通じた充電電流の流れを基本的に中断できる。パワートランジスタのゲート電圧が第１ゲート電圧を上回っている間には、第１ゲート電圧のレベルに近接した電圧レベルを有することになる第１電圧源に対する第１充電経路の接続に起因し、第１充電経路を通じた充電電流の供給は、基本的にゼロであることが好ましい。第１ゲート電圧のレベルは、パワートランジスタのゲート電圧が第１電圧源の電圧レベルに到達する前に第１充電によって供給される充電電流の量を最小限にするために、好ましくは、第１電圧源の電圧レベルとほぼ同一のレベルに設定される。この状態においては、第１充電経路は、充電電流の流れの反転に起因し、ゲート端子にさらなる充電電流を供給できない。したがって、第１ゲート電圧から第２ゲート電圧にパワートランジスタのゲート電圧を上昇させるためのゲート端子に対する充電電流のさらなる供給は、第２充電経路を通じて実現される。第２充電経路の末端ノード（ｄｉｓｔａｌ ｎｏｄｅ）は、第１供給電圧及び第１ゲート電圧の両方を上回る第２供給電圧に接続しているため、充電電流は、少なくとも、ゲート電圧が第２供給電圧に近接する時点まで、第２供給電圧からパワートランジスタのゲート端子に流れることができる。

本ゲートドライバは、スイッチング型のパワー段又は負荷ドライバのＮチャネルＦＥＴのゲートを駆動するために非常に有用である。本ゲートドライバは、Ｄ級オーディオアンプのシングルエンド型又はＨブリッジ負荷駆動回路に使用してもよい。Ｄ級オーディオアンプは、様々なパワー段トポロジーにおいて２レベルのＡＤ級又はＢＤ級のＰＤＭ又はマルチレベルのＰＷＭを有してもよい。

好適な一実施形態によれば、第１電圧源は、第１充電経路を通じてパワートランジスタのドレイン端子からそのゲート端子への電気的結合を実現するように、パワートランジスタのドレイン電圧を有する。いくつかの実施形態においては、パワートランジスタのドレイン端子は、パワートランジスタを有する出力段の正のＤＣ供給電圧に対して直接的に結合してもよい。その他の実施形態においては、パワートランジスタのドレイン端子は、マルチレベルＰＷＭの出力段トポロジーにおけるフライングコンデンサ（ｆｌｙｉｎｇ ｃａｐａｃｉｔｏｒ）に対して結合されたドレイン端子等の中間供給電圧に結合してもよく、この場合には、ドレイン端子の電圧レベルは、フライングコンデンサの電圧によって設定される。ゲートドライバは、特定の用途の要件に応じて、ＤＣ供給電圧の広い範囲に跨って、すなわち、第２供給電圧とゲートドライバの最小供給電圧の間の電圧差に跨って、動作するように適合させてもよい。一連の有用な用途においては、ＤＣ供給電圧は、５〜１２０ボルトの値に設定してもよい。ＤＣ供給電圧は、例えば、接地基準であるＧＮＤとの関係において、＋４０ボルト又は＋／−２０ボルト等の単極又は双極のＤＣ電圧として供給してもよい。

ゲートドライバは、ゲートドライバのＤＣ供給電圧に基づいて第２電圧源を生成するように適合された電圧増倍器又はチャージポンプ（ｃｈａｒｇｅ ｐｕｍｐ）を有することが好ましい。ＤＣ供給電圧は、例えば、３．０〜５．０ボルトのＤＣ電圧を有する通常のＣＭＯＳ電源レール（ＣＭＯＳ ｐｏｗｅｒ ｓｕｐｐｌｙ ｒａｉｌ）を含んでもよい。電圧増倍器又はチャージポンプは、フライングコンデンサをこのＤＣ電圧に充電してもよく、かつ、第１供給電圧に加えて充電したコンデンサを積層することにより、第１供給電圧よりも３〜５ボルトだけ高い第２供給電圧を生成してもよい。

ゲートドライバは、パワートランジスタをオフ状態又は非導通状態に切り替えるように適合された制御可能な放電経路を有することが好ましい。この場合に、制御可能な放電経路は、パワートランジスタのゲート端子とパワートランジスタのソース端子（ｓｏｕｒｃｅ ｔｅｒｍｉｎａｌ）の間に接続可能である。この放電経路は、そのゲート電圧の操作によってその導通及び非導通状態の間において切り替えられるＭＯＳスイッチを有してもよい。放電経路は、上述のようにパワートランジスタをオン状態に切り替えるために第１充電経路及び第２充電経路を通じて供給されたゲート端子の電荷を除去することにより、パワートランジスタをその非導通状態に迅速に遷移できることを保証する。

さらに別の好適な実施形態によれば、ゲートドライバは、第１充電経路を通じたゲート端子に対する充電電流の供給を制御すると共に第２充電経路を通じたゲート端子に対する充電電流の供給を制御するように適合されたコントローラ又はシーケンス制御装置（ｓｅｑｕｅｎｃｅｒ）を有する。このコントローラは、制御可能な放電経路のオフ状態及びオン状態を任意に制御してもよい。コントローラは、ゲートドライバが利用可能な任意のクロック信号と同期していない状態で動作する組合せロジックに基づいた相対的に簡単な回路であってもよい。この実施形態においては、コントローラは、自己タイミング型のメカニズムに従って動作してもよく、かつ、第１電圧の電圧レベルを定義（ｄｅｆｉｎｅ）するために少数の適切に構成されたトランジスタ及び回路を有してもよい。しかしながら、その他の実施形態においては、コントローラは、ゲートドライバが利用可能なマスタ又はその他のシステムクロック信号と同期した状態で動作するクロッキング型シーケンシャルロジック（ｃｌｏｃｋｅｄ ｓｅｑｕｅｎｔｉａｌ ｌｏｇｉｃ）を有してもよい。後者の実施形態においては、コントローラは、例えば、プログラム可能なロジック回路又はソフトウェアプログラム可能な又は配線によって接続されたデジタル信号プロセッサ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ：ＤＳＰ）又は汎用マイクロプロセッサを有してもよい。

一実施形態においては、所定の閾値電圧をコントローラに供給することによって第１電圧を設定しており、かつ、コントローラは、パワートランジスタのゲート電圧を所定の閾値電圧と比較することにより、第１充電経路及び第２充電経路を通じたゲート端子に対する充電電流の供給を制御するように適合されている。所定の閾値電圧は、例えば、第１充電経路に電気的に結合されたパワートランジスタのドレイン電圧から導出してもよい。所定の閾値電圧は、ほぼ１つのＭＯＳ閾値電圧分だけパワートランジスタのドレイン電圧を下回る電圧レベルに設定してもよい。この結果、実際には、所定の閾値電圧は、通常、パワートランジスタのドレイン電圧を０．５〜１．０Ｖだけ下回ったところに位置することになろう。この実施形態によれば、所与のゲートドライバの第１電圧をその関連するパワートランジスタの実際の電圧レベルに対して便宜上適合できる。

別の実施形態においては、第１電圧は、特定の予め設定された閾値電圧ではなく、タイミング方式によって定義してもよい。タイミングに基づいた方式によれば、コントローラは、第１ゲート電圧に到達するように、第１充電経路を通じて５〜１００ナノ秒の充電期間等の所定の充電期間にわたって、充電電流をパワートランジスタのゲート端子に供給するように適合される。この後に、コントローラは、所定の期間にわたって、充電電流を第２充電経路を通じてゲート端子に供給する。近似充電期間は、第１充電経路の近似インピーダンス（ａｐｐｒｏｘｉｍａｔｅ ｉｍｐｅｄａｎｃｅ）と、パワートランジスタのゲート端子における静電容量の近似値（ａｐｐｒｏｘｉｍａｔｅ ｖａｌｕｅ）と、に関する知識に基づいて演算してもよい。この静電容量は、通常、ゲート端子及びゲート−ドレイン静電容量に対する静電容量の寄与分を有することになる。

第１充電経路及び第２充電経路のそれぞれを通じた充電電流の流れは、便宜上、例えば、コントローラ又はシーケンス制御装置によって制御されたＦＥＴトランジスタ等の制御可能な半導体スイッチとして実施された直列結合されたスイッチ要素によって制御してもよい。制御可能なＦＥＴトランジスタは、１つ又は複数のＮＭＯＳ又はＰＭＯＳトランジスタを有してもよく、これらのトランジスタは、半導体基板上において便宜上統合してもよく、かつ、小さいオン抵抗値及び大きいオフ抵抗値を有してもよい。

一実施形態においては、コントローラは、ゲート電圧が第１ゲート電圧に到達する時点まで、第２電圧源からの充電電流の供給を中断させるように適合されている。この方式は、有利である。その理由は、通常、この結果、必要とされるゲート端子に対する電荷の主要な部分が正のＤＣ電源等のパワー効率に優れた第１電圧源によって供給されることが保証されるからである。したがって、第２電圧源を提供する相対的にパワー効率において劣った高電圧源によって供給されるのは、ゲート電荷全体のうちの相対的に小さい割合のみとなる。

第２電圧源の電圧又は電圧レベルは、パワートランジスタの導通状態又はオン状態の間に、少なくともパワートランジスタのゲート−ソース電圧降下１つ分だけ、第１電圧源の電圧を上回っていることが好ましい。パワートランジスタのその導通状態への適切な遷移を保証するために第２電圧源の電圧レベルが十分に大きいことを保証するために、第２電圧源の電圧は、パワートランジスタの導通状態又はオン状態の間に、少なくとも２ボルト、好ましくは３ボルト、若しくは、さらに好ましくは５ボルトだけ、第１電圧源の電圧を上回ってもよい。

第１充電経路は、好ましくは、１００ナノ秒未満で、好ましくは、５０ナノ秒未満で、若しくは、さらに好ましくは２０ナノ秒未満で、パワートランジスタのゲート端子を第１ゲート電圧に充電するように適合されている。この充電時間の範囲は、１００ｋＨｚ〜１０ＭＨｚの範囲のＰＷＭ又はＰＤＭスイッチング周波数によって動作するパワー段のスイッチング型パワートランジスタを制御するのに非常に適している。

第１電圧源の電圧レベルは、ゲートドライバの動作の間に大幅に変動する場合があるため、第２電圧源は、ゲートドライバの動作の間に、少なくとも２．５ボルトだけ、常に第１電圧源の電圧を上回るように、適合されていることが好ましい。この結果、ゲートドライバの意図された動作の間にパワートランジスタをその導通状態に切り替えると共にパワートランジスタを導通状態に維持するために、十分な電圧が常に利用可能であることが保証される。

特に有利な実施形態においては、本発明は、その上述の実施形態のうちのいずれかによる複数のゲートドライバを有する負荷駆動組み立て部品に関する。この負荷駆動組み立て部品は、ゲートドライバの第１充電経路の第１ノード及び第２充電経路の第１ノードに電気的に接続されたゲート端子をそれぞれが有する複数のパワートランジスタをさらに有する。それぞれのパワートランジスタのドレイン端子は、パワートランジスタ用の第１供給電圧を供給するために、第１充電経路の第２ノードに電気的に結合されている。変調した入力信号を供給するために、複数の組み立て部品入力端子が複数のゲートドライバの個々の入力に結合されている。複数のパワートランジスタは、第１ＤＣ供給電圧と出力端子の間に形成された上部支脈（ｕｐｐｅｒ ｌｅｇ）及び出力端子と第２ＤＣ供給電圧の間に形成された下部支脈（ｌｏｗｅｒ ｌｅｇｓ）により、カスケード接続された状態で結合されており、その結果、出力端子が上部支脈及び下部支脈の間において電気的に結合されている。

負荷駆動組み立て部品は、出力端子に結合されたラウドスピーカ負荷（ｌｏｕｄｓｐｅａｋｅｒ ｌｏａｄ）に対して直接的に接続してもよい。例えば、負荷駆動組み立て部品は、別個のゲートドライバに結合されたそのドレイン及びゲート端子をそれぞれが有する２〜８個のカスケード接続されたパワートランジスタを有してもよい。負荷駆動組み立て部品の好適な一実施形態によれば、複数のゲートドライバの第２電圧源は、第２電圧源の共通のチャージポンプコンデンサに対して電気的に接続している。この実施形態によれば、複数の第２充電経路は、単一のコンデンサのみを必要としている単一の共有された高電圧源から、それぞれの個々の充電電流を受け取ることができる。したがって、通常の負荷駆動組み立て部品は、６個の、８個の、若しくは、さらに多くの数等の４つを上回る数のカスケード接続されたパワートランジスタを有することになるため、単一のコンデンサに基づいた高電圧源からの第２電圧を共有できるため、ブートストラップコンデンサ（ｂｏｏｔｓｔｒａｐ ｃａｐａｃｉｔｏｒ）がパワートランジスタのゲート端子を駆動する必要性が低減される。したがって、共通のチャージポンプコンデンサ（ｃｏｍｍｏｎ ｃｈａｒｇｅ ｐｕｍｐ ｃａｐａｃｉｔｏｒ）は、１０ｎＦ〜１００ｎＦ等の相当な静電容量値を有することになり、その結果、このコンデンサが負荷駆動組み立て部品の外部のコンポーネントになることを要することになる。しかしながら、必要とされるのは、単一のコンデンサコンポーネントのみとなる。

本負荷駆動組み立て部品は、その複数の積層又はカスケード接続されたパワートランジスタの利用に起因し、マルチレベルのＰＷＭ又はＰＤＭの出力又はパワー段における用途に特に有用である。この負荷駆動組み立て部品は、第１ＤＣ供給電圧及び第２ＤＣ供給電圧の間における５〜１２０ボルトのＤＣ電圧差において動作するように適合させてもよい。マルチレベルＰＷＭのパワー段として使用されるように適合された負荷駆動組み立て部品の一実施形態によれば、ＤＣ電圧源は、上部支脈のカスケード接続されたパワートランジスタのペアの間に位置した第１ノードと下部支脈のカスケード接続されたパワートランジスタのペアの間に位置した第２ノードの間において所定のＤＣ電圧差を設定するように構成されている。ＤＣ電圧源は、｛充電したコンデンサ、非接地ＤＣ供給レール（ｆｌｏａｔｉｎｇ ＤＣ ｓｕｐｐｌｙ ｒａｉｌ）、電池｝の一群から選択された少なくとも１つの装置又はコンポーネントを便宜上有してもよい。所定のＤＣ電圧差は、好ましくは、出力端子における３レベル出力信号の生成を可能とするように、第１ＤＣ供給電圧及び第２ＤＣ供給電圧の間におけるＤＣ電圧差の半分に実質的に等しい。一実施形態においては、ＤＣ電圧源は、１００ｎＦ〜１０μＦの静電容量を有する充電したコンデンサを有する。複数のパワートランジスタは、好ましくは、シリコン、窒化ガリウム、又は炭化珪素等の半導体基板上において正確に置かれたＮＭＯＳ又はＩＧＢＴ等の少なくとも１つのＮチャネル電界効果トランジスタを含む。負荷駆動組み立て部品のすべてのパワートランジスタは、Ｎチャネル電界効果トランジスタとして実施されることが好ましい。

本発明のさらに別の有利な実施形態によれば、負荷駆動組み立て部品は、高電圧装置をサポートしている半導体プロセス（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐｒｏｃｅｓｓ）において、ＣＭＯＳ集積回路等の半導体基板上において形成又は統合されていることが好ましい。。この半導体基板は、費用が重要なパラメータであるテレビ受像機、携帯電話機、及びＭＰ３プレーヤー等の大量消費者向けのオーディオ用途に特に適する負荷駆動組み立て部品を製造するための安定し、かつ、安価な単一チップによる解決策を提供する。半導体基板は、第２電圧源用のエネルギーリザーバ（ｅｎｅｒｇｙ ｒｅｓｅｒｖｏｉｒ）として機能する外部のチャージポンプコンデンサに対する電気的接続を提供する電圧源端子を有することが好ましい。

本発明の別の態様は、負荷駆動組み立て部品の上述の実施形態のうちの１つを有するＤ級オーディオアンプに関する。上述のように、Ｄ級オーディオアンプは、２レベル又はマルチレベルのＰＷＭ又はＰＤＭ用の変調器を有してもよい。

以下、添付図面との関連において、本発明の好適な実施形態について詳述する。

本発明の好適な実施形態による複数のゲートドライバを有すると共に複数のパワートランジスタの個々のゲート端子に対して電気的に結合された負荷駆動組み立て部品の概略図である。 好適な実施形態による関連するパワートランジスタのゲート端子に結合された単一のゲートドライバの概略図である。 図１及び図２に概略的に示されている単一のゲートドライバの混合ブロック及びトランジスタレベル図である。 複数のパワートランジスタの個々のゲート端子に電気的に結合された好適な第２実施形態による複数のゲートドライバを有する負荷駆動組み立て部品の概略図である。

図１は、ラウドスピーカ負荷１３３に接続された負荷駆動組み立て部品１００を概略的に示している。負荷駆動組み立て部品１００は、ゲート駆動回路１０１を有し、ゲート駆動回路１０１は、本発明の好適な実施形態による４つの個別のゲートドライバ１１１、１１３、１１５、１１７を有する。ゲートドライバのそれぞれは、ＮＭＯＳトランジスタＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のうちの１つのＮＭＯＳトランジスタのゲート端子に電気的に接続された出力端子を有する。ＮＭＯＳトランジスタＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、第１又は正のＤＣ供給電圧Ｖ_Sと接地ＧＮＤの形態を有する第２ＤＣ供給電圧の間においてカスケード接続された状態で結合されている。カスケード接続されたＮＭＯＳトランジスタＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、負荷インダクタ１３７及び負荷コンデンサ１３５を通じて負荷ドライバの出力端子Ｖ_PWMに結合されたラウドスピーカ負荷１３３用の負荷ドライバを形成している。それぞれ、負荷コンデンサ１３５及び負荷インダクタ１３７の組合せによる動作は、ラウドスピーカ負荷１３３に跨るオーディオ信号内の搬送波又はスイッチング周波数成分を抑制するように、出力端子Ｖ_PWMにおいて提供されるマルチレベルのパルス幅変調した出力信号波形の低域通過フィルタリングを提供するためのものである。

本発明の本実施形態においては、ゲート駆動回路１０１と、カスケード接続されたＮＭＯＳパワートランジスタＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４を有する負荷ドライバとは、ゲートドライバ１１１、１１３、１１５、１１７のそれぞれとその関連するＮＭＯＳパワートランジスタの間に示されている電気的接続が半導体基板上に設けられるように、共通の半導体基板又はダイ（ｄｉｅ）上において統合されている。しかしながら、当業者であれば、負荷ドライバは、例えば、別個の半導体基板又は集積回路等のゲート駆動回路１０１とは完全に別個の回路として形成してもよいことを理解するであろう。後者の実施形態においては、ゲートドライバ１１１、１１３、１１５、1１７のそれぞれとその関連するＮＭＯＳトランジスタの間における図示の電気的接続は、プリント回路基板（ＰＣＢ）、セラミック基板、又は同様なキャリア（ｃａｒｒｉｅｒ）において、電気トレースによって設けてもよい。当業者であれば、カスケード接続されたＮＯＭＳトランジスタＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のそれぞれは、図１に概略的に示されているように、単一のＭＯＳトランジスタから構成してもよく、若しくは、本発明のその他の実施形態においては、複数のさらに小さい並列結合された個別のＮＭＯＳトランジスタを有してもよいことを理解するであろう。

当業者であれば、図示されているシングルエンド型のマルチレベル負荷駆動組み立て部品１００を拡張することにより、ラウドスピーカ負荷１３３の両端子に接続された基本的に同一の負荷駆動回路組み立て部品のペア１００に基づいたＨブリッジ負荷駆動組み立て部品を提供できることを理解するであろう。同様に、当業者であれば、４つのゲートドライバ１１１、１１３、１１５、１１７を使用することにより、ＰＤＭ又は２レベルのＡＤ級又はＢＤ級のＰＷＭ変調等のその他のトポロジーのスイッチング型パワー段のゲート端子を駆動することもできることを理解するであろう。

本実施形態においては、負荷ドライバは、カスケード接続されたＮＭＯＳトランジスタのペアＳＷ１、ＳＷ２を有する上部支脈Ａを有し、下部支脈Ｂは、カスケード接続されたＮＭＯＳトランジスタのペアＳＷ３、ＳＷ４を有する。カスケード接続されたＮＭＯＳトランジスタＳＷ１、ＳＷ２は、ＳＷ１のドレイン端子において、Ｖ_Sに結合され、かつ、ＳＷ２のソース端子において、出力端子又はノードＶ_PWMに結合されている。ＮＭＯＳトランジスタＳＷ３のドレイン端子は、出力端子又はノードＶ_PWMに結合されており、かつ、ＳＷ４のソース端子は、ＧＮＤに結合されている。負荷ドライバは、本出願人の同時係属中の米国特許出願第６１／４０７，２６２号明細書にさらに詳細に説明されているマルチレベルＰＷＭ信号を供給するための出力ノードＶ_PWMにおけるＶ_SとＧＮＤの間の第３出力レベルの生成できる充電した、いわゆるフライングコンデンサＣ_fly１２５をさらに有する。負荷駆動組み立て部品１００の動作の間には、信号生成器又は変調器は、カスケード接続されたＮＭＯＳトランジスタＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４の個別の状態を制御するように、適切な振幅及び位相の第１、第２、第３、及び第４のパルス幅変調した制御信号を、それぞれ、ゲートドライバ１１１、１１３、１１５、１１７の第１、第２、第３、及び第４入力ＰＷＭ＿１、ＰＷＭ＿２、ＰＷＭ＿３、ＰＷＭ＿４に印加するように構成されている。これにより、ＮＭＯＳトランジスタＳＷ１〜ＳＷ４のそれぞれは、対象のパルス幅変調した制御信号の遷移に従ってオン状態とオフ状態の間においてトグルスイッチを切り替える（ｔｏｇｇｌｅ）又はスイッチングする（ｓｗｉｔｃｈ）。そのオン状態又は導通状態におけるそれぞれのＮＭＯＳトランジスタＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のオン抵抗値は、特定の用途の要件に従って、特に、ラウドスピーカ負荷１３３のインピーダンス又は別のタイプの誘導性及び／又は容量性負荷のインピーダンスに従って、大幅に変化する場合がある。本実施形態においては、ＮＭＯＳトランジスタのそれぞれは、好ましくは、そのオン抵抗値が０．０５〜０．５Ω等のように、０．０１〜５Ωとなるように、設計されている。

負荷駆動組み立て部品１００は、正のＤＣ供給電圧Ｖ_Sに基づいて高電圧源を生成するように適合された電圧増倍器又はチャージポンプ１２０であるＨＶ_bootを有する。正のＤＣ供給電圧Ｖ_Sは、特定の用途の要件に従って、例えば、５〜１００ボルト等のように、広範囲に変化してもよいが、本発明の本実施形態においては、ほぼ４０ボルトにおいて固定されている。チャージポンプ１２０によって生成される高電圧は、好ましくは、ほぼ５ボルトだけ正のＤＣ供給電圧Ｖ_Sを上回る電圧に設定され、かつ、ゲートドライバ１１１、１１３、１１５、１１７のそれぞれに分配される。それぞれのゲートドライバにおいては、さらに詳しく後述するように、ＮＭＯＳトランジスタＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４のそれぞれを、第１、第２、第３、及び第４のパルス幅変調した制御信号に従って、低抵抗値の導通状態に駆動するように、高電圧を利用することにより、ゲート駆動信号又は正のＤＣ供給電圧Ｖ_Sを上回るゲート電圧を生成している。電源又はポンプコンデンサ１２３であるＣ_bootは、高電圧源ＨＶ_boot用のエネルギーリザーバ（ｅｎｅｒｇｙ ｒｅｓｅｒｖｏｉｒ）を提供するために、一端においては（ａｔ ｏｎｅ ｅｎｄ）、高電圧源に結合され、かつ、反対側端においては（ａｔ ｔｈｅ ｏｐｐｏｓｉｔｅ ｅｎｄ）、正のＤＣ供給電圧に結合されている。チャージポンプ１２０は、フライングコンデンサ（不図示）を含み、このフライングコンデンサは、負荷駆動組み立て部品１００の適切なＤＣ供給電圧から、ほぼ３又は５ボルトだけ接地を上回る電圧に間欠的に充電される。このフライングコンデンサは、間欠的に、ＤＣ供給電圧から切断され、かつ、Ｃ_bootに電気的に接続されることにより、取得したその上部の電荷を放出する。これにより、ＨＶ_bootにおける高電圧を、正のＤＣ供給電圧Ｖ_Sをほぼ３又は５ボルトだけ上回るものに上昇させる。電源コンデンサ１２３は、特定の用途によって決定されるサイズ及びコスト要件に応じて、負荷駆動組み立て部品１００の外部コンポーネントであってもよく、若しくは、ゲートドライバ回路１０１を保持している半導体基板上において統合してもよい。外部電源コンデンサ１２３の静電容量は、好ましくは、１０ｎＦ〜１００ｎＦの値に設定される。

図示のように、ゲートドライバ１１１、１１３、１１５、１１７のそれぞれは、ＮＭＯＳトランジスタＳＷ１、ＳＷ２、ＳＥ３、ＳＷ４のうちの個々のＮＭＯＳトランジスタのドレイン、ゲート、及びソースノードに対する３つの別個の電気的接続を有する。最も上部のゲートドライバ１１１であるＧＤ１の場合には、導電体１１９、１２１、及び１２２がＮＭＯＳトランジスタＳＷ１のドレイン、ゲート、及びソースノードに接続している。ＳＷ１のゲート端子は、図２及び図３を参照してさらに詳しく後述するように、ゲートドライバＧＤ１内に設けられている２つの独立した充電経路を通じて、すなわち、第１充電経路及び第２充電経路を通じて、充電される。

図２は、パワートランジスタのゲート端子に結合された単一のゲートドライバ１１１（ＧＤ１）の概略図である。ゲートドライバ１１１は、上述のパルス幅変調したオーディオ信号ＰＷＭ＿１用の入力を有する。パルス幅変調したオーディオ信号は、レベルシフタ２０３（ｌｅｖｅｌ ｓｈｉｆｔｅｒ）に印加されており、レベルシフタ２０３は、パルス幅変調したオーディオ信号のＤＣ電圧レベルをシフトさせると共に、又はその振幅を増大させることにより、残りのゲートドライバ回路を通じてＮＭＯＳパワートランジスタＳＷ１を駆動するのに適した出力信号を供給できる。出力信号は、コントローラ又はシーケンス制御装置２０５に印加されており、このコントローラ又はシーケンス制御装置２０５は、第１充電経路２１１を通じたゲート端子１２１に対する充電電流の供給を制御すると共に第２充電経路２０９を通じたゲート端子１２１に対する充電電流の供給を制御するように適合されている。さらには、コントローラ又はシーケンス制御装置２０５は、ＮＭＯＳパワートランジスタＳＷ１のゲート端子１２１とソース端子１２２の間において電気的に接続された制御可能な放電経路２０７のオフ状態及びオン状態を制御するようにも適合されている。充電電流は、コントローラ２０５からの制御信号に従って第１充電経路２１１を通じてドレイン端子１１９からゲート端子１２１に供給される。ＳＷ１のドレイン端子は、正のＤＣ供給電圧Ｖ_Sに電気的に結合されているため、充電電流は、十分なパワーを伴って低インピーダンス電圧源から供給される。本実施形態においては、コントローラ２０５は、ゲート端子１２１のゲート電圧を所定の閾値電圧と比較することにより、第１充電経路及び第２充電経路を通じたゲート端子に対する充電電流の供給を制御するように適合されている。ゲート電圧が所定の閾値電圧未満である間には、コントローラ２０５は、第１充電経路２１１を有効にし、かつ、第２充電経路２０９を通じた高電圧源ＨＶ_bootからの充電電流の供給を中断する。ゲート電圧が所定の閾値電圧に到達したら、コントローラ２０５により、第１充電経路２１１が中断又は切断され、かつ、さらなる充電電流が第２充電経路２０９を介して高電圧源からゲート端子に供給されるように、第２充電経路２０９が有効になる。この結果、第２充電経路２０９は、正のＤＣ供給電圧を大幅に上回るようにＮＭＯＳパワートランジスタＳＷ１のゲート電圧を押し上げるか又は上昇できる。閾値電圧は、実際には、いくつかの異なるメカニズムのうちの任意のものにより、非常に自由に選択してもよく、かつ、定義してもよい。しかしながら、本実施形態においては、それぞれのゲートドライバの所定の閾値電圧は、関連するＮＭＯＳパワートランジスタのドレイン電圧から導出されている。所定の閾値電圧は、ほぼ１つのＭＯＳトランジスタ閾値電圧だけ対象のＮＭＯＳパワートランジスタのドレイン電圧を下回るところにおいて固定されている。この１つの閾値電圧は、通常のＣＭＯＳ集積回路技術の場合には、０．５〜１．５ボルトの電圧に対応するであろう。一般的には、関連するパワートランジスタのドレイン電圧に近接するように所定の閾値電圧を設定することが有利である。この設定により、ドレイン電圧がゲート電圧にほぼ等しい間に、パワートランジスタがその導通状態又はオン状態に近接した状態で動作することが保証される。この方式によれば、通常、必要とされるゲート端子に対する充電電流の主要部分が、出力段のパワー効率に優れたＤＣ電源により、すなわち、本実施形態においては、正のＤＣ供給電圧Ｖｓにより、供給され、ゲート充電電流全体のうちの相対的に小さい割合のみが、パワー効率において劣る高電圧源によって供給されることが保証される。ＮＭＯＳパワートランジスタＳＷ１のゲート端子をほぼ高電圧源の電圧ＨＶ_bootまで充電するための期間は、１〜２０ｎｓであろう。第１充電経路及び第２充電経路の組み合わせられた動作により、その導通状態に切り替えられたら、ＮＭＯＳパワートランジスタＳＷ１は、パルス幅変調したオーディオ信号ＰＷＭ＿１のパルス幅によって定義される期間にわたって、その状態に留まる。コントローラ２０５により、パルス幅変調したオーディオ信号内において立ち下がりエッジ（ｄｏｗｎ ｇｏｉｎｇ ｅｄｇｅ）又は遷移が検出された際に、低抵抗値経路によってゲート端子１２１をソース端子１２２に対して効率的に短絡（ｓｈｏｒｔ）させるように、放電経路２０７が有効になる。この結果、放電経路２０７の有効化により、ゲート電圧が放電され、かつ、ＮＭＯＳパワートランジスタＳＷ１が非導通状態に切り替わる。

図３は、図１及び図２に概略的に示されている単一のゲートドライバ１１１であるＧＤ１の混合ブロック及びトランジスタレベル図である。図２の第１充電経路２１１及び第２充電経路２０９が、ここでは、トランジスタレベルにおいて描かれており、レベルシフタ２０３及び線形電圧調整器（ｌｉｎｅａｒ ｖｏｌｔａｇｅ ｒｅｇｕｌａｔｏｒ）３３０は、わかりやすくするために、回路ブロックとして描かれている。当業者であれば、図２のコントローラ２０５がＭＯＳトランジスタＰ１、Ｎ３、Ｎ４、及びＮ５によって形成されていることを理解するであろう。ゲートドライバ１１１は、接地との関係において非接地回路ブロック（ｆｌｏａｔｉｎｇ ｃｉｒｃｕｉｔ ｂｌｏｃｋ）として実装されており、かつ、高電圧絶縁凹部（ｈｉｇｈ ｖｏｌｔａｇｅ ｉｓｏｌａｔｉｏｎ ｗｅｌｌ）内等のＣＭＯＳ半導体基板の高電圧部分内における統合のために非常に適している。線形電圧調整器（ｌｉｎｅａｒ ｖｏｌｔａｇｅ ｒｅｇｕｌａｔｏｒ）３３０又はＬＤＯが、高電圧源ＨＶ_bootに結合されており、かつ、好ましくは、出力端子Ｖ_REG1及びＶ_REG2の間において３〜５ボルトに調整したＤＣ源（ｒｅｇｕｌａｔｅｄ ＤＣ ｓｕｐｐｌｙ）を生成するように適合されている。例えば、０．１〜１ｍＡの始動電流を入力Ｉ_Sを通じて供給して線形電圧調整器３３０を起動（ｓｔａｒｔ−ｕｐ）又はブートする（ｂｏｏｔ）。第１充電経路２１１の動作は、そのゲート端子の操作又は誘導（ｓｔｅｅｒｉｎｇ）によって制御可能なＮＭＯＳトランジスタＮ１のスイッチングによって制御される。Ｎ４がその導通及び非導通状態の間においてＮ１を切り替えることができるように、Ｎ１のゲート端子は、ＮＭＯＳトランジスタＮ４のドレインに結合されている。Ｎ４は、レベルシフタ２０３の出力信号によって制御されており、この出力信号は、上述のように、Ｖ_REG1とＶ_REG2という調整した電圧レベルの間において切り替わるパルス幅変調したオーディオ信号である。出力信号が、論理Ｌｏｗ（ｌｏｇｉｃ ｌｏｗ）である、すなわち、電圧Ｖ_REG2である間には、Ｎ４が非導通又はオフ状態であるために、Ｎ１は、その導通状態に遷移し、Ｐ１は、導通状態にある。これにより、Ｎ１のゲート端子をＶＲＥＧ１に向かって引くこと（ｐｕｌｌｉｎｇ ｔｏｗａｒｄ）によって、正のゲート−ソース電圧をＮ１に供給する。Ｎ１が導通状態にあるために、ＮＭＯＳパワートランジスタＳＷ１のゲート端子は、Ｎ１及びフォワードバイアスされた（ｆｏｒｗａｒｄ ｂｉａｓｅｄ）直列接続のダイオードＤ１を通じて正のＤＣ供給電圧Ｖ_Sから供給される充電電流により、充電される。本発明の本実施形態におけるＮ１のゲート端子の５０〜５００ｐＦ又は１００ｐＦ等の大きい静電容量に起因し、充電電流は、１５０ｍＡ以上のピーク値に到達することになろう。充電電流は、本ゲートドライバ１１１内のＳＷ１のドレイン電圧にも等しい正のＤＣ供給電圧をほぼ１ダイオード電圧降下分だけ下回る電圧に到達する時点まで、ＮＭＯＳトランジスタＳＷ１のゲート端子のゲート電圧を上昇させる。その後に、Ｎ１は、非導通状態に切り替わる。その理由は、ゲート−ソース電圧がゼロに接近するためである。したがって、この電圧が閾値電圧である。ＳＷ１のゲート端子が第１充電経路を通じて充電される期間においては、ＮＭＯＳトランジスタＮ２を有する第２充電経路も、充電電流をＳＷ１のゲート端子に対して供給するために有効である。その理由は、Ｎ２のゲート端子を調整した供給電圧Ｖ_REG1に向かって引っ張るＰＭＯＳトランジスタＰ１により、Ｎ２が導通状態に遷移するからである。しかしながら、恐らくはＮ１及びＮ２の相対的なサイズと組み合わせられているフォワードバイアスされたダイオードＤ２により、ＳＷ１のゲート電圧が上述の閾値電圧未満である間にＳＷ１のゲート端子に対する充電電流の大部分がＮ１又は第１充電経路を通じて供給されることを保証するように、Ｎ２に跨るゲート−ソース電圧降下が、Ｎ１に跨るゲート−ソース電圧降下よりもはるかに小さいことが保証される。フル充電するために、１〜１０ｎＣの合計電荷をＳＷ１のゲート端子に供給してもよい。この合計電荷は、ＳＷ１のゲート−ソース静電容量及びゲート−ドレイン静電容量の両方を充電するために消費される。

ＳＷ１のゲート電圧が閾値電圧に到達したら、ＮＭＯＳトランジスタＮ２がその導通状態に維持された状態で、Ｎ１がその非導通状態に切り替わる。この結果、第２充電経路内に配置されたＮ２のドレイン及びソース端子を通じて、さらなる充電電流が高電圧源ＨＶ_bootからＳＷ１のゲート端子１２１に供給される。高電圧源ＨＶ_bootは、例えば、３〜５ボルトだけ、好ましくは、本実施形態においては、ほぼ４．５ボルトだけ、正のＤＣ供給電圧よりも実質的に高い電圧を有する。Ｎ２を通じたＳＷ１のゲート端子１２１の充電の間には、ダイオードＤ１が、ＳＷ１のドレインに接続された正のＤＣ供給電圧に対するＮ１を通じた電流の意図しない逆流を遮断する。したがって、ＳＷ１のゲート端子は、フォワードバイアスされたダイオードＤ２に起因し、ほぼ１ダイオード電圧降下分だけ、すなわち、ほぼ０．５〜０．８ボルトだけ、調整した電圧Ｖ_REG1を下回る電圧に到達する時点まで、Ｎ２を通じて充電される。この結果、ＳＷ１のゲート端子は、１ダイオード電圧降下分だけ調整した電圧Ｖ_REG1を下回るものにほぼ等しい電圧に上昇し、かつ、この電圧が高電圧源ＨＶ_bootの電圧レベルにほぼ等しいために、ＳＷ１のゲート電圧は、正の供給電圧をほぼ４ボルトだけ上回るレベルに駆動される。この結果、ＳＷ１が十分な導通状態となることが許容される。これにより、非常に小さいオン抵抗値がもたらされる。

レベルシフタ２０３の出力信号のパルス幅によって設定された特定の期間にわたって、第１充電経路及び第２充電経路の上述の動作により、ＳＷ１がターンオンされるか又は導通状態となった間に、出力信号は、論理Ｈｉｇｈ（ｌｏｇｉｃ ｈｉｇｈ）に、又はＶ_REG1によって設定された電圧レベルに、突然に変化する。これに応答し、ＳＷ１をその非導通状態に切り替えることを要し、かつ、Ｎ１及びＮ２の両方を通じた充電電流の供給を中断させることを要する。この機能は、Ｐ１がレベルシフタ２０３の出力における論理Ｈｉｇｈ（ｌｏｇｉｃ ｈｉｇｈ）信号に応答してその非導通状態に切り替わると共にＮ４がその導通状態に切り替わるために、実現される。その理由は、このＮＭＯＳ装置に跨るゲート−ソース電圧が、上述のように、調整した電圧源端子の間の差であるほぼ４．５ボルトに強制（ｆｏｒｃｅｄ）されるからである。この結果、Ｎ４は、Ｎ１のゲートをＶ_REG2に引き下げ、その結果、そのゲート−ソース電圧がゼロに接近するために、Ｎ１が非導通状態に切り替わる。Ｎ１が非導通状態となることにより、第１充電経路が中断されてＳＷ１のゲート端子に対する充電電流の供給が打ち切られる。同時に、Ｎ３がＮ２のゲートを電圧Ｖ_REG2に引き下げ、その結果、このＭＯＳトランジスタに跨るそのゲート−ソース電圧がゼロに接近するために、Ｎ２がその非導通状態に切り替わる。したがって、第２充電経路が中断される。したがって、この経路を通じたＳＷ１のゲート端子に対する充電電流の供給も、中断される。最後に、ＳＷ１のゲート及びソースは、そのゲート端子において印加された論理Ｈｉｇｈレベルによってその導通状態に切り替わるＮ５により、短絡される。これにより、ＳＷ１は、その非導通又はオフ状態に切り替わり、ゲート端子の電荷が除去される。

当業者であれば、本発明の本実施形態におけるコントローラ２０５は、負荷駆動組み立て部品の任意のクロック信号に対して同期しない状態で動作する組合せロジックに基づいた相対的に単純ではあるが効率的な回路であることを理解するであろう。しかしながら、当業者であれば、コントローラは、例えば、負荷駆動組み立て部品が利用可能なマスタ又はその他のシステムクロック信号と同期した状態で動作するクロック型のシーケンス論理（ｃｌｏｃｋｅｄ ｓｅｑｕｅｎｔｉａｌ ｌｏｇｉｃ）を使用する等のように、その他の方法によって実装することもできることを理解するであろう。後者の実施形態においては、コントローラ２０５は、例えば、ソフトウェアプログラム可能な又は配線で接続されたデジタル信号プロセッサ（ＤＳＰ）又は汎用マイクロプロセッサを有してもよい。

図４は、本発明の第２の好適な実施形態による複数のゲートドライバ４１１、４１３、４１５、及び４１７であるＧＤ１、ＧＤ２、ＧＤ３、ＧＤ４をそれぞれ有する負荷駆動組み立て部品４００の概略図である。負荷ドライバ４０３は、本発明の第１実施形態との関連において説明したものと同様に、カスケード接続された４つのＮＭＯＳパワートランジスタＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４を有する。さらには、負荷駆動組み立て部品の本実施形態における複数のゲートドライバＧＤ１、ＧＤ２、ＧＤ３、ＧＤ４は、本発明の好適な第１実施形態との関連において先程詳述したゲートドライバＧＤ１、ＧＤ２、ＧＤ３、ＧＤ４と同一の全体トポロジーを有する。しかしながら、本実施形態においては、それぞれのゲートドライバのＬＤＯ３３０（図３）が、カスケード接続されたトランジスタスイッチｓｗ４３３、ｓｗ４３５、ｓｗ４３７、ｓｗ４３９及びブートストラップコンデンサＣ_b1、Ｃ_b2、Ｃ_b3、及びＣ_b4を有するブートストラップラダー回路（ｂｏｏｔｓｔｒａｐ ｌａｄｄｅｒ ｃｉｒｃｕｉｔ）によって置換されている。このブートストラップラダーは、ＬＤＯよりもパワー効率において優れている。その理由は、スイッチに跨るなんらかの大きい電圧降下が存在している間にトランジスタスイッチのそれぞれにおける電流の伝導が回避されるためである。すなわち、トランジスタスイッチ内における電流の伝導は、好ましくは、対象のスイッチに跨る電圧降下が０．５Ｖ超又は１．０ボルト超である際に、回避される。トランジスタスイッチｓｗ４３３、ｓｗ４３５、ｓｗ４３７、ｓｗ４３９のそれぞれは、関連するゲートドライバがパワーＮＭＯＳトランジスタを駆動するために有効である間に、適切な制御信号により、その導通状態に遷移する。カスケード接続されたトランジスタスイッチｓｗ４３３、ｓｗ４３５、ｓｗ４３７、ｓｗ４３９は、低電圧ＤＣ源Ｖ_DDと、電力線導体４３１（ｐｏｗｅｒ ｌｉｎｅ ｃｏｎｄｕｃｔｏｒ）を通じて、上述の高電圧源と同様に供給される高電圧源ＨＶ_bootの間において電気的に結合されている。高電圧源ＨＶ_bootは、供給コンデンサＣ_boot４２３を含む。低電圧ＤＣ源Ｖ_DDは、実際には、例えば、１．８、３．３、又は５ボルトのＤＣ電源等の本負荷駆動組み立て部品を有するＤ級アンプのＣＭＯＳ論理回路用の入手可能な一般的なＤＣ電源から導出してもよい。最も下部のゲートドライバＧＤ４には、図示のように、このＤＣ電源から直接的に電力が供給されており、かつ、ＤＣ電源の出力電圧は、このゲートドライバの第２充電経路のために高電圧源を利用している。これが可能である理由は、ＳＷ４を導通状態に切り替えるために、パワートランジスタＳＷ４のゲート入力を正のＤＣ供給電圧Ｖ_Sを上回る電圧にまで上昇させる又は駆動する必要がないからである。ＳＷ４のドレインは、利用されているＣ_fly４２５の周りのマルチレベルの出力段トポロジーの結果として、Ｖ_Sのほぼ半分にまでのみ充電される。最も上部のゲートドライバＧＤ１に対しては、トランジスタスイッチＳＷ４３３を通じて高電圧源ＨＶ_bootにより、又はトランジスタスイッチｓｗ４３５を通じてＣ_ｂ２により、供給されている。ＳＷ４３３を包含することにより、ブートストラップコンデンサＣ_ｂ１、Ｃ_ｂ２、Ｃ_ｂ３、及びＣ_ｂ４に必要とされる合計静電容量を低減するように、ブートストラップラダーに対する余分な電圧供給入力が提供される。

Claims (15)

1. 出力端子を介してラウドスピーカ負荷に接続可能な負荷駆動組み立て部品を有するＤ級オーディオアンプであって、
   前記負荷駆動組み立て部品は、
   第１ＤＣ供給電圧と出力端子の間に形成された上部支脈及び前記出力端子と第２ＤＣ供給電圧の間に形成された下部支脈により、カスケード接続された状態で結合されている複数のパワートランジスタと、
   前記上部支脈及び前記下部支脈の間において電気的に結合されている出力端子と、
   ゲートドライバの第１充電経路の第１ノードに対して及び第２充電経路の第１ノードのそれぞれに対して電気的に接続されたゲート端子を有する複数のパワートランジスタのそれぞれと、
   前記パワートランジスタ用の第１供給電圧を供給するために前記第１充電経路の第２ノードに対して電気的に結合されているドレイン端子を有する複数のパワートランジスタのそれぞれと、
   変調した入力信号を供給するために、複数のゲートドライバのそれぞれに結合された複数の組み立て部品入力端子と、
   を有し、
   それぞれのゲートドライバは、
   第１電圧源と前記パワートランジスタのゲート端子の間において電気的に接続された、前記ゲート端子を第１ゲート電圧に充電するための第１充電経路と、
   第２電圧源と前記パワートランジスタの前記ゲート端子の間において電気的に接続された、前記ゲート端子を前記第１ゲート電圧から前記第１ゲート電圧を上回る第２ゲート電圧に充電するための第２充電経路と、
   前記パワートランジスタをオフ状態又は非導通状態に切り替えるように適合された制御可能な放電経路であって、前記制御可能な放電経路は、前記パワートランジスタの前記ゲート端子と前記パワートランジスタのソース端子の間において接続可能である放電経路と、
   を有し、
   前記第２電圧源の電圧は、前記第１電圧源の電圧を上回る、Ｄ級オーディオアンプ。
2. 前記それぞれのゲートドライバの前記第１電圧源（Ｖ_Ｓ）は、前記パワートランジスタのドレイン電圧である、請求項１に記載のＤ級オーディオアンプ。
3. 前記それぞれのゲートドライバは、前記第１充電経路を通じた前記パワートランジスタの前記ゲート端子に対する充電電流の供給を制御すると共に、前記第２充電経路及び任意に制御可能な放電経路のオフ状態及びオン状態を通じた前記パワートランジスタの前記ゲート端子に対する充電電流の供給を制御するように適合されたコントローラ又はシーケンス制御装置を有する、請求項１又は２に記載のＤ級オーディオアンプ。
4. 前記コントローラ又は前記シーケンス制御装置は、前記パワートランジスタの前記のゲート電圧を所定の閾値電圧と比較することにより、前記第１充電経路及び前記第２充電経路を通じた前記パワートランジスタの前記ゲート端子に対する前記充電電流の供給を制御するように適合されている、請求項３に記載のＤ級オーディオアンプ。
5. 前記コントローラ又は前記シーケンス制御装置は、前記第１充電経路に電気的に結合された前記パワートランジスタのドレイン電圧から前記所定の閾値電圧を導出するように適合されている、請求項４に記載のＤ級オーディオアンプ。
6. 前記コントローラ又は前記シーケンス制御装置は、
   前記第１ゲート電圧に到達するように、所定の充電期間にわたって前記第１充電経路を通じて前記パワートランジスタの前記ゲート端子に対する充電電流を供給し、
   その後に、所定の期間にわたって前記第２充電経路を通じた前記パワートランジスタの前記ゲート端子に対する充電電流を供給する、
   ように適合されている、請求項３に記載のＤ級オーディオアンプ。
7. 前記それぞれのゲートドライバの前記第１充電経路及び前記第２充電経路のそれぞれは、前記コントローラ又は前記シーケンス制御装置によって制御される制御可能な直列接続ＦＥＴトランジスタを含む、請求項３〜６のいずれか一項に記載のＤ級オーディオアンプ。
8. 前記コントローラ又は前記シーケンス制御装置は、前記ゲート電圧が前記所定の閾値電圧に到達する時点まで、前記第２電圧源からの前記充電電流の供給を中断するように適合されている、請求項４に記載のＤ級オーディオアンプ。
9. 前記それぞれのゲートドライバの前記第２電圧源の電圧は、前記パワートランジスタの導通状態又はオン状態の間に、前記パワートランジスタの少なくとも１つのゲート−ソース電圧降下分だけ、前記第１電圧源の電圧を上回っている、請求項１〜８のいずれか一項に記載のＤ級オーディオアンプ。
10. 前記それぞれのゲートドライバの前記第１充電経路は、１００ナノ秒未満で、前記ゲート端子を前記第１ゲート電圧に充電するように適合されている、請求項１〜９のいずれか一項に記載のＤ級オーディオアンプ。
11. 前記第２電圧源の電圧レベルは、前記ゲートドライバの動作の間に、常に、少なくとも２．５ボルトだけ、前記第１電圧源（Ｖ_Ｓ）の電圧レベルを上回っている、請求項１〜１０のいずれか一項に記載のＤ級オーディオアンプ。
12. 前記負荷駆動組み立て部品は、前記上部支脈のカスケード接続されたパワートランジスタのペア（ＳＷ１，ＳＷ２）の間に位置した第１ノードと前記下部支脈のカスケード接続されたパワートランジスタのペアの間に位置した第２ノードの間において所定のＤＣ電圧差を設定するように構成されたＤＣ電圧源を有する、請求項１〜１１のいずれか一項に記載のＤ級オーディオアンプ。
13. 前記複数のパワートランジスタは、シリコン、窒化ガリウム、又は炭化珪素等の半導体基板上に正確に置かれたＮＭＯＳ又はＩＧＢＴ等の少なくとも１つのＮチャネル電界効果トランジスタを含む、請求項１〜１２のいずれか一項に記載のＤ級オーディオアンプ。
14. 前記複数のゲートドライバの前記第２電圧源は、前記第２電圧源の共通のチャージポンプコンデンサに対して電気的に接続している、請求項１〜１３のいずれか一項に記載のＤ級オーディオアンプ。
15. 前記負荷駆動組み立て部品は、半導体基板に統合された、請求項１〜１４のいずれか一項に記載の負荷駆動組み立て部品を有する、Ｄ級オーディオアンプ。

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