JP6479347B2 - ＳｉＣエピタキシャルウェハの製造装置、およびＳｉＣエピタキシャルウェハの製造方法 - Google Patents

ＳｉＣエピタキシャルウェハの製造装置、およびＳｉＣエピタキシャルウェハの製造方法 Download PDF

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Description

本実施形態は、ＳｉＣエピタキシャルウェハの製造装置、およびＳｉＣエピタキシャルウェハの製造方法に関する。
近年、Ｓｉ半導体に比べて高耐圧化、大電流化、低オン抵抗化、高効率化、低消費電力化、高速スイッチングなどを実現できるシリコンカーバイド（ＳｉＣ：Silicon Carbide:炭化ケイ素）半導体が注目されている。
従来のＳｉＣエピタキシャル成長では、Ｓｉの供給源としては、モノシラン（ＳｉＨ4）、トリクロロシラン（ＳｉＨＣｌ3）、ジクロロシラン（ＳｉＨ2Ｃｌ2）、テトラクロロシラン（ＳｉＣｌ4）などを適用する。これらの原料の結合は、Ｓｉ−Ｈ結合またはＳｉ−Ｃｌ結合で表記される。
一方、所定の線密度以下のステップバンチングが形成されたＳｉＣエピタキシャル成長層を利用し、高品質かつ高信頼性の素子を作製できるＳｉＣエピタキシャルウェハも知られている。
国際公開第２０１２／１４４６１４号 米国特許第８，１６３，０８６号明細書 特開２０１３−６３８９１号公報
マーチン・エル・ハモンド（Martin L. Hammond）著, "第２章 化学的気相堆積によるシリコンエピタキシャル成長（2/ Silicon Epitaxy by Chemical Vapor Deposition）", クリシュナ・セシャン（Krishna Seshan）編、「薄膜デポジション技術ハンドブック―原理・方法・装置および応用（Handbook of Thin film Deposition Techniques Principles, Methods, Equipment and Applications）」第２版（Second Edition）、ウィリアムアンドリュー社（William Andrew Inc.）、２００１年、ｐｐ.４５−１１０
Ｓｉ−Ｈ結合の方がＳｉ−Ｃｌ結合よりも結合エネルギーが低いため、ＳｉＣのエピタキシャル成長温度では、Ｓｉ−Ｈ結合の方がＳｉ−Ｃｌ結合よりも過剰に解離する。Ｓｉ−Ｈ結合の方が過剰に解離した結果、原料がエピタキシャル成長用基板に到達するよりも前に気相中で反応してしまい、パーティクルを生成させる。この結果、発生したパーティクルは、エピタキシャルウェハ表面に、欠陥を発生させ、結果として歩留りを低下させ、品質の悪いエピタキシャルウェハとなってしまう。
また、過剰な気相反応においては、解離した原料と未反応な原料の割合は原料が流れている途中で変化するため、膜厚分布や濃度分布に影響し、均一性に優れたウェハを供給することが難しい。
本実施形態は、膜厚均一性およびキャリア濃度均一性に優れ、表面欠陥の少ない高品質なＳｉＣエピタキシャルウェハの製造装置、およびＳｉＣエピタキシャルウェハの製造方法を提供する。
実施の形態の一態様によれば、ＳｉＣインゴットを準備し、オフ角を付けて切り出し、研磨して（０００１）面を表面とするＳｉＣベアウェハを形成する工程と、前記ＳｉＣベアウェハの切り出し面を除去し、ＳｉＣ基板を形成する工程と、前記ＳｉＣ基板上に、ＳｉＣエピタキシャル成長層を結晶成長させる工程とを有し、エピタキシャル成長時に供給される原料ガスは、Ｓｉの供給源となるＳｉ化合物およびＣの供給源となるＣ化合物を備え、前記Ｓｉ化合物と前記Ｃ化合物の両方、または前記Ｓｉ化合物は、フッ素を含む化合物を備え、前記ＳｉＣエピタキシャル成長層表面のパーティクルを含めた表面凹凸欠陥密度が０．０７ｃｍ-2よりも少なくなるように結晶成長温度を制御するＳｉＣエピタキシャルウェハの製造方法が提供される。
実施の形態の他の態様によれば、ガス注入口と、ガス排気口と、加熱部と、反応炉とを備え、前記反応炉内に配置されたＳｉＣエピタキシャルウェハの表面にＳｉＣエピタキシャル成長層の（０００１）面を形成する時に供給される原料ガスは、Ｓｉの供給源となるＳｉ化合物およびＣの供給源となるＣ化合物を備え、前記Ｓｉ化合物と前記Ｃ化合物の両方、または前記Ｓｉ化合物は、フッ素を含む化合物を備え、前記ＳｉＣエピタキシャル成長層表面のパーティクルを含めた表面凹凸欠陥密度が０．０７ｃｍ-2よりも少なくなるように結晶成長温度を制御して形成するＳｉＣエピタキシャルウェハの製造装置が提供される。
実施の形態の他の態様によれば、基板と、前記基板上に前記基板の表面に直接接触するように配置されたＳｉＣエピタキシャル成長層と、前記ＳｉＣエピタキシャル成長層上に形成されたゲートトレンチと、前記ゲートトレンチの内面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲートトレンチ内に埋め込まれたゲート電極と、前記ゲート電極の上方および前記ＳｉＣエピタキシャル成長層の一部を覆うように前記ＳｉＣエピタキシャル成長層上に形成された層間絶縁膜と、前記ＳｉＣエピタキシャル成長層上に形成されたソース電極とを備えるＳｉＣエピタキシャルウェハを備える半導体装置であって、前記ＳｉＣエピタキシャル成長層のオフ角は、４度以下であり、前記ＳｉＣエピタキシャル成長層表面のパーティクルを含めた表面凹凸欠陥密度が０．０７ｃｍ -2 よりも少ない、半導体装置が提供される。
本実施形態によれば、膜厚均一性およびキャリア濃度均一性に優れ、表面欠陥の少ない高品質なＳｉＣエピタキシャルウェハの製造装置、およびＳｉＣエピタキシャルウェハの製造方法を提供することができる。
Ｓｉ、Ｃ、Ｎ、Ｆの結合エネルギーをまとめた図。 比較例に係るＳｉのエピタキシャル成長において、成長速度の温度依存性を示す図。 比較例に係るＳｉのエピタキシャル成長において、原料、成長速度、温度範囲、酸化剤許容量の成長条件をまとめた図。 実施の形態に係るＳｉＣエピタキシャルウェハのＳｉＣエピタキシャル成長において、成長速度の温度依存性を示す図。 実施の形態に係るＳｉＣエピタキシャルウェハの模式的鳥瞰構成図。 （ａ）実施の形態に係るＳｉＣエピタキシャルウェハに適用可能な４Ｈ−ＳｉＣ結晶のユニットセルの模式的鳥瞰構成図、（ｂ）４Ｈ−ＳｉＣ結晶の２層部分の模式的構成図、（ｂ）４Ｈ−ＳｉＣ結晶の４層部分の模式的構成図。 図６（ａ）に示す４Ｈ−ＳｉＣ結晶のユニットセルを（０００１）面の真上から見た模式的構成図。 実施の形態に係るＳｉＣエピタキシャルウェハの製造方法を示す模式的鳥瞰構造図であって、（ａ）六方晶ＳｉＣインゴットを準備し、（０００１）面に対してオフ角θを付けて切り出し、研磨して複数枚のＳｉＣベアウェハを形成する工程図、（ｂ）機械加工後、ＳｉＣベアウェハの切り出し面（（０００１）面）を５００ｎｍ以上除去する工程図、（ｃ）ＳｉＣ基板の主面（０００１）面を酸化処理することにより、ＳｉＣ基板の主面に酸化膜を形成する工程図、（ｄ）ＳｉＣ基板上に、ＳｉＣエピタキシャル成長層を形成する工程図。 実施の形態に係るＳｉＣエピタキシャルウェハのエピ品質イメージ例であって、ウェハ上のパーティクルを含めた表面凹凸欠陥密度が約０．０７ｃｍ-2（欠陥数１２個(１５０ｍｍΦウェハの場合)。 比較例に係るＳｉＣエピタキシャルウェハのエピ品質イメージ例であって、ウェハ上のパーティクルを含めた表面凹凸欠陥密度が約１ｃｍ-2（欠陥数１７３個(１５０ｍｍΦウェハの場合)。 実施の形態に係るＳｉＣエピタキシャル成長において、成長温度と時間との関係を示す図（ＣＶＤ温度プロファイル例１）。 実施の形態に係るＳｉＣエピタキシャル成長において、成長温度と時間との関係を示す図（ＣＶＤ温度プロファイル例２）。 実施の形態に係るＳｉＣエピタキシャル成長において、成長温度と時間との関係を示す図（ＣＶＤ温度プロファイル例３）。 実施の形態に係るＳｉＣエピタキシャル成長に適用可能な第１の製造装置の模式的構成図。 実施の形態に係るＳｉＣエピタキシャル成長に適用可能な第２の製造装置の模式的構成図。 実施の形態に係るＳｉＣエピタキシャル成長に適用可能な第３の製造装置の模式的構成図。 実施の形態に係るＳｉＣエピタキシャル成長に適用可能な第４の製造装置の模式的構成図。 実施の形態に係るＳｉＣエピタキシャルウェハを用いて作製したショットキーバリアダイオードの模式的断面構造図。 実施の形態に係るＳｉＣエピタキシャルウェハを用いて作製したトレンチゲート型ＭＯＳＦＥＴの模式的断面構造図。 実施の形態に係るＳｉＣエピタキシャルウェハを用いて作製したプレーナゲート型ＭＯＳＦＥＴの模式的断面構造図。
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[比較例]
比較例に係るＳｉのエピタキシャル成長において、成長速度の温度依存性は、図２に示すように表わされる。図２において、破線ＳＬは、Ｓｉのエピタキシャル成長において、供給律速（Diffusion Control）領域ＤＣと、反応律速（Kinetic Control）領域ＫＣとの境界線を表す。
また、比較例に係るＳｉのエピタキシャル成長において、原料、成長速度、温度範囲、酸化剤許容量の成長条件は、図３に示すように表わされる。ここで、酸化剤は、反応炉やサセプタから供給される水蒸気などであり、許容量以下に抑える必要がある。
比較例に係るＳｉエピタキシャル成長では、原料となるＳｉの供給源として、ＳｉＨ4、ＳｉＨＣｌ3、ＳｉＨ2Ｃｌ2、ＳｉＣｌ4などを適用する。
比較例に係るＳｉエピタキシャル成長では、ＳｉＣｌ4を用いる場合の成長速度は０．４〜１．５（μｍ／分）、成長温度は１１５０℃〜１２５０℃であり、ＳｉＨＣｌ3を用いる場合の成長速度は０．４〜３．０（μｍ／分）、成長温度は１１００℃〜１２００℃であり、ＳｉＨ2Ｃｌ2を用いる場合の成長速度は０．３〜２．０（μｍ／分）、成長温度は１０５０℃〜１１５０℃であり、ＳｉＨ4を用いる場合の成長速度は０．１〜０．３（μｍ／分）、成長温度は９５０℃〜１０５０℃である。
Ｓｉ、Ｃ、Ｎ、Ｆ、Ｃｌの結合エネルギーＤ（ｋＪ／ｍｏｌ）は、一般的に、図１に示すように表わされる。例えば、Ｓｉ−Ｓｉの結合エネルギーは２２２（ｋＪ／ｍｏｌ）であるのに対して、Ｓｉ−Ｃの結合エネルギーは３１８（ｋＪ／ｍｏｌ）、Ｓｉ−Ｎの結合エネルギーは３５５（ｋＪ／ｍｏｌ）、Ｓｉ−Ｃｌの結合エネルギーは３８１（ｋＪ／ｍｏｌ）、Ｓｉ−Ｆの結合エネルギーは５６５（ｋＪ／ｍｏｌ）である。
また、Ｃ−Ｎの結合エネルギーは３０５（ｋＪ／ｍｏｌ）、Ｃ−Ｓｉの結合エネルギーは３１８（ｋＪ／ｍｏｌ）、Ｃ−Ｃの結合エネルギーは３４６（ｋＪ／ｍｏｌ）、Ｃ−Ｈの結合エネルギーは４１１（ｋＪ／ｍｏｌ）、Ｃ−Ｆの結合エネルギーは４８５（ｋＪ／ｍｏｌ）、Ｃ＝Ｃの結合エネルギーは６０２（ｋＪ／ｍｏｌ）、Ｃ−＝Ｃの結合エネルギーは８３５（ｋＪ／ｍｏｌ）である。
また、Ｎ−Ｎの結合エネルギーは１６７（ｋＪ／ｍｏｌ）、Ｎ−Ｆの結合エネルギーは２８３（ｋＪ／ｍｏｌ）、Ｎ−Ｃの結合エネルギーは３０５（ｋＪ／ｍｏｌ）、Ｎ−Ｃｌの結合エネルギーは３１３（ｋＪ／ｍｏｌ）、Ｎ−Ｓｉの結合エネルギーは３５５（ｋＪ／ｍｏｌ）、Ｎ−Ｈの結合エネルギーは３８６（ｋＪ／ｍｏｌ）、Ｎ＝Ｎの結合エネルギーは４１８（ｋＪ／ｍｏｌ）、Ｎ−＝Ｎの結合エネルギーは９４２（ｋＪ／ｍｏｌ）である。
一方、Ｆ−Ｆの結合エネルギーは１５５（ｋＪ／ｍｏｌ）、Ｃｌ−Ｃｌの結合エネルギーは２４０（ｋＪ／ｍｏｌ）、Ｆ−Ｎの結合エネルギーは２８３（ｋＪ／ｍｏｌ）、Ｃｌ−Ｎの結合エネルギーは３０５（ｋＪ／ｍｏｌ）、Ｃｌ−Ｎの結合エネルギーは３１３（ｋＪ／ｍｏｌ）、Ｃｌ−Ｃの結合エネルギーは３２７（ｋＪ／ｍｏｌ）、Ｃｌ−Ｓｉの結合エネルギーは３８１（ｋＪ／ｍｏｌ）、Ｆ−Ｃの結合エネルギーは４８５（ｋＪ／ｍｏｌ）、Ｆ−Ｃの結合エネルギーは４８５（ｋＪ／ｍｏｌ）、Ｆ−Ｈの結合エネルギーは５６５（ｋＪ／ｍｏｌ）、Ｆ−Ｓｉの結合エネルギーは５６５（ｋＪ／ｍｏｌ）である。
ここで、ＳｉＣのエピタキシャル成長温度、例えば、約１６００℃を想定した場合、Ｓｉ−Ｈ結合の方がＳｉ−Ｃｌ結合よりも結合エネルギーが低いため、ＳｉＣのエピタキシャル成長温度では、Ｓｉ−Ｈ結合の方がＳｉ−Ｃｌ結合よりも過剰に解離する。Ｓｉ−Ｈ結合の方が過剰に解離した結果、原料がエピタキシャル成長用基板に到達するよりも前に気相中で反応してしまい、パーティクルを生成させる。この結果、発生したパーティクルは、エピタキシャルウェハ表面に、パーティクル、ダウンフォール、三角欠陥などの欠陥を発生させ、結果としてデバイスとして使用できる領域を制限してしまうため、品質の悪いエピタキシャルウェハとなってしまう。
Ｓｉ−Ｃｌ結合を用いることで、Ｓｉ−Ｈ結合よりも解離する温度は高くなるが、１６００℃以上というＳｉＣのエピタキシャル成長温度では、やはり過剰に解離してしまう。
同様に、化合物に含まれるすべての結合が、Ｃ−Ｈ結合、Ｃ−Ｃ結合、Ｃ−Ｃｌ結合で表記されるＣの原料の場合もＳｉＣのエピタキシャル成長温度では、気相反応を抑制させるという点では十分ではない。ＳｉとＣを同時に含む化合物原料を適用する場合も同様である。
また、過剰な気相反応は、さらなる課題が発生する。解離した原料と未反応な原料の割合は原料が流れている途中で常に変化する。その結果、膜厚分布や濃度分布に影響し、均一性に優れたウェハを供給することが難しい。
[実施の形態]
実施の形態に係るＳｉＣエピタキシャルウェハのＳｉＣエピタキシャル成長において、成長速度の温度依存性は、図４に示すように表わされる。図４において、破線ＣＬは、ＳｉＣのエピタキシャル成長において、物質輸送律速（供給律速、Diffusion Control）領域ＤＣと、表面反応律速（Kinetic Control）領域ＫＣとの境界線を表す。また、図４において、矢印ＴＲで示される領域が、ＳｉＣのエピタキシャル成長に適用可能な温度範囲であり、例えば、約１６００℃以上である。上限は、例えば、融点に近い約２７００℃である。望ましくは、ＳｉＣのエピタキシャル成長に適用可能な温度範囲は、１６００℃以上２２００℃以下である。
実施の形態に係るＳｉＣエピタキシャルウェハ１は、図５に示すように、基板２と、基板２上に配置されたＳｉＣエピタキシャル成長層３とを備える。ここで、ＳｉＣエピタキシャル成長層は、Ｓｉ化合物をＳｉの供給源とし、Ｃ化合物をＣの供給源とする。また、Ｓｉ化合物とＣ化合物の両方、またはいずれか一方は、フッ素（Ｆ）を含む化合物を供給源として備える。
Ｓｉ化合物としては、例えば、ＳｉＦ4、ＳｉＨ3Ｆ、ＳｉＨ2Ｆ2、若しくはＳｉＨＦ3のいずれかの材料で構成されていても良い。ＳｉＦ4、ＳｉＨ3Ｆ、ＳｉＨ2Ｆ2、ＳｉＨＦ3などの材料には、Ｓｉ−Ｆ結合が存在する。他には、Ｓｉ化合物としては、塩素(Ｃｌ)を含む化合物を用いても良い。
また、Ｓｉ化合物としては、一般的には、以下で表記可能である。すなわち、ＳｉnＨxＣｌyＦz（ｎ＞＝１，ｘ＞＝０、ｙ＞＝０、ｚ＞＝１、ｘ＋ｙ＋ｚ＝２ｎ＋２）で表わされる材料で構成されていても良い。
また、Ｃ化合物としては、ＣＦ4、Ｃ2Ｆ6、Ｃ3Ｆ8、Ｃ4Ｆ6、Ｃ4Ｆ8、Ｃ5Ｆ8、ＣＨＦ3、ＣＨ2Ｆ2、ＣＨ3Ｆ、若しくはＣ2ＨＦ5のいずれかの材料で構成されていても良い。ＣＦ4、Ｃ2Ｆ6、Ｃ3Ｆ8、Ｃ4Ｆ6、Ｃ4Ｆ8、Ｃ5Ｆ8、ＣＨ3Ｆ、ＣＨ2Ｆ2、ＣＨＦ3、Ｃ2ＨＦ5などの材料には、Ｃ−Ｆ結合が存在する。他には、Ｃ化合物には、塩素(Ｃｌ)を含む化合物を用いても良い。
また、Ｃ化合物としては、一般的には、以下で表記可能である。すなわち、ＣmＨqＣｌrＦs（ｍ＞＝１、ｑ＞＝０、ｒ＞＝０、ｓ＞＝１、ｑ＋ｒ＋ｓ＝２ｍ＋２）で表わされる材料で構成されていても良い。
また、ＳｉＣエピタキシャル成長層３は、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、２Ｈ−ＳｉＣ、若しくは３Ｃ−ＳｉＣのいずれかの材料で構成されていても良い。
基板は、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、ＢＮ、ＡｌＮ、Ａｌ2Ｏ3、Ｇａ2Ｏ3、ダイヤモンド、カーボン、若しくはグラファイトのいずれかで表わされる材料で構成されていても良い。
実施の形態に係るＳｉＣエピタキシャルウェハのＳｉＣエピタキシャル成長において、キャリアガスとしては、Ｈ2、Ａｒ、ＨＣｌ、Ｆ2のいずれか１つ以上を適用可能である。
Ｓｉ−Ｆ結合は、Ｓｉ−Ｈ結合またはＳｉ−Ｃｌ結合よりも結合エネルギーが高いため、ＳｉＣエピタキシャル成長に適している。Ｓｉ−Ｆ結合は、１６００℃以上の高温でも解離し難いため、気相反応を抑制できるという特長がある。気相反応が抑制された結果として、パーティクル、ダウンフォール、三角欠陥などの欠陥の発生が抑制される。したがって、製造歩留りが向上し、欠陥があるためにデバイス形成に利用できない領域を狭めることができ、品質の向上したウェハを提供可能である。
基板表面では、反応速度が、温度で制限されているため、供給濃度の分布に影響されず、温度の均一性が、膜厚均一性およびキャリア濃度の均一性に影響するため、制御性に優れたＳｉＣエピタキシャル成長が可能になる。
反応速度が温度で制限された状態であれば、ＳｉＣエピタキシャルウェハが、数１０枚以上の多数枚成長が容易になり、エピタキシャルウェハの生産性が向上する。
ＳｉＣエピタキシャル成長では、相対的に低温側(図４の境界線ＣＬの右側)では、表面反応律速領域ＫＣになり、相対的に高温側(図４の境界線ＣＬの左側)では、物質輸送律速(供給律速)領域ＤＣになる。原料の結合エネルギーが高いほど、表面反応律速から物質輸送律速に切り替わる温度は高くなる。例えば、ＳｉＨ4は、結合エネルギーの低いＳｉ−Ｈ結合のみで構成されている。
ＳｉＨ4は相対的に低温側にあり、Ｓｉ−Ｃｌ結合(Ｓｉ−Ｈ結合より結合エネルギーが高い)が含まれるＳｉＨ2Ｃｌ2やＳｉＣｌ4は、ＳｉＨ4よりも相対的に高温側にある。
さらに、Ｓｉ−Ｆ結合(Ｓｉ−Ｃｌ結合より結合エネルギーが高い)が含まれるＳｉＨ2Ｆ2やＳｉＦ4は、相対的に高温側にある。ＳｉＣのエピタキシャル成長に必要な温度領域は、図の横軸で０．６よりも左側の矢印ＴＲで示される領域になるので、この温度領域で、表面反応律速となる原料としては、Ｓｉ−Ｆ結合を含む原料が好ましい。
（ＳｉＣエピタキシャルウェハ）
実施の形態に係るＳｉＣエピタキシャルウェハの模式的鳥瞰構成は、図５に示すように表わされる。
ＳｉＣエピタキシャルウェハ１は、例えば、４Ｈ−ＳｉＣからなり、ＳｉＣ基板２と、ＳｉＣ基板２に積層されたＳｉＣエピタキシャル成長層３とを備える。ＳｉＣ基板２の厚さｔ１は、例えば、約２００μｍ〜約５００μｍであり、ＳｉＣエピタキシャル成長層３の厚さｔ２は、例えば、約４μｍ〜約１００μｍである。
（結晶構造）
実施の形態に係るＳｉＣエピタキシャルウェハ１に適用可能な４Ｈ−ＳｉＣ結晶のユニットセルの模式的鳥瞰構成は、図６（ａ）に示すように表わされ、４Ｈ−ＳｉＣ結晶の２層部分の模式的構成は、図６（ｂ）に示すように表され、４Ｈ−ＳｉＣ結晶の４層部分の模式的構成は、図６（ｃ）に示すように表される。
また、図６（ａ）に示す４Ｈ−ＳｉＣの結晶構造のユニットセルを（０００１）面の真上から見た模式的構成は、図７に示すように表される。
図６（ａ）〜図６（ｃ）に示すように、４Ｈ−ＳｉＣの結晶構造は、六方晶系で近似することができ、１つのＳｉ原子に対して４つのＣ原子が結合している。４つのＣ原子は、Ｓｉ原子を中央に配置した正四面体の４つの頂点に位置している。これらの４つのＣ原子は、１つのＳｉ原子がＣ原子に対して［０００１］軸方向に位置し、他の３つのＣ原子がＳｉ原子に対して［０００−１］軸側に位置している。
［０００１］軸および［０００−１］軸は六角柱の軸方向に沿い、この［０００１］軸を法線とする面（六角柱の頂面）が（０００１）面（Ｓｉ面）である。一方、［０００−１］軸を法線とする面（六角柱の下面）が（０００−１）面（Ｃ面）である。
また、［０００１］軸に垂直であり、かつ（０００１）面の真上から見た場合において六角柱の互いに隣り合わない頂点を通る方向がそれぞれ、ａ１軸［２−１−１０］、ａ２軸［−１２−１０］およびａ３軸［−１−１２０］である。
図７に示すように、ａ１軸とａ２軸との間の頂点を通る方向が［１１−２０］軸であり、ａ２軸とａ３軸との間の頂点を通る方向が［−２１１０］軸であり、ａ３軸とａ１軸との間の頂点を通る方向が［１−２１０］軸である。
六角柱の各頂点を通る上記６本の軸の各間において、その両側の各軸に対して３０°の角度で傾斜していて、六角柱の各側面の法線となる軸がそれぞれ、ａ１軸と［１１−２０］軸との間から時計回りに順に、［１０−１０］軸、［１−１００］軸、［０−１１０］軸、［−１０１０］軸、［−１１００］軸および［０１−１０］軸である。これらの軸を法線とする各面（六角柱の側面）は、（０００１）面および（０００−１）面に対して直角な結晶面である。
（ＳｉＣエピタキシャルウェハの製造方法）
実施の形態に係るＳｉＣエピタキシャルウェハの製造方法は、ＳｉＣインゴットを準備し、オフ角を付けて切り出し、研磨してＳｉＣベアウェハを形成する工程と、ＳｉＣベアウェハの切り出し面を除去し、ＳｉＣ基板を形成する工程と、ＳｉＣ基板の主面上に酸化膜を形成する工程と、酸化膜を除去する工程と、ＳｉＣ基板上に、ＳｉＣエピタキシャル成長層を結晶成長させる工程とを有する。ここで、供給される原料ガスは、Ｓｉの供給源となるＳｉ化合物およびＣの供給源となるＣ化合物を備える。また、Ｓｉ化合物とＣ化合物の両方、またはいずれか一方は、Ｆを含む化合物を備える。
４Ｈ−ＳｉＣインゴットを、（０００１）面に対して[１１−２０]軸方向に４度のオフ角を付けて切り出すことにより、ＳｉＣベアウェハを得た。ウェハの直径は、約１５０ｍｍである。
次に、ＳｉＣベアウェハの切り出された面を研磨加工し、エピタキシャルウェハに適切な面を得た。研磨加工では、ウェハ端のべベル加工なども含み、機械的な加工だけでは加工ダメージを十分に除去できないため、化学的な効果も利用して、研磨表面を仕上げた。
エピタキシャル成長する前に、研磨表面は十分に洗浄し、表面を清浄にする。ここで、洗浄方法としては、ＲＣＡ洗浄、ブラシ洗浄、機能水洗浄、メガソニック洗浄などを用いることができる。
ウェハ設置後の反応炉内の圧力は、例えば、約１ｋＰａ〜約１００ｋＰａに保たれている。反応炉内には、原料のキャリアガスとなるＨ2を供給する。Ｈ2以外にＡｒガスを供給しても良い。
キャリアガスにＨＣｌまたはＨＦを混合することで、気相反応が抑制され、エピタキシャルウェハ上のパーティクルの発生を抑制し、高品質なウェハを供給可能である。
実施の形態に係るＳｉＣエピタキシャルウェハの製造方法を示す模式的鳥瞰構成であって、六方晶ＳｉＣインゴット１３を準備し、（０００１）面に対してオフ角θを付けて切り出し、研磨して複数枚のＳｉＣベアウェハ１４を形成する工程は、図８（ａ）に示すように表わされる。また、機械加工後、ＳｉＣベアウェハ１４の切り出し面１５を除去する工程は、図８（ｂ）に示すように表わされる。さらに、ＳｉＣ基板２の主面４を酸化処理することにより、ＳｉＣ基板２の主面４上に酸化膜を形成する工程は、図８（ｃ）に示すように表わされる。また、ＳｉＣ基板２上に、ＳｉＣエピタキシャル成長層３を形成する工程は、図８（ｄ）に示すように表わされる。
(ａ)まず、図８（ａ）に示すように、六方晶ＳｉＣインゴット１３を準備する。次に、ＳｉＣインゴット１３を、（０００１）面に対して［１１−２０］軸方向に４°以下のオフ角θを付けて切り出し、複数枚のＳｉＣベアウェハ１４を得る。次に、ＳｉＣベアウェハ１４の切り出し面１５（（０００１）面）を、ラップ加工などの機械加工により研磨する。
（ｂ）次に、図８（ｂ）に示すように、切り出し面１５（（０００１）面）を、例えば、約５００ｎｍ以上除去する。除去方法は、例えば、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）技術、プラズマエッチング技術などを適用することができる。好ましくは、プラズマエッチングで行う。ＳｉＣは非常に硬い材料であるため、ダメージの少ないＣＭＰで５００ｎｍ以上除去するには数時間必要であるが、プラズマエッチングでは２０分程度の短時間で済む。一方、ＳｉＣベアウェハ１４の切り出し面１５については、ＳｉＣは非常に硬いため、プラズマエッチングによるダメージは少ない。以上の除去工程により、切り出し後の機械加工により発生したＳｉＣベアウェハ１４の切り出し面１５のダメージ層が十分に除去され、厚さｔ１として、例えば、約２００μｍ〜約５００μｍのＳｉＣ基板２が得られる。
（ｃ）次に、図１０（ｃ）に示すように、ＳｉＣ基板２の主面４（０００１）面を酸化処理し、ＳｉＣ基板２の主面４に酸化膜１６を形成する。酸化処理は、ドライ酸化法、ウエット酸化法のどちらで行なってもよい。なお、図示は省略するが、当該酸化膜１６は、ＳｉＣ基板２の裏面および周面にも形成される。その後、フッ酸（ＨＦ）を用いて、酸化膜１６を除去する。この酸化膜１６の形成工程および除去工程を行うことにより、ＣＭＰやプラズマエッチングで除去しきれなかったＳｉＣベアウェハ１４の切り出し面１５のダメージ層、ＣＭＰやプラズマエッチングの際に発生した変質層（ダメージ層）を確実に除去することができる。なお、酸化膜１６の形成工程および除去工程は、５００ｎｍ以上の除去処理後だけでなく、除去処理前でのみ行ってもよいし、除去処理の前後両方で行ってもよい。
（ｄ）次に、図１０（ｄ）に示すように、ＳｉＣ基板２上に、ＳｉＣエピタキシャル成長層３を結晶成長させる。
原料として、例えば、ＳｉＦ4とＣ3Ｆ8を供給した。ＳｉＦ4とＣ3Ｆ8は、それぞれＨ2ガスで希釈して、反応炉内へ供給した。希釈濃度は、１０％であるが、この値には限定されない。
エピタキシャル成長温度は、１６００℃以上で実施し、例えば、約１７５０℃が適切であった。
エピタキシャル成長したウェハ表面を検査した結果、ウェハ上のパーティクルを含めた表面凹凸欠陥密度は、０．０７ｃｍ-2以下であった。すなわち、１５０ｍｍウェハ上で１０個程度の欠陥しか発生せず、表面凹凸欠陥の少ない高品質なウェハが得られた。
ウェハのオフ角は、４度よりも小さくても良い。また、成長面は、Ｃ面、（１１−２０）面、（１０−１０）面であっても良い。
４Ｈ−ＳｉＣ以外にも６Ｈ−ＳｉＣを用いることもできる。ウェハは、１６００℃以上に加熱され、水素で希釈したＣ3Ｈ8を反応炉内へ供給し、ＳｉＣホモエピタキシャル成長を実施した。原料は、ＳｉＦ4の代わりにＳｉＨＦ3を用いることもできる。
１８００℃以上の高温でエピタキシャル成長するために、Ｃ3Ｈ8の代わりにＣＨＦ3
を用いた。
Ｓｉ−Ｆ結合は、Ｓｉ−Ｈ結合またはＳｉ−Ｃｌ結合よりも結合エネルギーが高い。結合エネルギーが高い方が高温でも結合が解離し難いため、過剰な反応を抑制可能である。
実施の形態に係るＳｉＣエピタキシャルウェハおよび製造装置において、Ｓｉ−Ｆ結合を含む原料は、ＳｉＣのエピタキシャル成長に適した温度で結合の解離が始まる。その結果、気相反応が抑制され、ＳｉＣ基板表面で、パーティクル、ダウンフォール、三角欠陥などの欠陥の発生が抑制される。したがって、製造歩留りが向上し、欠陥があるためにデバイス形成に利用できない領域を狭めることができ、品質の向上したウェハを提供可能である。
さらに、反応速度が、供給濃度よりも基板濃度で制限されるようになるため、温度の均一性がそのまま膜厚均一性およびキャリア濃度の均一性になるため、均一性に優れた品質の良好なＳｉＣエピタキシャルウェハを得ることができる。
同様に、Ｃ−Ｆ結合は、Ｃ−Ｈ結合、Ｃ−Ｃｌ結合、Ｃ−Ｃ結合よりも結合エネルギーが高いため、Ｓｉ−Ｆ結合を含む化合物と組み合わせて使用することで、さらに高い効果が得られる。
（成長温度範囲）
成長温度範囲の下限値は、約１４００℃である。装置の温度の下限値は厳密には、反応炉内の水素の流量及び流速に依存する。水素の流量及び流速が大きければ、水素がＳｉＣエピタキシャルウェハから熱を奪うため下限値は上昇する。逆に、水素の流量及び流速が小さければ、水素がＳｉＣエピタキシャルウェハから奪う熱が小さくなり、ＳｉＣエピタキシャルウェハの表面の温度は、水素流量及び流速が大きい時よりも上昇し、下限値は低下する。
成長温度が低いと、ＳｉＣエピタキシャル成長中に積層欠陥が発生し易くなり、ＳｉＣエピタキシャルウェハ面内の積層欠陥密度が上がる。積層欠陥密度は、例えば、フォトルミネッセンス（ＰＬ：Photoluminescence）イメージングで評価可能である。
成長温度範囲の上限値は、物性的には、融点近くまでは可能である。装置側の問題として、温度の上限値を上げると、装置のコストや構造が異なってくる。また温度を上げる時間も増加するので、製造コスト的にも温度が高すぎるのは好ましくない。したがって、製造コストの兼ね合いから、低い温度で成長できることが望ましい。しかしながら、低温では積層欠陥密度が高くなるＳｉＣ特有の問題があり、積層欠陥密度を下げるために温度を上げて成長している。そこで最適な温度範囲は、約１６００℃〜約１７５０℃になる。
好ましくは、積層欠陥密度が十分に低い、約１７５０℃である。しかし、これも上述の理由で、反応炉内の水素流量と水素の流速に依存する。
実施の形態に係るＳｉＣエピタキシャルウェハのエピ品質イメージ例は、図９に示すように表わされる。実施の形態に係るＳｉＣエピタキシャルウェハにおいては、ウェハ上のパーティクルを含めた表面凹凸欠陥密度が約０．０７ｃｍ-2が得られた。この数値は、１５０ｍｍΦウェハの場合において、欠陥数１２個の例に相当する。
比較例に係るＳｉＣエピタキシャルウェハのエピ品質イメージ例は、図１０に示すように表わされる。比較例に係るＳｉＣエピタキシャルウェハにおいては、ウェハ上のパーティクルを含めた表面凹凸欠陥密度が約１ｃｍ-2であった。この数値は、１５０ｍｍΦウェハの場合において、欠陥数１７３個の例に相当する。
（ＣＶＤ温度プロファイル）
―プロファイル例１―
実施の形態に係るＳｉＣエピタキシャル成長において、成長温度ＴG（℃）と時間ｔとの関係を示すＣＶＤ温度プロファイル例１は、図１１に示すように表わされる。
ＣＶＤ温度プロファイル例１は、ＳｉＣエピタキシャル成長層を堆積する直前の水素エッチング(in-situ Etching)の設定温度が、ＳｉＣエピタキシャル成長層を堆積する設定温度よりも低い場合に相当している。図１１において、直線Ｈは温度上昇期間、直線Ｅは水素エッチング期間、直線ＤはＳｉＣエピタキシャル成長期間、直線Ｃは温度下降期間を表す。
キャリアガスとして水素ガスを用いた場合、水素ガスは、他のガスに比べて比熱と熱伝導率が大きい。従って、水素ガスは、熱の容量が大きくかつ熱が容易に伝わるという性質がある。水素の流量が異なると、サセプタの設定温度が同じでもウェハ表面の温度は異なる。水素流量とウェハ表面の温度は互いに相関するため、水素流量に応じて、最適な水素エッチング温度は異なる。
ＣＶＤ温度プロファイル例１においては、図１１に示すように、ＳｉＣエピタキシャル成長層を堆積する直前の水素エッチングの設定温度Ｔ2が、ＳｉＣエピタキシャル成長層を堆積する設定温度Ｔ3よりも低く設定した例が示されている。
―プロファイル例２―
実施の形態に係るＳｉＣエピタキシャル成長において、成長温度ＴG（℃）と時間ｔとの関係を示すＣＶＤ温度プロファイル例２は、図１２に示すように表わされる。
ＣＶＤ温度プロファイル例２は、ＳｉＣエピタキシャル成長層を堆積する直前の水素エッチングの設定温度が、ＳｉＣエピタキシャル成長層を堆積する設定温度に等しい場合に相当している。図１１において、直線Ｈは温度上昇期間、直線Ｅ＋Ｄは水素エッチング期間およびＳｉＣエピタキシャル成長期間、直線Ｃは温度下降期間を表す。
上述したように、水素の流量が異なると、サセプタの設定温度が同じでもウェハ表面の温度は異なる。水素流量とウェハ表面の温度は互いに相関するため、水素流量に応じて、最適な水素エッチング温度は異なる。
ＣＶＤ温度プロファイル例２においては、図１２に示すように、ＳｉＣエピタキシャル成長層を堆積する直前の水素エッチングの設定温度を、ＳｉＣエピタキシャル成長層を堆積する設定温度Ｔ3に等しく設定した例が示されている。
―プロファイル例３―
実施の形態に係るＳｉＣエピタキシャル成長において、成長温度ＴG（℃）と時間ｔとの関係を示すＣＶＤ温度プロファイル例３は、図１３に示すように表わされる。
ＣＶＤ温度プロファイル例３は、ＳｉＣエピタキシャル成長層を堆積する直前の水素エッチングの設定温度が、ＳｉＣエピタキシャル成長層を堆積する設定温度よりも高い場合に相当している。図１３において、直線Ｈは温度上昇期間、直線Ｅは水素エッチング期間、直線ＤはＳｉＣエピタキシャル成長期間、直線Ｃは温度下降期間を表す。
上述したように、水素の流量が異なると、サセプタの設定温度が同じでもウェハ表面の温度は異なる。水素流量とウェハ表面の温度は互いに相関するため、水素流量に応じて、最適な水素エッチング温度は異なる。
ＣＶＤ温度プロファイル例３においては、図１３に示すように、ＳｉＣエピタキシャル成長層を堆積する直前の水素エッチングの設定温度Ｔ2が、ＳｉＣエピタキシャル成長層を堆積する設定温度Ｔ3よりも高く設定した例が示されている。
（製造装置）
実施の形態に係るＳｉＣエピタキシャルウェハの製造装置は、ガス注入口と、ガス排気口と、加熱部と、反応炉とを備える。ここで、供給される原料ガスは、Ｓｉの供給源となるＳｉ化合物およびＣの供給源となるＣ化合物を備える。また、Ｓｉ化合物とＣ化合物の両方、またはいずれか一方は、Ｆを含む化合物を備える。
（第１のＣＶＤ装置）
実施の形態に係るＳｉＣエピタキシャルウェハの製造装置であって、ＳｉＣエピタキシャル成長に適用可能な第１のＣＶＤ装置の模式的構成例は、図１４に示すように、
ガス注入口１４０と、ガス排気口１６０と、加熱部１００と、縦型反応炉１２０とを備える。
加熱部１００の加熱方式としては、抵抗加熱、コイルを用いた誘導加熱、ランプ加熱などを採用することができる。誘導加熱方式の場合、図に示していないが、カーボン製の部材がウェハ付近に配置され、カーボン製部材が発熱し、それに接触しているウェハまたは、発熱したカーボン製部材からの輻射でウェハが加熱される。
縦型反応炉１２０内には、複数枚のＳｉＣエピタキシャルウェハ１がフェースアップまたはフェースダウンに配置可能である。
縦型反応炉１２０の下部のガス注入口１４０から原料ガスが供給され、縦型反応炉１２０の上部のガス排気口１６０から排気される間に、複数枚のＳｉＣエピタキシャルウェハ１表面を流れた原料が反応し、ＳｉＣエピタキシャル成長層を形成する。
供給される原料ガスは、一般的には、以下で表記可能である。すなわち、ＳｉnＨxＣｌyＦz(ｎ＞＝１、ｘ＞＝０、ｙ＞＝０、ｚ＞＝１、ｘ＋ｙ＋ｚ＝２ｎ＋２）および／若しくはＣmＨqＣｌrＦs（ｍ＞＝１、ｑ＞＝０、ｒ＞＝０、ｓ＞＝１、ｑ＋ｒ＋ｓ＝２ｍ＋２）である。
キャリアガスとしては、Ｈ2、Ａｒ、ＨＣｌ、Ｆ2のいずれか１つ以上を適用可能である。
ドーパントの原料としては、Ｎ2またはトリメチルアルミニウム（ＴＭＡ：Trimethylaluminium：（ＣＨ3）3Ａｌ)を適用可能である。
（第２のＣＶＤ装置）
実施の形態に係るＳｉＣエピタキシャルウェハの製造装置であって、ＳｉＣエピタキシャル成長に適用可能な第２のＣＶＤ装置の模式的構成例は、図１５に示すように、
ガス注入口１４０と、ガス排気口１６０と、加熱部１００と、縦型反応炉１２０とを備える。
加熱部１００の加熱方式としては、抵抗加熱、コイルを用いた誘導加熱、ランプ加熱などを採用することができる。誘導加熱方式の場合、図に示していないが、カーボン製の部材がウェハ付近に配置され、カーボン製部材が発熱し、それに接触しているウェハまたは、発熱したカーボン製部材からの輻射でウェハが加熱される。
縦型反応炉１２０内には、複数枚のＳｉＣエピタキシャルウェハ１がガスの流れに対して平行になるように配置される。
縦型反応炉１２０の下部のガス注入口１４０から原料ガスが供給され、縦型反応炉１２０の上部のガス排気口１６０から排気される間に、複数枚のＳｉＣエピタキシャルウェハ１表面を流れた原料が反応し、ＳｉＣエピタキシャル成長層を形成する。
供給される原料ガスは、一般的には、以下で表記可能である。すなわち、ＳｉnＨxＣｌyＦz(ｎ＞＝１、ｘ＞＝０、ｙ＞＝０、ｚ＞＝１、ｘ＋ｙ＋ｚ＝２ｎ＋２）および／若しくはＣmＨqＣｌrＦs（ｍ＞＝１、ｑ＞＝０、ｒ＞＝０、ｓ＞＝１、ｑ＋ｒ＋ｓ＝２ｍ＋２）である。
キャリアガスとしては、Ｈ2、Ａｒ、ＨＣｌ、Ｆ2のいずれか１つ以上を適用可能である。
ドーパントの原料としては、Ｎ2またはＴＭＡを適用可能である。
（第３のＣＶＤ装置）
実施の形態に係るＳｉＣエピタキシャルウェハの製造装置２００であって、ＳｉＣエピタキシャル成長に適用可能な第３のＣＶＤ装置の模式的構成例は、図１６に示すように、ガス注入口１４０と、ガス排気口１６０と、加熱部１００と、横型反応炉１３０とを備える。
加熱部１００の加熱方式としては、抵抗加熱、コイルを用いた誘導加熱、ランプ加熱などを採用することができる。誘導加熱方式の場合、図に示していないが、カーボン製の部材がウェハ付近に配置され、カーボン製部材が発熱し、それに接触しているウェハまたは、発熱したカーボン製部材からの輻射でウェハが加熱される。
横型反応炉１３０内には、複数枚のＳｉＣエピタキシャルウェハ１がガスの流れに対して対向するように立てて配置可能である。
横型反応炉１３０のガス注入口１４０から原料ガスが供給され、複数枚のＳｉＣエピタキシャルウェハ１を通り過ぎて、ガス排気口１６０から排気される間に、複数枚のＳｉＣエピタキシャルウェハ１表面を流れた原料が反応し、ＳｉＣエピタキシャル成長層を形成する。
供給される原料ガスは、一般的には、以下で表記可能である。すなわち、ＳｉnＨxＣｌyＦz(ｎ＞＝１、ｘ＞＝０、ｙ＞＝０、ｚ＞＝１、ｘ＋ｙ＋ｚ＝２ｎ＋２）および／若しくはＣmＨqＣｌrＦs（ｍ＞＝１、ｑ＞＝０、ｒ＞＝０、ｓ＞＝１、ｑ＋ｒ＋ｓ＝２ｍ＋２）である。
キャリアガスとしては、Ｈ2、Ａｒ、ＨＣｌ、Ｆ2のいずれか１つ以上を適用可能である。
ドーパントの原料としては、Ｎ2またはＴＭＡを適用可能である。
（第４のＣＶＤ装置）
実施の形態に係るＳｉＣエピタキシャルウェハの製造装置２００であって、ＳｉＣエピタキシャル成長に適用可能な第４のＣＶＤ装置の模式的構成例は、図１７に示すように、ガス注入口１４０と、ガス排気口１６０と、加熱部１００と、横型反応炉１３０とを備える。
加熱部１００の加熱方式としては、抵抗加熱、コイルを用いた誘導加熱、ランプ加熱などを採用することができる。誘導加熱方式の場合、図に示していないが、カーボン製の部材がウェハ付近に配置され、カーボン製部材が発熱し、それに接触しているウェハまたは、発熱したカーボン製部材からの輻射でウェハが加熱される。
横型反応炉１３０内には、複数枚のＳｉＣエピタキシャルウェハ１がフェースアップまたはフェースダウンに配置可能である。
横型反応炉１３０のガス注入口１４０から原料ガスが供給され、複数枚のＳｉＣエピタキシャルウェハ１を通り過ぎて、ガス排気口１６０から排気される間に、複数枚のＳｉＣエピタキシャルウェハ１表面を流れた原料が反応し、ＳｉＣエピタキシャル成長層を形成する。
供給される原料ガスは、一般的には、以下で表記可能である。すなわち、ＳｉnＨxＣｌyＦz(ｎ＞＝１、ｘ＞＝０、ｙ＞＝０、ｚ＞＝１、ｘ＋ｙ＋ｚ＝２ｎ＋２）および／若しくはＣmＨqＣｌrＦs（ｍ＞＝１、ｑ＞＝０、ｒ＞＝０、ｓ＞＝１、ｑ＋ｒ＋ｓ＝２ｍ＋２）である。
キャリアガスとしては、Ｈ2、Ａｒ、ＨＣｌ、Ｆ2のいずれか１つ以上を適用可能である。
ドーパントの原料としては、Ｎ2またはＴＭＡを適用可能である。
以上のＳｉＣエピタキシャルウェハは、例えば、各種ＳｉＣ半導体素子の製造に利用することができる。以下では、それらの一例として、ＳｉＣショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）、ＳｉＣトレンチゲート（Ｔ：Trench）型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ:Metal Oxide Semiconductor Field Effect Transistor）、およびＳｉＣプレーナゲート型ＭＯＳＦＥＴの例を示す。
（ＳｉＣ−ＳＢＤ）
実施の形態に係るＳｉＣエピタキシャルウェハを用いて作製したＳｉＣ−ＳＢＤ２１の模式的断面構造は、図１８に示すように表わされる。
実施の形態に係るＳｉＣエピタキシャルウェハを用いて作製したＳｉＣ−ＳＢＤ２１は、図１８に示すように、ｎ+型（不純物濃度が、例えば、約１×１０18ｃｍ-3〜約１×１０21ｃｍ-3）のＳｉＣ基板２と、ｎ-型（不純物濃度が、例えば、約５×１０14ｃｍ-3〜約５×１０16ｃｍ-3）のＳｉＣエピタキシャル成長層３とからなるＳｉＣエピタキシャルウェハ１を備える。ｎ型ドーピング不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）などを適用可能である。
ＳｉＣ基板２の裏面（（０００−１）Ｃ面）は、その全域を覆うようにカソード電極２２を備え、カソード電極２２はカソード端子Ｋに接続される。
また、ＳｉＣエピタキシャル成長層３の表面１０（（０００１）Ｓｉ面）は、ＳｉＣエピタキシャル成長層３の一部を活性領域２３として露出させるコンタクトホール２４を備え、活性領域２３を取り囲むフィールド領域２５には、フィールド絶縁膜２６が形成されている。
フィールド絶縁膜２６は、ＳｉＯ2（酸化シリコン）からなるが、窒化シリコン（ＳｉＮ）など、他の絶縁物からなっていてもよい。このフィールド絶縁膜２６上には、アノード電極２７が形成され、アノード電極２７はアノード端子Ａに接続される。
ＳｉＣエピタキシャル成長層３の表面１０近傍（表層部）には、アノード電極２７に接するようにｐ型のＪＴＥ（Junction Termination Extension）構造２８が形成されている。ＪＴＥ構造２８は、フィールド絶縁膜２６のコンタクトホール２４の内外に跨るように、コンタクトホール２４の輪郭に沿って形成されている。
実施の形態に係るＳｉＣエピタキシャルウェハを用いて作製したＳｉＣ−ＳＢＤ２１によれば、リーク電流を低減可能である。
（ＳｉＣ−ＴＭＯＳＦＥＴ）
実施の形態に係るＳｉＣエピタキシャルウェハを用いて作製したＳｉＣ−ＴＭＯＳＦＥＴ３１の模式的断面構造は、図１９に示すように表わされる。
実施の形態に係るＳｉＣエピタキシャルウェハを用いて作製したＳｉＣ−ＴＭＯＳＦＥＴ３１は、図１９に示すように、ｎ+型（不純物濃度が、例えば、約１×１０18ｃｍ-3〜約１×１０21ｃｍ-3）のＳｉＣ基板２と、ｎ-型（不純物濃度が、例えば、約５×１０14ｃｍ-3〜約５×１０16ｃｍ-3）のＳｉＣエピタキシャル成長層３とからなるＳｉＣエピタキシャルウェハ１を備える。ｎ型ドーピング不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）などを適用可能である。
ＳｉＣ基板２の裏面（（０００−１）Ｃ面）は、その全域を覆うようにドレイン電極３２を備え、ドレイン電極３２はドレイン端子Ｄに接続される。
ＳｉＣエピタキシャル成長層３の表面１０（（０００１）Ｓｉ面）近傍（表層部）には、ｐ型（不純物濃度が、例えば、約１×１０16ｃｍ-3〜約１×１０19ｃｍ-3）のボディ領域３３が形成されている。ＳｉＣエピタキシャル成長層３において、ボディ領域３３に対してＳｉＣ基板２側の部分は、エピタキシャル成長後のままの状態が維持された、ｎ-型のドレイン領域３４である。
ＳｉＣエピタキシャル成長層３には、ゲートトレンチ３５が形成されている。ゲートトレンチ３５は、ＳｉＣエピタキシャル成長層３の表面１０からボディ領域３３を貫通し、その最深部がドレイン領域３４に達している。
ゲートトレンチ３５の内面およびＳｉＣエピタキシャル成長層３の表面１０には、ゲートトレンチ３５の内面全域を覆うようにゲート絶縁膜３６が形成されている。そして、ゲート絶縁膜３６の内側を、たとえばポリシリコンで充填することによって、ゲートトレンチ３５内にゲート電極３７が埋設されている。ゲート電極３７には、ゲート端子Ｇが接続されている。
ボディ領域３３の表層部には、ゲートトレンチ３５の側面の一部を形成するｎ+型のソース領域３８が形成されている。
また、ＳｉＣエピタキシャル成長層３には、その表面１０からソース領域３８を貫通し、ボディ領域３３に接続されるｐ+型（不純物濃度が、例えば、約１×１０18ｃｍ-3〜約１×１０21ｃｍ-3）のボディコンタクト領域３９が形成されている。
ＳｉＣエピタキシャル成長層３上には、ＳｉＯ2からなる層間絶縁膜４０が形成されている。層間絶縁膜４０に形成されたコンタクトホール４１を介して、ソース電極４２がソース領域３８およびボディコンタクト領域３９に接続されている。ソース電極４２には、ソース端子Ｓが接続されている。
ソース電極４２とドレイン電極３２との間（ソース−ドレイン間）に所定の電位差を発生させた状態で、ゲート電極３７に所定の電圧（ゲート閾値電圧以上の電圧）を印加することにより、ゲート電極３７からの電界によりボディ領域３３におけるゲート絶縁膜３６との界面近傍にチャネルを形成することができる。これにより、ソース電極４２とドレイン電極３２との間に電流を流すことができ、ＳｉＣ−ＴＭＯＳＦＥＴ３１をオン状態にさせることができる。
実施の形態に係るＳｉＣエピタキシャルウェハを用いて作製したＳｉＣ−ＴＭＯＳＦＥＴ３１は、キャリア移動度を向上させ高速化することができる。
（ＳｉＣプレーナゲート型ＭＯＳＦＥＴ）
実施の形態に係るＳｉＣエピタキシャルウェハを用いて作製したプレーナゲート型のＳｉＣ−ＭＯＳＦＥＴの模式的断面構造は、図２０に示すように表わされる。
実施の形態に係るＳｉＣエピタキシャルウェハを用いて作製したプレーナゲート型のＳｉＣ−ＭＯＳＦＥＴ５１は、図２０に示すように、ｎ+型（不純物濃度が、例えば、約１×１０18ｃｍ-3〜約１×１０21ｃｍ-3）のＳｉＣ基板２と、ｎ-型（不純物濃度が、例えば、約５×１０14ｃｍ-3〜約５×１０16ｃｍ-3）のＳｉＣエピタキシャル成長層３とからなるＳｉＣエピタキシャルウェハ１を備える。
ＳｉＣ基板２の裏面（（０００−１）Ｃ面）には、全域を覆うようにドレイン電極５２が形成され、ドレイン電極５２には、ドレイン端子Ｄが接続されている。
ＳｉＣエピタキシャル成長層３の表面１０（（０００１）Ｓｉ面）近傍（表層部）には、ｐ型（不純物濃度が、例えば、約１×１０16ｃｍ-3〜約１×１０19ｃｍ-3）のボディ領域５３がウェル状に形成されている。ＳｉＣエピタキシャル成長層３において、ボディ領域５３に対してＳｉＣ基板２側の部分は、エピタキシャル成長後のままの状態が維持された、ｎ-型のドレイン領域５４である。
ボディ領域５３の表層部には、ｎ+型のソース領域５５がボディ領域５３の周縁と間隔を空けて形成されている。
ソース領域５５の内側には、ｐ+型（不純物濃度が、例えば、約１×１０18ｃｍ-3〜約１×１０21ｃｍ-3）のボディコンタクト領域５６が形成されている。ボディコンタクト領域５６は、ソース領域５５を深さ方向に貫通し、ボディ領域５３に接続されている。
ＳｉＣエピタキシャル成長層３の表面１０には、ゲート絶縁膜５７が形成されている。ゲート絶縁膜５７は、ボディ領域５３におけるソース領域５５を取り囲む部分（ボディ領域５３の周縁部）およびソース領域５５の外周縁を覆っている。
ゲート絶縁膜５７上には、たとえばポリシリコンからなるゲート電極５８が形成されている。ゲート電極５８は、ゲート絶縁膜５７を挟んでボディ領域５３の周縁部に対向している。ゲート電極５８には、ゲート端子Ｇが接続される。
ＳｉＣエピタキシャル成長層３上には、ＳｉＯ2からなる層間絶縁膜５９が形成されている。層間絶縁膜５９に形成されたコンタクトホール６０を介して、ソース電極６１がソース領域５５およびボディコンタクト領域５６に接続されている。ソース電極６１には、ソース端子Ｓが接続されている。
ソース電極６１とドレイン電極５２との間（ソース−ドレイン間）に所定の電位差を発生させた状態で、ゲート電極５８に所定の電圧（ゲート閾値電圧以上の電圧）を印加することにより、ゲート電極５８からの電界によりボディ領域５３におけるゲート絶縁膜５７との界面近傍にチャネルを形成することができる。これにより、ソース電極６１とドレイン電極５２との間に電流を流すことができ、プレーナゲート型ＭＯＳＦＥＴ５１をオン状態にさせることができる。
このプレーナゲート型ＭＯＳＦＥＴ５１においても、図１９のＳｉＣ−ＴＭＯＳＦＥＴ３１と同様に、キャリア移動度を向上させ高速化することができる。
以上、本実施形態を説明したが、他の形態で実施することもできる。
例えば、ＳｉＣ基板２の主面４（基板表面）は、（０００１）面に対して［−１１００］軸のオフ方向に４°以下のオフ角θで傾斜していてもよい。また、図示は省略するが、実施形態に係るＳｉＣエピタキシャルウェハを用いてＭＯＳキャパシタを製造することもできる。ＭＯＳキャパシタでは、歩留まりおよび信頼性を向上させることができる。また、信頼性については初期不良を減少させることができる。
また、図示は省略するが、実施形態に係るＳｉＣエピタキシャルウェハを用いてバイポーラトランジスタを製造することもできる。その他、実施形態に係るＳｉＣエピタキシャルウェハは、ＳｉＣ−ｐｎダイオード、ＳｉＣ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）、ＳｉＣ相補型ＭＯＳＦＥＴなどの製造に用いることもできる。
実施の形態に係るＳｉＣエピタキシャルウェハによれば、ＳｉＣエピタキシャル成長層の表面または界面の欠陥領域を減らすことができるため、リーク電流・酸化膜厚の不均一性・界面準位・表面再結合などが低減し、電界効果移動度が向上する。このため、高品質かつ高信頼性のＳｉＣ半導体装置を提供することができる。
実施の形態によれば、膜厚均一性およびキャリア濃度均一性に優れ、表面欠陥の少ない高品質なＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの製造装置、ＳｉＣエピタキシャルウェハの製造方法、および半導体装置を提供することができる。
[その他の実施の形態]
上記のように、実施の形態に係るＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの製造装置、ＳｉＣエピタキシャルウェハの製造方法、および半導体装置について記載したが、この開示の一部をなす論述および図面は例示的なものであり、この実施の形態を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
このように、ここでは記載していない様々な実施の形態などを含む。
本実施形態のＳｉＣエピタキシャルウェハを適用した半導体装置は、電気自動車（ハイブリッド車を含む）・電車・産業用ロボットなどの動力源として利用される電動モータを駆動するインバータ回路用パワーモジュール、また、太陽電池・風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力に変換するインバータ回路用パワーモジュールなど幅広い応用分野に適用可能である。
１…ＳｉＣエピタキシャルウェハ
２…基板
３…ＳｉＣエピタキシャル成長層
４…主面
１０…ＳｉＣエピタキシャル成長層の表面
１３…六方晶ＳｉＣインゴット
１４…ＳｉＣベアウェハ
１５…切り出し面
１６…酸化膜
２１…ＳｉＣ−ＳＢＤ
２２…カソード電極
２３…活性領域
２４…コンタクトホール
２５…フィールド領域
２６…フィールド絶縁膜
２７…アノード電極
２８…ＪＴＥ構造
３１…ＳｉＣ−ＴＭＯＳＦＥＴ
３２、５２…ドレイン電極
３３、５３…ボディ領域
３４…ドレイン領域
３５…ゲートトレンチ
３６、５７…ゲート絶縁膜
３７、５８…ゲート電極
３８、５５…ソース領域
３９、５６…ボディコンタクト領域
４０、５９…層間絶縁膜
４１、６０…コンタクトホール
４２、６１…ソース電極
５１…ＳｉＣ−ＭＯＳＦＥＴ
１００…加熱部
１２０…縦型反応炉
１３０…横型反応炉
１４０…ガス注入口
１６０…ガス排気口
２００…ＳｉＣエピタキシャルウェハの製造装置
ｔ１…ＳｉＣ基板の厚さ
ｔ２…ＳｉＣエピタキシャル成長層３の厚さ
θ…オフ角
Ｓ…ソース端子
Ｄ…ドレイン端子
Ｇ…ゲート端子
Ａ…アノード端子
Ｋ…カソード端子

Claims (17)

  1. ＳｉＣインゴットを準備し、オフ角を付けて切り出し、研磨して（０００１）面を表面とするＳｉＣベアウェハを形成する工程と、
    前記ＳｉＣベアウェハの切り出し面を除去し、ＳｉＣ基板を形成する工程と、
    前記ＳｉＣ基板上に、ＳｉＣエピタキシャル成長層を結晶成長させる工程と
    を有し、エピタキシャル成長時に供給される原料ガスは、Ｓｉの供給源となるＳｉ化合物およびＣの供給源となるＣ化合物を備え、
    前記Ｓｉ化合物と前記Ｃ化合物の両方、または前記Ｓｉ化合物は、フッ素を含む化合物を備え、
    前記ＳｉＣエピタキシャル成長層表面のパーティクルを含めた表面凹凸欠陥密度が０．０７ｃｍ-2よりも少なくなるように結晶成長温度を制御することを特徴とするＳｉＣエピタキシャルウェハの製造方法。
  2. 前記Ｓｉ化合物は、ＳｉＦ4、ＳｉＨ3Ｆ、ＳｉＨ2Ｆ2、若しくはＳｉＨＦ3のいずれかを備えることを特徴とする請求項１に記載のＳｉＣエピタキシャルウェハの製造方法。
  3. 前記Ｓｉ化合物は、ＳｉnＨxＣｌyＦz（ｎ＞＝１，ｘ＞＝０、ｙ＞＝０、ｚ＞＝１、ｘ＋ｙ＋ｚ＝２ｎ＋２）で表わされることを特徴とする請求項１に記載のＳｉＣエピタキシャルウェハの製造方法。
  4. 前記Ｃ化合物は、ＣＦ4、Ｃ2Ｆ6、Ｃ3Ｆ8、Ｃ4Ｆ6、Ｃ4Ｆ8、Ｃ5Ｆ8、ＣＨＦ3、ＣＨ2Ｆ2、ＣＨ3Ｆ、若しくはＣ2ＨＦ5のいずれかを備えることを特徴とする請求項１に記載のＳｉＣエピタキシャルウェハの製造方法。
  5. 前記Ｃ化合物は、ＣmＨqＣｌrＦs（ｍ＞＝１、ｑ＞＝０、ｒ＞＝０、ｓ＞＝１、ｑ＋ｒ＋ｓ＝２ｍ＋２）で表わされることを特徴とする請求項１に記載のＳｉＣエピタキシャルウェハの製造方法。
  6. 前記ＳｉＣエピタキシャル成長層は、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、２Ｈ−ＳｉＣ、若しくは３Ｃ−ＳｉＣのいずれかを備えることを特徴とする請求項１〜５のいずれか１項に記載のＳｉＣエピタキシャルウェハの製造方法。
  7. 前記ＳｉＣエピタキシャル成長層を結晶成長させる温度プロファイルは、前記ＳｉＣエピタキシャル成長層を堆積する直前の水素エッチングの設定温度が、前記ＳｉＣエピタキシャル成長層を堆積する設定温度と同じでないことを特徴とする請求項１〜６のいずれか１項に記載のＳｉＣエピタキシャルウェハの製造方法。
  8. 前記ＳｉＣエピタキシャル成長層を結晶成長させる温度プロファイルは、前記ＳｉＣエピタキシャル成長層を堆積する直前の水素エッチングの設定温度が、前記ＳｉＣエピタキシャル成長層を堆積する設定温度と等しいことを特徴とする請求項１〜６のいずれか１項に記載のＳｉＣエピタキシャルウェハの製造方法。
  9. ガス注入口と、
    ガス排気口と、
    加熱部と、
    反応炉と
    を備え、前記反応炉内に配置されたＳｉＣエピタキシャルウェハの表面にＳｉＣエピタキシャル成長層の（０００１）面を形成する時に供給される原料ガスは、Ｓｉの供給源となるＳｉ化合物およびＣの供給源となるＣ化合物を備え、
    前記Ｓｉ化合物と前記Ｃ化合物の両方、または前記Ｓｉ化合物は、フッ素を含む化合物を備え、
    前記ＳｉＣエピタキシャル成長層表面のパーティクルを含めた表面凹凸欠陥密度が０．０７ｃｍ-2よりも少なくなるように結晶成長温度を制御して形成することを特徴とするＳｉＣエピタキシャルウェハの製造装置。
  10. 前記Ｓｉ化合物は、ＳｉnＨxＣｌyＦz(ｎ＞＝１、ｘ＞＝０、ｙ＞＝０、ｚ＞＝１、ｘ＋ｙ＋ｚ＝２ｎ＋２）で表され、
    前記Ｃ化合物は、ＣmＨqＣｌrＦs（ｍ＞＝１、ｑ＞＝０、ｒ＞＝０、ｓ＞＝１、ｑ＋ｒ＋ｓ＝２ｍ＋２）で表されることを特徴とする請求項９に記載のＳｉＣエピタキシャルウェハの製造装置。
  11. 前記反応炉は、水素流量に応じた水素エッチング温度になるように制御可能なことを特徴とする請求項９または１０に記載のＳｉＣエピタキシャルウェハの製造装置。
  12. 前記反応炉は、縦型反応炉を備え、前記縦型反応炉内には、複数枚のＳｉＣエピタキシャルウェハがガスの流れに対して平行になるように配置可能であることを特徴とする請求項９〜１１のいずれか１項に記載のＳｉＣエピタキシャルウェハの製造装置。
  13. 前記反応炉は、横型反応炉を備え、前記横型反応炉内には、複数枚のＳｉＣエピタキシャルウェハが横型反応炉内には、複数枚のＳｉＣエピタキシャルウェハがガスの流れに対して対向するように立てて配置可能であることを特徴とする請求項９〜１１のいずれか１項に記載のＳｉＣエピタキシャルウェハの製造装置。
  14. キャリアガスは、Ｈ2、Ａｒ、ＨＣｌ、Ｆ2のいずれか１つ以上を適用可能であることを特徴とする請求項９〜１３のいずれか１項に記載のＳｉＣエピタキシャルウェハの製造装置。
  15. ドーパントの原料としては、Ｎ2またはトリメチルアルミニウムを適用可能であることを特徴とする請求項９〜１４のいずれか１項に記載のＳｉＣエピタキシャルウェハの製造装置。
  16. 前記ＳｉＣ基板の厚さは、２００μｍ〜５００μｍであり、前記ＳｉＣエピタキシャル成長層の厚さは、４μｍ〜１００μｍであることを特徴とする請求項１〜８のいずれか１項に記載のＳｉＣエピタキシャルウェハの製造方法。
  17. 前記ＳｉＣエピタキシャルウェハのオフ角は、４度以下であり、前記ＳｉＣエピタキシャルウェハの直径は、１５０ｍｍ程度であることを特徴とする請求項１〜８のいずれか１項に記載のＳｉＣエピタキシャルウェハの製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6696247B2 (ja) * 2016-03-16 2020-05-20 富士電機株式会社 半導体装置の製造方法
JP6965499B2 (ja) * 2016-03-16 2021-11-10 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6583151B2 (ja) 2016-06-09 2019-10-02 株式会社デンソー 半導体装置の製造方法
JP6748549B2 (ja) * 2016-10-06 2020-09-02 昭和電工株式会社 ＳｉＣエピタキシャルウェハの製造方法及びＳｉＣエピタキシャルウェハの製造装置
JP6862781B2 (ja) * 2016-11-16 2021-04-21 富士電機株式会社 炭化珪素半導体素子および炭化珪素半導体素子の製造方法
JP7140148B2 (ja) * 2019-02-27 2022-09-21 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US11827999B2 (en) 2021-01-12 2023-11-28 Applied Materials, Inc. Methods of forming silicon carbide coated base substrates at multiple temperatures
JPWO2022163052A1 (ja) * 2021-02-01 2022-08-04

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02262324A (ja) * 1989-03-31 1990-10-25 Hoya Corp Ｘ線透過膜およびその製造方法
JPH051380A (ja) * 1991-06-24 1993-01-08 Hoya Corp 炭化ケイ素の成膜方法
JP3367981B2 (ja) * 1992-12-28 2003-01-20 キヤノン株式会社 堆積膜形成方法および堆積膜形成装置
US5689128A (en) * 1995-08-21 1997-11-18 Siliconix Incorporated High density trenched DMOS transistor
US6057558A (en) * 1997-03-05 2000-05-02 Denson Corporation Silicon carbide semiconductor device and manufacturing method thereof
DE19712561C1 (de) * 1997-03-25 1998-04-30 Siemens Ag SiC-Halbleiteranordnung mit hoher Kanalbeweglichkeit
JP2002220299A (ja) * 2001-01-19 2002-08-09 Hoya Corp 単結晶ＳｉＣ及びその製造方法、ＳｉＣ半導体装置並びにＳｉＣ複合材料
EP1619276B1 (en) * 2004-07-19 2017-01-11 Norstel AB Homoepitaxial growth of SiC on low off-axis SiC wafers
JP2007182330A (ja) * 2004-08-24 2007-07-19 Bridgestone Corp 炭化ケイ素単結晶ウェハ及びその製造方法
US7682940B2 (en) * 2004-12-01 2010-03-23 Applied Materials, Inc. Use of Cl2 and/or HCl during silicon epitaxial film formation
JP4786223B2 (ja) * 2005-05-24 2011-10-05 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板及びその製造方法
JP5125095B2 (ja) * 2006-12-22 2013-01-23 パナソニック株式会社 ＳｉＣエピタキシャル膜付き基板の製造方法及びＳｉＣエピタキシャル膜付き基板の製造装置
JP5138212B2 (ja) * 2006-12-25 2013-02-06 東京エレクトロン株式会社 成膜装置
JP4853364B2 (ja) * 2007-04-11 2012-01-11 トヨタ自動車株式会社 ＳｉＣ単結晶エピタキシャル薄膜の成長方法
US8163086B2 (en) * 2007-08-29 2012-04-24 Cree, Inc. Halogen assisted physical vapor transport method for silicon carbide growth
JP4469396B2 (ja) * 2008-01-15 2010-05-26 新日本製鐵株式会社 炭化珪素単結晶インゴット、これから得られる基板及びエピタキシャルウェハ
JP2009218575A (ja) * 2008-02-12 2009-09-24 Toyota Motor Corp 半導体基板の製造方法
JP2009194216A (ja) * 2008-02-15 2009-08-27 Hitachi Ltd 半導体装置の製造方法
US8188538B2 (en) * 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP5721351B2 (ja) * 2009-07-21 2015-05-20 ローム株式会社 半導体装置
JP4887418B2 (ja) * 2009-12-14 2012-02-29 昭和電工株式会社 ＳｉＣエピタキシャルウェハの製造方法
JP2012114210A (ja) * 2010-11-24 2012-06-14 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法および炭化珪素半導体装置の製造装置
JP5445694B2 (ja) * 2011-04-21 2014-03-19 新日鐵住金株式会社 エピタキシャル炭化珪素単結晶基板の製造方法
JP5673393B2 (ja) * 2011-06-29 2015-02-18 株式会社デンソー 炭化珪素半導体装置
JP5897834B2 (ja) * 2011-07-19 2016-03-30 昭和電工株式会社 ＳｉＣエピタキシャルウェハの製造方法
US8872189B2 (en) * 2011-08-05 2014-10-28 Sumitomo Electric Industries, Ltd. Substrate, semiconductor device, and method of manufacturing the same
JP5999687B2 (ja) * 2011-08-31 2016-09-28 ローム株式会社 ＳｉＣエピタキシャルウエハおよびそれを用いたＳｉＣ半導体素子
JP2013049609A (ja) * 2011-08-31 2013-03-14 Rohm Co Ltd ＳｉＣエピタキシャルウエハおよびそれを用いたＳｉＣ半導体素子
US8900979B2 (en) * 2011-11-23 2014-12-02 University Of South Carolina Pretreatment method for reduction and/or elimination of basal plane dislocations close to epilayer/substrate interface in growth of SiC epitaxial films
JP2013197507A (ja) * 2012-03-22 2013-09-30 Hitachi Kokusai Electric Inc 基板処理装置および基板処理方法ならびに半導体装置の製造方法
JP2013206732A (ja) * 2012-03-28 2013-10-07 Tokyo Electron Ltd 縦型バッチ式処理装置
JP5802632B2 (ja) * 2012-09-07 2015-10-28 富士電機株式会社 炭化珪素半導体装置の製造方法
JP6257075B2 (ja) * 2013-12-19 2018-01-10 昭和電工株式会社 ＳｉＣエピタキシャルウェハの製造方法

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