JP6474111B2 - 高調波相殺を備えた差動サンプリング回路 - Google Patents

Description

本願は、概して電子回路要素に関し、更に特定して言えば、高調波相殺を備えた差動サンプリング回路に関連する。

アナログデジタルコンバータ（ＡＤＣ）は、対応する時点における入力信号の強度を表すデジタルコードのシーケンスを生成するために用いられる。ＡＤＣは、逐次比較（ＳＡＲ）ＡＤＣ、パイプラインＡＤＣなど、種々の周知の形式において実装され得る。

ＡＤＣの「スプリアスフリーダイナミックレンジ」（ＳＦＤＲ）という用語は概して、高調波コンテント（content）がＡＤＣの出力に存在する範囲を定量化する。理想的には、ＡＤＣの出力に高調波コンテントがないようにするべきである。一つの慣習に従うと、ＳＦＤＲは、キャリア周波数（最大信号成分又は基本周波数）のＲＭＳ（二乗平均平方根）振幅の、次に最も大きいノイズ又は高調波歪み成分（キャリア周波数の整数倍の周波数を有する成分）のＲＭＳ値に対する比と称される。ＳＦＤＲは、ｄＢｃ（キャリア周波数振幅に対するデシベル）又はｄＢＦＳ（ＡＤＣのフルスケール範囲に対するデシベル）で測定され得る。この定義を用いて、ＳＦＤＲは理想的には無限の値を有するべきである。

幾つかの要因が、ＡＤＣにおける低いＳＦＤＲに寄与し得る。例えば、ＡＤＣの入力におけるサンプルアンドホールド回路が、ＭＯＳサンプリングスイッチ、接合ダイオード、及びサンプリンググリッチの固有の非線形性のため、高調波成分の生成を起こし得る。第２高調波ＨＤ２及び第３高調波ＨＤ３は、たいてい、高入力周波数におけるＳＦＤＲに影響を与える主な成分である。

差動サンプリング回路が、位相不均衡に起因する高調波コンテントを相殺するための補償回路を含む。補償回路は、飽和モードで動作する一対の電界効果トランジスタを含み、各電界効果トランジスタは、線形モードで動作するサンプリング回路の差動スイッチに並列に結合される。差動スイッチの両端の飽和領域トランジスタにより、高調波コンテントが、サンプリング回路のサンプリングキャパシタの代わりに補償回路を介して流れ得る。

アナログ・デジタルコンバータのための従来のサンプリング回路のフロントエンドを図示する概略図である。

位相不均衡に起因する差動スイッチにおける高調波コンテントの生成を図示する図１の概略図の一部である。

差動スイッチにおいて生成される高調波コンテントのための補償を有するサンプリング回路を図示する概略図である。

図４は、高調波コンテントのための補償を備えた個別の代替のサンプリング回路を図示する概略図である。

記載される例は、差動スイッチに起因する差動サンプリング回路における位相不均衡から生じる第２高調波コンテントを低減するか又はなくすための補償回路を含む。差動回路における入力不均衡は、例えば、幅広いミスマッチ、駆動変圧器ミスマッチなどの、幾つかの要因により生じる。補償回路は、線形モードで動作するサンプリング回路の差動スイッチに並列に結合される、飽和モードで動作する電界効果トランジスタを提供する。飽和領域トランジスタを差動スイッチの両端に置くことにより、高調波コンテントは、サンプリング回路のサンプリングキャパシタを介して流れず、代わりに、補償回路を介して流れる。

図１は、例えば、アナログデジタルコンバータ（ＡＤＣ）のフロントエンドにおいて用いられるような差動入力ＩＮＰ及びＩＮＭのための既知のサンプリング回路１０の典型的な実施例を図示する。図１は、簡略化した表現であり、例示のみが意図される。特定のＡＤＣ又はその他の応用例を実装するために、付加的な回路要素が必要とされ得る。例えば、サンプリング回路１０のアナログ帯域幅を設定するために２つの入力ＩＮＰ及びＩＮＭをシャントするためにＲＣＲフィルタ（図示せず）が通常用いられ、パッケージの寄生要素（parasitics）を表すためにＲＬＣネットワーク（図示せず）が用いられ得、サンプリングされている信号をストアし更に処理するために、１つ又は複数の増幅器及び／又は他の処理及び論理回路要素がサンプリング回路に続き得る。

入力段２及び３の対が、入力信号ＩＮＰ及びＩＮＭをパススルー（pass-through）ネットワーク２０にフィードし、パススルーネットワーク２０において、これらの信号はＡＤＣ回路（図示せず）の残りに渡され得る。入力段２、３において、サンプリングキャパシタ１２及び１３が、差動入力ＩＮＰ及びＩＮＭを受け取り且つ一時的にストアするために、対応するサンプリングスイッチ１４及び１５に直列に結合される。サンプリングスイッチ１４、１５（及び本明細書に記載されるその他のスイッチ）は、図に示されるように、回路の帯域幅が、対象の最も高い入力周波数よりずっと大きくなるように選ばれたサイズの電界効果トランジスタと共に実装される。サンプリングスイッチ１４、１５のゲートが、それぞれ、ブースト回路１６及び１７により駆動される。ブースト回路１６、１７の各々は、そのそれぞれの入力信号（ＩＮＰ又はＩＮＭ）を受け取り、Ｖ_Ｃによりシフトされる入力レベルに等しい出力信号（ブースト回路においてＩＮ＋Ｖ_Ｃとして示される）を生成し、ここで、クロック信号ＣＬＫが高であるときＶ_Ｃは定電圧である。クロック信号ＣＬＫが低であるとき、ブースト回路１６、１７の各々は、ゼロ又は低レベル出力を生成する。このようにして、サンプリングスイッチ１４、１５は、信号独立ゲート・ソース電圧（図１においてＶ_Ｃとして示される）を及び従って信号独立スイッチ抵抗を認識し、一方で、入力信号を伝送する。

パススルーネットワーク２０において、ノードＩＮＣＭの対は、例えば、典型的に増幅器回路である、このサンプリング段に続く回路により定義される値を有する電圧源（図示せず）により駆動され、電圧ＩＮＣＭは、２つのシングルエンドスイッチ２１及び２３により回路に渡される。

理想的には差動サンプリング回路において、高調波は全く存在しない。しかし、差動入力ＩＮＰ及びＩＮＭ間の位相差が１８０度とは異なる場合、即ち、位相不均衡がある場合、差動閉鎖スイッチ２２は、図１に示されるように第２高調波電流Ｉ_ＨＤ２を生成する。キャパシタインピーダンスで乗算された高調波コンテントを表す電流Ｉ_ＨＤ２は、サンプリングキャパシタ１２、１３の両端の電圧降下をつくる。また、シングルエンドスイッチ２１、２３を、同じ長さでの差動スイッチ２２よりずっと小さく（およそ１／７小さく）することが典型的である。そのため、ＨＤ２電流がトランジスタ両端間の特定の電圧スイングに対する幅に比例するため、差動スイッチ２２に起因する高調波コンテントＨＤ２の寄与が優位である。しかし、以下に説明するように、その線形領域において動作する差動スイッチ２２に関連付けられる非線形性は、その飽和領域において動作する並列の同様のトランジスタを付加することにより相殺され得る。

図２は、位相不均衡に起因して第２高調波コンテントがどのように生成されるかを図示する。その線形領域において動作するスイッチ２２を介する電流は、下記数式により与えられる。
Ｉ_ＤＳ＝（Ｋ／２）（（Ｖ_ＧＳ−Ｖ_Ｔ）Ｖ_ＤＳ−Ｖ_ＤＳ ^２／２）
ここで、Ｋ＝μ_ｎＣ_ＯＸ（Ｗ／Ｌ）及びΦは、入力位相不均衡に起因する位相不均衡であり（Ｃ_ＯＸはエリア毎のゲート酸化物静電容量である）、
Ｖ_ＧＳ＝Ｖ_ｇ＋ｖＳｉｎ（ωｔ＋Φ）−Ｖ_ＩＮＣＭ
ここで、Ｖ_ＩＮＣＭは、トランジスタ２２のドレイン及びソースにおけるＤＣ動作ポイントであり、Ｖ_ｇはトランジスタ２２を深い反転（deep inversion）に保つために充分な定電圧である。
Ｖ（ＴＯＰＰ）＝Ｖ_ＩＮＣＭ＋ｖＳｉｎ（ωｔ）、
Ｖ（ＴＯＰＭ）＝Ｖ_ＩＮＣＭ−ｖＳｉｎ（ωｔ＋Φ）、及び
Ｖ_ＤＳ＝Ｖ（ＴＯＰＰ）−Ｖ（ＴＯＰＭ）＝ｖＳｉｎ（ωｔ）＋ｖＳｉｎ（ωｔ＋Φ）である。

Ｖ_ＧＳ及びＶ_ＤＳに対して代入し、第２高調波項について解くと下記となる。
Ｉ_ＨＤ２＝Ｋ（ｖ^２／２）ｓｉｎ^２（ωｔ＋Φ）−Ｋ（ｖ^２／２）ｓｉｎ^２（ωｔ）
ここで、電流Ｉ_ＨＤ２は、トランジスタ２２のドレイン（ノードＴＯＰＰ）からソース（ノードＴＯＰＭ）へ流れる。予期されるように、Φ=０であり、従って、Ｉ_ＨＤ２＝０である。これらの式から、Ｉ_ＨＤ２はＫｖ^２に比例し、ここで、ＫはＷに比例し、ｖは１／Ｗに比例する。従って、Ｉ_ＨＤ２は１／Ｗに比例する。

これは、高調波電流Ｉ_ＨＤ２を低減するには、トランジスタ２２の幅Ｗが増大される必要があることを意味する。しかし、トランジスタ２２の幅Ｗを増大することは、ノードＴＯＰＰ及びＴＯＰＭにおける寄生要素も増大させ、これにより、後続の増幅器回路のための仕様が一層タイトになる。しかし、ノードＴＯＰＰ及びＴＯＰＭにおける一層少ない寄生容量の利点を有し、高調波コンテントが理論的に完全に相殺される相殺方法についてこれから説明する。

図３のサンプリング回路１００において、パススルーネットワーク１２０はネットワーク２０と基本的に同じであり、差動トランジスタ１２２が、線形領域において動作し、シングルエンドスイッチ１２１及び１２３のいずれかの端部に結合される。シングルエンドスイッチ１２１のドレインは電流源ＩＩＮＰに結合され、電流源ＩＩＮＰは電圧ＡＶＤＤに結合される。一方、シングルエンドスイッチ１２３のドレインは電流源ＩＩＮＭに結合され、電流源ＩＩＮＭは電圧ＡＶＤＤに結合される。補償ネットワーク１４０が、パススルーネットワーク１２０に並列に付加される。より具体的には、補償ネットワーク１４０は、各々差動トランジスタ１２２と同じ幅Ｗ及び長さＬを有する、２つの補償トランジスタ１４２及び１４３を付加する。電流源１３１及び１３３は、差動スイッチ１２２の両端のスイング下の飽和領域において補償トランジスタ１４２、１４３を動作させるために充分なサイズとされるＤＣ電流源である。

上述の高調波電流Ｉ_ＨＤ２のための表現は、２つの成分、即ち、Ｋ（ｖ^２／２）ｓｉｎ^２（ωｔ＋Φ）及びＫ（ｖ^２／２）ｓｉｎ^２（ωｔ）、を有する。これら２つの高調波成分は、図３に示す並列補償ネットワーク１４０により相殺され得る。シングルエンドトランジスタ１２１、１２３は、電流経路においてスイッチのように働き、ディスクリート時間ドメインにおいて、シングルエンドトランジスタを用いて電流がオフに切り替えられ得る。

概して、飽和領域においてトランジスタを介する電流は、下記式により与えられる。
Ｉ_ＤＳ＝（Ｋ／２）（ＶＧＳ−Ｖ_Ｔ）^２
そのため、シングルエンドトランジスタ１４２を介する電流は、下記式により与えられる。
Ｉ_ＤＳ ^１４２＝（Ｋ／２）（Ｖ_ＩＮＣＭ＋ｖＳｉｎ（ωｔ）−Ｖ_Ｔ）^２
この式を、第２高調波項について解くことにより、
Ｉ_ＨＤ２ ^１４２＝Ｋ（ｖ^２／２）ｓｉｎ^２（ωｔ）
となり、これは、ノードＴＯＰＰから接地へ流れる。
同様に、シングルエンドトランジスタ１４３を介する電流は、下記式により与えられる。
Ｉ_ＤＳ ^１４３＝（Ｋ／２）（Ｖ_ＩＮＣＭ−ｖＳｉｎ（ωｔ＋Φ）−Ｖ_Ｔ）^２
この式において第２高調波項について解くことにより、
Ｉ_ＨＤ２ ^１４３＝Ｋ（ｖ^２／２）ｓｉｎ^２（ωｔ＋Φ）
が得られ、これは、ノードＴＯＰＭから接地へ流れる。
そのため、ノードＴＯＰＭからノードＴＯＰＰへ流れる総高調波電流Ｉ_ＨＤ２’はＩ_ＨＤ２’＝Ｉ_ＨＤ２ ^１４３−Ｉ_ＨＤ２ ^１４２である。
従って、I_HD2’=K(v²/2)sin²(ωt+Φ)-K(v²/2)sin²(ωt)=I_HD2 ¹⁴²である。

この解決策を用いて、図３に示すように、高調波電流Ｉ_ＨＤ２は、補償回路１４０及びトランジスタ１２２内を循環し、入力へ流れたりＨＤ２電圧をつくったりしない。差動スイッチトランジスタ１２２の両端のスイングは非常に小さいため、差動スイッチにおいて生成される第３高調波電流ＨＤ３の量は、この解決策を用いて無視し得る。実際、補償回路がトランジスタ１２２のインピーダンスを線形にするので、この解決策によりトランジスタ１２２により生成される第３高調波電流ＨＤ３が低減される。ＰＳＰ（物理表面電位）モデルはＶＤＳ=０のあたりのスイッチに関連付けられる線形性を最もよく定めるため、この回路の性能は、全てのトランジスタをシミュレートするためにＰＳＰモデルを用いて実証されている。

例えば、下記の表１は、図３に示す回路のための回路シミュレーションにおいて用いられるような、サンプリングキャパシタ及び電流源のトランジスタサイズ及び値を示す。

サンプリングトランジスタ１４及び１５のソース−ドレイン接合キャパシタに関連付けられる非線形性を排除するため、理想的な差動電圧源が想定され、差動２Ｖピークトゥピーク入力が０．９５Ｖの同相で印加される。用いられる電源は１．８Ｖである。ブースト回路１６及び１７は、入力のレベルを１．７Ｖシフトする理想的なブーストを呈する。電圧Ｖ_ＩＮＣＭは０．８８Ｖである。

図４は、サンプリング回路２００の全ディスクリート時間ドメインバージョンを図示する。サンプリング回路２００において、パススルーネットワーク２２０は、差動トランジスタ２２２のゲート及びシングルエンドスイッチ２２１及び２２３が、電圧ＶｇではなくクロックパルスＣＬＫＰで駆動されることを除き、ネットワーク１２０と基本的に同じである。

２つのＭＯＳスイッチ２４４及び２４５が、それぞれ、補償トランジスタ２４２及び２４３のドレイン側において付加され、補償トランジスタをオフに切り替えるために用いられる。補償トランジスタ２４２、２４３により引き出される電流がＶ_ＧＳに依存するため、ＭＯＳスイッチ２４４、２４５はサイズを小さくし得る。補償トランジスタに関連付けられる有限ｇ_ｄｓに起因する小さな二次効果がある。差動スイッチ２２２、シングルエンドスイッチ２２１、２２３、及びＭＯＳスイッチ２４４、２４５は、すべて同じバイアス電圧を認知するため、スイッチングオフ状態は、図１におけるものと同じである。

本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、多くの他の実施例が可能である。

Claims (13)

1. 差動サンプリング回路であって、
   一対の入力段であって、各々が、差動入力信号に結合されるサンプリングスイッチと、前記サンプリングスイッチに直列に結合される入力と出力とを有するサンプリングキャパシタと、ブースト回路とを有し、各サンプリングスイッチが、前記入力信号に結合されるゲートと、前記入力信号に結合されるドレインと、前記サンプリングキャパシタの前記入力に結合されるソースとを有する電界効果トランジスタであり、各ブースト回路が前記入力信号と前記電界効果トランジスタの前記ゲートとの間に結合される、前記一対の入力段と、
   前記サンプリングキャパシタの前記出力間で前記入力段をシャントするパススルー（ｐａｓｓ−ｔｈｒｏｕｇ）ネットワークであって、線形領域において動作する複数の電界効果トランジスタを含む、前記パススルーネットワークと、
   前記パススルーネットワークに並列に結合される相殺ネットワークであって、飽和領域において動作する複数の電界効果トランジスタを含む、前記相殺ネットワークと、
   を含む、差動サンプリング回路。
2. 請求項１に記載の差動サンプリング回路であって、
   前記パススルーネットワークが、
   第１の電圧源に結合される第１の電流源と、
   前記第１の電流源と前記入力段の一方からの前記サンプリングキャパシタの前記出力との間に結合される第１の電界効果トランジスタと、
   前記第１の電圧源に結合される第２の電流源と、
   前記第２の電流源と前記入力段の他方からの前記サンプリングキャパシタの前記出力との間に結合される第２の電界効果トランジスタと、
   両方の入力段からの前記サンプリングキャパシタの前記出力間に結合される第３の電界効果トランジスタと、
   を含む、差動サンプリング回路。
3. 請求項２に記載の差動サンプリング回路であって、
   前記相殺ネットワークが、
   前記入力段の第１の入力段からの前記サンプリングキャパシタの前記出力と接地との間に結合される第４の電界効果トランジスタと、
   前記入力段の第２の入力段からの前記サンプリングキャパシタの前記出力と接地との間に結合される第５の電界効果トランジスタと、
   を含む、差動サンプリング回路。
4. 請求項３に記載の差動サンプリング回路であって、
   前記第４及び第５の電界効果トランジスタの各々が、前記第３の電界効果トランジスタと同じチャネル幅及び長さを有するように形成される、差動サンプリング回路。
5. 請求項３に記載の差動サンプリング回路であって、
   前記第４及び第５の電界効果トランジスタが各々、それぞれのキャパシタ出力に共通に結合されるドレイン及びゲートを有する、差動サンプリング回路。
6. 請求項５に記載の差動サンプリング回路であって、
   前記相殺ネットワークが、
   前記第３の電界効果トランジスタの前記ゲートに結合されるゲートと、前記第１の入力段からの前記サンプリングキャパシタの前記出力に結合されるドレインと、前記第４の電界効果トランジスタの前記ドレインに結合されるソースとを有する第６の電界効果トランジスタであって、前記第４の電界効果トランジスタの前記ドレインが、前記第１の入力段の前記サンプリングキャパシタの出力に結合されない、前記第６の電界効果トランジスタと、
   前記第３の電界効果トランジスタの前記ゲートに結合されるゲートと、前記第２の入力段からの前記サンプリングキャパシタの前記出力に結合されるドレインと、前記第５の電界効果トランジスタの前記ドレインに結合されるソースとを有する第７の電界効果トランジスタであって、前記第５の電界効果トランジスタの前記ドレインが、前記第２の入力段の前記サンプリングキャパシタの出力に結合されない、前記第７の電界効果トランジスタと、
   を更に含む、差動サンプリング回路。
7. 請求項１に記載の差動サンプリング回路であって、
   前記相殺ネットワークが、
   前記入力段の第１の入力段からの前記サンプリングキャパシタの前記出力に結合されるゲートと、接地に結合されるソースと、ドレインとを有する第４の電界効果トランジスタと、
   前記入力段の第２の入力段からの前記サンプリングキャパシタの前記出力に結合されるゲートと、接地に結合されるソースと、ドレインとを有する第５の電界効果トランジスタと、
   前記パススルーネットワークに結合されるゲートと、前記第１の入力段からの前記サンプリングキャパシタの前記出力に結合されるドレインと、前記第４の電界効果トランジスタの前記ドレインに結合されるソースとを有する第６の電界効果トランジスタと、
   前記パススルーネットワークに結合されるゲートと、前記第２の入力段からの前記サンプリングキャパシタの前記出力に結合されるドレインと、前記第５の電界効果トランジスタの前記ドレインに結合されるソースとを有する第７の電界効果トランジスタと、
   を含む、差動サンプリング回路。
8. 請求項７に記載の差動サンプリング回路であって、
   前記パススルーネットワークが、
   第１の電圧源に結合される第１の電流源と、
   前記第１の電流源と前記第１の入力段からの前記サンプリングキャパシタの前記出力との間に結合される第８の電界効果トランジスタと、
   前記第１の電圧源に結合される第２の電流源と、
   前記第２の電流源と前記第２の入力段からの前記サンプリングキャパシタの前記出力との間に結合される第９の電界効果トランジスタと、
   両方の入力段からの前記サンプリングキャパシタの前記出力間に結合される第３の電界効果トランジスタと、
   を含み、
   前記第６及び第７の電界効果トランジスタの前記ゲートが、前記第３の電界効果トランジスタのゲートに結合される、差動サンプリング回路。
9. 請求項７に記載の差動サンプリング回路であって、
   前記第４及び第５の電界効果トランジスタが、前記第３の電界効果トランジスタと同じ面積を有して形成される、差動サンプリング回路。
10. 差動サンプリング回路であって、
    第１の差動入力信号に結合される第１の電界効果トランジスタと、
    前記第１の電界効果トランジスタに直列に結合される第１のサンプリングキャパシタと、
    第２の差動入力信号に結合される第２の電界効果トランジスタと、
    前記第２の電界効果トランジスタに直列に結合される第２のサンプリングキャパシタと、
    前記第１のサンプリングキャパシタの出力に結合されるドレインと、前記第２のサンプリングキャパシタの出力に結合されるソースと、基準電圧に結合されるゲートとを有する第３の電界効果トランジスタと、
    第１の電流源に結合されるドレインと、前記第１のサンプリングキャパシタの前記出力に結合されるソースと、前記基準電圧に結合されるゲートとを有する第４の電界効果トランジスタと、
    第２の電流源に結合されるドレインと、前記第２のサンプリングキャパシタの前記出力に結合されるソースと、前記基準電圧に結合されるゲートとを有する第５の電界効果トランジスタと、
    前記第１のサンプリングキャパシタの前記出力に共通に結合されるゲート及びドレインと、接地に結合されるソースとを有する第６の電界効果トランジスタと、
    前記第２のサンプリングキャパシタの前記出力に共通に結合されるゲート及びドレインと、接地に結合されるソースとを有する第７の電界効果トランジスタと、
    を含み、
    前記第３、第４及び第５の電界効果トランジスタが線形領域において動作され、前記第６及び第７の電界効果トランジスタが飽和領域において動作される、差動サンプリング回路。
11. 請求項１０に記載の差動サンプリング回路であって、
    前記第６の電界効果トランジスタの前記ドレインが、第８の電界効果トランジスタのソースに結合され、前記第８の電界効果トランジスタがまた、前記第３の電界効果トランジスタの前記ゲートに結合されるゲートと、前記第１のサンプリングキャパシタの前記出力に結合されるドレインとを有し、
    前記第７の電界効果トランジスタの前記ドレインが、第９の電界効果トランジスタのソースに結合され、前記第９の電界効果トランジスタがまた、前記第３の電界効果トランジスタの前記ゲートに結合されるゲートと、前記第２のサンプリングキャパシタの前記出力に結合されるドレインとを有する、差動サンプリング回路。
12. 請求項１０に記載の差動サンプリング回路であって、
    前記第１の差動入力信号と前記第１の電界効果トランジスタのゲートとの間に結合される第１のブースト回路と、
    前記第２の差動入力信号と前記第２の電界効果トランジスタのゲートとの間に結合される第２のブースト回路と、
    を更に含む、差動サンプリング回路。
13. 請求項１０に記載の差動サンプリング回路であって、
    前記第６及び第７の電界効果トランジスタが、前記第３の電界効果トランジスタと同じ面積を備えて形成される、差動サンプリング回路。

Images