JP6467814B2 - Wiring substrate manufacturing method and semiconductor device manufacturing method - Google Patents
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Description
本発明は、配線基板及びその製造方法、並びに半導体装置及びその製造方法に関する。 The present invention relates to a wiring board and a manufacturing method thereof, and a semiconductor device and a manufacturing method thereof.
ウェハープロセスで製造される各種のメモリー、ＣＭＯＳ、ＣＰＵ等の半導体素子は、電気的接続用の端子を有する。その接続用端子のピッチと、半導体素子と電気的な接続がなされるべきプリント配線板側の接続部のピッチとは、そのスケールが数倍から数十倍程度異なる。そのため、半導体素子とプリント基板を電気的に接続しようとする場合、インターポーザと称されるピッチ変換のための仲介用基板（半導体素子実装用基板）が使用される。このインターポーザの一方の面に、半導体素子を実装し、他方の面もしくは基板の周辺でプリント配線板との接続がとられる。 Semiconductor devices such as various memories, CMOS, and CPU manufactured by the wafer process have terminals for electrical connection. The pitch of the connection terminals and the pitch of the connection portion on the printed wiring board side that should be electrically connected to the semiconductor element differ from each other by several to several tens of times. Therefore, when the semiconductor element and the printed board are to be electrically connected, an intermediary board (semiconductor element mounting board) for pitch conversion called an interposer is used. A semiconductor element is mounted on one surface of the interposer and connected to a printed wiring board on the other surface or the periphery of the substrate.
半導体素子をプリント配線板に実装するためのインターポーザは、従来有機材料を用いた基板が使用されてきた。しかし、近年のスマートフォンに代表される急速な電子機器の発展により、半導体素子を縦に積層させたり、異なるタイプの半導体素子を同一基板上に並べて実装したりする、３次元又は２．５次元実装技術が不可欠となりつつある。前述の技術開発により、電子機器のさらなる高速化・大容量化・低消費電力化が実現可能と考えられている。一方で、半導体素子が高密度化するに従い、インターポーザにもより微細な配線を作りこむことが求められる。しかしながら、従来の有機基板では樹脂の吸湿や温度による伸縮が大きく、スケールを合わせた微細配線の形成が難しいという課題があった。 Conventionally, a substrate using an organic material has been used as an interposer for mounting a semiconductor element on a printed wiring board. However, due to the rapid development of electronic devices such as smartphones in recent years, three-dimensional or 2.5-dimensional mounting in which semiconductor elements are stacked vertically or different types of semiconductor elements are mounted side by side on the same substrate Technology is becoming essential. Through the above-mentioned technological development, it is considered that electronic devices can be further increased in speed, capacity, and power consumption. On the other hand, as the density of semiconductor elements increases, the interposer is also required to create finer wiring. However, the conventional organic substrate has a problem that it is difficult to form a fine wiring with a scale because the moisture absorption of the resin and the expansion and contraction due to temperature are large.
そこで、近年基材にシリコンやガラスを用いるインターポーザの開発に大きな注目が集まっている。これらの材料は、吸湿や伸縮の影響を受けにくいため、微細配線の形成に有利となる。また内部に微細な貫通孔をあけ導電性物質を充填する、ＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ）やＴＧＶ（Ｔｈｒｏｕｇｈ−Ｇｌａｓｓ Ｖｉａ）と呼ばれる貫通電極が形成できる。この貫通電極は、基板の表裏面の配線を最短距離で接続し、信号伝送速度の高速化など優れた電気特性を実現する。さらには内部に配線を形成する構造のため、デバイスの小型化や高密度化にも有効な実装方法であるといえる。また貫通電極の採用により、多ピン並列接続が可能となるため、ＬＳＩ自体を高速化させる必要がなくなり、低消費電力化が実現できる。このような多数の利点が挙げられている。 In recent years, therefore, much attention has been focused on the development of interposers that use silicon or glass as a base material. Since these materials are hardly affected by moisture absorption and expansion / contraction, they are advantageous for forming fine wiring. In addition, a through electrode called TSV (Through-Silicon Via) or TGV (Through-Glass Via), in which a fine through hole is formed and filled with a conductive material, can be formed. This through electrode connects the wiring on the front and back surfaces of the substrate with the shortest distance, and realizes excellent electrical characteristics such as an increase in signal transmission speed. Furthermore, it can be said that this is an effective mounting method for downsizing and increasing the density of devices because of the structure in which wiring is formed inside. In addition, since the multi-pin parallel connection is possible by using the through electrode, it is not necessary to increase the speed of the LSI itself, and low power consumption can be realized. Many such advantages are mentioned.
両者を比較すると、シリコンインターポーザ（Ｓｉ−ＩＰ）はガラスインターポーザ（Ｇ−ＩＰ）よりもさらに微細加工性に優れ、配線・ＴＳＶ形成プロセスも既に確立されている。一方で、円形のシリコンウエハでしか扱えないためウエハ周辺部が使用できないことや、大型サイズで一括生産できないため、コストが高くなるという欠点を有する。Ｇ−ＩＰは、大型パネルでの一括処理が可能であり、またロール・ツー・ロール方式での生産方法も考えられるため大幅なコストダウが可能となる。さらに放電やレーザー加工などで貫通孔を形成するＴＧＶとは異なり、ＴＳＶはガスエッチングにより孔を掘っていくため、加工時間が長くなることや、ウエハ薄化工程を含むことなども、コスト高の要因となっている。 Comparing the two, the silicon interposer (Si-IP) is more excellent in fine workability than the glass interposer (G-IP), and a wiring / TSV formation process has already been established. On the other hand, since it can be handled only by a circular silicon wafer, the peripheral portion of the wafer cannot be used, and since it cannot be produced in a large size at a time, there is a disadvantage that the cost is increased. G-IP is capable of batch processing with a large panel, and a roll-to-roll production method is also conceivable, so that significant cost reduction is possible. Furthermore, unlike TGV that forms through holes by electric discharge or laser processing, TSV digs holes by gas etching, which increases the processing time and includes a wafer thinning process. It is a factor.
さらに電気特性の面では、Ｇ−ＩＰは基板自体がＳｉ−ＩＰと違って絶縁体のため、高速回路においても寄生素子発生の懸念がなく、より電気特性に優れている。そもそも基板にガラスを用いると絶縁膜を形成する工程自体が必要ないため、絶縁信頼性が高く、タクトも短い。 Further, in terms of electrical characteristics, G-IP is superior in electrical characteristics because there is no fear of generation of parasitic elements even in a high-speed circuit because the substrate itself is an insulator unlike Si-IP. In the first place, when glass is used for the substrate, the process of forming the insulating film itself is not necessary, so that the insulation reliability is high and the tact is short.
以上のように、低コストにインターポーザを作ることができるガラスであるが、課題として、微細配線やＴＧＶを形成するプロセスが未だ確立されていないこと、また配線材料の主流である銅とガラスの密着性が悪いことなどが挙げられる。特に一般的に考えられるＴＧＶの形成方法は、スルーホールフィリング（ＴＨＦ）の工程を必要とするため、貫通電極にボイドが発生し、信頼性を大きく下げる要因となる。 As mentioned above, it is a glass that can make an interposer at low cost, but the problem is that the process for forming fine wiring and TGV has not been established yet, and the adhesion of copper and glass, which is the mainstream of wiring materials, For example, it is bad. In particular, a generally considered method of forming TGV requires a through-hole filling (THF) process, so that voids are generated in the through electrode, which greatly reduces the reliability.
特許文献１から３は、ＴＨＦ方法に関する文献である。それぞれの文献で手法は異なるが、基本的にはスルーホールの片側のみを先に塞ぎ、フィリングしやすいブラインドホールを経由して貫通電極を形成させている。特許文献１では、片側に選択的にシード層を形成し、その面にレジストをパターニング、さらに電解めっきで片側のスルーホールを塞いでから、もう一方の開口部に金属を充填するというものである。金属を充填するには、再度シード層の形成、レジストパターニング、電解めっき及び導電性ペーストの使用を必要とする。 Patent Documents 1 to 3 are documents related to the THF method. Although each method is different, basically, only one side of the through hole is closed first, and a through electrode is formed via a blind hole that is easy to fill. In Patent Document 1, a seed layer is selectively formed on one side, a resist is patterned on the surface, a through hole on one side is closed by electrolytic plating, and then the other opening is filled with metal. . Filling the metal again requires the formation of a seed layer, resist patterning, electroplating and the use of a conductive paste.
特許文献２の手法は、まず保護フィルムにより片側のスルーホールを塞ぎ、ブラインドホール内に一度樹脂を充填する。その後、保護フィルムを剥離して片側のみシード層を形成する。ここで充填した樹脂を除去して再度ブラインドホールとし、シード層を用いたポストめっきで貫通電極を形成する。 In the method of Patent Document 2, first, a through hole on one side is closed with a protective film, and a resin is filled in the blind hole once. Thereafter, the protective film is peeled off to form a seed layer only on one side. The filled resin is removed to make a blind hole again, and a through electrode is formed by post plating using a seed layer.
特許文献３の手法は、スルーホールを含む全面にシード層を形成して電解めっきを行うが、基板の表裏面にかかる電流密度に高低差をつける。すると、高電流密度側のめっき析出速度が速いため、スルーホールの片方が先に塞がりブラインドホールが形成できる。
特許文献１や２と異なり簡便な手法であるといえる。しかし、この手法では電解めっきを用いて片側を選択的に塞ぐため、めっきの電流密度を表裏で大きく変える必要がある。よって、貫通電極内のめっき皮膜特性に分布が生じ、欠陥部位の発生など信頼性が大きく低下することが懸念される。
In the method of Patent Document 3, a seed layer is formed on the entire surface including through holes and electrolytic plating is performed. However, the current density applied to the front and back surfaces of the substrate is varied in height. Then, since the plating deposition rate on the high current density side is fast, one of the through holes is closed first and a blind hole can be formed.
Unlike Patent Documents 1 and 2, it can be said that this is a simple technique. However, in this method, electrolytic plating is used to selectively block one side, so that it is necessary to change the plating current density greatly on the front and back sides. Therefore, there is a concern that the plating film characteristics in the through electrode are distributed, and the reliability such as the occurrence of a defective portion is greatly reduced.
本発明の課題は、ボイドが無い貫通電極を持つ配線基板及びその製造方法、並びに半導体装置およびその製造方法を提供することである。 An object of the present invention is to provide a wiring board having a through electrode without voids, a manufacturing method thereof, a semiconductor device, and a manufacturing method thereof.
また、本発明の他の局面は、コア基材の第１の面から、第１の面とは反対の第２の面にかけて貫通する孔を、第１の面における貫通孔の第１の開口部の直径が、第２の面における貫通孔の第２の開口部の直径より大きくなるように形成する貫通孔形成工程と、貫通孔を形成したコア基材に密着層を形成する密着層形成工程と、密着層上に無電解めっきによりシード層を形成するシード層形成工程と、第１の面のみをマスクでカバーする保護工程と、第２の開口部が塞がるまで無電解めっきを実施し、貫通孔をブラインドホールとするブラインドホール形成工程と、マスクを剥がすマスク除去工程と、ブラインドホールの充填と回路パターン形成を電解めっきで行う第１の面の配線形成工程と、第１の面のみに絶縁層を形成する第１の面の絶縁層形成工程と、コア基材の第２の面に形成された金属層を、事前に定めた厚さまで薄化する金属層薄化工程と、薄化された金属層をパターニングして、ランドを形成するランド形成工程と、第２の面に絶縁層を形成する第２の面の絶縁層形成工程と、コア基材の両面の絶縁層の一部を除去し、コア基材の両面に回路パターンを形成し、下層と電気的に接続される配線層を形成する配線層形成工程とを含む、配線基板の製造方法である。 In addition, another aspect of the present invention provides a first opening of a through hole in the first surface through a hole penetrating from the first surface of the core base material to the second surface opposite to the first surface. A through hole forming step for forming a diameter of the portion so as to be larger than a diameter of the second opening of the through hole on the second surface, and an adhesion layer forming for forming an adhesion layer on the core substrate on which the through hole is formed A step of forming a seed layer on the adhesion layer by electroless plating, a protection step of covering only the first surface with a mask, and electroless plating until the second opening is closed A blind hole forming step using the through hole as a blind hole, a mask removing step for peeling off the mask, a first surface wiring forming step for filling the blind hole and forming a circuit pattern by electrolytic plating, and only the first surface Insulating the first surface to form an insulating layer on Forming a land by forming a metal layer formed on the second surface of the core substrate, thinning the metal layer to a predetermined thickness, and patterning the thinned metal layer A land forming step, an insulating layer forming step on the second surface for forming an insulating layer on the second surface, a part of the insulating layer on both sides of the core base material is removed, and a circuit pattern is formed on both sides of the core base material And a wiring layer forming step of forming a wiring layer electrically connected to the lower layer.
また、本発明の他の局面は、上述の配線基板の製造方法によって配線基板を製造する工程と、最表面に積層された配線層を覆うように積層された絶縁層を形成し、絶縁層にビアを形成し、絶縁層上にビアを介して配線層と電気的に接続される配線層をさらに形成する工程を１回以上繰り返す多層化工程と、コア基材に積層された配線層の一方の最表面に半導体素子を搭載する半導体素子実装工程と、コア基材に積層された配線層の他方の最表面をプリント配線基板に実装する半導体装置形成工程とを含む、半導体装置の製造方法である。 Another aspect of the present invention is a method of manufacturing a wiring board by the above-described method for manufacturing a wiring board, and forming an insulating layer laminated so as to cover the wiring layer laminated on the outermost surface. One of a multilayering step in which a step of forming a via and further forming a wiring layer electrically connected to the wiring layer via the via on the insulating layer is repeated one or more times, and one of the wiring layers laminated on the core substrate A method of manufacturing a semiconductor device, comprising: a semiconductor element mounting step of mounting a semiconductor element on the outermost surface of the semiconductor device; and a semiconductor device forming step of mounting the other outermost surface of the wiring layer laminated on the core base material on a printed wiring board. is there.
本発明によれば、ボイドが無い貫通電極を持つ配線基板及びその製造方法、並びに半導体装置およびその製造方法を提供することが出来る。 According to the present invention, it is possible to provide a wiring board having a through electrode without voids, a manufacturing method thereof, a semiconductor device, and a manufacturing method thereof.
本発明の実施形態について図１に基づいて以下に説明する。
本実施形態に係る配線基板１００の概念断面図を図１に示す。
図１に示すように配線基板１００は、コア基材１と、コア基材１に積層され、ビア１６の形成された１層以上の絶縁層１３と、コア基材１および絶縁層１３との間または隣接して積層された２つの絶縁層１３の間に積層された１層以上の配線層１２と、コア基材１に形成されたテーパー状の貫通孔と、貫通孔に導電材料を充填してなるテーパー形状の貫通電極１１と、コア基材１の第１の面に貫通孔により形成される円形の第１の開口部３と、第１の面とは反対の第２の面に貫通孔により形成される、円形であって、第１の開口部より直径の小さい第２の開口部４と、第２の開口部４を覆い、かつ第２の面と第２の面に隣接して積層された絶縁層１３との間に積層されたランド１５とを含む。コア基材１は、ガラスを含む。第２の開口部４の直径は４０μｍ以下である。また、コア基材１と貫通電極１１、配線層１２及びランド１５との間には、密着層５を有する。特に一方の面には、コア基材１上に密着層５を介して配線層１２を形成させている。またビルドアップ法により絶縁層１３と配線層２０を交互に積層させ、配線基板１００を多層化させている。貫通電極１１を形成する、導電材料はＣｕ、Ａｇ、Ａｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｕ、Ｆｅまたはこれらの金属を含む化合物のいずれかである
An embodiment of the present invention will be described below with reference to FIG.
A conceptual cross-sectional view of a wiring board 100 according to the present embodiment is shown in FIG.
As shown in FIG. 1, the wiring substrate 100 includes a core base material 1, one or more insulating layers 13 stacked on the core base material 1 and formed with vias 16, and the core base material 1 and the insulating layer 13. One or more wiring layers 12 stacked between two insulating layers 13 stacked between or adjacent to each other, a tapered through hole formed in the core substrate 1, and a conductive material filling the through hole Taper-shaped through electrode 11, circular first opening 3 formed by a through hole in the first surface of core substrate 1, and second surface opposite to the first surface A second opening 4 formed by a through hole and having a diameter smaller than that of the first opening, covers the second opening 4, and is adjacent to the second surface and the second surface. And a land 15 stacked between the stacked insulating layers 13. The core substrate 1 includes glass. The diameter of the second opening 4 is 40 μm or less. In addition, an adhesion layer 5 is provided between the core substrate 1 and the through electrode 11, the wiring layer 12, and the land 15. In particular, the wiring layer 12 is formed on the core substrate 1 via the adhesion layer 5 on one surface. Further, the insulating layers 13 and the wiring layers 20 are alternately stacked by the build-up method, and the wiring board 100 is multilayered. The conductive material forming the through electrode 11 is any one of Cu, Ag, Au, Ni, Pt, Pd, Ru, Fe, or a compound containing these metals.
コア基材１は、板状の部材であり、第１の面とその反対の第２の面を持つ。貫通孔２は、コア基材１の第１の面から第２の面にかけて貫通する孔である。ここで、貫通孔２により開けられた開口部の直径が大きい面を、第１の面とする。第１の面、および第２の面における開口部を、それぞれ、第１の開口部３、第２の開口部４とする。貫通孔２は必ずしも完全な円ではないが、貫通孔を円で近似した際の直径を、貫通孔の直径とする。 The core substrate 1 is a plate-like member, and has a first surface and a second surface opposite to the first surface. The through hole 2 is a hole penetrating from the first surface to the second surface of the core substrate 1. Here, a surface having a large diameter of the opening formed by the through hole 2 is defined as a first surface. The openings on the first surface and the second surface are referred to as a first opening 3 and a second opening 4, respectively. The through hole 2 is not necessarily a perfect circle, but the diameter when the through hole is approximated by a circle is the diameter of the through hole.
次に、本実施形態に係る配線基板１００の製造方法について図２Ａ〜２Ｈを参照しながら詳細に説明する。 Next, a method for manufacturing the wiring board 100 according to the present embodiment will be described in detail with reference to FIGS.
（貫通孔形成工程：図２Ａの（ａ）〜（ｂ））
まずコア基材１に、表裏の開口部の直径が異なり、少なくとも第２の開口部４の直径が４０μｍ以下、望ましくは２０μｍ以下となるテーパー状の貫通孔２を形成する。形成する手段としては、レーザーやブラスト、エッチングなどを用いることができるが、タクトの短縮や良好な貫通孔をあけるためには、レーザーであることが好ましい。レーザーの種類は、例えばＣＯ２レーザーやエキシマレーザー等を用いることができる。レーザーであけた貫通孔は、加工の原理から一般的に入射面側の直径が大きく出射面側の直径が小さいテーパー構造となる。よって、出射面の直径が４０μｍ以下となるようにレーザー照射条件を制御すれば、目的とする貫通孔２を得ることができる。
(Through hole forming step: (a) to (b) of FIG. 2A)
First, tapered through-holes 2 are formed in the core substrate 1 so that the diameters of the front and back openings are different, and at least the diameter of the second opening 4 is 40 μm or less, preferably 20 μm or less. As a means for forming, laser, blasting, etching or the like can be used, but a laser is preferable in order to shorten tact and make a good through hole. As the type of laser, for example, a CO 2 laser, an excimer laser, or the like can be used. The through-holes drilled with a laser generally have a tapered structure with a large diameter on the incident surface side and a small diameter on the output surface side from the principle of processing. Therefore, if the laser irradiation conditions are controlled so that the diameter of the emission surface is 40 μm or less, the target through hole 2 can be obtained.
用いるコア基材１の材料に関しては、特に限定はしない。例えば、無アルカリガラスやホウケイ酸ガラス、石英ガラスなどのガラスを用いることができる。しかしながら、コストや電気特性の面を考えると、無アルカリガラスを用いることが好ましい。また、ガラスの厚さに関しても限定はしないが、ガラスの加工のしやすさやハンドリング面を考えると、５０μｍから４００μｍ程度の範囲であることが好ましい。 There is no particular limitation regarding the material of the core substrate 1 to be used. For example, glass such as alkali-free glass, borosilicate glass, or quartz glass can be used. However, in view of cost and electrical characteristics, it is preferable to use alkali-free glass. The thickness of the glass is not limited, but considering the ease of glass processing and the handling surface, it is preferably in the range of about 50 μm to 400 μm.
（密着層形成工程：図２Ａの（ｃ））
貫通孔２を形成後、基板全面に密着層５を形成する。密着層５の材料は、ＩＴＯやＺｎＯ、ＳｎＯ２などの無機酸化物の他、シランカップリング剤などの有機物も用いることができ、ガラスと配線の密着性を向上させるもの全てを含む。形成する手段としては、材料によって選択することが可能であり、スパッタや蒸着などの物理的手法、あるいは溶液系を用いるめっきやスピンコート、ディップなどを用いることができる。
(Adhesion layer forming step: (c) of FIG. 2A)
After the through hole 2 is formed, the adhesion layer 5 is formed on the entire surface of the substrate. As the material for the adhesion layer 5, organic substances such as a silane coupling agent can be used in addition to inorganic oxides such as ITO, ZnO, and SnO 2 , and all of them can improve the adhesion between glass and wiring. The means for forming can be selected depending on the material, and physical methods such as sputtering and vapor deposition, plating using a solution system, spin coating, dip, and the like can be used.
貫通電極、配線層（シード層）、ランドといった金属層は、一般的にガラスのような平滑面に直接形成すると、密着力が弱いため、ハンドリング時に金属層が剥離したり、熱がかかると金属層に膨れが発生したりする。密着力を向上させる方法としては、エッチングなどによりガラス表面を凹凸化させたアンカー効果を用いる方法なども考えられる。しかしながら、アンカー効果を十分に発揮させるには、ガラスを大きく粗化する必要があり、微細配線形成に不利となってしまう。そのため、回路形成を行うためには両面に一度絶縁層を形成する必要があるが、その厚み分だけデバイスの小型化に不利となる。さらに、本発明のような貫通電極の直径が４０μｍ以下のような微細な開口部直径を用いると、絶縁層にビアをあける際のアライメントが難しく、信頼性の低下も懸念される。 Metal layers such as through-electrodes, wiring layers (seed layers), and lands generally have a weak adhesion when formed directly on a smooth surface such as glass. The layer may swell. As a method for improving the adhesion, a method using an anchor effect in which the glass surface is made uneven by etching or the like is also conceivable. However, in order to fully exhibit the anchor effect, it is necessary to greatly roughen the glass, which is disadvantageous for forming fine wiring. For this reason, in order to form a circuit, it is necessary to form an insulating layer once on both sides, but this is disadvantageous for reducing the size of the device. Furthermore, when a fine opening diameter such as 40 μm or less is used for the through electrode as in the present invention, alignment when opening a via in the insulating layer is difficult, and there is a concern that reliability may be lowered.
しかしながら本発明では、ガラス（コア基材）と金属層の間に密着層５を設けているため、前述のように密着不良無く、ガラス上に金属層を形成することができる。密着層５の形成方法には、無電解めっきやスパッタを用いることができる。これらの方法によれば、有機単分子膜によって密着層を形成するため、粗い面を形成することなく密着性を確保できる。また第１の面はガラス上に絶縁層を形成することなく、密着層５を介して配線層を形成できるため、材料コスト、工程数の削減やデバイスの薄化という利点を有する。さらに、第２の面はガラス上に形成した密着層５を介してランドを形成する方法のため、微細な開口部直径でもアライメントが容易となる。このように、ガラスと金属層の間に密着層５を設けることにより、信頼性が高く、低コストなインターポーザを簡便に作製できる。 However, in the present invention, since the adhesion layer 5 is provided between the glass (core substrate) and the metal layer, the metal layer can be formed on the glass without adhesion failure as described above. As a method for forming the adhesion layer 5, electroless plating or sputtering can be used. According to these methods, since the adhesion layer is formed by the organic monomolecular film, the adhesion can be ensured without forming a rough surface. In addition, since the first surface can form a wiring layer through the adhesion layer 5 without forming an insulating layer on the glass, it has the advantages of reducing the material cost, the number of steps, and thinning the device. Furthermore, since the second surface is a method of forming a land via the adhesion layer 5 formed on the glass, alignment is easy even with a fine opening diameter. Thus, by providing the adhesion layer 5 between the glass and the metal layer, a highly reliable and low-cost interposer can be easily produced.
また、配線材料に銅を用いる場合、銅がガラス上へ拡散し絶縁不良や銅配線の抵抗値の増加といった問題が起きる可能性があるため、密着層５上にバリア層を形成させてもよい。バリア層の種類は、例えばＴｉＮやＴａＮなど半導体プロセスで用いられる材料をスパッタで形成することができる。また、真空系大型装置を使用せずに、無電解めっきにより形成することも可能であり、例えばホウ素を含むＮｉや、リンやホウ素を含むＣｏ、Ｗの合金などを形成することができる。配線材料に銅を使用しない場合や銅を用いても貫通電極のピッチが広い場合は、バリア層を形成する必要は無い。 In addition, when copper is used as the wiring material, there is a possibility that copper diffuses onto the glass and causes problems such as poor insulation and an increase in resistance value of the copper wiring. Therefore, a barrier layer may be formed on the adhesion layer 5. . As the type of the barrier layer, for example, a material used in a semiconductor process such as TiN or TaN can be formed by sputtering. Moreover, it is also possible to form by electroless plating without using a vacuum-type large-sized apparatus. For example, Ni containing boron, Co, W containing phosphorus or boron, or the like can be formed. When copper is not used as the wiring material or when the pitch of the through electrodes is wide even if copper is used, it is not necessary to form a barrier layer.
（シード層形成、保護及びブラインドホール形成工程：図２Ａの（ｄ）〜図２Ｂの（ｇ））
次いで、シード層６からブラインドホール７までを形成する。まず、密着層５を形成した基板全面に無電解めっきを行い、シード層６を形成する。シード層６は、無電解銅めっきや無電解ニッケルめっきにより形成することができる。シード層６の厚さは問わないが、後の電解めっきを用いる配線形成工程での通電性、エッチング時間等を考慮すると、０．５〜１.５μｍ程度の範囲とすることが望ましい。
(Seed layer formation, protection and blind hole formation step: (d) in FIG. 2A to (g) in FIG. 2B))
Next, the seed layer 6 to the blind hole 7 are formed. First, electroless plating is performed on the entire surface of the substrate on which the adhesion layer 5 has been formed to form the seed layer 6. The seed layer 6 can be formed by electroless copper plating or electroless nickel plating. Although the thickness of the seed layer 6 does not matter, it is desirable that the seed layer 6 be in the range of about 0.5 to 1.5 μm in consideration of energization, etching time, etc. in the wiring formation process using later electrolytic plating.
次に基板の第１の面を保護フィルム７でマスクをし、第１の面にめっきが析出しないようにする。この状態で再度無電解めっきを行い、貫通孔２の小さい直径を有する開口部、すなわちコア基材１の第２の開口部４を塞いでブラインドホール８とする。無電解めっきはシード層形成工程と同様に、無電解銅めっきや無電解ニッケルめっきにより形成することができるが、タクトを考えると、通常の浴よりも析出速度が早い高速無電解めっきを行うことが好ましく、また塞ぐ貫通孔２の開口部の直径は４０μｍ以下、より好ましくは２０μｍ以下である。保護フィルム７を剥がすことで、無電解めっきのみで小さい開口部を選択的に塞いだブラインドホール８を形成することができる。無電解めっきは均一析出性に優れるため、良好なブラインドホール８を形成でき、次工程の電解めっきによるフィリングが容易となる。そのことにより、ボイドのない貫通電極を形成できる。 Next, the first surface of the substrate is masked with the protective film 7 so that plating does not deposit on the first surface. In this state, electroless plating is performed again to close the opening having a small diameter of the through-hole 2, that is, the second opening 4 of the core substrate 1, thereby forming a blind hole 8. Electroless plating can be formed by electroless copper plating or electroless nickel plating in the same way as the seed layer formation process. However, considering the tact, high-speed electroless plating with a faster deposition rate than a normal bath should be performed. Further, the diameter of the opening of the through-hole 2 to be closed is 40 μm or less, more preferably 20 μm or less. By peeling off the protective film 7, the blind hole 8 in which the small opening is selectively closed only by electroless plating can be formed. Since electroless plating is excellent in uniform precipitation, a favorable blind hole 8 can be formed, and filling by electrolytic plating in the next process becomes easy. Thereby, a through electrode without voids can be formed.
ブラインドホール８を形成するその他の手法として、例えばテーパー形状のスルーホールを析出速度の速い電解めっきで片側を塞ぎ、その後ビアフィリング用の添加剤を用いてビアフィリングを行う方法も考えられる。しかしながら、電解めっきは開口部にめっきが析出しやすいという特徴がある。よって、片側が塞がった段階で、もう一方の開口部にもめっき析出が集中してしまう。その結果、良好なブラインドビアの形成には至らず、ボイドの原因となる。しかしながら本発明では、無電解めっきの均一析出性を利用して一方の開口部を塞ぐ手法のため、もう一方の開口部にはめっき析出が集中せず、良好なブラインドホールとなる。ブラインドホールは無電解めっきのみの工程しか用いない簡便な手法である。さらに特許文献３のように電解めっきの電流密度を大きく変化させたりすることがないため、信頼性の高い貫通電極が形成できる。 As another method of forming the blind hole 8, for example, a method of confining one side of a tapered through hole with electrolytic plating having a high deposition rate and then performing via filling using an additive for via filling is conceivable. However, electrolytic plating is characterized in that plating is likely to deposit in the opening. Therefore, when one side is closed, the plating deposition is concentrated on the other opening. As a result, good blind vias cannot be formed, causing voids. However, in the present invention, since the uniform deposition property of electroless plating is used to block one opening, plating deposition does not concentrate in the other opening, resulting in a good blind hole. Blind hole is a simple technique that uses only electroless plating. Furthermore, since the current density of electrolytic plating is not greatly changed as in Patent Document 3, a highly reliable through electrode can be formed.
また第２の開口部４は直径が４０μｍを超えると、無電解めっきで塞ぐことは可能であるがタクトの問題を考慮する必要がある。これは、無電解めっきが電解めっきよりも析出速度が劣るためである。よって、小さい直径を有する面の開口部直径は望ましくは２０μｍ以下にすると、本発明の効果を十分に発揮することができる。しかしながら、無電解めっきを高速に行う方法も一般的に行われているため、本発明は工程数を先行文献よりも大幅に減らすことが可能となる。 If the diameter of the second opening 4 exceeds 40 μm, it can be closed by electroless plating, but it is necessary to consider the problem of tact. This is because electroless plating has a lower deposition rate than electrolytic plating. Therefore, if the opening diameter of the surface having a small diameter is desirably 20 μm or less, the effect of the present invention can be sufficiently exerted. However, since a method of performing electroless plating at high speed is also generally performed, the present invention can significantly reduce the number of steps as compared to the prior art.
（第１の面の配線層形成工程：図２Ｃの（ｈ）〜２Ｄの（ｌ））
次に電解めっきにより、第１の面のみに配線層１２を形成する。また、このとき同時に貫通電極１１も形成する。方法としては、セミアディティブ法を用いることにより、ガラス上に、密着層５を介して微細な配線層１２を形成できる。これは既に第１の面はシード層が形成された良好なブラインドホール８を有する構造となっているため、一般的なパッケージ基板と同様、実績のあるセミアディティブ法を用いることができるためである。
(First surface wiring layer forming step: (l) in FIG. 2C to (l) to 2D)
Next, the wiring layer 12 is formed only on the first surface by electrolytic plating. At the same time, the through electrode 11 is also formed. As a method, the fine wiring layer 12 can be formed on the glass via the adhesion layer 5 by using a semi-additive method. This is because the first surface already has a structure with a good blind hole 8 in which a seed layer is formed, so that a proven semi-additive method can be used as in a general package substrate. .
まずフォトリソグラフィーにより、レジストパターン９を第１の面上に形成し、シード層６を用いて電解めっきにより、ビアフィリングと配線部の形成を同時に実施し、金属層１０と貫通電極１１を形成する。その後、現像によりレジストパターン９を除去し、さらにフラッシュエッチングにより金属層１０間に残存するシード層及び密着層を除去することで、第１の面に回路として機能する配線層１２を形成することができる。電解めっき液は、促進成分や抑制成分などの添加剤を含む一般的なビアフィリング用のめっき液を用いることができる。例えば、貫通電極１１の主材料が、Ｃｕ、Ａｇ、Ａｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｕ、Ｆｅまたはこれらの金属を含む化合物である。これらの物質は単体又は合金としてめっきにより容易に析出させることが可能であり、また電気特性も優れている。中でも特に電気特性やコストの両面で優れているのは銅である。また配線間はシード層６のみを除去するだけで良いが、望ましくは密着層５も同時に除去することで、密着層５上への金属成分の残存により懸念される、絶縁信頼性の低下を防ぐことができる First, a resist pattern 9 is formed on the first surface by photolithography, and via filling and wiring are simultaneously formed by electrolytic plating using the seed layer 6 to form the metal layer 10 and the through electrode 11. . Thereafter, the resist pattern 9 is removed by development, and the seed layer and the adhesion layer remaining between the metal layers 10 are removed by flash etching, thereby forming the wiring layer 12 functioning as a circuit on the first surface. it can. As the electrolytic plating solution, a general via filling plating solution containing additives such as an accelerating component and a suppressing component can be used. For example, the main material of the through electrode 11 is Cu, Ag, Au, Ni, Pt, Pd, Ru, Fe, or a compound containing these metals. These substances can be easily deposited by plating as a simple substance or an alloy, and have excellent electrical characteristics. Of these, copper is particularly excellent in terms of both electrical characteristics and cost. Further, it is only necessary to remove only the seed layer 6 between the wirings. Preferably, the adhesion layer 5 is also removed at the same time, thereby preventing a decrease in insulation reliability, which is a concern due to remaining metal components on the adhesion layer 5. be able to
また、ブラインドホール８のアスペクト比が高い場合などは、硫酸濃度が高いハイスロー浴組成にすると、均一電着性に優れるため、ボイドの無いフィリングが可能となる。貫通電極材料としてはコストや電気特性の両面に優れる銅であることが好ましい。 Further, when the aspect ratio of the blind hole 8 is high, a high-throw bath composition having a high sulfuric acid concentration is excellent in uniform electrodeposition, so that a void-free filling is possible. The through electrode material is preferably copper which is excellent in both cost and electrical characteristics.
（第１の面の絶縁層形成工程：図２Ｄの（ｍ））
続いて第１の面のみに絶縁層１３を形成する。絶縁層１３はＳｉＯ２やＳｉ３Ｎ４、エポキシ系、ポリイミド系の樹脂などを用いることができるが材料はこれらに限定しない。形成する手段としては、スピンコート、ディップ、ＣＶＤ、ゾルゲル、ラミネート、印刷など多様であり、材料が液状かフィルムかによって、方法を使い分けることが可能である。また、第１の面のみに先に絶縁層１３を形成することで、次工程で実施する第２の面の金属層の薄化工程において、第１の面の微細な配線パターンを保護する役目を担う。
(First layer insulating layer forming step: (m) in FIG. 2D)
Subsequently, the insulating layer 13 is formed only on the first surface. The insulating layer 13 can be made of SiO 2 , Si 3 N 4 , epoxy resin, polyimide resin, or the like, but the material is not limited to these. There are various means for forming such as spin coating, dip, CVD, sol-gel, laminating, and printing, and it is possible to use different methods depending on whether the material is liquid or film. Further, by forming the insulating layer 13 only on the first surface first, in the thinning step of the metal layer on the second surface, which is performed in the next step, the role of protecting the fine wiring pattern on the first surface. Take on.
（金属層薄化工程及びランド形成工程：図２Ｅの（ｎ）、（ｏ））
次に第２の面の金属層１０を薄化する（金属層１４の形成）。薄化する手段としては、ＣＭＰやエッチングなどを用いることができる。薄化した金属層１０の膜厚は特に規定はしないが、膜厚が厚すぎると次工程のランド形成工程でのハンドリング時に剥離が懸念されるため、２０μｍ以下であることが好ましい。
(Metal layer thinning step and land forming step: (n) and (o) of FIG. 2E)
Next, the metal layer 10 on the second surface is thinned (formation of the metal layer 14). As a means for thinning, CMP, etching, or the like can be used. The thickness of the thinned metal layer 10 is not particularly defined. However, if the film thickness is too thick, there is a concern about peeling during handling in the next land formation step, and therefore it is preferably 20 μm or less.
次に薄化させた金属層１４をパターニングしてランド１５を形成する。形成する手段としては、レジストをパターニングし、ランドとなる部分以外の金属層１４をエッチングなどで除去する方法を用いることができる（サブトラクティブ法）。ランド１５は、第２の開口部４を覆うように形成され、貫通電極１１と電気的に接続されている。ランド１５の直径は特に限定はしないが、上層との接続用のビア形成でアライメントを考慮する必要があるため、少なくとも５０μｍ以上であることが好ましい。 Next, the thin metal layer 14 is patterned to form lands 15. As a means for forming, a method of patterning a resist and removing the metal layer 14 other than a portion to be a land by etching or the like can be used (subtractive method). The land 15 is formed so as to cover the second opening 4, and is electrically connected to the through electrode 11. The diameter of the land 15 is not particularly limited, but is preferably at least 50 μm or more because alignment needs to be taken into account when forming a via for connection to the upper layer.
（第２の面の絶縁層形成工程：図２Ｅの（ｐ））
第２の面に絶縁層１３を形成する。方法は第１の面に絶縁層１３を形成した方法と全く同様の方法を用いることができる。
(Second layer insulating layer forming step: (p) of FIG. 2E)
An insulating layer 13 is formed on the second surface. The method can be the same as the method in which the insulating layer 13 is formed on the first surface.
（絶縁層上の配線層形成工程：図２Ｆの（ｑ）〜２Ｈの（ｕ））
次に表裏面の絶縁層１３上に回路形成を行う。形成する手段としては、セミアディティブ法やサブトラクティブ法などが考えられるが、微細配線を形成させる場合、セミアディティブ法を用いることが好ましい。セミアディティブ法を用いて、まず絶縁層１３上に形成する配線層２０と貫通電極１１を接続するため、レーザーなどにより絶縁層１３にビア１６をあける。このとき開口部直径が小さい第２の開口部４は、ランド１５を用いて容易にアライメントあわせることができる。続いて、絶縁層１３とビア１６との底部及び側壁にシード層１７を形成する。シード層１７は、これまでの方法と同様に、無電解めっきにより形成することができる。無電解めっきの種類は限定しないが、電気特性の面から無電解銅めっきを用いることが好ましい。
(Wiring layer forming step on insulating layer: (u) in (q) to 2H in FIG. 2F)
Next, a circuit is formed on the insulating layer 13 on the front and back surfaces. As a means for forming, a semi-additive method, a subtractive method, or the like can be considered. However, when forming a fine wiring, it is preferable to use a semi-additive method. First, a via 16 is opened in the insulating layer 13 with a laser or the like in order to connect the wiring layer 20 formed on the insulating layer 13 and the through electrode 11 using a semi-additive method. At this time, the second opening 4 having a small opening diameter can be easily aligned using the land 15. Subsequently, a seed layer 17 is formed on the bottom and side walls of the insulating layer 13 and the via 16. The seed layer 17 can be formed by electroless plating as in the conventional methods. The type of electroless plating is not limited, but it is preferable to use electroless copper plating from the viewpoint of electrical characteristics.
次いでシード層１７上にレジストパターン１８をフォトリソグラフィーにより形成し、電解めっきによりビアフィリングを実施しながら、金属層１９を形成する。レジストパターン１８を除去後、配線間に残ったシード層１７をフラッシュエッチングにより除去することで、配線層２０を形成する。このようにして、貫通電極１１及び配線層１２と表裏面の絶縁層１３上に形成させた配線層２０とが、電気的に接続された回路パターンを形成することができる。 Next, a resist pattern 18 is formed on the seed layer 17 by photolithography, and a metal layer 19 is formed while performing via filling by electrolytic plating. After removing the resist pattern 18, the wiring layer 20 is formed by removing the seed layer 17 remaining between the wirings by flash etching. In this way, it is possible to form a circuit pattern in which the through electrode 11 and the wiring layer 12 are electrically connected to the wiring layer 20 formed on the front and back insulating layers 13.
絶縁層形成工程と、配線層形成工程を繰り返すことで、配線基板の配線層の数を何層でもアレンジ出来る。多層化した配線基板は、半導体素子の搭載やプリント配線板への実装が可能となるため、半導体装置として使用が可能となる。これらの半導体装置は貫通電極で接続されているため、高速伝送特性など優れた電気特性を有する。また、配線基板が密着層を持つことにより、ガラス（コア基材）と金属層とが強く密着する、信頼性が高い配線基板を提供できる。 By repeating the insulating layer forming step and the wiring layer forming step, the number of wiring layers of the wiring board can be arranged in any number of layers. Since the multilayered wiring board can be mounted on a semiconductor element or mounted on a printed wiring board, it can be used as a semiconductor device. Since these semiconductor devices are connected by through electrodes, they have excellent electrical characteristics such as high-speed transmission characteristics. In addition, since the wiring substrate has an adhesion layer, it is possible to provide a highly reliable wiring substrate in which the glass (core base material) and the metal layer are strongly adhered.
最後に、多層構造を有する配線基板１００をインターポーザとして用いた半導体装置２００の概略断面図を図３に示す。表裏面の最表層部にソルダーレジスト２１を形成し、フォトリソグラフィーによりパターニングする。半田ボール２２を用いて積層半導体素子２３を表面に搭載し、裏面をプリント配線基板（ＰＣＢ）２４に実装することで３次元実装構造のガラスインターポーザとして使用することが可能となる。 Finally, FIG. 3 shows a schematic cross-sectional view of a semiconductor device 200 using the wiring board 100 having a multilayer structure as an interposer. A solder resist 21 is formed on the outermost layer on the front and back surfaces and patterned by photolithography. By mounting the laminated semiconductor element 23 on the front surface using the solder balls 22 and mounting the back surface on a printed wiring board (PCB) 24, it can be used as a glass interposer having a three-dimensional mounting structure.
本発明の実施例を以下に示す。
まず貫通電極付き配線基板である、ガラスインターポーザの実施例を示す。
厚さ２００μｍの無アルカリガラスを用意し、エキシマレーザーにより大きい直径が６０μｍ（第１の面、すなわち表面）、小さい直径が２０μｍ（第２の面、すなわち裏面）のテーパー形状を有するスルーホール、すなわち貫通孔を形成させた。貫通孔形成後、密着層となる酸化亜鉛膜を無電解めっきにより、ガラス表裏面及びスルーホール側壁に均一に０．７μｍ形成させた。
Examples of the present invention are shown below.
First, an example of a glass interposer that is a wiring substrate with a through electrode will be described.
A non-alkali glass having a thickness of 200 μm is prepared, and the excimer laser has a through hole having a tapered shape with a larger diameter of 60 μm (first surface, ie, front surface) and a small diameter of 20 μm (second surface, ie, back surface), ie A through hole was formed. After forming the through holes, a zinc oxide film serving as an adhesion layer was uniformly formed on the front and rear surfaces of the glass and the side walls of the through holes by electroless plating.
次いで、バリア層となるＮｉ−Ｂ膜を先ほどと同様に無電解めっきにより形成した。Ｎｉ−Ｂ膜は、酸化亜鉛膜を被覆するように全面に厚さ５０ｎｍ形成させた。その後、表面にＰＰ製の保護フィルムを張り合わせ、無電解銅めっきにより、ガラス裏面の直径２０μｍを有する開口部が塞がるまで銅を析出させた。この時点で貫通孔はブラインドホールとなる。 Next, a Ni-B film serving as a barrier layer was formed by electroless plating in the same manner as described above. The Ni—B film was formed to a thickness of 50 nm on the entire surface so as to cover the zinc oxide film. Thereafter, a protective film made of PP was laminated on the surface, and copper was deposited by electroless copper plating until the opening having a diameter of 20 μm on the back surface of the glass was closed. At this point, the through hole becomes a blind hole.
ブラインドホールが形成できたら、すぐに無電解めっきを止める。そして保護フィルムを剥がしてから、フォトリソグラフィーにより、表面のみにレジストをパターニングした。その後、形成させた無電解銅めっきをシード層として、電解めっきによりビアフィリングと配線の形成を同時に実施した。最終的に基板の銅厚は、表面が２０μｍ、裏面が３５μｍになった。 As soon as blind holes are formed, electroless plating is stopped. And after peeling off the protective film, the resist was patterned only on the surface by photolithography. Thereafter, via filling and wiring were simultaneously formed by electrolytic plating using the formed electroless copper plating as a seed layer. Finally, the copper thickness of the substrate was 20 μm on the front surface and 35 μm on the back surface.
次に現像、フラッシュエッチングにより、表面のレジストパターンと配線間のシード層及び密着層の完全除去を行った。そして、絶縁層としてエポキシ系の樹脂であるＡＢＦフィルムをラミネートにより表面に形成させ、配線層の保護を行った。 Next, the seed layer and the adhesion layer between the resist pattern on the surface and the wiring were completely removed by development and flash etching. Then, an ABF film, which is an epoxy resin, was formed on the surface by lamination as an insulating layer, and the wiring layer was protected.
続いて裏面の厚さ約３５μｍの銅をＣＭＰにより研磨し、厚さを２０μｍとした。その後、裏面のみにフォトリソグラフィーによりレジストをパターニングし、エッチングすることで直径６０μｍを有するランドを形成した。 Subsequently, copper having a thickness of about 35 μm on the back surface was polished by CMP to a thickness of 20 μm. Thereafter, a resist was patterned on the back surface only by photolithography and etched to form a land having a diameter of 60 μm.
裏面にランドを形成した後、再度絶縁層としてエポキシ系の樹脂であるＡＢＦフィルムをラミネートによりに形成させた。その後、表面の貫通電極の開口部と裏面のランド部にアライメントを合わせて、炭酸ガスレーザーで直径４５μｍのビアをあけた。続いて、ＡＢＦ及びビアに無電解銅めっきで厚さ１μｍのシード層を形成した。この表裏面のシード層上にフォトリソグラフィーによりレジストを再度パターニングし、電解銅めっきでビアフィリング及び厚さ２０μｍの銅配線層を形成した。 After the land was formed on the back surface, an ABF film, which is an epoxy resin, was again formed as an insulating layer by lamination. Thereafter, alignment was made to the opening of the through electrode on the front surface and the land portion on the back surface, and a via having a diameter of 45 μm was opened with a carbon dioxide laser. Subsequently, a seed layer having a thickness of 1 μm was formed on the ABF and the via by electroless copper plating. The resist was patterned again on the seed layers on the front and back surfaces by photolithography, and via filling and a copper wiring layer having a thickness of 20 μm were formed by electrolytic copper plating.
最後に現像、フラッシュエッチングにより、レジスト、配線間のシード層を除去することで、目的の構造を持つ配線基板を作製することができた。配線層を多層化させる場合、第２層目以降の配線層は、基材の表裏面共に、上述の絶縁層の形成、ビアの形成、および配線層を繰り返すことで作製した。 Finally, by removing the seed layer between the resist and the wiring by development and flash etching, a wiring substrate having the target structure could be manufactured. When the wiring layer was made multi-layered, the second and subsequent wiring layers were produced by repeating the above-described insulating layer formation, via formation, and wiring layer on both the front and back surfaces of the substrate.
以上説明した通り、テーパー形状の貫通孔を用いて、無電解めっきのみで片側の開口部を塞いだブラインドホールを形成し、さらにガラスと導電材料の間に密着層を形成する事により、ボイドが無くガラス基板上にも配線が高密着する、貫通電極を有する信頼性の高い配線基板を簡便に製造することができることを確認できた。 As described above, by using a tapered through hole, a blind hole is formed by closing an opening on one side only by electroless plating, and further, an adhesive layer is formed between the glass and the conductive material. In addition, it was confirmed that a highly reliable wiring board having a through-electrode having a wiring closely adhered to a glass substrate can be easily produced.
上述の発明は、３次元実装や２．５次元実装における電子機器の高機能化、高速化に対応可能なインターポーザの製造方法として利用できる。 The above-described invention can be used as a method of manufacturing an interposer that can cope with higher functionality and higher speed of electronic devices in three-dimensional mounting and 2.5-dimensional mounting.
１ コア基材（ガラス）
２ 貫通孔（スルーホール）
３ 第１の開口部
４ 第２の開口部
５ 密着層
６ シード層（無電解めっき層）
７ 保護フィルム
８ ブラインドホール
９ レジストパターン
１０ 金属層
１１ 貫通電極
１２ 配線層（第１の面）
１３ 絶縁層
１４ 金属層（薄化後）
１５ ランド
１６ ビア
１７ シード層（絶縁層上）
１８ レジストパターン（絶縁層上）
１９ 金属層（絶縁層上）
２０ 配線層（絶縁層上）
２１ ソルダーレジスト
２２ 半田ボール
２３ 積層半導体素子
２４ プリント配線基板（ＰＣＢ）
１００ 配線基板
２００ 半導体装置
1 Core substrate (glass)
2 Through hole (through hole)
3 First opening 4 Second opening 5 Adhesion layer 6 Seed layer (electroless plating layer)
7 Protective film 8 Blind hole 9 Resist pattern 10 Metal layer 11 Through electrode 12 Wiring layer (first surface)
13 Insulating layer 14 Metal layer (after thinning)
15 Land 16 Via 17 Seed layer (on insulating layer)
18 resist pattern (on insulating layer)
19 Metal layer (on insulating layer)
20 Wiring layer (on insulating layer)
21 Solder resist 22 Solder ball 23 Multilayer semiconductor element 24 Printed wiring board (PCB)
100 Wiring board 200 Semiconductor device
Claims (2)
前記貫通孔を形成したコア基材に密着層を形成する密着層形成工程と、
前記密着層上に無電解めっきによりシード層を形成するシード層形成工程と、
前記第１の面のみをマスクでカバーする保護工程と、
前記第２の開口部が塞がるまで無電解めっきを実施し、前記貫通孔をブラインドホールとするブラインドホール形成工程と、
前記マスクを剥がすマスク除去工程と、
前記ブラインドホールの充填と回路パターン形成を電解めっきで行う第１の面の配線形成工程と、
前記第１の面のみに絶縁層を形成する前記第１の面の絶縁層形成工程と、
前記コア基材の第２の面に形成された金属層を、事前に定めた厚さまで薄化する金属層薄化工程と、
薄化された前記金属層をパターニングして、ランドを形成するランド形成工程と、
前記第２の面に絶縁層を形成する第２の面の絶縁層形成工程と、
前記コア基材の両面の前記絶縁層の一部を除去し、前記コア基材の両面に回路パターンを形成し、下層と電気的に接続される配線層を形成する配線層形成工程とを含む、配線基板の製造方法。 A hole penetrating from the first surface of the core base material to the second surface opposite to the first surface has a diameter of the first opening of the through hole in the first surface. A through-hole forming step of forming a diameter larger than the diameter of the second opening of the through-hole in the surface of 2;
An adhesion layer forming step of forming an adhesion layer on the core base material in which the through holes are formed;
A seed layer forming step of forming a seed layer on the adhesion layer by electroless plating;
A protection step of covering only the first surface with a mask;
Conducting electroless plating until the second opening is closed, and forming a blind hole using the through hole as a blind hole;
A mask removing step of peeling the mask;
A first surface wiring forming step of filling the blind holes and forming a circuit pattern by electrolytic plating;
Forming an insulating layer on the first surface to form an insulating layer only on the first surface;
A metal layer thinning step for thinning the metal layer formed on the second surface of the core substrate to a predetermined thickness;
A land forming step of patterning the thinned metal layer to form a land;
A second surface insulating layer forming step of forming an insulating layer on the second surface;
A wiring layer forming step of removing a part of the insulating layer on both surfaces of the core substrate, forming a circuit pattern on both surfaces of the core substrate, and forming a wiring layer electrically connected to a lower layer. A method of manufacturing a wiring board.
最表面に積層された配線層を覆うように絶縁層を形成し、前記絶縁層にビアを形成し、前記絶縁層上に前記ビアを介して前記配線層と電気的に接続される配線層をさらに形成する工程を１回以上繰り返す多層化工程と、
前記コア基材に積層された配線層の一方の最表面に半導体素子を搭載する半導体素子実装工程と、
前記コア基材に積層された配線層の他方の最表面をプリント配線基板に実装する半導体装置形成工程とを含む、半導体装置の製造方法。 A step of manufacturing a wiring board by the method of manufacturing a wiring board according to claim 1 ;
An insulating layer is formed so as to cover the wiring layer laminated on the outermost surface, a via is formed in the insulating layer, and a wiring layer electrically connected to the wiring layer via the via is formed on the insulating layer. Further, a multilayering process in which the forming process is repeated once or more,
A semiconductor element mounting step of mounting a semiconductor element on one outermost surface of the wiring layer laminated on the core substrate;
And a semiconductor device forming step of mounting the other outermost surface of the wiring layer laminated on the core base material on a printed wiring board.
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