KR101034089B1 - core substrate and method for fabricating the same - Google Patents

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Abstract

실시예는 반도체 칩이 실장되는 배선 기판 및 그 제조 방법에 관한 것이다. 실시예에 따른 배선 기판의 제조 방법은, 복수 개의 비아홀을 가지며, 제 1면이 표면처리된 기판을 준비하는 단계, 상기 기판의 제 2면에 금속막을 형성하는 단계, 상기 제 1면 및 상기 비아홀 내부를 표면 활성화 처리하는 단계, 상기 제 1면 및 상기 비아홀 내부에 무전해 도금 공정으로 도체층을 형성하는 단계 및 상기 도체층 및 상기 금속막을 패터닝하여 상기 기판의 양면에 회로부를 형성하는 단계를 포함한다. 실시예는 무전해 도금법을 이용하여 배선 기판의 비아홀 내에 구리 패턴을 형성하여 공정이 단순하고 조작이 용이하다.The embodiment relates to a wiring board on which a semiconductor chip is mounted and a method of manufacturing the same. A method of manufacturing a wiring board according to an embodiment may include preparing a substrate having a plurality of via holes and having a first surface treated, forming a metal film on a second surface of the substrate, the first surface and the via holes. Surface-activating the interior, forming a conductor layer in the first surface and the via hole by an electroless plating process, and patterning the conductor layer and the metal film to form circuit portions on both sides of the substrate. do. The embodiment forms a copper pattern in the via hole of the wiring board by using an electroless plating method, so that the process is simple and easy to operate.

무전해 도금, 배선 기판 Electroless Plating, Wiring Boards

Description

배선 기판 및 그 제조 방법{core substrate and method for fabricating the same}Core substrate and method for fabricating the same

실시예는 반도체 칩이 실장되는 배선 기판 및 그 제조 방법에 관한 것이다.The embodiment relates to a wiring board on which a semiconductor chip is mounted and a method of manufacturing the same.

전자기기는 점점 소형화, 경량화 및 박형화가 되는데, 이에 따라 전자기기에 사용되는 부품의 고집적화가 요구된다. 이에 대응하기 위한 패키지로는 파인피치(Fine Pitch)의 구현이 가능한 절연체인 테이프 형태의 폴리이미드를 사용한 테이프 캐리어 패키지(Tape Carrier Package : 이하 "TCP"라 함) 등이 있다.Electronic devices are becoming smaller, lighter, and thinner, and thus, high integration of components used in electronic devices is required. To cope with this, a tape carrier package using a polyimide in the form of a tape, which is an insulator capable of implementing a fine pitch, may be a tape carrier package (hereinafter referred to as "TCP").

전자부품으로서 사용되는 테이프 캐리어 등과 같은 배선 기판에서는 일반적으로 이너리드(inner lead) 등의 배선 패턴을 기판 표면에 형성하고 비아 홀(via hole), 그라운드 패턴(ground pattern) 등의 각종 홀 패턴을 그 이면에 형성한다.In a wiring board such as a tape carrier used as an electronic component, a wiring pattern such as an inner lead is generally formed on the surface of a substrate, and various hole patterns such as via holes and ground patterns are formed. It forms on the back side.

비아 홀은 절연체 기판을 관통하고 배선 패턴에 이르는 관통공으로써 그 홀 내에 금속을 도금함으로써 표면에 형성된 배선 패턴과 이면을 전기적으로 도통시키는 역할을 한다.The via hole is a through hole penetrating through the insulator substrate and reaching the wiring pattern, and serves to electrically connect the wiring pattern formed on the surface and the back surface by plating a metal in the hole.

배선 패턴의 외부 접속단자 접합부에 솔더볼과의 접합 강도가 높고, 고 신뢰성을 확보하기 위해 비아홀을 충전하는 비아 필링 구리 도금법이 많이 이용되고 있 다.Solder ball to the external connection terminal junction of the wiring pattern In order to secure high bonding strength and high reliability, via-filling copper plating is commonly used to fill via holes.

그러나, 최근 전자 부품의 초소형화 및 고집적화에 대한 요구가 높아짐에 따라 비아홀의 개구 직경이 줄어들고 비아홀들이 고밀도로 배치되고 있다. 비아홀의 개구 직경이 줄어들면 비아홀 내의 구리 패턴과 솔더볼과의 접합 강도가 낮아져 접속 불량이 발생하는 문제점이 있다.However, in recent years, as the demand for miniaturization and high integration of electronic components increases, the opening diameter of the via holes is reduced and the via holes are arranged at a high density. If the opening diameter of the via hole is reduced, there is a problem in that a poor connection occurs between the copper pattern and the solder ball in the via hole.

비아 필링의 구리 도금법에 있어서 도금의 고속 두께 성장을 위해 높은 전류밀도를 가하게 된다. 이 높은 전류밀도는 도금액의 다양한 첨가제 변화를 필요로 하여 공정 비용을 상승시키고 생산성을 떨어뜨리며, 도금액을 열화시켜 비아홀 충전성을 변동시킬 수 있어 공정의 안정성 및 효율을 저하시키고 불량을 발생시키는 문제점이 있다.In copper plating method of via peeling High current densities are applied for fast thickness growth of the plating. This high current density requires a variety of additives in the plating solution to increase the process cost and reduce productivity, and deteriorate the plating solution to change the via hole filling properties, thereby degrading the stability and efficiency of the process and generating defects. have.

또한, 도금액 중의 첨가제는 전해도금과 동시에 분해되고 그 일부는 노폐물로서 도금액중에 축적되어 필링성에 악역향을 미치는 문제점이 있다.In addition, the additives in the plating liquid are decomposed at the same time as the electroplating, and some of them accumulate in the plating liquid as waste products and thus have a bad influence on peeling properties.

비아 필링 구리 도금법으로 비아홀 내에 구리 패턴을 형성하기 위해서는, 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 무전해 도금법 등에 의해 기판 전면에 얇은 시드층을 형성하여야 한다. 그런데, 비아홀의 선폭이 감소하게 되면 비아홀 내에 시드층 형성이 어려워져 도금 공정시 비아홀 내 도금이 잘 이루어지지 않는 문제점이 있다.In order to form a copper pattern in the via hole by via peeling copper plating, a thin seed layer must be formed on the entire surface of the substrate by physical vapor deposition (PVD), chemical vapor deposition (CVD), electroless plating, or the like. However, when the line width of the via hole is reduced, it is difficult to form a seed layer in the via hole, thereby causing a problem in that plating in the via hole is not performed well during the plating process.

실시예는 무전해 도금법을 이용하여 배선 기판의 비아홀 내에 구리 패턴을 형성하여 공정이 단순한 반도체 소자용 배선 기판의 제조 방법을 제공한다.The embodiment provides a method of manufacturing a wiring board for a semiconductor device having a simple process by forming a copper pattern in a via hole of a wiring board using an electroless plating method.

실시예는 미세 직경을 갖는 비아홀 내에 구리 시드층을 형성하기 어려운 문제를 해소하여 구리 충진 특성을 향상시키고 파인 피치의 구현이 가능한 배선 기판 및 그 제조 방법을 제공한다.The embodiment provides a wiring board and a method of manufacturing the same, which can solve a problem of forming a copper seed layer in a via hole having a fine diameter, thereby improving copper filling properties and realizing a fine pitch.

실시예는 양면에 금속 패턴을 갖는 배선 기판 또는 일면에만 금속 패턴을 갖는 배선 기판에 모두 적용될 수 있는 배선 기판 및 그 제조 방법을 제공한다.The embodiment provides a wiring board and a method of manufacturing the same, which can be applied to both a wiring board having a metal pattern on both surfaces or a wiring board having a metal pattern on only one surface thereof.

실시예는 양면에 금속 패턴을 갖는 배선 기판에서 양면의 금속막의 두께를 얇게 형성할 수 있어 전체적으로 박형의 배선 기판을 제공할 수 있다.Embodiments can form a thin thickness of the metal film on both sides in the wiring board having a metal pattern on both sides, it is possible to provide a thin wiring board as a whole.

실시예는 기판에 표면 처리를 한 후 무전해 도금법으로 구리막을 형성하여 기판과 구리막 사이의 접착 특성이 우수한 배선 기판 및 그 제조 방법을 제공한다.The embodiment provides a wiring board having excellent adhesion characteristics between the substrate and the copper film by forming a copper film by electroless plating after surface treatment on the substrate, and a method of manufacturing the same.

실시예는 무전해 도금액에 첨가제를 첨가하여 비아홀 내의 도금 속도와 기판 상의 도금 속도를 조절할 수 있으므로 비아홀 내에 다양한 형태의 구리 패턴을 형성할 수 있는 배선 기판 및 그 제조 방법을 제공한다.The embodiment provides a wiring board and a method of manufacturing the same, which can form various types of copper patterns in the via holes because the plating rate in the via holes and the plating speed on the substrate can be adjusted by adding an additive to the electroless plating solution.

실시예에 따른 배선 기판의 제조 방법은, 복수 개의 비아홀을 가지며, 제 1면이 표면처리된 기판을 준비하는 단계, 상기 기판의 제 2면에 금속막을 형성하는 단계, 상기 제 1면 및 상기 비아홀 내부를 표면 활성화 처리하는 단계, 상기 제 1면 및 상기 비아홀 내부에 무전해 도금 공정으로 도체층을 형성하는 단계 및 상기 도체층 및 상기 금속막을 패터닝하여 상기 기판의 양면에 회로부를 형성하는 단계를 포함한다.A method of manufacturing a wiring board according to an embodiment may include preparing a substrate having a plurality of via holes and having a first surface treated, forming a metal film on a second surface of the substrate, the first surface and the via holes. Surface-activating the interior, forming a conductor layer in the first surface and the via hole by an electroless plating process, and patterning the conductor layer and the metal film to form circuit portions on both sides of the substrate. do.

실시예에 따른 배선 기판의 제조 방법은, 기판 및 상기 기판의 제 1 면 상에 형성된 보호막을 형성하는 단계, 상기 기판 및 상기 보호막을 관통하는 복수 개의 비아홀을 형성하는 단계, 상기 기판의 제 2면에 금속막을 형성하는 단계, 상기 보호막 및 상기 비아홀 내부를 표면 활성화 처리하는 단계, 상기 보호막 및 상기 비아홀 내부에 무전해 도금 공정으로 도체층을 형성하는 단계 및 상기 보호막을 제거하여 상기 비아홀 내부에 도체층 패턴을 남기고 상기 기판을 드러내는 단계를 포함한다.In another embodiment, a method of manufacturing a wiring board includes: forming a substrate and a passivation layer formed on a first surface of the substrate, forming a plurality of via holes penetrating through the substrate and the passivation layer, and forming a second surface of the substrate. Forming a conductive layer on the protective layer and the via hole, forming a conductive layer on the protective layer and the via hole by an electroless plating process, and removing the protective layer to remove the conductive layer. Leaving the pattern and revealing the substrate.

실시예에 따른 배선 기판은, 복수 개의 비아홀을 갖는 기판, 상기 기판의 제 1면 상에 제 1 회로부를 형성하는 금속 패턴 및 상기 기판의 비아홀 내에서 상기 금속 패턴과 접속하며 상기 기판의 제 2면상에 제 2 회로부를 형성하는 도체층 패턴을 포함하며, 상기 도체층 패턴은 무전해 도금 공정으로 형성된다.A wiring board according to an embodiment includes a substrate having a plurality of via holes, a metal pattern forming a first circuit portion on a first surface of the substrate, and a second pattern of the substrate connected to the metal pattern in a via hole of the substrate. And a conductor layer pattern for forming a second circuit portion, wherein the conductor layer pattern is formed by an electroless plating process.

실시예는 무전해 도금법을 이용하여 배선 기판의 비아홀 내에 구리 패턴을 형성하여 공정이 단순하고 조작이 용이한 효과가 있다.The embodiment forms an copper pattern in the via hole of the wiring board by using an electroless plating method, so that the process is simple and easy to operate.

실시예는 구리 시드층을 형성하지 않으므로 비아홀 선폭 감소가 용이하며 비아홀 내 보이드 등의 결함 발생을 감소시킬 수 있으므로 파인 피치를 구현할 수 있 으며 비아 충진 특성이 뛰어난 효과가 있다.Since the embodiment does not form the copper seed layer, it is easy to reduce the via hole line width and reduce the occurrence of defects such as voids in the via hole, thereby realizing a fine pitch and having excellent via filling characteristics.

실시예는 전기가 통하지 않는 절연 기판 상에도 도금이 가능한 무전해 도금법을 사용한다. 따라서, 기판의 양면에 금속막을 형성할 필요 없이 비아홀 내에 구리 금속을 충진함과 동시에 기판의 일면에 구리막을 형성할 수 있으므로 배선 기판의 두께가 얇아져 박형의 반도체 패키지를 형성할 수 있을 뿐만 아니라 비용 절감의 효과가 있다.The embodiment uses an electroless plating method which can be plated on an electrically insulated substrate. Therefore, the copper film can be formed on one surface of the substrate while the copper metal is filled in the via-holes without the need of forming a metal film on both sides of the substrate. Has the effect of.

실시예는 기판에 표면 처리를 한 후 무전해 도금을 실시하여 도금막과 절연 기판 사이의 접착력이 우수한 효과가 있다.The embodiment has an effect of excellent adhesion between the plated film and the insulating substrate by performing electroless plating after the surface treatment on the substrate.

실시예는 양면에 금속 패턴을 갖는 배선 기판 또는 일면에만 금속 패턴을 갖는 배선 기판에 모두 적용될 수 있으며, 첨가제의 종류, 도금 속도 등을 조절하여 비아홀 내에 다양한 형태의 구리 패턴을 형성할 수 있어 다양한 종류의 배선 기판을 제조할 수 있는 효과가 있다.The embodiment may be applied to both a wiring board having a metal pattern on both sides or a wiring board having a metal pattern only on one side, and various types of copper patterns may be formed in the via hole by adjusting the type of additive, the plating speed, and the like. There is an effect that the wiring board can be manufactured.

또한, 실시예는 고속 도금시 필요한 고전류를 도금액에 가해줄 필요가 없으므로 고전류에 의한 도금액 상태 변화가 없어 공정 안정성 및 재현성이 뛰어난 효과가 있으며 전기적 설비를 사용하지 않으므로 공정 조작이 간단한 효과가 있다.In addition, since the embodiment does not need to apply a high current required for high-speed plating to the plating liquid, there is no change in the state of the plating liquid due to high current, and thus, the process stability and reproducibility are excellent, and the process operation is simple because no electrical equipment is used.

또한, 실시예는 구리 도금법과 달리 구리 솔루션 내에 많은 첨가제(레벨러 및 브라이트너 등)를 필요로 하지 않으므로 제조 원가가 저렴하고 첨가제의 최적화를 위한 평가, 도금액 내 이온 농도 관리를 위한 분석 시간 및 노력이 상대적으로 덜 필요하므로 공정 시간이 단축되는 효과가 있다.In addition, the embodiment does not require many additives (such as levelers and brighteners) in the copper solution, unlike the copper plating method, so that the manufacturing cost is low, the evaluation time for optimization of the additives, and the analysis time and effort for managing the ion concentration in the plating solution are relatively low. As it is less necessary, the process time can be shortened.

실시예에 따른 배선 기판 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명한다.A wiring board and a method of manufacturing the same according to an embodiment will be described in detail with reference to the accompanying drawings.

실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다. In the description of the embodiments, where described as being formed "on / over" of each layer, the on / over may be directly or through another layer ( indirectly) includes everything formed.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.In the drawings, the thickness or size of each layer is exaggerated, omitted, or schematically illustrated for convenience and clarity of description. In addition, the size of each component does not necessarily reflect the actual size.

도 1 내지 도 7은 실시예에 따른 양면 배선 기판을 제조하는 공정을 보여주는 공정 단면도들이다.1 to 7 are process cross-sectional views illustrating a process of manufacturing a double-sided wiring board according to an embodiment.

도 1을 참조하면, 절연성의 기판(10)을 준비한다.Referring to FIG. 1, an insulating substrate 10 is prepared.

상기 기판(10)은 폴리이미드 재질 또는 유리 섬유에 에폭시 및 무기 필러(filler)가 충진된 형태의 기판일 수 있다. 상기 기판(10)의 두께는 20~200㎛일 수 있다. The substrate 10 may be a substrate in which epoxy and an inorganic filler are filled in a polyimide material or glass fiber. The thickness of the substrate 10 may be 20 ~ 200㎛.

도 2를 참조하면, 기판(10)의 일면을 표면 처리(11)한다.Referring to FIG. 2, one surface of the substrate 10 is surface treated 11.

상기 표면 처리(11)는 플라즈마 처리 또는 공중합체 반응 처리 등을 이용하여 이루어진다. 상기 표면 처리(11)는 이후 무전해 도금층과의 밀착력을 향상시키기 위한 것이다.The surface treatment 11 is performed using a plasma treatment or a copolymer reaction treatment. The surface treatment 11 is for improving the adhesion with the electroless plating layer after.

상기 플라즈마 처리는 예를 들어, NH3 플라즈마를 이용할 수 있다.The plasma treatment may use, for example, NH 3 plasma.

상기 공중합체 반응은 예를 들어, 표면 그래프트 혼성 중합(surface graft copolymerization)을 이용할 수 있다.The copolymer reaction may use, for example, surface graft copolymerization.

상기 표면 처리(11)는 플라즈마 처리 및 공중합체 반응 처리 중 하나만 실시할 수 있다. The surface treatment 11 may be performed only one of plasma treatment and copolymer reaction treatment.

한편, 플라즈마 처리후 공중합체 반응 처리를 실시할 수도 있으며, 공중합체 반응 처리 후 플라즈마 처리를 실시할 수도 있다.In addition, a copolymer reaction process may be performed after a plasma process, and a plasma process may be performed after a copolymer reaction process.

도 3을 참조하면, 기판(10)에 복수 개의 비아홀(15)을 형성한다. 비아홀(15)은 기판(10)을 기계 드릴, 레이저 드릴 및 펀칭 중 적어도 하나를 이용하여 가공함으로써 형성할 수 있다. 비아홀(15)은 기판(10)을 포토 리소그래피와 같은 선택적 식각 공법을 통하여 형성할 수도 있다.Referring to FIG. 3, a plurality of via holes 15 are formed in the substrate 10. The via hole 15 may be formed by processing the substrate 10 using at least one of a mechanical drill, a laser drill, and punching. The via hole 15 may also form the substrate 10 through a selective etching method such as photolithography.

상기와 같이, 실시예는 기판(10)의 표면 처리(11) 후 비아홀(15)을 형성할 수도 있으나, 순서를 바꾸어 비아홀(15) 형성 후 기판(10)의 표면 처리(11)를 실시할 수도 있다. 후자의 경우, 비아홀(15) 내벽에도 표면 처리(11)가 이루어져 비아홀(15) 내벽에 도금되는 무전해 도금층의 밀착력이 커지는 장점이 있다.As described above, although the via hole 15 may be formed after the surface treatment 11 of the substrate 10, the surface treatment 11 of the substrate 10 may be performed after the via holes 15 are formed in reverse order. It may be. In the latter case, the surface treatment 11 is applied to the inner wall of the via hole 15, so that the adhesion of the electroless plating layer plated on the inner wall of the via hole 15 is increased.

도 4를 참조하면, 비아홀(15)이 형성된 기판(10)에서 표면 처리(11)가 이루어지지 않은 면에 금속막(20)을 형성한다.Referring to FIG. 4, the metal film 20 is formed on a surface of the substrate 10 on which the via holes 15 are formed, on which the surface treatment 11 is not performed.

즉, 기판(10)의 일면에는 표면 처리(11)가 되어 있고, 다른 일면에는 금속막(20)이 형성되어 있다.That is, the surface treatment 11 is provided on one surface of the substrate 10, and the metal film 20 is formed on the other surface.

상기 금속막(20)은 구리 박막일 수 있다.The metal film 20 may be a copper thin film.

상기 금속막(20)은 접착제를 이용하여 기판(10)에 부착될 수 있다.The metal film 20 may be attached to the substrate 10 using an adhesive.

도 5를 참조하면, 비아홀(15)이 개구된 기판(10)의 표면을 활성화(12)시킨 다.Referring to FIG. 5, the via hole 15 activates the surface of the substrate 10 opened 12.

비아홀(15)이 개구된 기판(10) 표면의 활성화(12) 단계는 무전해 도금이 활발히 이루어질 수 있도록 하기 위한 것으로, 기판(10) 표면에 활성화 성분이 첨가된 용액을 이용하여 표면 처리하는 것이다.The activation 12 step of the surface of the substrate 10 in which the via holes 15 are opened is for active electroless plating, and surface treatment is performed using a solution in which an activation component is added to the surface of the substrate 10. .

예를 들어, 기판(10) 표면의 활성화를 위하여 상기 기판(10)의 표면 처리된 일면, 비아홀(15)을 통해 드러난 금속막(20)의 일부 상에 염화 주석(SnCl2)을 이용한 주석 민감화(Sn sensitization) 또는 염화 팔라듐(PdCl2)을 이용한 팔라듐 활성화(Pd activation) 단계를 진행한다.For example, tin sensitization using tin chloride (SnCl 2 ) on one surface of the substrate 10 to activate the surface of the substrate 10, a part of the metal film 20 exposed through the via hole 15. (Sn sensitization) or Pd activation step using palladium chloride (PdCl 2 ) is carried out.

도 6을 참조하면, 활성화(12)가 이루어진 기판(10)에 무전해 도금 공정을 수행한다.Referring to FIG. 6, an electroless plating process is performed on the substrate 10 on which the activation 12 is made.

무전해 도금 공정은 전기를 가하지 않고 환원제의 산화, 환원 반응을 이용해서 도전체층을 형성하는 것이다.In the electroless plating process, a conductor layer is formed using oxidation and a reduction reaction of a reducing agent without applying electricity.

무전해 도금 공정에서 사용되는 도금액은 구리 및 환원제를 포함할 수 있다.The plating liquid used in the electroless plating process may include copper and a reducing agent.

환원제는 포름 알데히드, 코발트를 포함할 수 있다.The reducing agent may include formaldehyde, cobalt.

도금액은 가속제 및 감속제 중 적어도 하나를 포함할 수 있다.The plating liquid may include at least one of an accelerator and a moderator.

가속제는 SPS(Bissulfopropyl disulfide), MPSA(3-mercapto-1-propanesulfonic acid), DPS(3-N,N-dimethylaminodithiocarbamoyl-1-propanesulfonic acid) 및 MBIS(2-mercapto-5-benzimidazolesulfonic acid) 중 적어도 하나를 포함한다.The accelerator is at least one of Bisulfopropyl disulfide (SPS), 3-mercapto-1-propanesulfonic acid (MPSA), 3-N, N-dimethylaminodithiocarbamoyl-1-propanesulfonic acid (DPS), and 2-mercapto-5-benzimidazolesulfonic acid (MBIS). It includes one.

감속제는 PEG(Polyethylene glycol) 및 Thiourea 중 적어도 하나를 포함한다.The moderator includes at least one of polyethylene glycol (PEG) and Thiourea.

상기 가속제는 상기 비아홀(15) 내의 바닥면에서부터 도금 속도를 가속시켜 비아홀(15) 내에서의 도체층 형성 속도를 기판(10) 표면에서의 도체층 형성 속도보다 빠르게 도금시키는 것이다.The accelerator accelerates the plating speed from the bottom surface of the via hole 15 to plate the conductive layer forming speed in the via hole 15 faster than the conductive layer forming speed on the surface of the substrate 10.

상기 가속제 또는 감속제 등의 첨가제는 무전해 도금 공정으로 비아홀(15) 내 도체층 형성시에 도금 생선성을 향상시키고 바닥 차오름(bottom-up filling) 공정을 이룰 수 있다.The additives such as the accelerator or the reducer may improve the plating fishability and form a bottom-up filling process when the conductor layer in the via hole 15 is formed by an electroless plating process.

첨가제의 종류 및 첨가 비율에 따라 상기 비아홀(15) 내부는 도체층(30)으로 완전히 채워지거나 일부만 채워질 수도 있다.Depending on the type of additives and the addition ratio, the inside of the via hole 15 may be completely or partially filled with the conductor layer 30.

도체층(30)은 비아홀(15) 내부 뿐 아니라 기판(10)의 표면에도 도금되어 형성되므로 양면에 금속막이 형성된 기판(10)을 형성할 수 있다.Since the conductor layer 30 is formed by plating not only inside the via hole 15 but also on the surface of the substrate 10, the substrate 10 having metal layers formed on both surfaces thereof may be formed.

도체층(30)은 비아홀(15)을 통해 기판(10)의 다른 면에 형성되어 있는 금속막(20)과 전기적으로 연결될 수 있다.The conductor layer 30 may be electrically connected to the metal film 20 formed on the other surface of the substrate 10 through the via hole 15.

비아홀(15)과 대응하여 도체층(30)의 상면 일부는 오목부(30a)를 가진다.A portion of the upper surface of the conductor layer 30 has a recess 30a corresponding to the via hole 15.

도 7을 참조하면, 도체층(30) 및 금속막(20)을 패터닝하여 제 1 회로부를 이루는 도체층 패턴(31) 및 제 2 회로부를 형성하는 금속 패턴(21)을 형성한다.Referring to FIG. 7, the conductor layer 30 and the metal film 20 are patterned to form the conductor layer pattern 31 forming the first circuit portion and the metal pattern 21 forming the second circuit portion.

상기 제 2 회로부는 반도체 패키지의 이너 리드(inner lead)를 포함하고, 상기 제 1 회로부는 그라운드 패턴(ground pattern)을 포함할 수 있다.The second circuit portion may include an inner lead of the semiconductor package, and the first circuit portion may include a ground pattern.

이후, 금속 패턴(21) 상의 일부에 기판(10) 보호를 위하여 비도전성의 솔더 레지스트를 형성하고, 솔더 레지스트 상에 접착제를 이용하여 반도체 칩을 접착하고, 금속 패턴(21)과 상기 반도체 칩의 외부 전극을 본딩 와이어로 전기적으로 접속한 후, 상기 반도체 칩 주위를 절연체로 밀봉한다. Subsequently, a non-conductive solder resist is formed on a portion of the metal pattern 21 to protect the substrate 10, the semiconductor chip is adhered using an adhesive on the solder resist, and the metal pattern 21 and the semiconductor chip are formed. After the external electrodes are electrically connected by bonding wires, the periphery of the semiconductor chip is sealed with an insulator.

그후, 반도체 칩을 실장한 기판(10)을 뒤집어 비아홀 위치의 도체층 패턴(31)에 외부 접속 단자를 형성하기 위한 솔더볼(solder ball)을 얹는다. 상기 솔더볼을 얹은 상태에서 가열하면 솔더볼이 리플로우되어 비아홀(15)과 대응하는 도체층 패턴(31)의 오목부(30a)에서 솔더볼이 접합된다.Thereafter, the substrate 10 on which the semiconductor chip is mounted is turned over, and a solder ball for forming external connection terminals is placed on the conductor layer pattern 31 at the via hole position. When heated in a state where the solder ball is placed, the solder ball is reflowed so that the solder ball is joined to the recessed portion 30a of the conductive layer pattern 31 corresponding to the via hole 15.

실시예는 전기가 통하지 않는 절연 기판(10) 상에도 도금이 가능한 무전해 도금법을 사용하므로 기판(10)의 양면에 금속막을 형성할 필요 없이 비아홀(15) 내에 구리 금속을 충진함과 동시에 기판(10)의 일면에 구리막을 형성할 수 있다. 따라서, 배선 기판(10)의 두께가 얇아져 박형의 반도체 패키지를 형성할 수 있을 뿐만 아니라 공정이 단순해지며 비용 절감의 효과가 있다.Since the embodiment uses an electroless plating method that can be plated on an electrically insulated substrate 10, the copper metal is filled in the via hole 15 without the need for forming a metal film on both sides of the substrate 10. A copper film may be formed on one surface of 10). Accordingly, the thickness of the wiring board 10 may be reduced to form a thin semiconductor package, and the process may be simplified, and the cost may be reduced.

실시예에 따른 양면 배선 기판은, 기판(10)의 일면에는 금속막(20)을 적층(lamination)시켜 형성하고, 기판(10)의 블라인드 비아홀이 형성된 다른 면에는 무전해 도금을 통하여 도금된 도전체층(30)을 형성하는 것이다.The double-sided wiring board according to the embodiment is formed by laminating a metal film 20 on one surface of the substrate 10 and plated with electroless plating on the other surface where the blind via hole of the substrate 10 is formed. The body layer 30 is formed.

적층된 금속막(20)과 도금된 도체층(30)은 동일한 구리막이라 하더라도 그 조도가 서로 다를 수 있다. 무전해 도금된 도체층(30)의 조도가 금속막(20)의 조도보다 낮다.The laminated metal film 20 and the plated conductor layer 30 may have different roughness even if they are the same copper film. The roughness of the electroless plated conductor layer 30 is lower than the roughness of the metal film 20.

무전해 도금으로 기판(10) 상에 형성된 도체층(30)의 두께는 전해 도금으로 형성되는 금속막의 두께 및 무전해 도금으로 형성된 시드층의 두께의 합보다 작다.The thickness of the conductor layer 30 formed on the substrate 10 by electroless plating is smaller than the sum of the thickness of the metal film formed by electroplating and the thickness of the seed layer formed by electroless plating.

또한, 일반적으로 도체층의 두께가 두꺼워지면 미세 회로 구현이 어려워지는데, 실시예는 도체층의 두께는 첨가제의 조합을 통해 조절이 가능하며 도체층의 두께를 적절히 얇게 조절할 수 있어 미세 회로의 구현이 가능하다.In addition, in general, when the thickness of the conductor layer becomes thick, it becomes difficult to implement the microcircuit. In the embodiment, the thickness of the conductor layer can be adjusted through the combination of additives, and the thickness of the conductor layer can be adjusted to be appropriately thin so that the implementation of the microcircuit is possible. It is possible.

도 8 및 도 9는 실시예에 따른 양면 배선 기판의 다른 실시예들이다.8 and 9 are other embodiments of a double-sided wiring board according to the embodiment.

도 8 및 도 9에 도시된 양면 배선 기판의 제조 공정은 앞서 설명한 도 1 내지 도 7의 제조 순서에 따라 진행되므로 구체적인 설명은 생략하기로 한다.Since the manufacturing process of the double-sided wiring boards shown in FIGS. 8 and 9 proceeds according to the manufacturing procedure of FIGS. 1 to 7 described above, a detailed description thereof will be omitted.

도 8을 참조하면, 상기 무전해 도금 공정으로 형성된 도체층(41)의 상면이 평평하게 형성되는 것으로, 도금 시간을 조절하여 형성할 수 있다. Referring to FIG. 8, the upper surface of the conductor layer 41 formed by the electroless plating process is formed flat, and may be formed by adjusting the plating time.

예를 들면, 도 7에 도시된 바와 같이, 비아홀(15)과 대응하여 오목부(30a)를 갖는 도체층에서 무전해 도금을 더욱 진행시키면 상기 비아홀(15)에서 도금 속도가 빠르기 때문에 평평한 상태에서 도금 공정을 완료할 수 있다.For example, as shown in FIG. 7, when the electroless plating is further performed in the conductor layer having the concave portion 30a corresponding to the via hole 15, the plating speed is increased in the via hole 15 in a flat state. The plating process can be completed.

도 9를 참조하면, 도 8과 같이 진행된 도금 공정에서 도금 시간을 더욱 늘리면 비아홀(15) 부분에서 도금 속도가 빠르기 때문에 비아홀(15)과 대응하는 부분이 볼록부(43a)를 갖는 도체층(43)을 형성할 수 있다.Referring to FIG. 9, when the plating time is further increased in the plating process as shown in FIG. 8, the plating speed is faster in the via hole 15, so that the portion corresponding to the via hole 15 has the convex portion 43a. ) Can be formed.

도 10 내지 도 12는 실시예에 따른 편면 배선 기판의 실시예들이다. 10 to 12 are examples of a single-sided wiring board according to the embodiment.

실시예들에 따르면, 본원발명은 반도체 칩이 실장되는 양면 배선 기판 뿐 아니라, 기판의 일면에만 회로부가 형성되는 편면 배선 기판에도 적용될 수 있다.According to the embodiments, the present invention may be applied not only to a double-sided wiring board on which a semiconductor chip is mounted, but also to a single-sided wiring board on which circuit portions are formed only on one surface of the substrate.

도 1 내지 도 7의 제조 순서에 따라 제조된 배선 기판에서 기판(10) 상의 도체층을 연마하여 상기 기판(10)의 일면을 노출시킴으로써 비아홀(15) 내에 도체층 패턴(45, 47, 49)이 형성된 편면 배선 기판을 형성할 수 있다.The conductive layer patterns 45, 47, and 49 in the via hole 15 are exposed by polishing a conductor layer on the substrate 10 in the wiring board manufactured according to the manufacturing procedures of FIGS. 1 to 7 to expose one surface of the substrate 10. The formed single-sided wiring board can be formed.

도 10을 참조하면, 편면 배선 기판(10)의 비아홀(15) 내에 형성된 도체층 패턴(45)의 상면(45a)은 오목한 형상을 가질 수 있다.Referring to FIG. 10, the upper surface 45a of the conductive layer pattern 45 formed in the via hole 15 of the single-sided wiring board 10 may have a concave shape.

도 11을 참조하면, 편면 배선 기판(10)의 비아홀(15) 내에 형성된 도체층 패턴(47)의 상면(47a)은 평평한 형상을 가질 수 있다. 즉, 비아홀(15) 내에 도체층 패턴(47)이 완전히 채워져 상기 기판(10)의 두께와 상기 도체층 패턴(47a)의 두께가 동일하다. 여기서 상기 기판(10)의 두께는 기판(10)과 금속막(20) 사이의 접착제 두께를 포함할 수 있다.Referring to FIG. 11, the top surface 47a of the conductor layer pattern 47 formed in the via hole 15 of the single-sided wiring board 10 may have a flat shape. That is, the conductor layer pattern 47 is completely filled in the via hole 15 so that the thickness of the substrate 10 and the thickness of the conductor layer pattern 47a are the same. The thickness of the substrate 10 may include an adhesive thickness between the substrate 10 and the metal film 20.

도 12를 참조하면, 편면 배선 기판의 비아홀(15) 내에 형성된 도체층 패턴(49)의 상면(49a)의 일부는 오목부를 가질 수 있다. 이 도체층 패턴(49)의 가장 두꺼운 부분의 두께는 기판(10)의 두께와 동일하다. 여기서 상기 기판(10)의 두께는 기판(10)과 금속막(20) 사이의 접착제 두께를 포함할 수 있다.Referring to FIG. 12, a portion of the upper surface 49a of the conductive layer pattern 49 formed in the via hole 15 of the single-sided wiring board may have a recessed portion. The thickness of the thickest portion of the conductor layer pattern 49 is equal to the thickness of the substrate 10. The thickness of the substrate 10 may include an adhesive thickness between the substrate 10 and the metal film 20.

이와 같이 편면 배선 기판의 비아홀(15) 내에 형성된 도체층 패턴(45, 47, 49)의 형상은 기판(10)에 무전해 도금을 실시할 때 도금 시간에 의해 결정되는 것이다.Thus, the shape of the conductor layer patterns 45, 47, and 49 formed in the via hole 15 of the single-sided wiring board is determined by the plating time when electroless plating is performed on the board 10.

도 10 내지 도 11의 편면 배선 기판(10)들을 비교하면, 도 10의 도금시간이 가장 짧고, 도 11의 도금 시간이 가장 길며, 도 12는 도 10과 도 12의 사이의 도금 시간을 가질 수 있다.10 to 11, the plating time of FIG. 10 is shortest, the plating time of FIG. 11 is longest, and FIG. 12 may have a plating time between FIGS. 10 and 12. have.

도 13 내지 도 18은 다른 실시예에 따른 편면 배선 기판의 제조 공정을 보여주는 순서도들이다.13 to 18 are flowcharts illustrating a process of manufacturing a single-sided wiring board according to another exemplary embodiment.

도 13을 참조하면, 절연성의 기판(50) 일면에 보호막(60)을 형성한다.Referring to FIG. 13, a protective film 60 is formed on one surface of an insulating substrate 50.

상기 보호막(60)은 PET(Polyethyleneterephthalate) 계열의 열경화성 에폭시 재질일 수 있다. 상기 보호막(60)은 필름 형태로 상기 기판(50)의 일면에 부착될 수 있다.The passivation layer 60 may be made of polyethylene terephthalate (PET) -based thermosetting epoxy material. The passivation layer 60 may be attached to one surface of the substrate 50 in the form of a film.

도 14를 참조하면, 기판(50)과 보호막(60)을 관통하는 복수 개의 비아홀(55)을 형성한다.Referring to FIG. 14, a plurality of via holes 55 penetrating the substrate 50 and the passivation layer 60 are formed.

도 15를 참조하면, 기판(50)의 다른 면에 금속막(70)을 형성한다.Referring to FIG. 15, the metal film 70 is formed on the other surface of the substrate 50.

금속막(70)은 접착제를 이용하여 상기 기판(50)에 부착될 수 있다. 상기 금속막(70)은 구리막일 수 있다.The metal film 70 may be attached to the substrate 50 using an adhesive. The metal film 70 may be a copper film.

보호막(60)이 형성된 기판(50)의 일면에 표면 활성화(51) 처리를 한다.Surface activation 51 is applied to one surface of the substrate 50 on which the passivation layer 60 is formed.

표면 활성화(51) 처리는 무전해 도금이 활발히 이루어질 수 있도록 하기 위한 것으로, 보호막(60) 표면 및 비아홀(55) 내부에 활성화 성분이 첨가된 용액을 이용하여 표면 처리하는 것이다.Surface activation 51 treatment is to enable electroless plating to be active, surface treatment using a solution in which the active ingredient is added to the surface of the protective film 60 and the via hole 55.

예를 들어, 표면 활성화(51) 처리는 염화 주석(SnCl2)을 이용한 주석 민감화(Sn sensitization) 또는 염화 팔라듐(PdCl2)을 이용한 팔라듐 활성화(Pd activation) 단계로 이루어진다.For example, the surface activation 51 treatment consists of tin sensitization with tin chloride (SnCl 2 ) or pd activation with palladium chloride (PdCl 2 ).

도 16을 참조하면, 활성화(51)가 이루어진 보호막(60)에 무전해 도금 공정을 수행하여 보호막(60) 상 및 비아홀(55) 내에 도체층(80)을 형성한다.Referring to FIG. 16, an electroless plating process is performed on the passivation layer 60 on which the activation 51 is formed to form the conductor layer 80 on the passivation layer 60 and in the via hole 55.

무전해 도금 공정에서 사용되는 도금액은 구리, 환원제를 포함할 수 있다.The plating liquid used in the electroless plating process may include copper and a reducing agent.

환원제는 포름 알데히드, 코발트를 포함할 수 있다.The reducing agent may include formaldehyde, cobalt.

도금액은 가속제 및 감속제 중 적어도 하나를 포함할 수 있다.The plating liquid may include at least one of an accelerator and a moderator.

도금액은 가속제 및 감속제 중 적어도 하나를 포함할 수 있다.The plating liquid may include at least one of an accelerator and a moderator.

가속제는 SPS(Bissulfopropyl disulfide), MPSA(3-mercapto-1-propanesulfonic acid), DPS(3-N,N-dimethylaminodithiocarbamoyl-1-propanesulfonic acid) 및 MBIS(2-mercapto-5-benzimidazolesulfonic acid) 중 적어도 하나를 포함한다.The accelerator is at least one of Bisulfopropyl disulfide (SPS), 3-mercapto-1-propanesulfonic acid (MPSA), 3-N, N-dimethylaminodithiocarbamoyl-1-propanesulfonic acid (DPS), and 2-mercapto-5-benzimidazolesulfonic acid (MBIS). It includes one.

감속제는 PEG(Polyethylene glycol) 및 Thiourea 중 적어도 하나를 포함한다.The moderator includes at least one of polyethylene glycol (PEG) and Thiourea.

상기 가속제 또는 감속제 등의 첨가제는 무전해 도금 공정으로 비아홀 내 도체층(80) 형성시에 도금 생선성을 향상시키고 바닥 차오름(bottom-up filling) 공정을 이룰 수 있다.The additives such as the accelerator or the reducer may improve the plating fishability and form a bottom-up filling process when the conductor layer 80 is formed in the via hole by an electroless plating process.

첨가제들을 조절하여, 비아홀(55)에서 보호막(60)의 모서리 부분의 도체층(80) 두께는 다른 부분보다 얇게 형성될 수 있도록 한다. 도금 시간을 조절하여, 도체층(80)은 비아홀(55)과 대응하는 부분이 오목하도록 형성한다.By adjusting the additives, the thickness of the conductor layer 80 of the corner portion of the protective film 60 in the via hole 55 can be formed thinner than other portions. By controlling the plating time, the conductor layer 80 is formed so that the portion corresponding to the via hole 55 is concave.

선택적으로, 보호막(60)을 덮고 있는 도체층(80)의 전면을 소정 식각하여 보호막(60)의 모서리 부분을 노출시킬 수도 있다.Optionally, the entire surface of the conductor layer 80 covering the protective layer 60 may be etched to expose the corner portion of the protective layer 60.

이후, 도 17을 참조하면, 보호막(60)을 제거하여, 보호막(60) 상에 도금된 도체층(80)도 함께 제거한다.Thereafter, referring to FIG. 17, the protective layer 60 is removed to remove the conductor layer 80 plated on the protective layer 60.

따라서, 기판(50)의 비아홀(55) 내에 도체층 패턴(81)이 형성되며, 도체층 패턴(81)은 상면에 오목부(81a)를 가질 수 있다. 도체층 패턴(81)의 상면은 첨가제 및 도금 시간에 따라 평평할 수도 있다.Accordingly, the conductor layer pattern 81 may be formed in the via hole 55 of the substrate 50, and the conductor layer pattern 81 may have a recess 81a on an upper surface thereof. The upper surface of the conductor layer pattern 81 may be flat depending on the additive and the plating time.

도 18을 참조하면, 기판(50)의 다른 일면에 형성된 금속막(70)을 패터닝하여 금속 패턴(71)을 형성한다. 금속 패턴(71)은 실장될 반도체 칩과 전기적으로 연결되는 회로부를 형성한다.Referring to FIG. 18, the metal pattern 70 formed on the other surface of the substrate 50 is patterned to form the metal pattern 71. The metal pattern 71 forms a circuit portion electrically connected to the semiconductor chip to be mounted.

금속 패턴(71)은 포토리소그래피 공정을 이용하여 형성할 수 있다.The metal pattern 71 may be formed using a photolithography process.

금속 패턴(71)은 상기 도체층 패턴(81)과 기판(50) 상에 실장될 반도체 칩을 전기적으로 연결하기 위한 배선 패턴일 수 있다.The metal pattern 71 may be a wiring pattern for electrically connecting the conductor layer pattern 81 and the semiconductor chip to be mounted on the substrate 50.

금속 패턴(71) 상에 기판 보호를 위하여 비전도성의 솔더 레지스트를 형성한다. 솔더 레지스트는 반도체 칩과 연결되는 금속 패턴 영역을 제외한 다른 영역의 금속 패턴(71) 상에 절연막을 형성하는 것이다.A non-conductive solder resist is formed on the metal pattern 71 to protect the substrate. The solder resist forms an insulating film on the metal pattern 71 in other regions except for the metal pattern region connected to the semiconductor chip.

비아홀(55) 내의 도체층 패턴(81) 상에 Au, Ti, Ta 및 Co 를 포함하는 금속 그룹 중 적어도 하나를 포함하는 도금 패턴을 추가로 형성할 수 있다.A plating pattern including at least one of metal groups including Au, Ti, Ta, and Co may be further formed on the conductor layer pattern 81 in the via hole 55.

이후, 기판(50)의 솔더 레지스트 상에 접착제를 이용하여 반도체 칩을 접착하고, 상기 금속 패턴(71)과 상기 반도체 칩의 외부 전극을 본딩 와이어로 전기적으로 접속한 후, 상기 반도체 칩 주위를 절연체로 밀봉한다. Thereafter, the semiconductor chip is bonded to the solder resist of the substrate 50 using an adhesive, and the metal pattern 71 and the external electrode of the semiconductor chip are electrically connected with bonding wires, and then an insulator is formed around the semiconductor chip. Seal with.

반도체 칩을 실장한 기판(50)을 뒤집어 비아홀(55) 위치에 외부 접속 단자를 형성하기 위한 솔더볼을 얹는다. 솔더볼을 얹은 상태에서 가열하면 솔더볼이 리플로우되어 비아홀(55) 내에서 솔더볼이 도금 패턴과 접합된다.The substrate 50 on which the semiconductor chip is mounted is turned over, and a solder ball for forming an external connection terminal is placed at the via hole 55. When heated in a state where the solder balls are placed, the solder balls are reflowed to bond the solder balls to the plating patterns in the via holes 55.

상기와 같이, 실시예에 따르면, 양면에 금속 패턴을 갖는 배선 기판뿐 아니라 일면에만 금속 패턴을 갖는 배선 기판에 모두 적용될 수 있으며, 첨가제의 종 류, 도금 속도 및 시간 등을 조절하여 비아홀 내에 다양한 형태의 구리 패턴을 형성할 수 있어 다양한 종류의 배선 기판을 제조할 수 있는 효과가 있다.As described above, according to the embodiment, it can be applied not only to the wiring board having a metal pattern on both sides but also to the wiring board having a metal pattern on only one side, and various forms in the via hole by adjusting the type, plating speed, and time of the additive. It is possible to form a copper pattern, there is an effect that can produce a variety of wiring boards.

또한, 실시예는 고속 도금시 필요한 고전류를 도금액에 가해줄 필요가 없으므로 고전류에 의한 도금액 상태 변화가 없어 공정 안정성 및 재현성이 뛰어난 효과가 있으며 전기적 설비를 사용하지 않으므로 공정 조작이 간단한 효과가 있다.In addition, since the embodiment does not need to apply a high current required for high-speed plating to the plating liquid, there is no change in the state of the plating liquid due to high current, and thus, the process stability and reproducibility are excellent, and the process operation is simple because no electrical equipment is used.

실시예는 시드층을 형성할 필요가 없어 파인 피치(fine pitch)를 구현할 수 있으며, 공정이 용이하다.Embodiments do not need to form a seed layer to implement a fine pitch (pit pitch), it is easy to process.

이상 상기 실시예를 구체적으로 설명하였으나, 본 발명은 이 실시예에 한정되는 것이 아니라, 그 기술적 사상을 벗어나지 않는 범위에서 다양한 변경이 가능한 것은 당연하다.While the above embodiments have been described in detail, the present invention is not limited to these embodiments, and various changes can be made without departing from the spirit thereof.

도 1 내지 도 7은 실시예에 따른 양면 배선 기판을 제조하는 공정을 보여주는 공정 단면도들이다.1 to 7 are process cross-sectional views illustrating a process of manufacturing a double-sided wiring board according to an embodiment.

도 8 및 도 9는 실시예에 따른 양면 배선 기판의 다른 실시예들이다.8 and 9 are other embodiments of a double-sided wiring board according to the embodiment.

도 10 내지 도 12는 실시예에 따른 편면 배선 기판의 실시예들이다.10 to 12 are examples of a single-sided wiring board according to the embodiment.

도 13 내지 도 18은 다른 실시예에 따른 편면 배선 기판의 제조 공정을 보여주는 순서도들이다.13 to 18 are flowcharts illustrating a process of manufacturing a single-sided wiring board according to another exemplary embodiment.

Claims (16)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 기판 및 상기 기판의 제 1 면 상에 보호막을 부착하는 단계;Attaching a protective film on a substrate and a first side of the substrate; 상기 기판 및 상기 보호막을 관통하는 복수 개의 비아홀을 형성하는 단계;Forming a plurality of via holes penetrating the substrate and the passivation layer; 상기 제1면과 마주하는 상기 기판의 제 2면에 금속막을 형성하는 단계;Forming a metal film on a second surface of the substrate facing the first surface; 상기 보호막 및 상기 비아홀 내부를 표면 활성화 처리하는 단계;Surface activation of the passivation layer and the via hole; 상기 보호막 및 상기 비아홀 내부에 무전해 도금 공정으로 도체층을 형성하는 단계; 및Forming a conductive layer in the passivation layer and the via hole by an electroless plating process; And 상기 보호막을 제거하여 상기 비아홀 내부에 도체층 패턴을 남기고 상기 기판을 드러내는 단계를 포함하는 것을 특징으로 하는 배선 기판의 제조 방법.Removing the protective layer to leave a conductive layer pattern inside the via hole and expose the substrate. 제 9항에 있어서,The method of claim 9, 상기 도체층을 형성하는 단계에 있어서,In the step of forming the conductor layer, 상기 무전해 도금 공정에서 도금액 첨가제를 조절하여 상기 비아홀 내부에서의 도금 속도가 보호막 면에서의 도금 속도보다 빠르게 진행되는 것을 특징으로 하는 배선 기판의 제조 방법.And controlling the plating liquid additive in the electroless plating process so that the plating speed in the via hole is faster than the plating speed on the protective film surface. 제 9항에 있어서,The method of claim 9, 상기 도체층 패턴의 상면은 오목부를 갖는 것을 특징으로 하는 배선 기판의 제조 방법.The upper surface of the said conductor layer pattern has a recessed part, The manufacturing method of the wiring board characterized by the above-mentioned. 제 9항에 있어서,The method of claim 9, 상기 표면 활성화 처리 단계는, 염화 주석(SnCl2)을 이용한 주석 민감화(Sn sensitization) 단계 또는 염화 팔라듐(PdCl2)을 이용한 팔라듐 활성화(Pd activation) 단계를 포함하는 것을 특징으로 하는 배선 기판의 제조 방법.The surface activation treatment step includes a tin sensitization step using tin chloride (SnCl 2 ) or a pd activation step using palladium chloride (PdCl 2 ). . 삭제delete 삭제delete 삭제delete 삭제delete
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