JP6464263B2 - フィールドプログラマブルゲートアレイ - Google Patents
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Description
Table)に書き込む値を変えることによって任意の論理回路を実現できるという特徴がある。
2、502、507、508… ハードマクロCPU
3、21、504… プログラマブルロジック(PL)
4… フェールセーフインタフェース回路
5、22… PL診断回路
13… マルチプレクサ
14… 入出力バッファ
40… アクチュエータ
51… RT処理
52… PL診断処理
53… 内部転送処理
54… 外部出力処理
55… フェールセーフ出力開始処理
56… 起動処理
57… 初期化処理
58… フェールセーフ出力終了処理
70… 安全処理
72… 停止処理
503… ハードマクロフェールセーフインタフェース回路
701… 制御コントローラ
702… 監視カメラ
703… モータ
704… リレー装置
801… 鉄道信号制御コントローラ
802… 信号制御部
803… 列車位置計測部
804… 信号機
805… 列車
901… 自動車
902… ステレオカメラ
930… 統合ECU
931… ブレーキ制御ECU
Claims (12)
- 回路構造が固定されたハードマクロCPUと、
回路構造を変更可能なプログラマブルロジックと、
前記プログラマブルロジックの異常を診断する診断回路と、
前記プログラマブルロジックからの外部出力を安全側に制御可能なフェールセーフインタフェース回路と、
前記診断回路によってエラーが検出されると、前記ハードマクロCPUが前記フェールセーフインタフェース回路に対し安全側の出力をするよう指示する機能を備えるフィールドプログラマブルゲートアレイ。 - 請求項1に記載のフィールドプログラマブルゲートアレイにおいて、
前記フェールセーフインタフェース回路は前記プログラマブルロジック内に備えられ、
前記ハードマクロCPUから前記フェールセーフインタフェース回路への指示は、前記ハードマクロ側から前記プログラマブルロジック側へのみデータを送信可能な通信路を介して行われることを特徴とするフィールドプログラマブルゲートアレイ。 - 請求項1に記載のフィールドプログラマブルゲートアレイにおいて、
前記フェールセーフインタフェース回路は、ハードマクロで実装されることを特徴とするフィールドプログラマブルゲートアレイ。 - 請求項1に記載のフィールドプログラマブルゲートアレイにおいて、
前記ハードマクロCPUが実行するソフトウェアプログラムによって前記フェールセーフインタフェースを制御することを特徴とするフィールドプログラマブルゲートアレイ。 - 請求項1に記載のフィールドプログラマブルゲートアレイにおいて、
前記診断回路は、コンフィグレーション・ランダム・アクセス・メモリの巡回冗長検査、又は、誤り訂正符号を使用して、前記プログラマブルロジックを診断することを特徴とするフィールドプログラマブルゲートアレイ。 - 請求項1に記載のフィールドプログラマブルゲートアレイにおいて、
前記フィールドプログラマブルゲートアレイに接続した制御システムの立ち上げ処理開始時に前記フェールセーフインタフェース回路から前記制御システムへ出力し、
前記制御システムの立ち上げ処理終了時に前記フェールセーフインタフェース回路から前記制御システムへ出力を終了することを特徴とするフィールドプログラマブルゲートアレイ。 - 請求項1に記載のフィールドプログラマブルゲートアレイにおいて、
前記フェールセーフインタフェースから高電位(High)固定もしくは低電位(Low)固定の値を出力することを特徴とするフィールドプログラマブルゲートアレイ。 - 請求項1に記載のフィールドプログラマブルゲートアレイにおいて、
前記フェールセーフインタフェースから一定の間隔で高電位(High)と低電位(Low)を繰り返す交番信号を出力することを特徴とするフィールドプログラマブルゲートアレイ。 - 請求項1に記載のフィールドプログラマブルゲートアレイにおいて、
前記フェールセーフインタフェースから複数ビットで構成されるコマンドを出力することを特徴とするフィールドプログラマブルゲートアレイ。 - 請求項1に記載のフィールドプログラマブルゲートアレイにおいて、
前記フィールドプログラマブルゲートアレイの外部端子は、
前記ハードマクロCPUに専用に接続される外部端子と、
前記プログラマブルロジックに専用に接続される外部端子と、
前記フェールセーフインタフェース回路に専用に接続される外部端子とに分けられることを特徴とするフィールドプログラマブルゲートアレイ。 - 請求項10に記載のフィールドプログラマブルゲートアレイにおいて、
前記フィールドプログラマブルゲートアレイは、パッケージの四辺に外部端子が実装されること特徴とするフィールドプログラマブルゲートアレイ。 - 請求項10に記載のフィールドプログラマブルゲートアレイにおいて、
前記フィールドプログラマブルゲートアレイは、パッケージの底面に外部端子が実装されることを特徴とするフィールドプログラマブルゲートアレイ。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2015/067814 WO2016207933A1 (ja) | 2015-06-22 | 2015-06-22 | フィールドプログラマブルゲートアレイ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2016207933A1 JPWO2016207933A1 (ja) | 2018-03-08 |
JP6464263B2 true JP6464263B2 (ja) | 2019-02-06 |
Family
ID=57585122
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017524277A Active JP6464263B2 (ja) | 2015-06-22 | 2015-06-22 | フィールドプログラマブルゲートアレイ |
Country Status (3)
Country | Link |
---|---|
US (1) | US10216566B2 (ja) |
JP (1) | JP6464263B2 (ja) |
WO (1) | WO2016207933A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10509757B2 (en) * | 2016-09-22 | 2019-12-17 | Altera Corporation | Integrated circuits having expandable processor memory |
JP6924621B2 (ja) | 2017-06-12 | 2021-08-25 | 日立Astemo株式会社 | 電子制御装置、車載システム、および電源装置 |
JP7045293B2 (ja) * | 2018-09-19 | 2022-03-31 | 日立Astemo株式会社 | 電子制御装置 |
JP7255605B2 (ja) | 2018-10-19 | 2023-04-11 | 株式会社ソシオネクスト | 画像符号化方法及び画像符号化装置 |
CN109902061B (zh) * | 2019-02-03 | 2023-06-02 | 旋智电子科技(上海)有限公司 | 数字逻辑电路及微处理器 |
JP7157773B2 (ja) | 2020-01-27 | 2022-10-20 | 株式会社日立製作所 | プログラマブルデバイス及びこれを用いた制御コントローラ |
JP7384061B2 (ja) | 2020-02-12 | 2023-11-21 | 株式会社デンソー | 電子制御装置 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05327477A (ja) | 1992-05-26 | 1993-12-10 | Fuji Facom Corp | フィールドプログラム可能なゲートアレイの誤り検査方法及び装置 |
JP4195336B2 (ja) | 2003-06-10 | 2008-12-10 | 株式会社東芝 | 電気車のフェールセーフcpu処理装置 |
JP2007243671A (ja) | 2006-03-09 | 2007-09-20 | Kddi Corp | 論理プログラマブルデバイス保護回路 |
US7870299B1 (en) * | 2008-02-06 | 2011-01-11 | Westinghouse Electric Co Llc | Advanced logic system |
US7850127B2 (en) * | 2008-03-11 | 2010-12-14 | Ansaldo Sts Usa, Inc. | Cab signal receiver demodulator employing redundant, diverse field programmable gate arrays |
US20110145934A1 (en) * | 2009-10-13 | 2011-06-16 | Miron Abramovici | Autonomous distributed programmable logic for monitoring and securing electronic systems |
JP5660798B2 (ja) | 2010-04-01 | 2015-01-28 | 三菱電機株式会社 | 情報処理装置 |
JP2013070263A (ja) | 2011-09-22 | 2013-04-18 | Renesas Electronics Corp | 電力変換回路、多相ボルテージレギュレータ、及び電力変換方法 |
US9063851B2 (en) * | 2012-11-07 | 2015-06-23 | Infineon Technologies Ag | Fail safe code functionality |
US9735784B2 (en) * | 2013-09-30 | 2017-08-15 | Hitachi, Ltd. | Programmable logic device and logic integration tool |
US9804942B2 (en) * | 2014-06-10 | 2017-10-31 | Analog Devices, Inc. | Safety node in interconnect data buses |
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-
2015
- 2015-06-22 US US15/737,549 patent/US10216566B2/en active Active
- 2015-06-22 WO PCT/JP2015/067814 patent/WO2016207933A1/ja active Application Filing
- 2015-06-22 JP JP2017524277A patent/JP6464263B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JPWO2016207933A1 (ja) | 2018-03-08 |
US20180113757A1 (en) | 2018-04-26 |
US10216566B2 (en) | 2019-02-26 |
WO2016207933A1 (ja) | 2016-12-29 |
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