JP6456790B2 - 半導体試験装置及び半導体試験方法 - Google Patents

Description

本発明は、半導体試験装置及び半導体試験方法に関する。

オンとオフを繰り返して複数のスイッチング素子を試験することがあり、複数のスイッチング素子（例えば、ＭＯＳトランジスタ）のオンとオフを制御して複数のスイッチング素子を試験することが可能な半導体試験装置が知られている。例えば、特許文献１には、被試験デバイスから入力されるパルス信号を受けて所定のパルス幅に微調節して出力するパルス幅補正装置を備える半導体試験装置が開示されている。

特開２００２−１５６４２２号公報

個々のスイッチング素子毎の特性のばらつき、スイッチング素子の品種毎の特性の違い、または試験条件の違いによって、各スイッチング素子のゲートのオンとオフの切り替わりタイミングは変化する。このため、スイッチング素子間でオン時間に時間間隔を設けたい場合にオン時間が一部重複したり、スイッチング素子間でオン時間を一部重複させたい場合にオン状態に時間間隔ができたりしてしまう。このため、スイッチング素子間で均一な条件の試験を課すことができないという問題がある。

そこで本発明はこのような点を考慮してなされたものであり、スイッチング素子間で均一な条件の試験を課すことを可能とする半導体試験装置及び半導体試験方法を提供することを目的とする。

本発明の一態様に係る半導体試験装置は、並列に接続された複数のスイッチング素子それぞれを互いに同じ周期を有する駆動信号によって一つの前記周期の内で前記複数のスイッチング素子それぞれを１度ずつオン状態にするとともに、オンとオフを繰り返して前記複数のスイッチング素子を試験する半導体試験装置であって、
前記複数のスイッチング素子に供給される駆動信号それぞれのオンオフタイミングを補正するパラメータを受け付ける入力部と、
前記複数のスイッチング素子それぞれに対して、対応する前記駆動信号を出力するゲートドライバ部と、
前記入力部から入力された前記パラメータに基づいて、前記駆動信号それぞれの立ち上がりタイミングまたは立ち下がりタイミングを調節して、複数の前記駆動信号のオン時間が一部重複するか、または複数の前記駆動信号のオン時間に時間間隔が設けられるように制御する制御部と、
を備えることを特徴とする。

本発明の一態様に係る半導体試験装置は、上記の半導体試験装置であって、前記入力部は、複数の前記駆動信号それぞれについて、立ち下がりタイミングを遅らせる時間に対応したオフ補正値と、立ち上がりタイミングを遅らせる時間に対応したオン補正値と、を前記パラメータとして受け付け、
前記制御部は、一つの前記スイッチング素子に対する前記オン補正値に基づいて、当該スイッチング素子の立ち上がりタイミングを遅らせ、当該スイッチング素子に対する前記オフ補正値に基づいて、当該スイッチング素子の立ち下がりタイミングを遅らせることを特徴とする。

本発明の一態様に係る半導体試験装置は、上記の半導体試験装置であって、前記制御部は、設定された同期信号の周期の開始時刻から第１オフ補正値に対応した時間分、立ち下がりタイミングを遅らせて対応する前記駆動信号を立ち下げ、前記第１オフ補正値に対応した時間分だけ短いオフ時間が経過した後に、第１オン補正値に対応した時間分、立ち上がりタイミングを遅らせて当該駆動信号を立ち上げることを特徴とする。

本発明の一態様に係る半導体試験装置は、上記の半導体試験装置であって、前記制御部は、設定された同期信号の周期の開始時刻から第２オン補正値に対応した時間分、立ち上がりタイミングを遅らせて対応する前記駆動信号を立ち上げ、前記第２オン補正値に対応した時間分だけ短いオン時間が経過した後に、第２オフ補正値に対応した時間分、立ち下がりタイミングを遅らせて当該駆動信号を立ち下げることを特徴とする。

本発明の一態様に係る半導体試験装置は、上記の半導体試験装置であって、前記制御部は、設定された同期信号の周期の開始時刻からオフ時間が経過した後に、第３オン補正値に対応した時間分、立ち上がりタイミングを遅らせて対応する前記駆動信号を立ち上げ、前記第３オン補正値に対応した時間分だけ短いオン時間が経過した後に、第３オフ補正値に対応した時間分、立ち下がりタイミングを遅らせて当該駆動信号を立ち下げることを特徴とする。

本発明の一態様に係る半導体試験装置は、上記の半導体試験装置であって、前記制御部は、前記入力部から入力された前記パラメータに基づいて、第１の駆動信号がオン状態の間に第２の駆動信号を立ち上げるように制御し、第２の駆動信号がオン状態の間に第３の駆動信号を立ち上げるように制御し、第３の駆動信号がオン状態の間に第１の駆動信号を立ち上げるように制御することを特徴とする。

本発明の一態様に係る半導体試験装置は、上記の半導体試験装置であって、前記スイッチング素子は、ＭＯＳトランジスタであることを特徴とする。

本発明の一態様に係る半導体試験方法は、並列に接続された複数のスイッチング素子それぞれを互いに同じ周期を有する駆動信号によって一つの前記周期の内で前記複数のスイッチング素子それぞれを１度ずつオン状態にするとともに、オンとオフを繰り返して前記複数のスイッチング素子を試験する半導体試験方法であって、
入力部が、前記複数のスイッチング素子に供給される駆動信号それぞれのオンオフタイミングを補正するパラメータを受け付けることと、
制御部が、前記パラメータに応じて、設定された同期信号を基準として前記駆動信号それぞれの立ち上がりタイミングまたは立ち下がりタイミングを調節して、複数の前記駆動信号のオン時間が一部重複するか、または複数の前記駆動信号の間でオン時間に時間間隔が設けられるように制御することと、を有することを特徴とする。

本発明に係る半導体試験装置は、制御部が複数の駆動信号のオン時間が一部重複するように制御した場合、いずれのスイッチング素子も、他のいずれかのスイッチング素子がオン状態の場合にオフ状態からオン状態に遷移させることができる。同様に、いずれのスイッチング素子も、他のいずれかのスイッチング素子がオン状態の場合にオン状態からオフ状態に遷移させることができる。これにより、いずれのスイッチング素子も、並列に接続された他のいずれかのスイッチング素子がオン状態にあるため、オン状態に遷移する際にスイッチング素子の一端と他端との間にかかる電圧を同様に軽減することができる。このため、いずれのスイッチング素子にかかる負荷を同様に軽減することができ、より均一な条件で複数のスイッチング素子を試験することができる。一方、複数の駆動信号のオン時間に時間間隔が設けられるように制御した場合、いずれのスイッチング素子も、オン状態に遷移する際とオフ状態に遷移する際に当該スイッチング素子の一端と他端との間に同様な電圧がかかる。これにより、スイッチング素子間でオン状態及びオフ状態に遷移する際に同様な負荷がかかるので、より均一な条件で複数のスイッチング素子を試験することができる。

図１は、本発明の一態様である実施形態に係る半導体試験装置の構成の一例を示す図である。 図２は、被試験デバイスの構成の一例を示す回路図である。 図３は、出力部に表示されるＧＵＩの一例を示す図である。 図４は、ゲートパルス発生器の構成の一例を示す図である。 図５は、マスタゲートドライバの構成の一例を示す図である。 図６は、第１同期信号、第２同期信号、第２周期識別信号及び第３周期識別信号の波形の一例を示す図である。 図７は、スレーブゲートドライバの構成の一例を示す図である。 図８は、バイアス電流の波形と各駆動信号の波形の一例を示す図である。 図９は、立ち上がりタイミング及び立ち下がりタイミング調整後の駆動信号の波形の例を示す図である。 図１０は、立ち上がりタイミング及び立ち下がりタイミング調整後の別の駆動信号の波形の例を示す図である。

以下、本発明に係る実施形態について図面に基づいて説明する。

本発明の一態様である半導体試験装置１００は、オンとオフを繰り返して並列に接続された複数のスイッチング素子Ｑ１、…、Ｑ６を試験する。例えば、図１に示すように、半導体試験装置１００は、直列に接続された六つの被試験デバイスＤＵＴ１、…、ＤＵＴ６を試験する。被試験デバイスＤＵＴ１、…、ＤＵＴ６の構成は共通しており、以下、被試験デバイスＤＵＴ１、…、ＤＵＴ６を総称してＤＵＴともいう。図２に示すように、各被試験デバイスＤＵＴは、一端同士及び他端同士が接続されたスイッチング素子Ｑ１、Ｑ２、Ｑ３と、一端がスイッチング素子Ｑ１、Ｑ２、Ｑ３それぞれの他端に接続され且つ他端同士が接続されたスイッチング素子Ｑ４、Ｑ５、Ｑ６とを有する。スイッチング素子Ｑ１、…、Ｑ６はＭＯＳトランジスタであることが好ましく、本実施形態では一例として図２に示すようにＮＭＯＳトランジスタである。スイッチング素子Ｑ１、Ｑ２、Ｑ３はドレイン同士及びソース同士が接続されている。また、スイッチング素子Ｑ４、Ｑ５、Ｑ６のドレインはいずれもスイッチング素子Ｑ１、Ｑ２、Ｑ３のソースに接続されており、スイッチング素子Ｑ４、Ｑ５、Ｑ６のソース同士が接続されている。

図１及び図２に示すように、被試験デバイスＤＵＴ１の場合、スイッチング素子Ｑ１、Ｑ２、Ｑ３のドレインは、定電流源ＣＳの陽極端子に接続されている。また、ｉ番目（ｉは１から５までのいずれかの整数）の被試験デバイスＤＵＴｉのスイッチング素子Ｑ４、Ｑ５、Ｑ６のソースはいずれも、（ｉ＋１）番目の被試験デバイスＤＵＴ（ｉ＋１）のスイッチング素子Ｑ１、Ｑ２、Ｑ３のドレインに接続されている。被試験デバイスＤＵＴ６のスイッチング素子Ｑ４、Ｑ５、Ｑ６のソースが定電流源ＣＳの陰極端子に接続されている。

図１に示すように、本発明の一態様である半導体試験装置１００は、入出力部１と、入出力部１と接続されたゲートパルス発生器ＧＰＧと、ゲートパルス発生器ＧＰＧと接続された定電流源ＣＳとを備える。
入出力部１は、ゲートパルス発生器ＧＰＧとの間でシリアル通信を行う。ここで、入出力部１は、入力部１１と、出力部１２と、入力部１１及び出力部１２とバスを介して接続されたＣＰＵ（Central Processing Unit）１３とを備える。

入力部１１は、半導体試験装置１００を操作する操作者の入力を受け付ける。例えば、入力部１１は、複数のスイッチング素子Ｑ１、…、Ｑ６に供給される駆動信号それぞれのオンオフタイミングを補正するパラメータを受け付ける。ＣＰＵ１３は、入力部１１で受け付けられたパラメータに応じたパラメータ情報をゲートパルス発生器ＧＰＧへ出力する。また、例えば、入力部１１は、スイッチング素子Ｑ１、…、Ｑ６を駆動する各駆動信号に共通する周期の入力を受け付ける。これにより、この周期を示す情報が、ゲートパルス発生器ＧＰＧの後述するＣＰＵ２１を介して後述するゲートドライバユニットＧＤＵに伝達され、ゲートドライバユニットＧＤＵは、この周期を有する各駆動信号を生成する。
出力部１２は、ＣＰＵ１３に指令に従って情報を出力する。例えば、図３に示すように、出力部１２は、複数のスイッチング素子Ｑ１、…、Ｑ６に供給される駆動信号それぞれのオンオフタイミングを補正するパラメータを受け付けるためのグラフィカルユーザインタフェース（Graphyical User Interface：ＧＵＩ）を表示する。

例えば、図３に示すＧＵＩ中の画像領域Ｒ１に示すように、出力部１２は、被試験デバイスＤＵＴ１、…、ＤＵＴ６に含まれる複数の駆動信号ＰＷ１、…、ＰＷ６それぞれについて、立ち上がりタイミングを遅らせる時間に対応するオフ補正値と、立ち上がりタイミングを遅らせる時間に対応したオン補正値とを表示する。そして、このＧＵＩを見ながら、操作者は、被試験デバイスＤＵＴ１、…、ＤＵＴ６について、オフ補正値とオン補正値とを入力部１１を用いて入力する。入力部１１は、複数の駆動信号ＰＷ１、…、ＰＷ６それぞれについて、立ち下がりタイミングを遅らせる時間に対応したオフ補正値と、立ち上がりタイミングを遅らせる時間に対応したオン補正値と、を上記パラメータとして受け付ける。

図１に示すように、ゲートパルス発生器ＧＰＧは、各被試験デバイスＤＵＴ１、…、ＤＵＴ６に含まれるスイッチング素子Ｑ１、…、Ｑ６に、対応する駆動信号ＰＷ１、…、ＰＷ６を供給する。図１に示すように、ゲートパルス発生器ＧＰＧは、ゲートドライバユニットＧＰＵとＣＰＵ２１とを備える。ゲートドライバユニットＧＰＵは、被試験デバイスＤＵＴ１、…、ＤＵＴ６に含まれる複数のスイッチング素子Ｑ１、…、Ｑ６それぞれに対して、対応する駆動信号ＰＷ１、…、ＰＷ６を出力する。

ＣＰＵ２１は、定電流源ＣＳと接続されており定電流源ＣＳを制御する。定電流源ＣＳは、ＣＰＵ２１による制御に従って、予め設定された周期でオンとオフを繰り返すバイアス電流を陽極端子から被試験デバイスＤＵＴ１に供給する。各ＤＵＴにおいてスイッチング素子Ｑ１、Ｑ２、Ｑ３の少なくとも一つがオン状態で且つスイッチング素子Ｑ４、Ｑ５、Ｑ６の少なくとも一つがオン状態の場合、このバイアス電流は、ＤＵＴ１、ＤＵＴ２、ＤＵＴ３、ＤＵＴ４、ＤＵＴ５、ＤＵＴ６の順に流れて定電流源ＣＳの陰極端子に戻る。一方、それ以外の場合には、スイッチング素子Ｑ１、Ｑ２及びＱ３のドレイン、ソース間で電流が遮断されるか、スイッチング素子Ｑ４、Ｑ５及びＱ６のドレイン、ソース間で電流が遮断されるため、バイアス電流は各ＤＵＴを流れない。また、ＣＰＵ２１は、例えばシリアル通信で入出力部１との間でデータの送受信をする。

例えば、図４に示すように、ＣＰＵ２１は、バックプレーンＢＰを介してゲートドライバユニットＧＤＵと接続されている。ゲートドライバユニットＧＤＵは、マスタゲートドライバＭＧＤと、スレーブゲートドライバＳＧＤ１、ＳＧＤ２、ＳＧＤ３、ＳＧＤ４、ＳＧＤ５とを備える。ＣＰＵ２１は、バックプレーンＢＰを介して、マスタゲートドライバＭＧＤと、スレーブゲートドライバＳＧＤ１、…、ＳＧＤ５に対してデータ（例えば、駆動信号ＰＷ１、…、ＰＷ６に共通する周期、オン補正値、オフ補正値）を出力する。以下、スレーブゲートドライバＳＧＤ１、…、ＳＧＤ５を総称して、スレーブゲートドライバＳＧＤという。

図５に示すように、マスタゲートドライバＭＧＤは、制御部ＭＣと制御部ＭＣに接続されたゲートドライバ部ＧＤとを備える。制御部ＭＣは、入力部１１から入力されたパラメータに基づいて、駆動信号ＰＷ１、…、ＰＷ３それぞれの立ち上がりタイミングまたは立ち下がりタイミングを調節して、複数の駆動信号ＰＷ１、…、ＰＷ３のオン時間が一部重複するか、または複数の駆動信号ＰＷ１、…、ＰＷ３のオン時間に時間間隔が設けられるように制御する。同様に、制御部ＭＣは、入力部１１から入力されたパラメータに基づいて、駆動信号ＰＷ４、…、ＰＷ６それぞれの立ち上がりタイミングまたは立ち下がりタイミングを調節して、複数の駆動信号ＰＷ４、…、ＰＷ６のオン時間が一部重複するか、または複数の駆動信号ＰＷ４、…、ＰＷ６のオン時間に時間間隔が設けられるように制御する。

図５に示すように、制御部ＭＣは、マスタマイコンＭＭと、マスタマイコンＭＭと接続された第１スレーブマイコンＳＭ１及びＳＭ４と、マスタマイコンＭＭと接続された第２スレーブマイコンＳＭ２及びＳＭ５と、マスタマイコンＭＭと接続された第３スレーブマイコンＳＭ３及びＳＭ６とを備える。

図６に示すように、マスタマイコンＭＭは、入力部１１で受け付けた周期（例えば、５０μｓ）で立ち上がる第１同期信号ＣＮＴ＿ＴＩＭ１を生成する。また例えば、図６に示すように、マスタマイコンＭＭは、第１同期信号ＣＮＴ＿ＴＩＭ１と同じ周期を有し且つ第１同期信号ＣＮＴ＿ＴＩＭ１から上記周期の２分の１の時間だけ遅れて立ち上がる第２同期信号ＣＮＴ＿ＴＩＭ２を生成する。
マスタマイコンＭＭは、第１同期信号ＣＮＴ＿ＴＩＭ１を第１スレーブマイコンＳＭ１、第２スレーブマイコンＳＭ２、及び第３スレーブマイコンＳＭ３に供給する。同様にマスタマイコンＭＭは、第２同期信号ＣＮＴ＿ＴＩＭ２を第１スレーブマイコンＳＭ４、第２スレーブマイコンＳＭ５、及び第３スレーブマイコンＳＭ６に供給する。また、マスタマイコンＭＭは、バックプレーンＢＰを介して、他のスレーブゲートドライバＳＧＤ１、…、ＳＧＤ５へ第１同期信号ＣＮＴ＿ＴＩＭ１と第２同期信号ＣＮＴ＿ＴＩＭ２を供給する。

また例えば、マスタマイコンＭＭは、第１同期信号ＣＮＴ＿ＴＩＭ１について、連続する三つの周期のうち何周期目かをカウントする。そして例えば、マスタマイコンＭＭは、第１同期信号ＣＮＴ＿ＴＩＭ１及び第２同期信号ＣＮＴ＿ＴＩＭ２の連続する三つの周期のうち２番目の周期だけローレベルを示す第２周期識別信号ＳＴ（図６参照）を生成して、各スレーブマイコンへ出力する。また例えば、マスタマイコンＭＭは、第１同期信号ＣＮＴ＿ＴＩＭ１及び第２同期信号ＣＮＴ＿ＴＩＭ２の連続する三つの周期のうち３番目の周期だけローレベルを示す第３周期識別信号ＴＴ（図６参照）を生成して、各スレーブマイコンへ出力する。
第１スレーブマイコンＳＭ１及びＳＭ４と、第２スレーブマイコンＳＭ２及びＳＭ５と、第３スレーブマイコンＳＭ３及びＳＭ６の処理は後述する。

図５に示すようにゲートドライバ部ＧＤは、複数のスイッチング素子Ｑ１、…、Ｑ６それぞれに対して、対応する駆動信号を出力する。ここで、ゲートドライバ部ＧＤは、第１スレーブマイコンＳＭ１と接続されたゲートドライバＧＤ１と、第２スレーブマイコンＳＭ２と接続されたゲートドライバＧＤ２と、第３スレーブマイコンＳＭ３と接続されたゲートドライバＧＤ３とを備える。更にゲートドライバ部ＧＤは、第１スレーブマイコンＳＭ４と接続されたゲートドライバＧＤ４と、第２スレーブマイコンＳＭ５と接続されたゲートドライバＧＤ５と、第３スレーブマイコンＳＭ６と接続されたゲートドライバＧＤ６とを備える。

ゲートドライバＧＤ１は、第１スレーブマイコンＳＭ１から入力された信号を反転増幅し、得られた駆動信号ＰＷ１を対応するスイッチング素子Ｑ１のゲートＧ１へ出力する。同様に、ゲートドライバＧＤ２は、第２スレーブマイコンＳＭ２から入力された信号を反転増幅し、得られた駆動信号ＰＷ２を対応するスイッチング素子Ｑ２のゲートＧ２へ出力する。同様に、ゲートドライバＧＤ３は、第３スレーブマイコンＳＭ３から入力された信号を反転増幅し、得られた駆動信号ＰＷ３を対応するスイッチング素子Ｑ３のゲートＧ３へ出力する。

ゲートドライバＧＤ４は、第１スレーブマイコンＳＭ４から入力された信号を反転増幅し、得られた駆動信号ＰＷ４を対応するスイッチング素子Ｑ４のゲートＧ４へ出力する。同様に、ゲートドライバＧＤ５は、第２スレーブマイコンＳＭ５から入力された信号を反転増幅し、得られた駆動信号ＰＷ５を対応するスイッチング素子Ｑ５のゲートＧ５へ出力する。同様に、ゲートドライバＧＤ６は、第３スレーブマイコンＳＭ６から入力された信号を反転増幅し、得られた駆動信号ＰＷ６を対応するスイッチング素子Ｑ６のゲートＧ６へ出力する。

一方、図７に示すように、スレーブゲートドライバＳＧＤは、制御部ＳＣと、制御部ＳＣに接続されたゲートドライバ部ＧＤとを備える。スレーブゲートドライバＳＧＤの構成は、マスタゲートドライバＭＧＤからマスタマイコンＭＭが取り除かれた構成になっている。換言すれば制御部ＳＣの構成は、制御部ＭＣからマスタマイコンＭＭが取り除かれた構成になっている。スレーブゲートドライバＳＧＤでは、マスタゲートドライバＭＧＤのマスタマイコンＭＭから供給された第１同期信号ＣＮＴ＿ＴＩＭ１及び第２同期信号ＣＮＴ＿ＴＩＭ２で内部の第１スレーブマイコンＳＭ１、…、第３スレーブマイコンＳＭ６が動作する。第１スレーブマイコンＳＭ１、…、第３スレーブマイコンＳＭ６の構成は、対応するマスタゲートドライバＭＧＤの第１スレーブマイコンＳＭ１、…、第３スレーブマイコンＳＭ６の構成と同様であるので、その説明を省略する。また、スレーブゲートドライバＳＧＤのゲートドライバ部ＧＤの構成は、マスタゲートドライバＭＧＤのゲートドライバ部ＧＤの構成と同様であるので、その説明を省略する。

以上の構成を有する半導体試験装置１００の動作について、以下説明する。図８に示すように、ＣＰＵ２１は、定電流源ＣＳから供給されるバイアス電流がオン状態とオフ状態を繰り返すように制御する。図８に示すように、例えば、バイアス電流が１サイクル内でオン状態である間に、制御部ＭＣ及びＳＣは、駆動信号が複数の周期分、オンとオフを繰返すようにゲートドライバ部ＧＤを制御する。また、図８に示すように、制御部ＭＣ及びＳＣは、複数のスイッチング素子Ｑ１、…、Ｑ６それぞれを互いに同じ周期を有する駆動信号ＰＷ１、…、ＰＷ６によって上記周期内で一度ずつオン状態になるよう、ゲートドライバ部ＧＤを制御する。

また、制御部ＭＣ及びＳＣは、パラメータに基づいて駆動信号それぞれの立ち上がりタイミングまたは立ち下がりタイミングを調節することにより、複数の駆動信号ＰＷ１、ＰＷ２、ＰＷ３のオン時間が一部重複するようにゲートドライバ部ＧＤを制御することが好ましい。例えば、図９に示すように、制御部ＭＣ及びＳＣは、入力部１１から入力されたパラメータに基づいて、駆動信号ＰＷ１がオン状態の間に駆動信号ＰＷ２を立ち上げるように制御し、駆動信号ＰＷ２がオン状態の間に駆動信号ＰＷ３を立ち上げるように制御し、駆動信号ＰＷ３がオン状態の間に駆動信号ＰＷ１を立ち上げるように制御する。

具体的には例えば、図９に示すように、駆動信号ＰＷ１について、各第１スレーブマイコンＳＭ１は、設定された第１同期信号ＣＮＴ＿ＴＩＭ１の周期の開始時刻（図９のａ１）から第１オフ補正値に対応した時間ＴＤ１分、立ち下がりタイミングを遅らせて（図９のａ２）対応する駆動信号ＰＷ１を立ち下げ（図９のａ３）、第１オフ補正値に対応した時間分だけ短いオフ時間が経過した後に（図９のａ４）、第１オン補正値に対応した時間ＴＵ１分、立ち上がりタイミングを遅らせて（図９のａ５）当該駆動信号ＰＷ１を立ち上げる（図９のａ６）。ここで、オフ時間は予め決められた設定されており、ここでは駆動信号ＰＷ１、…、ＰＷ６の周期の３分の２の時間である。各第１スレーブマイコンＳＭ１は、この処理を繰り返す。

また例えば、図９に示すように、駆動信号ＰＷ２について、各第２スレーブマイコンＳＭ２は、設定された第１同期信号ＣＮＴ＿ＴＩＭ１の周期の開始時刻（図９のｂ１）から第２オン補正値に対応した時間ＴＵ１分、立ち上がりタイミングを遅らせて（図９のｂ２）対応する駆動信号ＰＷ２を立ち上げ（図９のｂ３）、第２オン補正値に対応した時間ＴＵ２分だけ短いオン時間が経過した後に（図９のｂ４）、第２オフ補正値に対応した時間ＴＤ２分、立ち下がりタイミングを遅らせて（図９のｂ５）当該駆動信号ＰＷ２を立ち下げる（図９のｂ６）。各第２スレーブマイコンＳＭ２は、この処理を繰り返す。これにより、スイッチング素子Ｑ１がオン状態である間にスイッチング素子Ｑ２をオン状態に遷移させることができる。

また例えば、図９に示すように、駆動信号ＰＷ３について、各第３スレーブマイコンＳＭ３は、設定された第１同期信号ＣＮＴ＿ＴＩＭ１の周期の開始時刻（図９のｃ１）から第３オフ時間が経過した後に（図９のｃ２）、第３オン補正値に対応した時間ＴＵ３分、立ち上がりタイミングを遅らせて（図９のｃ３）対応する駆動信号ＰＷ３を立ち上げ（図９のｃ４）、第３オン補正値に対応した時間ＴＵ３分だけ短いオン時間が経過した後に（図９のｃ５）、第３オフ補正値に対応した時間ＴＤ３分、立ち下がりタイミングを遅らせて（図９のｃ６）当該駆動信号ＰＷ３を立ち下げる（図９のｃ７）。各第３スレーブマイコンＳＭ３は、この処理を繰り返す。これにより、スイッチング素子Ｑ２がオン状態である間にスイッチング素子Ｑ３をオン状態に遷移させることができる。また、スイッチング素子Ｑ３がオン状態である間にスイッチング素子Ｑ１をオン状態に遷移させることができる。

これにより、スイッチング素子Ｑ１、Ｑ２、Ｑ３のいずれも、オン状態に遷移する際に、他のスイッチング素子がオン状態であるため、スイッチング素子Ｑ１、Ｑ２、Ｑ３のいずれについても、オン状態に遷移する際にドレイン、ソース間に大きな電圧がかからないので、オン状態に遷移する際にかかる負荷を同様に軽減することができる。また、スイッチング素子Ｑ１、Ｑ２、Ｑ３のいずれも、オフ状態に遷移する際に、他のスイッチング素子がオン状態であるため、スイッチング素子Ｑ１、Ｑ２、Ｑ３のいずれについても、オフ状態に遷移する際にドレイン、ソース間に大きな電圧がかからないので、オフ状態に遷移する際にかかる負荷を同様に軽減することができる。このように、スイッチング素子Ｑ１、Ｑ２、Ｑ３のいずれも同様に負荷を軽減することができるため、より均一な条件でスイッチング素子Ｑ１、Ｑ２、Ｑ３を試験することができる。

同様に、制御部ＭＣ及びＳＣは、パラメータに基づいて駆動信号それぞれの立ち上がりタイミングまたは立ち下がりタイミングを調節することにより、複数の駆動信号ＰＷ４、ＰＷ５、ＰＷ６のオン時間が一部重複するようにゲートドライバ部ＧＤを制御することが好ましい。例えば、図１０に示すように、制御部ＭＣ及びＳＣは、入力部１１から入力されたパラメータに基づいて、駆動信号ＰＷ６がオン状態の間に駆動信号ＰＷ４を立ち上げるように制御し、駆動信号ＰＷ４がオン状態の間に駆動信号ＰＷ５を立ち上げるように制御し、駆動信号ＰＷ５がオン状態の間に駆動信号ＰＷ６を立ち上げるように制御する。

駆動信号ＰＷ４の制御は、駆動信号ＰＷ２の制御が第１同期信号ＣＮＴ＿ＴＩＭ１を基準としたのに対し、第２同期信号ＣＮＴ＿ＴＩＭ２を基準とする点が異なっている。具体的には例えば、図１０に示すように、各第１スレーブマイコンＳＭ４は、駆動信号ＰＷ４について、設定された第２同期信号ＣＮＴ＿ＴＩＭ２の周期の開始時刻（図１０のｄ１）から第４オン補正値に対応した時間ＴＵ４分、立ち上がりタイミングを遅らせて（図１０のｄ２）対応する駆動信号ＰＷ４を立ち上げ（図１０のｄ３）、第４オン補正値に対応した時間ＴＵ４分だけ短いオン時間が経過した後に（図１０のｄ４）、第２オフ補正値に対応した時間ＴＤ４分、立ち下がりタイミングを遅らせて（図１０のｄ５）当該駆動信号ＰＷ４を立ち下げる（図１０のｄ６）。各第１スレーブマイコンＳＭ４は、この処理を繰り返す。

駆動信号ＰＷ５の制御は、駆動信号ＰＷ３の制御が第１同期信号ＣＮＴ＿ＴＩＭ１を基準としたのに対し、第２同期信号ＣＮＴ＿ＴＩＭ２を基準とする点が異なっている。具体的には例えば、図１０に示すように、駆動信号ＰＷ５について、各第２スレーブマイコンＳＭ５は、設定された第２同期信号ＣＮＴ＿ＴＩＭ２の周期の開始時刻（図１０のｅ１）から第５オフ時間が経過した後に（図１０のｅ２）、第５オン補正値に対応した時間ＴＵ５分、立ち上がりタイミングを遅らせて（図１０のｅ３）対応する駆動信号ＰＷ５を立ち上げ（図１０のｅ４）、第５オン補正値に対応した時間ＴＵ５分だけ短いオン時間が経過した後に（図１０のｅ５）、第５オフ補正値に対応した時間ＴＤ５分、立ち下がりタイミングを遅らせて（図１０のｅ６）当該駆動信号ＰＷ５を立ち下げる（図１０のｅ７）。各第２スレーブマイコンＳＭ５は、この処理を繰り返す。これにより、スイッチング素子Ｑ４がオン状態である間にスイッチング素子Ｑ５をオン状態に遷移させることができる。

駆動信号ＰＷ６の制御は、駆動信号ＰＷ１の制御が第１同期信号ＣＮＴ＿ＴＩＭ１を基準としたのに対し、第２同期信号ＣＮＴ＿ＴＩＭ２を基準とする点が異なっている。具体的には例えば、図１０に示すように、駆動信号ＰＷ６について、各第３スレーブマイコンＳＭ６は、設定された第２同期信号ＣＮＴ＿ＴＩＭ２の周期の開始時刻（図１０のｆ１）から第６オフ補正値に対応した時間ＴＤ６分、立ち下がりタイミングを遅らせて（図１０のｆ２）対応する駆動信号ＰＷ６を立ち下げ（図１０のｆ３）、第６オフ補正値に対応した時間ＴＤ６分だけ短いオフ時間が経過した後に（図１０のｆ４）、第６オン補正値に対応した時間ＴＵ６分、立ち上がりタイミングを遅らせて（図１０のｆ５）当該駆動信号ＰＷ６を立ち上げる（図１０のｆ６）。各第３スレーブマイコンＳＭ６は、この処理を繰り返す。これにより、スイッチング素子Ｑ５がオン状態である間にスイッチング素子Ｑ６をオン状態に遷移させることができる。また、スイッチング素子Ｑ６がオン状態である間にスイッチング素子Ｑ４をオン状態に遷移させることができる。

これにより、スイッチング素子Ｑ４、Ｑ５、Ｑ６のいずれも、オン状態に遷移する際に、他のスイッチング素子がオン状態であるため、スイッチング素子Ｑ４、Ｑ５、Ｑ６のいずれについても、オン状態に遷移する際にドレイン、ソース間に大きな電圧がかからないので、オン状態に遷移する際にかかる負荷を同様に軽減することができる。また、スイッチング素子Ｑ４、Ｑ５、Ｑ６のいずれも、オフ状態に遷移する際に、他のスイッチング素子がオン状態であるため、スイッチング素子Ｑ４、Ｑ５、Ｑ６のいずれについても、オフ状態に遷移する際にドレイン、ソース間に大きな電圧がかからないので、オフ状態に遷移する際にかかる負荷を同様に軽減することができる。このように、スイッチング素子Ｑ４、Ｑ５、Ｑ６のいずれも同様に負荷を軽減することができるため、より均一な条件でスイッチング素子Ｑ４、Ｑ５、Ｑ６を試験することができる。

また、第２同期信号ＣＮＴ＿ＴＩＭ２を第１同期信号ＣＮＴ＿ＴＩＭ１から半周期ずらすことによって、スイッチング素子Ｑ１、Ｑ２、Ｑ３のいずれかに電流が流れている状態のときにスイッチング素子Ｑ４、Ｑ５、Ｑ６のいずれかがオン状態に遷移することができる。このため、スイッチング素子Ｑ４、Ｑ５、Ｑ６がオン状態に遷移する際に、当該スイッチング素子にかかる電圧を軽減することができるため、当該スイッチング素子にかかる負荷を軽減することができる。また、全ての被試験デバイスＤＵＴ１、…、ＤＵＴ６において、スイッチング素子Ｑ１、Ｑ２、Ｑ３のいずれかがオン状態で且つスイッチング素子Ｑ４、Ｑ５、Ｑ６のいずれかがオン状態になる。このため、各被試験デバイスＤＵＴ１、…、ＤＵＴ６の端子間で常時電流が流れるので、定電流源ＣＳの陽極端子から陰極端子まで常時電流が流れる。このようにすることで、全てのスイッチング素子について、ドレインとソース間にかかる電圧を常時抑制することができるので、全てのスイッチング素子について均一な条件で並行して試験することができる。

なお、一つのスイッチング素子に対して、オン補正値及びオフ補正値という二つのパラメータで、駆動信号の立ち上がりタイミングまたは立ち下がりタイミングを両方とも遅らせる方向にのみ調節してもよい。これにより、オンオフタイミングの調整が複雑化せず、オンオフタイミングの調整を容易にすることができる。

なお、本実施形態では、制御部ＭＣ及びＳＣが、複数の駆動信号のオン時間が一部重複するように制御する例について説明したが、これに限ったものではない。制御部ＭＣ及びＳＣは、スイッチング素子Ｑ１、Ｑ２、Ｑ３について、駆動信号ＰＷ１、ＰＷ２、ＰＷ３の間でオン時間に時間間隔が設けられるように制御してもよい。これにより、いずれのスイッチング素子Ｑ１、Ｑ２、Ｑ３も、オン状態に遷移する際とオフ状態に遷移する際に当該スイッチング素子の一端と他端との間に同様な電圧がかかる。これにより、オフ状態に遷移する際に同様な負荷がかかり、且つオン状態に遷移する際に同様な負荷がかかるので、より均一な条件で複数のスイッチング素子を試験することができる。

更に、制御部ＭＣ及びＳＣは、スイッチング素子Ｑ４、Ｑ５、Ｑ６について、駆動信号ＰＷ４、ＰＷ５、ＰＷ６の間でオン時間に時間間隔が設けられるように制御してもよい。これにより、いずれのスイッチング素子Ｑ４、Ｑ５、Ｑ６も、オン状態に遷移する際とオフ状態に遷移する際に当該スイッチング素子の一端と他端との間に同様な電圧がかかる。これにより、オフ状態に遷移する際に同様な負荷がかかり、且つオン状態に遷移する際に同様な負荷がかかるので、より均一な条件で複数のスイッチング素子を試験することができる。

以上、説明したように、本実施形態に係る半導体試験装置１００は、並列に接続された複数のスイッチング素子Ｑ１、Ｑ２及びＱ３それぞれを互いに同じ周期を有する駆動信号によって一つの周期の内で複数のスイッチング素子Ｑ１、Ｑ２、Ｑ３それぞれを１度ずつオン状態にするとともに、オンとオフを繰り返して並列に接続された複数のスイッチング素子Ｑ１、Ｑ２、Ｑ３を試験する。半導体試験装置１００は、複数のスイッチング素子Ｑ１、Ｑ２、Ｑ３に供給される駆動信号それぞれのオンオフタイミングを補正するパラメータを受け付ける入力部１１を備える。更に半導体試験装置１００は、複数のスイッチング素子Ｑ１、Ｑ２、Ｑ３それぞれに対して、対応する駆動信号を出力するゲートドライバ部ＧＤを備える。更に半導体試験装置１００は、入力部１１から入力されたパラメータに基づいて、駆動信号ＰＷ１、ＰＷ２、ＰＷ３それぞれの立ち上がりタイミングまたは立ち下がりタイミングを調節して、複数の駆動信号ＰＷ１、ＰＷ２、ＰＷ３のオン時間が一部重複するか、または複数の駆動信号ＰＷ１、ＰＷ２、ＰＷ３のオン時間に時間間隔が設けられるように制御する制御部ＭＣまたはＳＣを備える。

これにより、制御部ＭＣまたはＳＣが複数の駆動信号ＰＷ１、ＰＷ２、ＰＷ３のオン時間が一部重複するように制御した場合、いずれのスイッチング素子Ｑ１、Ｑ２、Ｑ３も、他のいずれかのスイッチング素子がオン状態の場合にオフ状態からオン状態に遷移させることができる。同様に、いずれのスイッチング素子Ｑ１、Ｑ２、Ｑ３も、他のいずれかのスイッチング素子がオン状態の場合にオン状態からオフ状態に遷移させることができる。これにより、いずれのスイッチング素子Ｑ１、Ｑ２、Ｑ３も、並列に接続された他のいずれかのスイッチング素子がオン状態にあるため、オン状態に遷移する際にスイッチング素子の一端と他端との間にかかる電圧を同様に軽減することができる。このため、いずれのスイッチング素子Ｑ１、Ｑ２、Ｑ３にかかる負荷を同様に軽減することができ、より均一な条件で複数のスイッチング素子Ｑ１、Ｑ２、Ｑ３を試験することができる。一方、複数の駆動信号ＰＷ１、ＰＷ２、ＰＷ３のオン時間に時間間隔が設けられるように制御した場合、いずれのスイッチング素子Ｑ１、Ｑ２、Ｑ３も、オン状態に遷移する際とオフ状態に遷移する際にスイッチング素子Ｑ１、Ｑ２、Ｑ３の一端と他端との間に同様な電圧がかかる。これにより、スイッチング素子Ｑ１、Ｑ２、Ｑ３間でオン状態及びオフ状態に遷移する際に同様な負荷がかかるので、より均一な条件で複数のスイッチング素子Ｑ１、Ｑ２、Ｑ３を試験することができる。

同様に、本実施形態に係る半導体試験装置１００は、並列に接続された複数のスイッチング素子Ｑ４、Ｑ５及びＱ６それぞれを互いに同じ周期を有する駆動信号によって一つの周期の内で複数のスイッチング素子Ｑ４、Ｑ５、Ｑ６それぞれを１度ずつオン状態にするとともに、オンとオフを繰り返して並列に接続された複数のスイッチング素子Ｑ４、Ｑ５、Ｑ６を試験する。入力部１１は、複数のスイッチング素子Ｑ４、Ｑ５、Ｑ６に供給される駆動信号それぞれのオンオフタイミングを補正するパラメータを受け付ける。ゲートドライバ部ＧＤは、複数のスイッチング素子Ｑ４、Ｑ５、Ｑ６それぞれに対して、対応する駆動信号を出力する。制御部ＭＣまたはＳＣは、入力部１１から入力されたパラメータに基づいて、駆動信号ＰＷ４、ＰＷ５、ＰＷ６それぞれの立ち上がりタイミングまたは立ち下がりタイミングを調節して、複数の駆動信号ＰＷ４、ＰＷ５、ＰＷ６のオン時間が一部重複するか、または複数の駆動信号ＰＷ４、ＰＷ５、ＰＷ６のオン時間に時間間隔が設けられるように制御する。

これにより、制御部ＭＣまたはＳＣが複数の駆動信号ＰＷ４、ＰＷ５、ＰＷ６のオン時間が一部重複するように制御した場合、いずれのスイッチング素子Ｑ４、Ｑ５、Ｑ６も、他のいずれかのスイッチング素子がオン状態の場合にオフ状態からオン状態に遷移させることができる。同様に、いずれのスイッチング素子Ｑ４、Ｑ５、Ｑ６も、他のいずれかのスイッチング素子がオン状態の場合にオン状態からオフ状態に遷移させることができる。これにより、いずれのスイッチング素子Ｑ４、Ｑ５、Ｑ６も、並列に接続された他のいずれかのスイッチング素子がオン状態にあるため、オン状態に遷移する際にスイッチング素子の一端と他端との間にかかる電圧を同様に軽減することができる。このため、いずれのスイッチング素子Ｑ４、Ｑ５、Ｑ６にかかる負荷を同様に軽減することができ、より均一な条件で複数のスイッチング素子Ｑ４、Ｑ５、Ｑ６を試験することができる。一方、複数の駆動信号ＰＷ４、ＰＷ５、ＰＷ６のオン時間に時間間隔が設けられるように制御した場合、いずれのスイッチング素子Ｑ４、Ｑ５、Ｑ６も、オン状態に遷移する際とオフ状態に遷移する際にスイッチング素子Ｑ４、Ｑ５、Ｑ６の一端と他端との間に同様な電圧がかかる。これにより、スイッチング素子Ｑ４、Ｑ５、Ｑ６間でオン状態及びオフ状態に遷移する際に同様な負荷がかかるので、より均一な条件で複数のスイッチング素子Ｑ４、Ｑ５、Ｑ６を試験することができる。

なお、実施形態は例示であり、発明の範囲はそれらに限定されない。

１ 入出力部
１１ 入力部
１２ 出力部
１３、２１ ＣＰＵ
１００ 半導体試験装置
ＢＰ バックプレーン
ＣＳ 定電流源
ＤＵＴ１、ＤＵＴ２、ＤＵＴ３、ＤＵＴ４、ＤＵＴ５、ＤＵＴ６ 被試験デバイス
ＧＤ ゲートドライバ部
ＧＤ１、ＧＤ２、ＧＤ３、ＧＤ４、ＧＤ５、ＧＤ６ ゲートドライバ
ＧＤＵ ゲートドライバユニット
ＧＰＧ ゲートパルス発生器
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６ スイッチング素子
ＭＣ、ＳＣ 制御部
ＭＧＤ マスタゲートドライバ
ＭＭ マスタマイコン
ＳＧＤ１、ＳＧＤ２、ＳＧＤ３、ＳＧＤ４、ＳＧＤ５ スレーブゲートドライバ
ＳＭ１、ＳＭ４ 第１スレーブマイコン
ＳＭ２、ＳＭ５ 第２スレーブマイコン
ＳＭ３、ＳＭ６ 第３スレーブマイコン

Claims (8)

1. 並列に接続された複数のスイッチング素子それぞれを互いに同じ周期を有する駆動信号によって一つの前記周期の内で前記複数のスイッチング素子それぞれを１度ずつオン状態にするとともに、オンとオフを繰り返して前記複数のスイッチング素子を試験する半導体試験装置であって、
   前記複数のスイッチング素子に供給される駆動信号それぞれのオンオフタイミングを補正するパラメータを受け付ける入力部と、
   前記複数のスイッチング素子それぞれに対して、対応する前記駆動信号を出力するゲートドライバ部と、
   前記入力部から入力された前記パラメータに基づいて、前記駆動信号それぞれの立ち上がりタイミングまたは立ち下がりタイミングを調節して、複数の前記駆動信号のオン時間が一部重複するか、または複数の前記駆動信号のオン時間に時間間隔が設けられるように制御する制御部と、
   を備えることを特徴とする半導体試験装置。
2. 前記入力部は、複数の前記駆動信号それぞれについて、立ち下がりタイミングを遅らせる時間に対応したオフ補正値と、立ち上がりタイミングを遅らせる時間に対応したオン補正値と、を前記パラメータとして受け付け、
   前記制御部は、一つの前記スイッチング素子に対する前記オン補正値に基づいて、当該スイッチング素子の立ち上がりタイミングを遅らせ、当該スイッチング素子に対する前記オフ補正値に基づいて、当該スイッチング素子の立ち下がりタイミングを遅らせることを特徴とする請求項１に記載の半導体試験装置。
3. 前記制御部は、設定された同期信号の周期の開始時刻から第１オフ補正値に対応した時間分、立ち下がりタイミングを遅らせて対応する前記駆動信号を立ち下げ、前記第１オフ補正値に対応した時間分だけ短いオフ時間が経過した後に、第１オン補正値に対応した時間分、立ち上がりタイミングを遅らせて当該駆動信号を立ち上げることを特徴とする請求項２に記載の半導体試験装置。
4. 前記制御部は、設定された同期信号の周期の開始時刻から第２オン補正値に対応した時間分、立ち上がりタイミングを遅らせて対応する前記駆動信号を立ち上げ、前記第２オン補正値に対応した時間分だけ短いオン時間が経過した後に、第２オフ補正値に対応した時間分、立ち下がりタイミングを遅らせて当該駆動信号を立ち下げることを特徴とする請求項２または３に記載の半導体試験装置。
5. 前記制御部は、設定された同期信号の周期の開始時刻からオフ時間が経過した後に、第３オン補正値に対応した時間分、立ち上がりタイミングを遅らせて対応する前記駆動信号を立ち上げ、前記第３オン補正値に対応した時間分だけ短いオン時間が経過した後に、第３オフ補正値に対応した時間分、立ち下がりタイミングを遅らせて当該駆動信号を立ち下げることを特徴とする請求項２から４のいずれか１項に記載の半導体試験装置。
6. 前記制御部は、前記入力部から入力された前記パラメータに基づいて、第１の駆動信号がオン状態の間に第２の駆動信号を立ち上げるように制御し、第２の駆動信号がオン状態の間に第３の駆動信号を立ち上げるように制御し、第３の駆動信号がオン状態の間に第１の駆動信号を立ち上げるように制御することを特徴とする請求項１から５のいずれか１項に記載の半導体試験装置。
7. 前記スイッチング素子は、ＭＯＳトランジスタであることを特徴とする請求項１から６のいずれか１項に記載の半導体試験装置。
8. 並列に接続された複数のスイッチング素子それぞれを互いに同じ周期を有する駆動信号によって一つの前記周期の内で前記複数のスイッチング素子それぞれを１度ずつオン状態にするとともに、オンとオフを繰り返して前記複数のスイッチング素子を試験する半導体試験方法であって、
   入力部が、前記複数のスイッチング素子に供給される駆動信号それぞれのオンオフタイミングを補正するパラメータを受け付けることと、
   制御部が、前記パラメータに応じて、設定された同期信号を基準として前記駆動信号それぞれの立ち上がりタイミングまたは立ち下がりタイミングを調節して、複数の前記駆動信号のオン時間が一部重複するか、または複数の前記駆動信号の間でオン時間に時間間隔が設けられるように制御することと、を有することを特徴とする半導体試験方法。

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