JP2017032322A - 半導体試験装置及び半導体試験方法 - Google Patents
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Abstract
Description
前記複数のスイッチング素子それぞれに対して、対応する前記駆動信号を出力するゲートドライバ部と、
前記ゲートドライバ部を制御する制御部と、
を備え、
前記制御部は、前記周期を前記並列に接続された前記スイッチング素子の数で割って得られる商に前記駆動信号の時間分解能より小さい端数が含まれる場合、前記駆動信号毎のオン時間の合計時間が前記駆動信号の間で同じになるように、複数の前記駆動信号の前記オン時間とオフ時間を調節することを特徴とする。
前記制御部は、前記並列に接続された前記スイッチング素子の数の整数倍の前記周期毎に前記オン時間の合計時間が前記駆動信号の間で同じになるように、複数の前記駆動信号の前記オン時間と前記オフ時間を調節することを特徴とする。
前記ゲートドライバ部を制御する制御部と、
を備え、
前記複数のスイッチング素子それぞれを互いに同じ周期を有する前記駆動信号によって一つの前記周期内で1度ずつオン状態にするとともに、オンとオフを繰り返して前記複数のスイッチング素子を試験する半導体試験装置が実行する半導体試験方法であって、
前記制御部が、前記周期を前記並列に接続された前記スイッチング素子の数で割って得られる商に前記駆動信号の時間分解能より小さい端数が含まれる場合、前記駆動信号毎のオン時間の合計時間が前記駆動信号の間で同じになるように、複数の前記駆動信号の前記オン時間とオフ時間を調節することを特徴とする。
入出力部1は、ゲートパルス発生器GPGとの間でシリアル通信を行う。ここで、入出力部1は、入力部11と、出力部12と、入力部11及び出力部12とバスを介して接続されたCPU(Central Processing Unit)13とを備える。
出力部12は、CPU13に指令に従って情報を出力する。
制御部MCは、ゲートドライバ部GDを制御する。
本実施形態では、連続する三つの周期のうち一つの周期で、一つの駆動信号のオン時間を増やし且つオン時間を増やした分だけ当該駆動信号のオフ時間を減らすことにより、当該駆動信号の前記オン時間と前記オフ時間を調節した。
しかしながら、仮に並列に接続されたスイッチング素子の数が五つであり、駆動信号の周期が52μsである場合、駆動信号の周期を並列に接続されたスイッチング素子の数5で割って得られた商10.4(=52/5)μsに対して駆動信号の時間分解能1μsより小さい端数を切り捨てて得られる時間は10μsとなる。この場合、連続する五つの周期のうち一つの周期において、駆動信号のオン時間を2μs増やし且つオン時間を増やした分すなわち2μs、当該駆動信号のオフ時間を減らしてもよいし、連続する五つの周期のうち二つの周期において、駆動信号のオン時間を1μs増やし且つオン時間を増やした分すなわち1μs、当該駆動信号のオフ時間を減らしてもよい。
11 入力部
12 出力部
13、21 CPU
100 半導体試験装置
BP バックプレーン
CS 定電流源
DUT1、DUT2、DUT3、DUT4、DUT5、DUT6 被試験デバイス
GD ゲートドライバ部
GD1、GD2、GD3、GD4、GD5、GD6 ゲートドライバ
GDU ゲートドライバユニット
GPG ゲートパルス発生器
Q1、Q2、Q3、Q4、Q5、Q6 スイッチング素子
MC、SC 制御部
MGD マスタゲートドライバ
MM マスタマイコン
SGD1、SGD2、SGD3、SGD4、SGD5 スレーブゲートドライバ
SM1、SM4 第1スレーブマイコン
SM2、SM5 第2スレーブマイコン
SM3、SM6 第3スレーブマイコン
Claims (9)
- 並列に接続された複数のスイッチング素子それぞれを互いに同じ周期を有する駆動信号によって一つの前記周期の内で前記複数のスイッチング素子それぞれを1度ずつオン状態にするとともに、オンとオフを繰り返して前記複数のスイッチング素子を試験する半導体試験装置であって、
前記複数のスイッチング素子それぞれに対して、対応する前記駆動信号を出力するゲートドライバ部と、
前記ゲートドライバ部を制御する制御部と、
を備え、
前記制御部は、前記周期を前記並列に接続された前記スイッチング素子の数で割って得られる商に前記駆動信号の時間分解能より小さい端数が含まれる場合、前記駆動信号毎のオン時間の合計時間が前記駆動信号の間で同じになるように、複数の前記駆動信号の前記オン時間とオフ時間を調節することを特徴とする半導体試験装置。 - 前記制御部は、前記並列に接続された前記スイッチング素子の数の整数倍の前記周期毎に前記オン時間の合計時間が前記駆動信号の間で同じになるように、複数の前記駆動信号の前記オン時間と前記オフ時間を調節することを特徴とする請求項1に記載の半導体試験装置。
- 前記制御部による調整は、複数の前記駆動信号に含まれる一つの前記駆動信号の前記オン時間を増減させ、前記オン時間の増減量と同じ量だけ前記オン時間とは逆方向に当該駆動信号の前記オフ時間を増減させることであることを特徴とする請求項1または2に記載の半導体試験装置。
- 前記制御部は、前記並列に接続された前記スイッチング素子の数、連続する前記周期に含まれる周期毎に異なる前記駆動信号の前記オン時間と前記オフ時間を調節することを特徴とする請求項1から3のいずれか一項に記載の半導体試験装置。
- 前記制御部は、前記駆動信号の前記周期を前記並列に接続された前記スイッチング素子の数で割って得られた商に対して前記駆動信号の前記時間分解能より小さい端数を切り上げて得られた時間を前記オン時間にした場合、少なくとも一つの前記周期で一つの前記駆動信号の前記オン時間を減らし且つ前記オン時間を減らした分だけ当該駆動信号の前記オフ時間を増やし、前記商に対して前記駆動信号の前記時間分解能より小さい端数を切り捨てて得られた時間を前記オン時間にした場合、少なくとも一つの前記周期で一つの前記駆動信号の前記オン時間を増やし且つ前記オン時間を増やした分だけ当該駆動信号の前記オフ時間を減らすことにより、当該駆動信号の前記オン時間と前記オフ時間を調節することを特徴とする請求項1から4のいずれか一項に記載の半導体試験装置。
- 前記制御部は、前記駆動信号の前記周期を前記並列に接続された前記スイッチング素子の数で割った場合に前記駆動信号の分解能の桁までで割り切れなかった場合の余りの数に応じて、複数の前記駆動信号の前記オン時間と前記オフ時間を増減させるように前記ゲートドライバ部を制御することを特徴とする請求項1から5のいずれか一項に記載の半導体試験装置。
- 前記制御部による調整は、前記駆動信号の前記周期が前記並列に接続された前記スイッチング素子の数で割りきれない場合に実行されることを特徴とする請求項1から6のいずれか一項に記載の半導体試験装置。
- 前記スイッチング素子は、MOSトランジスタであることを特徴とする請求項1から7のいずれか一項に記載の半導体試験装置。
- 並列に接続された複数のスイッチング素子それぞれに対して、対応する駆動信号を出力するゲートドライバ部と、前記ゲートドライバ部を制御する制御部と、を備え、前記複数のスイッチング素子それぞれを互いに同じ周期を有する前記駆動信号によって一つの前記周期内で1度ずつオン状態にするとともに、オンとオフを繰り返して前記複数のスイッチング素子を試験する半導体試験装置が実行する半導体試験方法であって、
前記制御部が、前記周期を前記並列に接続された前記スイッチング素子の数で割って得られる商に前記駆動信号の時間分解能より小さい端数が含まれる場合、前記駆動信号毎のオン時間の合計時間が前記駆動信号の間で同じになるように、複数の前記駆動信号の前記オン時間とオフ時間を調節することを特徴とする半導体試験方法。
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US20140368231A1 (en) * | 2013-06-18 | 2014-12-18 | Infineon Technologies Ag | Power Semiconductor Module Comprising a Power Electronics Circuit and an Arrangement for Measuring and Transferring Measurement Data |
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