JP6451881B1 - シリコン層の評価方法およびシリコンエピタキシャルウェーハの製造方法 - Google Patents
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- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 222
- 239000010703 silicon Substances 0.000 title claims abstract description 222
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 220
- 238000011156 evaluation Methods 0.000 title claims abstract description 122
- 238000004519 manufacturing process Methods 0.000 title claims description 55
- 238000000034 method Methods 0.000 claims abstract description 129
- 235000012431 wafers Nutrition 0.000 claims description 72
- 238000003892 spreading Methods 0.000 claims description 20
- 238000012360 testing method Methods 0.000 claims description 15
- 238000011282 treatment Methods 0.000 claims description 14
- 230000002950 deficient Effects 0.000 claims description 11
- 238000002360 preparation method Methods 0.000 claims description 8
- 238000005259 measurement Methods 0.000 abstract description 110
- 239000010408 film Substances 0.000 description 73
- 239000000523 sample Substances 0.000 description 33
- 230000015572 biosynthetic process Effects 0.000 description 22
- 239000000758 substrate Substances 0.000 description 12
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- 238000003851 corona treatment Methods 0.000 description 9
- 239000002019 doping agent Substances 0.000 description 9
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 7
- 238000009825 accumulation Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 230000001590 oxidative effect Effects 0.000 description 4
- 238000000275 quality assurance Methods 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 3
- 238000002484 cyclic voltammetry Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 208000028659 discharge Diseases 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000001947 vapour-phase growth Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000000691 measurement method Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000007781 pre-processing Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000003776 cleavage reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229940038504 oxygen 100 % Drugs 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000007017 scission Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
- G01N27/00—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means
- G01N27/02—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance
- G01N27/04—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance by investigating resistance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
- G01N27/00—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means
- G01N27/02—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance
- G01N27/04—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance by investigating resistance
- G01N27/041—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance by investigating resistance of a solid body
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
- G01N27/00—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means
- G01N27/02—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance
- G01N27/04—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance by investigating resistance
- G01N27/045—Circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
- G01N27/00—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means
- G01N27/02—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance
- G01N27/04—Investigating or analysing materials by the use of electric, electrochemical, or magnetic means by investigating impedance by investigating resistance
- G01N27/20—Investigating the presence of flaws
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Life Sciences & Earth Sciences (AREA)
- General Health & Medical Sciences (AREA)
- Immunology (AREA)
- Pathology (AREA)
- Biochemistry (AREA)
- Analytical Chemistry (AREA)
- Health & Medical Sciences (AREA)
- Electrochemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Investigating Or Analyzing Materials By The Use Of Electric Means (AREA)
Abstract
【解決手段】シリコン層の表面に酸化膜を形成すること、上記形成された酸化膜の表面を負電荷に帯電させる帯電処理を行うこと、および、van der Pauw法により上記帯電処理後のシリコン層の抵抗率を測定することを含むシリコン層の評価方法。
【選択図】なし
Description
シリコン層の表面に酸化膜を形成すること、
上記形成された酸化膜の表面を負電荷に帯電させる帯電処理を行うこと、および、
van der Pauw法により上記帯電処理後のシリコン層の抵抗率を測定すること、
を含むシリコン層の評価方法、
に関する。
製品として出荷する候補のシリコンエピタキシャルウェーハを作製すること、
を含み、
上記製品として出荷する候補のシリコンエピタキシャルウェーハに含まれるシリコンエピタキシャル層と同一または略同一のエピタキシャル成長工程において形成された評価用シリコンエピタキシャル層を上記評価方法により評価すること、および、
上記評価用シリコンエピタキシャル層について求められた抵抗率が良品に許容される範囲内であった場合、上記製品として出荷する候補のシリコンエピタキシャルウェーハを、製品として出荷するための準備に付すこと、
を更に含む、シリコンエピタキシャルウェーハの製造方法、
に関する。
テストエピタキシャル成長条件下で評価用シリコンエピタキシャル層を形成すること、
上記評価用シリコンエピタキシャル層を上記評価方法により評価すること、
上記評価用シリコンエピタキシャル層について求められた抵抗率に基づき、上記テストエピタキシャル成長条件に変更を加えたエピタキシャル成長条件を製品製造工程で用いるエピタキシャル成長条件として決定するか、または上記テストエピタキシャル成長条件を製品製造工程で用いるエピタキシャル成長条件として決定すること、および、
上記決定されたエピタキシャル成長条件下で行われるエピタキシャル成長工程を含む製品製造工程により製品出荷用シリコンエピタキシャルウェーハを製造すること、
を含むシリコンエピタキシャルウェーハの製造方法、
に関する。
本発明の一態様は、シリコン層の表面に酸化膜を形成すること、上記形成された酸化膜の表面を負電荷に帯電させる帯電処理を行うこと、および、van der Pauw法により上記帯電処理後のシリコン層の抵抗率を測定することを含むシリコン層の評価方法(以下、単に「評価方法」とも記載する。)に関する。
以上の理由から、本発明者らは、シリコン層の抵抗率測定のためにvan der Pauw法を採用することとした。更に本発明者らは検討を重ねた結果、van der Pauw法による抵抗率測定の前処理として、酸化膜の形成および酸化膜表面を負電荷に帯電させる帯電処理を行うことにより、シリコン層の抵抗率測定における測定ばらつきの低減が可能になることを新たに見出し、上記の評価方法を完成させた。
以下、上記評価方法について、更に詳細に説明する。
上記評価方法による評価の対象は、シリコン層である。上記シリコン層は、単結晶シリコン層であることができ、一態様では、シリコンエピタキシャル層であることができる。シリコンエピタキシャル層は、p型またはn型の単結晶シリコンの膜をエピタキシャル成長させることにより作製することができる。エピタキシャル成長によるシリコンエピタキシャル層の形成については公知技術を適用できる。シリコンエピタキシャル層の導電型はドーパントの種類により制御することができ、シリコンエピタキシャル層の抵抗率はドーパント濃度により制御することができる。
pn構造に関しては、p型半導体基板上にn型シリコンエピタキシャル層を形成することによりpn構造を有する評価用試料を作製することができる。また、n型半導体基板上にp型シリコンエピタキシャル層を形成することによりpn構造を有する評価用試料を作製することができる。pn構造では、pn接合の空乏層によってシリコンエピタキシャル層と下層に位置する部分(基板)とを電気的に分離することができる。なおシリコンエピタキシャル層の抵抗率が高くなるとビルトインポテンシャルが小さくなり空乏層の幅が広くなるため、ポテンシャルの勾配が小さくなることがある。このような場合には、基板側にpn接合の逆電圧を印加してビルトインポテンシャルを大きくすることによって、シリコンエピタキシャル層の下層に位置する部分(基板)への電流のリークをより一層抑制することができる。逆電圧の印加については公知技術を適用できる。
上記評価方法では、van der Pauw法により抵抗率測定を行う前の前処理として、酸化膜の形成および帯電処理を行う。これらの前処理について、以下に更に詳細に説明する。
抵抗率測定の前処理として、まず評価対象のシリコン層の表面に酸化膜を形成する。本発明および本明細書における「酸化膜」は、珪素酸化物膜(例えばSiO2膜)である。シリコン層の表面には自然酸化膜が形成されている場合があるが、自然酸化膜では後述する帯電処理による負電荷の保持量が少なく、測定ばらつきを十分に低減することは難しいと考えられる。したがって上記評価方法では、帯電処理の前に酸化膜を形成する。シリコン層の表面上の酸化膜の厚さは、自然酸化膜の厚さを超える厚さであることが好ましく、この点からは1nm以上であることが好ましい。この酸化膜の厚さとは、自然酸化膜が存在しているシリコンエピタキシャル層に対して自然酸化膜除去処理を行わずに酸化膜形成を行った場合には、自然酸化膜と酸化膜形成により形成した酸化膜との総厚を意味するものとする。また、シリコン層の表面上の酸化膜の厚さは、例えば20nm以下であることができる。
上記評価方法では、形成された酸化膜の表面を負電荷に帯電させる帯電処理を行う。一般にvan der Pauw法では、電極が形成される表面の形状が正方形の試料表面の四隅に電極を設置し、隣り合う2つの電極間に電圧を印加し、印加された電圧を残り2つの電極により測定する。帯電処理前には、van der Pauw法による測定に適する形状に試料形状を調整することが好ましい。また、帯電処理前に、van der Pauw法の測定に用いる電極(以下、「測定用電極」と記載する。)を設置することが好ましい。測定用電極は、公知の方法により形成することができる。測定用電極としては、評価対象のシリコン層に対してオーミック性のよい金属の電極が好ましい。この点からは、測定用電極としては、評価対象のシリコン層がn型の場合には仕事関数が3.7eV以下の金属(例えばMg)の電極が好ましく、評価対象のシリコン層がp型の場合には仕事関数が3.7eV超の金属(例えばAu)の電極が好ましい。
コロナ放電処理の回数を多くするほど、酸化膜の表面により多くの負電荷を堆積させることができる。より多くの負電荷を堆積させることは、測定ばらつきの更なる低減の観点から好ましい。一方、酸化膜の表面に堆積した負電荷量が多くなるほど、測定により得られる抵抗率の値がより大きくなる傾向がある。これは、酸化膜の表面に堆積した負電荷量が多くなるほど、シリコン層の酸化膜側の領域に反転層(シリコン層がn型の場合)または蓄積層(シリコン層がp型の場合)が形成されるためと考えられる。そのような場合には、例えば、予備実験を行って補正式を予め決定しておき、測定により得られた抵抗率の値を補正式により補正した値をシリコン層の評価に用いる抵抗率として採用することができる。ただし、例えば、ある帯電処理条件下で得られる抵抗率の許容範囲を設定しておき、当該帯電処理条件下で得られた抵抗率が許容範囲内であるか否かによりシリコン層の評価を行うことができるため、測定により得られる抵抗率の値が大きくなる傾向があっても小さくなる傾向があっても、シリコン層の評価を行うことは十分に可能である。
測定ばらつき低減の観点からは、コロナ放電処理の回数は、1回以上が好ましく、酸化膜の絶縁破壊が生じることを防ぐ観点からは5回以下が好ましく、4回以下がより好ましく、3回以下が更に好ましい。また、上記の通り、測定ばらつき低減の観点からは蓄積層(シリコン層がn型の場合)または反転層(シリコン層がp型の場合)の形成を抑制できることが好ましいと考えられ、測定により得られる抵抗率の値が大きくなることを抑制する観点からは反転層(シリコン層がn型の場合)または蓄積層(シリコン層がp型の場合)の形成を抑制できることが好ましい。即ち、抵抗率の測定値が大きくなることを抑制しつつ測定ばらつきを低減することを可能とするためには、シリコン層をフラットバンド状態またはフラットバンド状態に近い状態にすることが好ましく、フラットバンド状態にすることがより好ましい。この点からは、コロナ放電処理の回数は、1回〜3回の範囲が好ましく、1回または2回がより好ましく、1回が最も好ましい。また、上記の点からは、コロナ放電処理による単位面積あたりの総帯電量は、−1.0×1012charges/cm2以下であることが好ましく、−3.0×1011〜−8.5×1011charges/cm2の範囲であることがより好ましい。
上記評価方法では、以上の帯電処理後に、van der Pauw法によってシリコン層の抵抗率測定を行う。van der Pauw法による抵抗率測定方法は公知であり、上記評価方法では公知の方法によってvan der Pauw法により抵抗率測定を行うことができる。例えば、同じシリコン層についてvan der Pauw法による測定を複数回行う場合、前処理として酸化膜形成および帯電処理を行うことにより、酸化膜形成および/または帯電処理なしの測定と比べて、測定ばらつきを低減することができる。また、測定ばらつきが小さいことは、測定精度が高く得られる測定結果の信頼性が高いことを意味する。したがって、測定ばらつきの低減が可能な方法によれば、1回の測定で得られる測定値としても信頼性の高い測定値を得ることができる。
本発明の一態様にかかるシリコンエピタキシャルウェーハの製造方法は、
製品として出荷する候補のシリコンエピタキシャルウェーハを作製すること、
を含み、
上記製品として出荷する候補のシリコンエピタキシャルウェーハに含まれるシリコンエピタキシャル層と同一または略同一のエピタキシャル成長工程において形成された評価用シリコンエピタキシャル層を上記評価方法により評価すること、および、
上記評価用シリコンエピタキシャル層について求められた抵抗率が良品に許容される範囲内であった場合、上記製品として出荷する候補のシリコンエピタキシャルウェーハを、製品として出荷するための準備に付すこと、
を更に含む、シリコンエピタキシャルウェーハの製造方法(以下、「第一の製造方法」と記載する。)、
である。
テストエピタキシャル成長条件下で評価用シリコンエピタキシャル層を形成すること、
上記評価用シリコンエピタキシャル層を上記評価方法により評価すること、
上記評価用シリコンエピタキシャル層について求められた抵抗率に基づき、上記テストエピタキシャル成長条件に変更を加えたエピタキシャル成長条件を製品製造工程で用いるエピタキシャル成長条件として決定するか、または上記テストエピタキシャル成長条件を製品製造工程で用いるエピタキシャル成長条件として決定すること、および、
上記決定されたエピタキシャル成長条件下で行われるエピタキシャル成長工程を含む製品製造工程により製品出荷用シリコンエピタキシャルウェーハを製造すること、
を含むシリコンエピタキシャルウェーハの製造方法(以下、「第二の製造方法」と記載する。)、
である。
以下、第一の製造方法、第二の製造方法について更に詳細に説明する。
(製品として出荷する候補のシリコンエピタキシャルウェーハの作製)
第一の製造方法において製品として出荷する候補のシリコンエピタキシャルウェーハの作製は、公知のシリコンエピタキシャルウェーハの製造工程により行うことができる。一般に、シリコンエピタキシャルウェーハは、ポリッシュドウェーハ等の単結晶シリコンウェーハをエピタキシャル成長炉内に配置してポリッシュドウェーハ表面に単結晶シリコンの膜をエピタキシャル成長(気相成長)させてシリコンエピタキシャル層を形成することにより作製される。シリコンエピタキシャル層の導電型はドーパントの種類により制御でき、ドーパントの濃度により抵抗率を制御できる。気相成長用のガスにドーパントの原料ガスを混合することにより、ドーパントを含むシリコンエピタキシャル層を形成することができる。第一の製造方法では、製品として出荷する候補のシリコンエピタキシャルウェーハに含まれるシリコンエピタキシャル層が良品レベルの抵抗率を有するか否かを、評価用シリコンエピタキシャル層の抵抗率を上記評価方法により評価した結果に基づき判定する。
評価用シリコンエピタキシャル層は、製品として出荷する候補のシリコンエピタキシャルウェーハに含まれるシリコンエピタキシャル層と同一または略同一のエピタキシャル成長工程において形成されたシリコンエピタキシャル層である。「同一のエピタキシャル成長工程」とは、製品として出荷する候補のシリコンエピタキシャルウェーハのシリコンエピタキシャル層と同じエピタキシャル成長炉内で同じエピタキシャル成長条件下で行われるエピタキシャル成長工程を意味する。「略同一のエピタキシャル成長工程」とは、製品として出荷する候補のシリコンエピタキシャルウェーハのシリコンエピタキシャル層と同じエピタキシャル成長炉内で、エピタキシャル成長を行う時間(処理時間)以外は同じエピタキシャル成長条件下で行われるエピタキシャル成長工程を意味する。「同じエピタキシャル成長炉」について、製品として出荷する候補のシリコンエピタキシャルウェーハのシリコンエピタキシャル層の形成と評価用シリコンエピタキシャル層の形成とは、どちらが先に行われてもよいが、それらの間に炉の保守管理は行われないものとする。また、エピタキシャル成長条件としては、気相成長用ガスの種類、流量、混合比、処理時間等を挙げることができる。「同じエピタキシャル成長条件」について、装置等に起因して通常生じ得る変化は許容されるものとする。評価用シリコンエピタキシャル層を成長させる単結晶シリコン基板は、製品として出荷する候補のシリコンエピタキシャルウェーハと同様の単結晶シリコンウェーハであることを要さない。先に記載したようにpn構造を有する評価用試料を作製できるように、基板を選択することが好ましい。こうして得られた評価用試料を、本発明の一態様にかかる評価方法により評価する。評価の詳細は先に記載した通りである。
第一の製造方法では、評価用シリコンエピタキシャル層について求められた抵抗率を、製品として出荷する候補のシリコンエピタキシャルウェーハが製品に求められる抵抗率を有するか否か判定(良否判定)するために用いる。良否判定に用いる抵抗率は、1つの評価用シリコンエピタキシャル層について得られた1回の測定値であることができ、または1つの評価用シリコンエピタキシャル層について得られた複数回の測定の測定値の代表値(例えば算術平均、最小値、最大値等)であることもできる。また、複数の評価用シリコンエピタキシャル層について上記評価方法により抵抗率を測定し、測定により得られた値の代表値(例えば算術平均、最小値、最大値等)を、良否判定に用いることもできる。良否判定は、上記抵抗率が、良品に許容される範囲内であるか否かに基づき行われる。良品に許容される範囲は、製品ウェーハに求められる品質に応じて決定すればよい。上記抵抗率が良品として許容される範囲内であった場合、製品として出荷する候補のシリコンエピタキシャルウェーハは、製品として出荷するための準備に付される。製品として出荷するための準備としては、例えば梱包等を挙げることができる。こうして第一の製造方法によれば、製品ウェーハに求められる抵抗率を有するシリコンエピタキシャルウェーハを安定的に市場に供給することが可能となる。一方、上記抵抗率が良品に許容される範囲を外れていた場合には、製品として出荷する候補のシリコンエピタキシャルウェーハは、目的とされていた製品として出荷する準備には付されない。この場合、製品として出荷する候補のシリコンエピタキシャルウェーハは、例えば、別水準の製品として出荷する準備に付すこともでき、または廃棄することもできる。
第二の製造方法では、製品製造工程において採用するエピタキシャル成長条件を決定するために、上記評価方法による評価結果を用いる。詳細を以下に説明する。
「テストエピタキシャル成長条件」とは、製品製造工程において採用する候補のエピタキシャル成長条件である。かかるエピタキシャル成長条件下で、評価用シリコンエピタキシャル層を形成する。テストエピタキシャル成長条件には、気相成長用ガスの種類、流量、混合比、処理時間、使用するエピタキシャル成長炉の種類、エピタキシャル成長炉内で使用する部材の種類等が含まれ得る。
第一の製造方法における評価用シリコンエピタキシャル層と同様に、評価用シリコンエピタキシャル層は単結晶シリコン基板上に形成すればよく、pn構造を有する評価用試料を作製できるように基板を選択することが好ましい。こうして得られた評価用試料を、本発明の一態様にかかる評価方法により評価する。評価の詳細は先に記載した通りである。
第二の製造方法では、評価用シリコンエピタキシャル層について求められた抵抗率を用いて、製品製造工程において採用するエピタキシャル成長条件を決定する。この決定のために用いる抵抗率は、1つの評価用シリコンエピタキシャル層について得られた1回の測定値であることができ、または1つの評価用シリコンエピタキシャル層について得られた複数回の測定の測定値の代表値(例えば算術平均、最小値、最大値等)であることもできる。また、複数の評価用シリコンエピタキシャル層について上記評価方法により抵抗率を測定し、測定により得られた値の代表値(例えば算術平均、最小値、最大値等)を用いることもできる。製品製造工程で用いるエピタキシャル成長条件の決定は、評価用シリコンエピタキシャル層について求められた抵抗率が、良品に許容される範囲内であるか否かに基づき行うことができる。第一の製造方法と同様に、良品に許容される範囲は、製品ウェーハに求められる品質に応じて決定すればよい。上記抵抗率が良品として許容される範囲内であった場合、評価用シリコンエピタキシャル層の形成が行われたテストエピタキシャル成長条件を、製品製造工程で用いるエピタキシャル成長条件として採用することができる。こうして決定されたエピタキシャル成長条件を製品製造工程で採用し、このエピタキシャル成長条件下でシリコンエピタキシャル層を形成する工程を経て製品シリコンエピタキシャルウェーハを出荷することにより、製品ウェーハに求められる抵抗率を有するシリコンエピタキシャルウェーハを安定的に市場に供給することが可能となる。
一方、評価用シリコンエピタキシャル層について求められた抵抗率が良品に許容される範囲外であった場合には、テストエピタキシャル成長条件に変更を加えたエピタキシャル成長条件を、製品製造工程で用いるエピタキシャル成長条件として決定する。変更を加える条件は、抵抗率に影響を及ぼすと考えられる条件であることが好ましい。そのような条件としては、例えば、ドーパントの原料ガスの流量等を挙げることができる。こうしてテストエピタキシャル成長条件に変更を加えたエピタキシャル成長条件を製品製造工程で採用し、このエピタキシャル成長条件下でシリコンエピタキシャル層を形成する工程を経て製品シリコンエピタキシャルウェーハを出荷することにより、製品ウェーハに求められる抵抗率を有するシリコンエピタキシャルウェーハを安定的に市場に供給することが可能となる。なおテストエピタキシャル成長条件に変更を加えた条件下で改めて評価用シリコンエピタキシャル層を形成し、この評価用シリコンエピタキシャル層を本発明の一態様にかかる評価方法により評価して、この条件を製品製造工程において採用するかまたは更に変更を加えるかを判定することを、1回または2回以上繰り返してもよい。
1.評価用試料の作製
広がり抵抗法による抵抗率測定値が約1000Ωcmまたは約500Ωmのn型シリコンエピタキシャル層(厚さは60〜90μm)を有する評価用試料を複数作製した。作製した評価用試料は、広がり抵抗法による抵抗率測定値が約15Ωcmの単結晶p型シリコンウェーハ上に上記のn型シリコンエピタキシャル層が形成されたpn構造のn/p-シリコンエピタキシャルウェーハである。
複数の評価用試料の一部について、シリコンエピタキシャル層表面に酸化膜を形成した。酸化膜の形成は、熱酸化炉(酸素100%雰囲気、炉内雰囲気温度900℃、処理時間11分10秒、約7nm厚の酸化膜を形成)において行った。
van der Pauw法による測定のために、すべての評価用試料をそれぞれ5mm×5mm〜10mm×10mmのサイズに劈開した。
その後、上記2で酸化膜の形成を行った評価用試料については、評価用電極を設置する箇所およびその周辺の酸化膜を除去した。
すべての評価用試料を、シリコンエピタキシャル層側の表面にマスクを設置した後に高真空蒸着装置に導入して装置内でMg蒸着(Mg電極の形成)を行った。こうしてシリコンエピタキシャル層側の表面の四隅にそれぞれ1つ測定用電極(Mg電極)が形成された。
上記2で酸化膜の形成を行った評価用試料の中の一部の試料に対して、上記3の測定用電極の設置後、コロナ放電処理(1回または3回)により酸化膜の表面を負電荷に帯電させた。コロナワイヤでの走査1回をコロナ放電処理1回とする。ここでの1回または3回のコロナ放電処理による単位面積あたりの総帯電量は、−3.0×1011〜−8.5×1011charges/cm2の範囲である。
上記のすべての評価用試料について、van der Pauw法によってシリコンエピタキシャル層の抵抗率測定を行った。van der Pauw法による測定では、4つの測定用電極の中の隣り合う2つの電極間に電流を流して印加される電圧を、残りの2つの電極で測定する。この電圧測定を電極の組み合わせを変えて2回行い、得られた測定値の算術平均を用いて抵抗率を求める。
以上のvan der Pauw法による抵抗率測定を各評価用試料について表1または表2に示す回数行った。
上記実施例1〜3は、酸化膜形成後の帯電処理をコロナ放電処理により行った例である。
これに対し、実施例4では、帯電処理を電圧印加処理により行った。評価用試料の作製は、上記3の測定用電極の設置後、酸化膜表面にCVD(chemical vapor deposition)法によりポリシリコン膜を堆積させた後にフォトリソグラフィー法によってパターニングを行い酸化膜上にポリシリコン電極を形成した点およびウェーハ裏面全面にAl電極を形成した点以外は、実施例1、2の評価用試料の作製と同様に行った。作製した作製用試料の帯電処理は、形成したポリシリコン電極とAl電極との間に、酸化膜に負電圧が印加されるように電圧を印加することによって行った。実施例4の測定用試料が有するシリコンエピタキシャル層と同じシリコンエピタキシャル成長工程で形成されたシリコンエピタキシャル層について、C−V測定を行いフラットバンド電圧を求めたところ、−0.48Vであった。また、上記2の酸化膜形成後のシリコンエピタキシャル層の酸化膜の絶縁破壊電圧は酸化物(珪素酸化物)の公知の絶縁破壊特性と酸化膜厚から約10Vと見積もることができる。フラットバンド電圧および絶縁破壊電圧を考慮し、異なる評価用試料に対して、印加電圧として、−0.40V、−0.50Vまたは−0.60Vの3水準の負電圧を印加した。
上記の電圧印加後の評価用試料について、van der Pauw法によってシリコンエピタキシャル層の抵抗率測定を1回行った。測定結果を表3に示す。
そして表1に示されているように、前処理として酸化膜形成後にコロナチャージ1回〜3回の帯電処理を行った場合に測定ばらつきの低減、即ち高精度での測定が可能であったことから、これらと同程度の負電荷を酸化膜表面に与えた後に測定を行い得られた表3に示されている測定結果も、高精度での測定によって得られた結果と言うことができる。
Claims (8)
- シリコン層の表面に酸化膜を形成すること、
前記形成された酸化膜の表面を負電荷に帯電させる帯電処理を行うこと、および、
van der Pauw法により前記帯電処理後のシリコン層の抵抗率を測定すること、
を含むシリコン層の評価方法。 - 前記帯電処理を、コロナ放電処理により行う、請求項1に記載のシリコン層の評価方法。
- 前記帯電処理を、電圧印加処理により行う、請求項1に記載のシリコン層の評価方法。
- 前記シリコン層は、pn構造を有する評価用試料に含まれるシリコンエピタキシャル層である、請求項1〜3のいずれか1項に記載のシリコン層の評価方法。
- 前記シリコン層は、広がり抵抗法による抵抗率測定値が200Ωcm以上の高抵抗シリコンエピタキシャル層である、請求項1〜4のいずれか1項に記載のシリコン層の評価方法。
- 前記シリコン層は、SOIウェーハに含まれる活性層である、請求項1〜3のいずれか1項に記載のシリコン層の評価方法。
- 製品として出荷する候補のシリコンエピタキシャルウェーハを作製すること、
を含み、
前記製品として出荷する候補のシリコンエピタキシャルウェーハに含まれるシリコンエピタキシャル層と同一または略同一のエピタキシャル成長条件工程において形成された評価用シリコンエピタキシャル層を請求項1〜5のいずれか1項に記載の評価方法により評価すること、および、
前記評価用シリコンエピタキシャル層について求められた抵抗率が良品に許容される範囲内であった場合、前記製品として出荷する候補のシリコンエピタキシャルウェーハを、製品として出荷するための準備に付すこと、
を更に含む、シリコンエピタキシャルウェーハの製造方法。 - テストエピタキシャル成長条件下で評価用シリコンエピタキシャル層を形成すること、
前記評価用シリコンエピタキシャル層を請求項1〜5のいずれか1項に記載の評価方法により評価すること、
前記評価用シリコンエピタキシャル層について求められた抵抗率に基づき、前記テストエピタキシャル成長条件に変更を加えたエピタキシャル成長条件を製品製造工程で用いるエピタキシャル成長条件として決定するか、または前記テストエピタキシャル成長条件を製品製造工程で用いるエピタキシャル成長条件として決定すること、および、
前記決定されたエピタキシャル成長条件下で行われるエピタキシャル成長工程を含む製品製造工程により製品出荷用シリコンエピタキシャルウェーハを製造すること、
を含むシリコンエピタキシャルウェーハの製造方法。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018009752A JP6451881B1 (ja) | 2018-01-24 | 2018-01-24 | シリコン層の評価方法およびシリコンエピタキシャルウェーハの製造方法 |
TW108100161A TWI673773B (zh) | 2018-01-24 | 2019-01-03 | 矽層的評價方法及矽磊晶晶圓的製造方法 |
KR1020207020288A KR102356011B1 (ko) | 2018-01-24 | 2019-01-18 | 실리콘층의 평가 방법 및 실리콘 에피택셜 웨이퍼의 제조 방법 |
US16/962,961 US11183433B2 (en) | 2018-01-24 | 2019-01-18 | Method of evaluating silicon layer and a method of manufacturing silicon epitaxial wafer |
DE112019000505.7T DE112019000505B4 (de) | 2018-01-24 | 2019-01-18 | Verfahren zur bewertung einer siliciumschicht und verfahren zur herstellung eines siliciumepitaxiewafers |
CN201980007795.XA CN111566791B (zh) | 2018-01-24 | 2019-01-18 | 硅层的评价方法和硅外延晶片的制造方法 |
PCT/JP2019/001362 WO2019146505A1 (ja) | 2018-01-24 | 2019-01-18 | シリコン層の評価方法およびシリコンエピタキシャルウェーハの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018009752A JP6451881B1 (ja) | 2018-01-24 | 2018-01-24 | シリコン層の評価方法およびシリコンエピタキシャルウェーハの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP6451881B1 true JP6451881B1 (ja) | 2019-01-16 |
JP2019129223A JP2019129223A (ja) | 2019-08-01 |
Family
ID=65020447
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018009752A Active JP6451881B1 (ja) | 2018-01-24 | 2018-01-24 | シリコン層の評価方法およびシリコンエピタキシャルウェーハの製造方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US11183433B2 (ja) |
JP (1) | JP6451881B1 (ja) |
KR (1) | KR102356011B1 (ja) |
CN (1) | CN111566791B (ja) |
DE (1) | DE112019000505B4 (ja) |
TW (1) | TWI673773B (ja) |
WO (1) | WO2019146505A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6451881B1 (ja) * | 2018-01-24 | 2019-01-16 | 株式会社Sumco | シリコン層の評価方法およびシリコンエピタキシャルウェーハの製造方法 |
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-
2018
- 2018-01-24 JP JP2018009752A patent/JP6451881B1/ja active Active
-
2019
- 2019-01-03 TW TW108100161A patent/TWI673773B/zh active
- 2019-01-18 DE DE112019000505.7T patent/DE112019000505B4/de active Active
- 2019-01-18 KR KR1020207020288A patent/KR102356011B1/ko active IP Right Grant
- 2019-01-18 CN CN201980007795.XA patent/CN111566791B/zh active Active
- 2019-01-18 WO PCT/JP2019/001362 patent/WO2019146505A1/ja active Application Filing
- 2019-01-18 US US16/962,961 patent/US11183433B2/en active Active
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JP2017103275A (ja) * | 2015-11-30 | 2017-06-08 | 株式会社Sumco | シリコンウェーハの評価方法およびその利用 |
Also Published As
Publication number | Publication date |
---|---|
KR102356011B1 (ko) | 2022-01-25 |
US20200343149A1 (en) | 2020-10-29 |
JP2019129223A (ja) | 2019-08-01 |
KR20200095561A (ko) | 2020-08-10 |
US11183433B2 (en) | 2021-11-23 |
DE112019000505T5 (de) | 2020-10-08 |
WO2019146505A1 (ja) | 2019-08-01 |
TW201933441A (zh) | 2019-08-16 |
TWI673773B (zh) | 2019-10-01 |
CN111566791A (zh) | 2020-08-21 |
CN111566791B (zh) | 2023-07-14 |
DE112019000505B4 (de) | 2024-03-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180124 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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