JP6442818B2 - Silicon wafer and manufacturing method thereof - Google Patents

Description

本発明はシリコンウェーハおよびその製造方法に関する。また、本発明は、このシリコンウェーハを用いたエピタキシャルウェーハおよびその製造方法に関する。また、本発明は、このシリコンウェーハを用いた貼り合わせウェーハおよびその製造方法に関する。   The present invention relates to a silicon wafer and a method for manufacturing the same. The present invention also relates to an epitaxial wafer using this silicon wafer and a method for manufacturing the same. The present invention also relates to a bonded wafer using this silicon wafer and a method for manufacturing the same.

半導体デバイスの特性を劣化させる要因として、金属汚染が挙げられる。半導体ウェーハへの金属の混入は、主に半導体ウェーハの製造工程およびデバイス製造工程において生じる。例えば、半導体ウェーハとしてのエピタキシャルウェーハは、シリコンウェーハ上にエピタキシャル層を形成することで得られる。ここで、エピタキシャル層は基板となるシリコンウェーハの単結晶と連続した単結晶層であり、基板とは異なる不純物濃度の層を作ることができる。このエピタキシャル層をデバイス領域とすることで、エピタキシャルウェーハはメモリー系素子、ロジック系素子、撮像素子などの幅広い用途に使用されている。   Metal contamination is a factor that degrades the characteristics of semiconductor devices. Metal contamination in a semiconductor wafer mainly occurs in a semiconductor wafer manufacturing process and a device manufacturing process. For example, an epitaxial wafer as a semiconductor wafer can be obtained by forming an epitaxial layer on a silicon wafer. Here, the epitaxial layer is a single crystal layer continuous with a single crystal of a silicon wafer serving as a substrate, and a layer having an impurity concentration different from that of the substrate can be formed. By using this epitaxial layer as a device region, epitaxial wafers are used in a wide range of applications such as memory elements, logic elements, and imaging elements.

エピタキシャルウェーハの製造工程における金属汚染としては、エピタキシャル成長炉の構成材からの重金属パーティクルによるものが考えられる。あるいは、エピタキシャル成長時の炉内ガスとして塩素系ガスを用いるために、その配管材料が金属腐食して発生する重金属パーティクルにより、金属汚染が生ずることも考えられる。例えば、銅やニッケルといった重金属がウェーハ中に混入した場合、ポーズタイム不良、リテンション不良、接合リーク不良、及び酸化膜の絶縁破壊といったデバイス特性に著しい悪影響をもたらす。   As metal contamination in the manufacturing process of an epitaxial wafer, the thing by the heavy metal particle from the constituent material of an epitaxial growth furnace can be considered. Alternatively, since chlorine gas is used as the furnace gas during epitaxial growth, metal contamination may occur due to heavy metal particles generated by metal corrosion of the piping material. For example, when heavy metals such as copper and nickel are mixed in a wafer, device characteristics such as a pause time failure, a retention failure, a junction leak failure, and an oxide film dielectric breakdown are significantly adversely affected.

また、高集積ＣＭＯＳ素子や高耐圧素子、さらにはイメージセンサ分野においては、ＳＯＩ（Silicon on Insulator）構造を有するＳＯＩウェーハが半導体ウェーハとして注目されている。このＳＯＩウェーハは、支持基板上に、酸化シリコン（ＳｉＯ_２）等の絶縁膜およびデバイス活性層として使用される単結晶シリコン層が順次形成された構造を有するものである。通常のシリコンウェーハを基板として用いた場合に比べて、素子と基板との間に発生していた寄生容量が低減されるため、ＳＯＩウェーハはデバイスの高速化、高耐圧化、低消費電力化等を実現することができる。 In the field of highly integrated CMOS devices, high voltage devices, and image sensors, SOI wafers having an SOI (Silicon on Insulator) structure are attracting attention as semiconductor wafers. This SOI wafer has a structure in which an insulating film such as silicon oxide (SiO ₂ ) and a single crystal silicon layer used as a device active layer are sequentially formed on a support substrate. Compared to the case where a normal silicon wafer is used as a substrate, the parasitic capacitance generated between the element and the substrate is reduced, so that the SOI wafer has a higher device speed, higher breakdown voltage, lower power consumption, etc. Can be realized.

このＳＯＩウェーハは、例えば貼り合わせ法により得られる。この貼り合わせ法は、支持基板用ウェーハおよび活性層用ウェーハの少なくとも一方に酸化膜（ＳｉＯ_２）などの絶縁膜を形成し、次いで、これらのウェーハを、絶縁膜を介して貼り合わせた後、１２００℃程度の高温にて熱処理を施すことによりＳＯＩウェーハを製造する方法である（以下、貼り合わせ法により製造されたＳＯＩウェーハを「貼り合わせウェーハ」と称する）。 This SOI wafer is obtained by, for example, a bonding method. In this bonding method, an insulating film such as an oxide film (SiO ₂ ) is formed on at least one of the support substrate wafer and the active layer wafer, and then these wafers are bonded together via the insulating film. This is a method for manufacturing an SOI wafer by performing heat treatment at a high temperature of about 1200 ° C. (hereinafter, an SOI wafer manufactured by a bonding method is referred to as a “bonded wafer”).

こうして得られる貼り合わせウェーハは、電気的特性の観点や、均質なシリコン層を形成できる等のメリットを有する一方で、金属汚染が半導体デバイスの特性を劣化させる要因となる。   The bonded wafer thus obtained has advantages such as the viewpoint of electrical characteristics and the ability to form a homogeneous silicon layer, while metal contamination becomes a factor that deteriorates the characteristics of semiconductor devices.

貼り合わせウェーハの製造工程における金属汚染としては、貼り合わせ後の熱処理における熱処理装置の構成材からの重金属パーティクルによるものや、貼り合わせウェーハの厚みを薄膜化するための研削・研磨時による金属汚染などが考えられる。   Metal contamination in the manufacturing process of bonded wafers includes heavy metal particles from heat treatment equipment components in the heat treatment after bonding, and metal contamination during grinding and polishing to reduce the thickness of bonded wafers. Can be considered.

また、半導体ウェーハの製造工程における金属汚染以外にも、例えば撮像素子や高集積ＣＭＯＳ素子などのデバイス製造工程においては、イオン注入、拡散および酸化熱処理などの各処理中で、半導体ウェーハの重金属汚染が懸念される。   In addition to metal contamination in the semiconductor wafer manufacturing process, for example, in device manufacturing processes such as imaging devices and highly integrated CMOS devices, heavy metal contamination of the semiconductor wafer occurs during each process such as ion implantation, diffusion, and oxidation heat treatment. Concerned.

そのため、シリコンウェーハ、エピタキシャルウェーハおよび貼り合わせウェーハに、金属を捕獲するためのゲッタリングシンクを形成して、デバイス形成面への金属汚染を回避することが一般的である。   Therefore, generally, gettering sinks for capturing metal are formed on silicon wafers, epitaxial wafers, and bonded wafers to avoid metal contamination on the device formation surface.

ゲッタリングシンクを形成する方法としては、半導体ウェーハの内部に結晶欠陥である酸素析出物（シリコン酸化物析出物の通称であり、ＢＭＤ：Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅｃｔともいう。）や転位を形成するイントリンシックゲッタリング（ＩＧ）法が知られる。また、半導体ウェーハの裏面にゲッタリングシンクを形成するエクストリンシックゲッタリング（ＥＧ）法も一般的である。   As a method for forming a gettering sink, an intrinsic precipitate that forms oxygen precipitates (commonly referred to as silicon oxide precipitates, also referred to as BMD: Bulk Micro Defect) or dislocations inside a semiconductor wafer. The ring (IG) method is known. An extrinsic gettering (EG) method in which a gettering sink is formed on the back surface of a semiconductor wafer is also common.

ここで、重金属のゲッタリング法の一手法として、半導体ウェーハ中に炭素イオン注入することにより、ゲッタリングサイトを形成する技術がある。特許文献１には、シリコンウェーハの一面から炭素イオンを注入して、炭素イオン注入領域を形成した後、この表面にシリコンエピタキシャル層を形成し、シリコンエピタキシャルウェーハとする製造方法が記載されている。この技術では、炭素イオン注入領域がゲッタリングサイトとして機能し、そのドーズ量は５×１０^１３〜５×１０^１５ａｔｏｍｓ／ｃｍ^２が好適とされる。 Here, as one method of the heavy metal gettering method, there is a technique of forming a gettering site by implanting carbon ions into a semiconductor wafer. Patent Document 1 describes a manufacturing method in which carbon ions are implanted from one surface of a silicon wafer to form a carbon ion implanted region, and then a silicon epitaxial layer is formed on the surface to form a silicon epitaxial wafer. In this technique, the carbon ion implantation region functions as a gettering site, and the dose amount is preferably 5 × 10 ^{13 to} 5 × 10 ¹⁵ atoms / cm ² .

特開平６−３３８５０７号公報JP-A-6-338507

特許文献１に記載されるように、従来のシリコンウェーハへの炭素イオン注入では、好適なドーズ量として５×１０^１３〜５×１０^１５ａｔｏｍｓ／ｃｍ^２が好適とされる。しかしながら、今後、より高品質なシリコンウェーハが求められることが見込まれ、より強力なゲッタリング能力を有するシリコンウェーハが求められている。 As described in Patent Document 1, 5 × 10 ^{13 to} 5 × 10 ¹⁵ atoms / cm ² is preferable as a suitable dose in conventional carbon ion implantation into a silicon wafer. However, in the future, a higher quality silicon wafer is expected to be demanded, and a silicon wafer having a stronger gettering ability is demanded.

そこで、より強力なゲッタリング能力を有するシリコンウェーハを得るために、本発明者が炭素イオン注入をするにあたり、炭素イオンのドーズ量を５．０×１０^１４ａｔｏｍｓ／ｃｍ^２以上としたところ、注入後のシリコンウェーハは十分なゲッタリング能力を有することが確認された。以下、本明細書において、シリコンウェーハの表面のうち、イオン注入する側の面をシリコンウェーハの「おもて面」と称し、その反対側の面をシリコンウェーハの「裏面」と称する。 Therefore, in order to obtain a silicon wafer having stronger gettering ability, when the present inventor performs carbon ion implantation, the dose amount of carbon ions is set to 5.0 × 10 ¹⁴ atoms / cm ² or more. The later silicon wafer was confirmed to have sufficient gettering capability. Hereinafter, in the present specification, the surface of the silicon wafer on which ions are implanted is referred to as the “front surface” of the silicon wafer, and the opposite surface is referred to as the “back surface” of the silicon wafer.

このシリコンウェーハを用いて、シリコンウェーハのおもて面にエピタキシャル層を形成し、エピタキシャルウェーハを作製すると、このエピタキシャルウェーハは十分なゲッタリング能力を維持することが確認された。また、このシリコンウェーハを活性層用ウェーハとし、この活性層用ウェーハと、絶縁膜を有する支持基板用ウェーハとを、絶縁膜を介して貼り合わせて貼り合わせウェーハを作製すると、この貼り合わせウェーハも十分なゲッタリング能力を維持することが確認された。なお、上記貼り合わせウェーハにおいて、炭素イオンが注入される側のおもて面は、絶縁膜側に位置する。   When this silicon wafer was used to form an epitaxial layer on the front surface of the silicon wafer and an epitaxial wafer was produced, it was confirmed that this epitaxial wafer maintained sufficient gettering capability. Moreover, when this silicon wafer is used as an active layer wafer, and this active layer wafer and a support substrate wafer having an insulating film are bonded together via an insulating film, a bonded wafer is produced. It was confirmed that sufficient gettering ability was maintained. In the bonded wafer, the front surface on the side where carbon ions are implanted is located on the insulating film side.

ところが、こうして得られたエピタキシャルウェーハおよび貼り合わせウェーハには、炭素が過剰に注入された結果、炭素注入領域には酸素ドナーが過剰に発生してしまうことが明らかとなった。この結果、エピタキシャルウェーハにおいては、エピタキシャル層と下地基板であるシリコンウェーハとの界面近傍で、エピタキシャル層およびシリコンウェーハのそれぞれの抵抗率に比べて、抵抗率が著しく低くなる領域が生じてしまうことが判明した（実施例において詳細を後述する図１０（Ｂ），（Ｃ）を参照）。このような領域は、低濃度で炭素イオンを注入した場合や、炭素イオンを注入せずに、単にシリコンウェーハにエピタキシャル層を形成したエピタキシャルウェーハには存在せず（実施例において詳細を後述する図１０（Ｃ）を参照）、従来は問題とならなかった。また、貼り合わせウェーハにおいては、活性層用ウェーハと絶縁膜との界面近傍で、活性層用ウェーハおよび絶縁膜の抵抗率に比べて、抵抗率が著しく低くなる領域が生じてしまうことが判明した。以下、本明細書において、このように、界面近傍において抵抗率が著しく低くなる領域（単に「抵抗変動領域」という。）が生ずることを「抵抗変動」と称する。   However, as a result of excessive implantation of carbon in the epitaxial wafer and bonded wafer thus obtained, it has become clear that excessive oxygen donors are generated in the carbon implantation region. As a result, in the epitaxial wafer, there may be a region where the resistivity is significantly lower than the resistivity of each of the epitaxial layer and the silicon wafer in the vicinity of the interface between the epitaxial layer and the silicon wafer as the underlying substrate. It became clear (refer FIG. 10 (B), (C) mentioned later for details in an Example). Such a region does not exist in a case where carbon ions are implanted at a low concentration, or in an epitaxial wafer in which an epitaxial layer is simply formed on a silicon wafer without carbon ions being implanted (details will be described later in Examples). 10 (C)), which has not been a problem in the past. In addition, in the bonded wafer, it has been found that there is a region where the resistivity is significantly lower than the resistivity of the active layer wafer and the insulating film near the interface between the active layer wafer and the insulating film. . Hereinafter, in this specification, the occurrence of a region in which the resistivity is remarkably reduced in the vicinity of the interface (hereinafter simply referred to as “resistance variation region”) is referred to as “resistance variation”.

そこで本発明は、高いゲッタリング能力を有するシリコンウェーハであって、かつ、このシリコンウェーハを用いてエピタキシャルウェーハまたは貼り合わせウェーハを作製した際に、高いゲッタリング能力を維持しつつ、抵抗変動を生じさせないシリコンウェーハを製造する方法を提供することを目的とする。   Therefore, the present invention is a silicon wafer having a high gettering capability, and when an epitaxial wafer or a bonded wafer is produced using this silicon wafer, resistance variation occurs while maintaining a high gettering capability. It is an object of the present invention to provide a method of manufacturing a silicon wafer that is not allowed to occur.

本発明者は、上記課題に鑑み、シリコンウェーハに高濃度のイオン注入をしても、高いゲッタリング能力を維持しつつ、エピタキシャルウェーハおよび貼り合わせウェーハに抵抗変動を生じさせないシリコンウェーハを得る方法を鋭意検討した。その結果、従来用いられる原子半径が大きな炭素イオンの注入に替えて、原子半径の小さなヘリウムイオンを注入することに本発明者は着目した。ヘリウムイオン注入であれば、高濃度にイオン注入しても、ゲッタリングサイトとなるヘリウム注入領域には酸素が捕獲されないため、酸素ドナーが発生することはないことを本発明者は見出したのである。シリコンウェーハにヘリウムイオンを注入して、このシリコンウェーハにエピタキシャル層を形成してエピタキシャルウェーハを作製すると、高いゲッタリング能力を維持しつつ、抵抗変動が生じないエピタキシャルウェーハが得られることを本発明者は見出した。また、このシリコンウェーハを活性層用ウェーハとする貼り合わせウェーハを作製しても、やはり高いゲッタリング能力を維持しつつ、抵抗変動が生じない貼り合わせウェーハが得られることを本発明者は見出した。
すなわち、本発明の要旨構成は以下のとおりである。 In view of the above problems, the present inventor has obtained a method for obtaining a silicon wafer that does not cause resistance fluctuations in an epitaxial wafer and a bonded wafer while maintaining high gettering capability even when high concentration ion implantation is performed on the silicon wafer. We studied diligently. As a result, the present inventor paid attention to the implantation of helium ions having a small atomic radius instead of the conventional implantation of carbon ions having a large atomic radius. In the case of helium ion implantation, the present inventor has found that even if ion implantation is performed at a high concentration, oxygen is not captured in the helium implantation region serving as a gettering site, so that an oxygen donor is not generated. . The present inventor has found that when helium ions are implanted into a silicon wafer and an epitaxial layer is formed on the silicon wafer to produce an epitaxial wafer, an epitaxial wafer that maintains high gettering capability and does not cause resistance fluctuations can be obtained. Found. Further, the present inventor has found that, even when a bonded wafer using this silicon wafer as an active layer wafer is produced, a bonded wafer can be obtained in which resistance fluctuation does not occur while maintaining high gettering capability. .
That is, the gist configuration of the present invention is as follows.

本発明によるシリコンウェーハの製造方法は、シリコンウェーハのおもて面からヘリウムイオンを５．０×１０^１４〜３．０×１０^１６ａｔｏｍｓ／ｃｍ^２のドーズ量で注入して、前記ヘリウムイオンが固溶してなるゲッタリング層を形成することを特徴とする。 In the method for producing a silicon wafer according to the present invention, helium ions are implanted at a dose of 5.0 × 10 ^{14 to} 3.0 × 10 ¹⁶ atoms / cm ² from the front surface of the silicon wafer. A gettering layer formed by solid solution is formed.

また、本発明によるシリコンウェーハの製造方法において、前記シリコンウェーハの深さ方向における前記ヘリウムの濃度プロファイルのピークが、前記おもて面から１．０μｍ未満の範囲内に位置するように、前記ヘリウムイオンを注入することが好ましい。   Further, in the method for producing a silicon wafer according to the present invention, the helium concentration profile has a peak in the depth direction of the silicon wafer so as to be located within a range of less than 1.0 μm from the front surface. It is preferable to implant ions.

また、本発明によるエピタキシャルウェーハの製造方法は、上記方法により得られたシリコンウェーハの前記おもて面にエピタキシャル層を形成することを特徴とする。   Moreover, the manufacturing method of the epitaxial wafer by this invention forms an epitaxial layer in the said front surface of the silicon wafer obtained by the said method, It is characterized by the above-mentioned.

また、本発明による貼り合わせウェーハの製造方法は、上記方法により得られたシリコンウェーハの前記おもて面を、絶縁膜を介して支持基板用ウェーハと貼り合わせることを特徴とする。   The bonded wafer manufacturing method according to the present invention is characterized in that the front surface of the silicon wafer obtained by the above method is bonded to a support substrate wafer via an insulating film.

この場合、前記貼り合わせに先立ち、前記絶縁膜を、前記支持基板用ウェーハに形成することが好ましい。   In this case, it is preferable to form the insulating film on the support substrate wafer prior to the bonding.

さらに、本発明によるシリコンウェーハは、シリコンウェーハのおもて面側に形成された、該シリコンウェーハ中にヘリウムが固溶してなるゲッタリング層を有するシリコンウェーハであって、
前記シリコンウェーハの深さ方向における前記ヘリウムの濃度プロファイルのピーク濃度が、１．０×１０^１９〜１．０×１０^２１ａｔｏｍｓ／ｃｍ^３であることを特徴とする。 Furthermore, the silicon wafer according to the present invention is a silicon wafer having a gettering layer formed on the front surface side of the silicon wafer, in which helium is dissolved in the silicon wafer,
The peak concentration of the helium concentration profile in the depth direction of the silicon wafer is 1.0 × 10 ^{19 to} 1.0 × 10 ²¹ atoms / cm ³ .

また、本発明によるシリコンウェーハは、前記シリコンウェーハのおもて面からの深さが１．０μｍ以下の範囲内に、前記ヘリウムの濃度プロファイルのピークが位置することが好ましい。   In the silicon wafer according to the present invention, it is preferable that the peak of the concentration profile of helium is located within a range where the depth from the front surface of the silicon wafer is 1.0 μm or less.

また、本発明によるエピタキシャルウェーハは、上記シリコンウェーハの前記おもて面上に、エピタキシャル層を形成してなるエピタキシャルウェーハであって、
前記エピタキシャル層を形成した後に、前記ヘリウムの濃度プロファイルのピーク濃度が２．０×１０^１７ａｔｏｍｓ／ｃｍ^３以下であり、かつ前記ゲッタリング層内に金属不純物を捕獲する結晶欠陥を有することを特徴とする。 The epitaxial wafer according to the present invention is an epitaxial wafer formed by forming an epitaxial layer on the front surface of the silicon wafer,
After the formation of the epitaxial layer, the peak concentration of the helium concentration profile is 2.0 × 10 ¹⁷ atoms / cm ³ or less, and the gettering layer has crystal defects that trap metal impurities. And

また、本発明による貼り合わせウェーハは、上記シリコンウェーハの前記おもて面を、絶縁膜を介して支持基板用ウェーハと貼り合わせてなる貼り合わせウェーハであって、
前記貼り合わせ後に、前記ヘリウムの濃度プロファイルのピーク濃度が２．０×１０^１７ａｔｏｍｓ／ｃｍ^３以下であり、かつ前記ゲッタリング層内に金属不純物を捕獲する結晶欠陥を有することを特徴とする。 Further, the bonded wafer according to the present invention is a bonded wafer obtained by bonding the front surface of the silicon wafer to a support substrate wafer via an insulating film,
After the bonding, the helium concentration profile has a peak concentration of 2.0 × 10 ¹⁷ atoms / cm ³ or less, and has crystal defects that capture metal impurities in the gettering layer.

本発明によれば、シリコンウェーハにヘリウムイオンを注入するので、高いゲッタリング能力を有するシリコンウェーハであって、このシリコンウェーハを用いてエピタキシャルウェーハまたは貼り合わせウェーハを作製しても、高いゲッタリング能力を維持しつつ、抵抗変動を生じさせないシリコンウェーハを製造することができる。   According to the present invention, since helium ions are implanted into a silicon wafer, the silicon wafer has a high gettering capability. Even if an epitaxial wafer or a bonded wafer is produced using this silicon wafer, a high gettering capability is obtained. While maintaining the above, it is possible to manufacture a silicon wafer that does not cause resistance variation.

本発明の第１実施形態に従うシリコンウェーハの製造方法を説明する摸式断面図である。It is a model cross section explaining the manufacturing method of the silicon wafer according to a 1st embodiment of the present invention. 本発明の一実施形態において用いるプラズマイオン照射装置の模式図である。It is a schematic diagram of the plasma ion irradiation apparatus used in one Embodiment of this invention. 本発明の第２実施形態に従うエピタキシャルウェーハの製造方法を説明する摸式断面図である。It is a model sectional drawing explaining the manufacturing method of the epitaxial wafer according to 2nd Embodiment of this invention. 本発明の第３実施形態に従う貼り合わせウェーハの製造方法を説明する摸式断面図である。It is a model cross section explaining the manufacturing method of the bonded wafer according to 3rd Embodiment of this invention. 実施例１におけるシリコンウェーハの深さ方向における濃度プロファイルを示すグラフであり、（Ａ）は発明例１−１のグラフであり、（Ｂ）は比較例１−１のグラフである。It is a graph which shows the density | concentration profile in the depth direction of the silicon wafer in Example 1, (A) is a graph of Invention Example 1-1, (B) is a graph of Comparative Example 1-1. 実施例２におけるエピタキシャルウェーハのゲッタリング能力を評価したグラフであり、（Ａ）は発明例２−１のグラフであり、（Ｂ）は比較例２−１のグラフである。It is the graph which evaluated the gettering capability of the epitaxial wafer in Example 2, (A) is a graph of the invention example 2-1, (B) is a graph of the comparative example 2-1. エピタキシャルウェーハのエピタキシャル層表面の光学顕微鏡写真であり、（Ａ）は発明例２−１の顕微鏡写真であり、（Ｂ）は比較例２−１の顕微鏡写真であり、（Ｃ）は従来例の顕微鏡写真である。It is an optical microscope photograph of the epitaxial layer surface of an epitaxial wafer, (A) is a microscope picture of invention example 2-1, (B) is a microscope picture of comparative example 2-1, (C) is a conventional example. It is a micrograph. 発明例２−１にかかるエピタキシャルウェーハの結晶欠陥を、ＤＬＴＳ法により評価したグラフである。It is the graph which evaluated the crystal defect of the epitaxial wafer concerning Invention Example 2-1 by DLTS method. エピタキシャルウェーハの表面欠陥を示すＬＰＤマップである。It is a LPD map which shows the surface defect of an epitaxial wafer. エピタキシャルウェーハの深さ方向における抵抗率分布を示すグラフであり、（Ａ）は発明例２−１のグラフであり、（Ｂ）は比較例２−１のグラフであり、（Ｃ）は従来例のグラフである。It is a graph which shows the resistivity distribution in the depth direction of an epitaxial wafer, (A) is a graph of invention example 2-1, (B) is a graph of comparative example 2-1, (C) is a prior art example. It is a graph of.

以下、図面を参照して本発明を具体的に説明する。なお、図１〜図４では説明の便宜上、実際の厚さ割合とは異なり、ウェーハ厚および層厚を誇張して示す。また、同一の構成要素には原則として同一の参照番号を付して、説明を省略する。   Hereinafter, the present invention will be specifically described with reference to the drawings. In FIG. 1 to FIG. 4, the wafer thickness and the layer thickness are exaggerated for convenience of explanation, unlike the actual thickness ratio. In addition, in principle, the same components are denoted by the same reference numerals, and description thereof is omitted.

（第１実施形態：シリコンウェーハの製造方法）
まず、図１を用いて、本発明の第１実施形態に従うシリコンウェーハの製造方法を詳細に説明する。本発明の第１実施形態に従うシリコンウェーハの製造方法は、シリコンウェーハ１０のおもて面１０Ａからヘリウムイオン２０を５．０×１０^１４〜３．０×１０^１６ａｔｏｍｓ／ｃｍ^２のドーズ量で注入して、ヘリウムイオン２０が固溶してなるゲッタリング層１１を形成することを特徴とする。図１（Ｃ）は、この製造方法の結果得られたシリコンウェーハ１００の模式断面図である。 (First Embodiment: Silicon Wafer Manufacturing Method)
First, the manufacturing method of the silicon wafer according to the first embodiment of the present invention will be described in detail with reference to FIG. In the method for manufacturing a silicon wafer according to the first embodiment of the present invention, helium ions 20 are applied from the front surface 10A of the silicon wafer 10 at a dose of 5.0 × 10 ^{14 to} 3.0 × 10 ¹⁶ atoms / cm ^2. The gettering layer 11 in which helium ions 20 are dissolved is formed by implantation. FIG. 1C is a schematic cross-sectional view of a silicon wafer 100 obtained as a result of this manufacturing method.

まず、図１（Ａ）に示すように、シリコンウェーハ１０を用意する。シリコンウェーハ１０としては、シリコン単結晶からなる単結晶シリコンウェーハを用いる。単結晶シリコンウェーハは、チョクラルスキー法（ＣＺ法）や浮遊帯域溶融法（ＦＺ法）により育成された単結晶シリコンインゴットをワイヤーソー等でスライスしたものを使用することができる。また、任意の不純物ドーパント元素を添加して、ｎ型またはｐ型としてもよい。   First, as shown in FIG. 1A, a silicon wafer 10 is prepared. As the silicon wafer 10, a single crystal silicon wafer made of a silicon single crystal is used. As the single crystal silicon wafer, one obtained by slicing a single crystal silicon ingot grown by the Czochralski method (CZ method) or the floating zone melting method (FZ method) with a wire saw or the like can be used. Further, an arbitrary impurity dopant element may be added to be n-type or p-type.

次に、図１（Ｂ）に示すように、シリコンウェーハ１０のおもて面１０Ａからヘリウムイオン２０を５．０×１０^１４〜３．０×１０^１６ａｔｏｍｓ／ｃｍ^２のドーズ量で注入する。この範囲のドーズ量でヘリウムイオン２０を注入したことにより、図１（Ｃ）に示すように、シリコンウェーハ１０にはヘリウムイオン２０が固溶してなるゲッタリング層１１が形成され、ゲッタリング層１１を有するシリコンウェーハ１００を作製することができる。また、この範囲のドーズ量でヘリウムイオン２０の注入を行うことにより、シリコンウェーハ１００の厚み方向におけるヘリウムの濃度プロファイルのピーク濃度を、１．０×１０^１９〜１．０×１０^２１ａｔｏｍｓ／ｃｍ^３とすることができる。 Next, as shown in FIG. 1B, helium ions 20 are implanted from the front surface 10A of the silicon wafer 10 at a dose of 5.0 × 10 ^{14 to} 3.0 × 10 ¹⁶ atoms / cm ^2. . By implanting helium ions 20 with a dose in this range, as shown in FIG. 1C, a gettering layer 11 in which helium ions 20 are dissolved is formed on the silicon wafer 10, and the gettering layer is formed. 11 can be produced. Further, by implanting helium ions 20 with a dose in this range, the peak concentration of the concentration profile of helium in the thickness direction of the silicon wafer 100 is 1.0 × 10 ^{19 to} 1.0 × 10 ²¹ atoms / cm. ³ can be used.

ここで、ヘリウムイオン２０のドーズ量を５．０×１０^１４〜３．０×１０^１６ａｔｏｍｓ／ｃｍ^２とするのは、以下の理由による。すなわち、ドーズ量が５．０×１０^１４ａｔｏｍｓ／ｃｍ^２以上であれば、シリコンウェーハ１００は十分に高いゲッタリング能力を有する。一方、ドーズ量が３．０×１０^１６ａｔｏｍｓ／ｃｍ^２以下であれば、シリコンウェーハのおもて面１０Ａの結晶性の乱れを抑制することができる。また、シリコンウェーハ１００の反り量が過大となることを防ぐこともできる。また、ヘリウムイオンのドーズ量が３．０×１０^１６ａｔｏｍｓ／ｃｍ^２以下であれば、このシリコンウェーハ１００を用いて、後述のエピタキシャルウェーハおよび貼り合わせウェーハを作製することができる。なお、より高いゲッタリング能力を得るために、ドーズ量を１．０×１０^１５〜３．０×１０^１６ａｔｏｍｓ／ｃｍ^２とすることが好ましく、５．０×１０^１５〜３．０×１０^１６ａｔｏｍｓ／ｃｍ^２とすることがさらに好ましい。なお、ドーズ量が５．０×１０^１６ａｔｏｍｓ／ｃｍ^２を超えると、シリコンウェーハ内に微小気泡層（脆化領域）が形成され、その後のエピタキシャル層の製造過程あるいは貼り合わせウェーハの製造過程において施される熱処理によって、微小気泡層を劈開面としてシリコンウェーハの表層部が剥離してしまい、エピタキシャルウェーハや貼り合わせウェーハの製品そのものの製造ができなくなる。 Here, the dose amount of the helium ions 20 is set to 5.0 × 10 ^{14 to} 3.0 × 10 ¹⁶ atoms / cm ² for the following reason. That is, if the dose amount is 5.0 × 10 ¹⁴ atoms / cm ² or more, the silicon wafer 100 has a sufficiently high gettering capability. On the other hand, if the dose amount is 3.0 × 10 ¹⁶ atoms / cm ² or less, disorder of the crystallinity of the front surface 10A of the silicon wafer can be suppressed. It is also possible to prevent the warpage amount of the silicon wafer 100 from becoming excessive. Further, if the dose of helium ions is 3.0 × 10 ¹⁶ atoms / cm ² or less, an epitaxial wafer and a bonded wafer described later can be manufactured using this silicon wafer 100. In order to obtain higher gettering ability, the dose is preferably set to 1.0 × 10 ^{15 to} 3.0 × 10 ¹⁶ atoms / cm ^2, and is preferably 5.0 × 10 ^{15 to} 3.0 × 10. More preferably, it is ¹⁶ atoms / cm ² . When the dose exceeds 5.0 × 10 ¹⁶ atoms / cm ² , a microbubble layer (embrittlement region) is formed in the silicon wafer, and the subsequent epitaxial layer manufacturing process or bonded wafer manufacturing process is performed. Due to the heat treatment applied, the surface layer portion of the silicon wafer is peeled off with the microbubble layer as the cleavage plane, and the product of the epitaxial wafer or bonded wafer cannot be manufactured.

こうして得られたシリコンウェーハ１００は、ゲッタリング層１１をおもて面１０Ａ側の表層部に有するため、高いゲッタリング能力を有することができる。また、以下の第２実施形態において詳細を後述するが、このシリコンウェーハ１００は、エピタキシャルウェーハにおける下地基板用のシリコンウェーハとして好適である。また、以下の第３実施形態において詳細を後述するが、このシリコンウェーハ１００は貼り合わせウェーハにおける活性層用ウェーハとしても好適である。このシリコンウェーハ１００を用いて作製したエピタキシャルウェーハおよび貼り合わせウェーハは、高いゲッタリング能力を維持しつつ、抵抗変動を生じることがない。   Since the silicon wafer 100 thus obtained has the gettering layer 11 in the surface layer portion on the front surface 10A side, it can have high gettering capability. Although details will be described later in the second embodiment, the silicon wafer 100 is suitable as a silicon wafer for an underlying substrate in an epitaxial wafer. Although details will be described later in the third embodiment, the silicon wafer 100 is also suitable as an active layer wafer in a bonded wafer. An epitaxial wafer and a bonded wafer manufactured using this silicon wafer 100 do not cause resistance fluctuation while maintaining high gettering capability.

ここで、シリコンウェーハ１０へのヘリウムイオン２０の注入にあたり、任意のイオン注入法を用いることができる。例えば、従来公知のイオン注入装置を用いたモノマーイオン注入法により、ヘリウムイオン２０をシリコンウェーハ１０に注入することができる。この場合、ヘリウムイオンの加速電圧を１０〜３００ｋｅＶ／ａｔｏｍ程度としてイオン注入すれば、ヘリウムイオンの加速電圧に依存してゲッタリング層１１のおもて面１０Ａからの深さ位置が定まる。   Here, when the helium ions 20 are implanted into the silicon wafer 10, an arbitrary ion implantation method can be used. For example, helium ions 20 can be implanted into the silicon wafer 10 by a monomer ion implantation method using a conventionally known ion implantation apparatus. In this case, if the ion implantation is performed with the acceleration voltage of helium ions being about 10 to 300 keV / atom, the depth position from the front surface 10A of the gettering layer 11 is determined depending on the acceleration voltage of helium ions.

なお、「モノマーイオン」とは、下記の「クラスターイオン」とは異なり、単独の原子または分子がイオン化したイオンのことを指す。「クラスターイオン」とは、原子または分子が複数集合して塊となったクラスターに正電荷または負電荷を与え、イオン化したものを意味する。クラスターは、複数（通常２〜２０００個程度）の原子または分子が互いに結合した塊状の集団である。   The “monomer ion” refers to an ion in which a single atom or molecule is ionized, unlike the “cluster ion” described below. The “cluster ion” means an ionized product that gives a positive or negative charge to a cluster in which a plurality of atoms or molecules are gathered to form a lump. A cluster is a massive group in which a plurality (usually about 2 to 2000) of atoms or molecules are bonded to each other.

本実施形態において、ゲッタリング層１１のおもて面１０Ａからの深さ位置は、デバイス形成面への重金属汚染を防ぐことができる深さ位置として、適宜定めることができる。ゲッタリング層１１のおもて面１０Ａからの深さ位置の指標として、シリコンウェーハ１００の深さ方向におけるヘリウムの濃度プロファイルのピーク位置を用いることとする。シリコンウェーハ１００のおもて面１０Ａからの深さが、例えば３μｍ以下の範囲内に、ヘリウムの濃度プロファイルのピークが位置するように、イオンヘリウムイオン２０の加速電圧を上記範囲内で適宜設定すればよい。   In the present embodiment, the depth position from the front surface 10A of the gettering layer 11 can be appropriately determined as a depth position capable of preventing heavy metal contamination on the device formation surface. As an index of the depth position from the front surface 10A of the gettering layer 11, the peak position of the helium concentration profile in the depth direction of the silicon wafer 100 is used. The acceleration voltage of the ion helium ions 20 is appropriately set within the above range so that the peak of the concentration profile of helium is located within the range where the depth from the front surface 10A of the silicon wafer 100 is, for example, 3 μm or less. That's fine.

しかしながら、シリコンウェーハ１０のおもて面１０Ａからの深さが１．０μｍ未満の範囲内に、ヘリウムの濃度プロファイルのピークが位置するように、ヘリウムイオン２０を注入することがより好ましい。おもて面１０Ａ側がデバイス形成領域となる場合、おもて面１０Ａにより近い位置にゲッタリング層１１を形成することで、金属不純物をゲッタリングする能力が高まるためである。おもて面１０Ａからの深さが、０．５μｍ未満の範囲内であれば、上記効果がより得られ、０．３μｍ未満の範囲内であれば、さらに上記効果が得られる。   However, it is more preferable to implant the helium ions 20 so that the peak of the concentration profile of helium is located in the range where the depth from the front surface 10A of the silicon wafer 10 is less than 1.0 μm. This is because when the front surface 10A side is a device formation region, the ability to getter metal impurities is enhanced by forming the gettering layer 11 at a position closer to the front surface 10A. If the depth from the front surface 10A is in the range of less than 0.5 μm, the above effect can be obtained more, and if the depth is in the range of less than 0.3 μm, the above effect can be further obtained.

なお、この第１実施形態において、ゲッタリング層１１は、二次イオン質量分析法（ＳＩＭＳ：Secondary Ion Mass Spectrometry）でシリコンウェーハの深さ方向におけるヘリウムの濃度プロファイルを測定した際に、ヘリウムがバックグラウンドよりも多く検出される範囲として特定される。   In the first embodiment, the gettering layer 11 has a helium back surface when the helium concentration profile in the depth direction of the silicon wafer is measured by secondary ion mass spectrometry (SIMS). It is specified as a range that is detected more than the ground.

ヘリウムイオン注入は、クラスターイオン注入法により行ってもよい。既述のとおり、クラスターイオンとは、複数の原子または分子が互いに結合した塊状の集団である。クラスターイオン注入であれば、モノマーイオン注入に比べてシリコンウェーハ１０のおもて面１０Ａ側の表層部のうち、よりおもて面１０Ａに近い側にゲッタリング層１１を形成することができる。また、ヘリウムをより局所的にかつ高濃度に注入することもできる。クラスターイオン注入による場合、１原子または１分子あたりのエネルギーを小さくして打ち込むことができるため、加速電圧は０．１〜１００KeV/Cluster程度であり、シリコンウェーハ１０のおもて面１０Ａからの深さが１．０μｍ以下の範囲内に、ゲッタリング層１１におけるヘリウムの深さ方向の濃度プロファイルのピークが位置するようにヘリウムイオン２０を注入可能である。さらに、クラスターイオンを低エネルギーで照射するため、シリコンウェーハ１００のおもて面１０Ａの結晶性の乱れを抑制することもできる。   Helium ion implantation may be performed by a cluster ion implantation method. As described above, the cluster ion is a massive group in which a plurality of atoms or molecules are bonded to each other. In the case of cluster ion implantation, the gettering layer 11 can be formed on the side closer to the front surface 10A in the surface layer portion on the front surface 10A side of the silicon wafer 10 as compared with the monomer ion implantation. Further, helium can be injected more locally and at a high concentration. In the case of cluster ion implantation, since the energy per atom or molecule can be reduced, the acceleration voltage is about 0.1 to 100 KeV / Cluster, and the depth from the front surface 10A of the silicon wafer 10 The helium ions 20 can be implanted so that the peak of the concentration profile in the depth direction of helium in the gettering layer 11 is located within the range of 1.0 μm or less. Furthermore, since the cluster ions are irradiated with low energy, disorder of the crystallinity of the front surface 10A of the silicon wafer 100 can be suppressed.

ヘリウムのクラスターイオンを注入する場合、例えば以下の文献に記載されるような公知の方法でクラスターイオンを生成することができる。ガスクラスタービームの生成法として、（１）特開平９−４１１３８号公報、（２）特開平４−３５４８６５号公報、イオンビームの生成法として、（１）荷電粒子ビーム工学：石川順三：ＩＳＢＮ９７８−４−３３９−００７３４−３：コロナ社、（２）電子・イオンビーム工学：電気学会：ＩＳＢＮ４−８８６８６−２１７−９：オーム社、（３）クラスターイオンビーム基礎と応用：ＩＳＢＮ４−５２６−０５７６５−７：日刊工業新聞社。また、一般的に、正電荷のクラスターイオンの発生にはニールセン型イオン源あるいはカウフマン型イオン源が用いられ、負電荷のクラスターイオンの発生には体積生成法を用いた大電流負イオン源が用いられる。   In the case of implanting helium cluster ions, for example, cluster ions can be generated by a known method as described in the following document. As a method for generating a gas cluster beam, (1) JP-A-9-41138, (2) JP-A-4-354865, and as an ion beam generation method, (1) charged particle beam engineering: Junzo Ishikawa: ISBN978 -4-339-00734-3: Corona, (2) Electron / ion beam engineering: The Institute of Electrical Engineers of Japan: ISBN4-88686-217-9: Ohm, (3) Cluster ion beam foundation and application: ISBN4-526-05765 -7: Nikkan Kogyo Shimbun. In general, a Nielsen ion source or a Kaufman ion source is used to generate positively charged cluster ions, and a large current negative ion source using a volume generation method is used to generate negatively charged cluster ions. It is done.

また、本発明に従う一実施形態として、プラズマイオン注入法によりヘリウムイオン２０を注入してもよい。プラズマイオン注入法は、例えば図２に示すプラズマイオン注入装置５０を用いて行うことができる。このプラズマイオン注入装置５０は、例えばプラズマチャンバ５１と、ガス導入口５２と、真空ポンプ５３と、パルス電圧印加手段５４と、ウェーハ固定台５５とを備えている。プラズマイオン注入装置５０により、ヘリウムを含むガスのプラズマを生成するとともに、生成したプラズマに含まれるヘリウムイオンを、ウェーハ固定台５５に設置したシリコンウェーハ１０に注入することができる。   As an embodiment according to the present invention, helium ions 20 may be implanted by plasma ion implantation. The plasma ion implantation method can be performed using, for example, a plasma ion implantation apparatus 50 shown in FIG. The plasma ion implantation apparatus 50 includes, for example, a plasma chamber 51, a gas introduction port 52, a vacuum pump 53, a pulse voltage applying unit 54, and a wafer fixing table 55. The plasma ion implantation apparatus 50 can generate plasma of a gas containing helium, and can inject helium ions contained in the generated plasma into the silicon wafer 10 installed on the wafer fixing base 55.

なお、ヘリウムを含むガスのプラズマの生成は、具体的には以下のように行うことができる。まず、真空ポンプ５３によりプラズマチャンバ５１内を減圧して真空とし、次いで、ヘリウムガスをガス導入口５２からチャンバ５１内に導入して、パルス電圧印加手段５４によりウェーハ固定台５５（シリコンウェーハ１０）にパルス的に負電圧を印加することにより、ヘリウムを含むプラズマを生成することができる。パルス電圧の周波数は、１０Ｈｚ〜１０ｋＨｚ程度、パルス電圧のパルス幅は１μｓｅｃ〜１０００μｓｅｃ程度で適宜定めればよい。ガス導入後のプラズマチャンバ５１内の真空度は、プラズマ状態を維持するために１．０×１０^−１Ｐａ以下とすればよい。こうして生成されたヘリウムイオンは、モノマーイオンと、クラスターイオンとの混合物となる。 The generation of the plasma of the gas containing helium can be specifically performed as follows. First, the inside of the plasma chamber 51 is depressurized by the vacuum pump 53 to make a vacuum, then helium gas is introduced into the chamber 51 from the gas inlet 52, and the wafer fixing table 55 (silicon wafer 10) by the pulse voltage applying means 54. By applying a negative voltage in a pulsed manner, plasma containing helium can be generated. The frequency of the pulse voltage may be appropriately determined such that the frequency is about 10 Hz to 10 kHz, and the pulse width of the pulse voltage is about 1 μsec to 1000 μsec. The degree of vacuum in the plasma chamber 51 after gas introduction may be 1.0 × 10 ⁻¹ Pa or less in order to maintain the plasma state. The helium ions thus generated become a mixture of monomer ions and cluster ions.

プラズマイオン注入法によってヘリウムイオン２０をシリコンウェーハ１０に注入すると、既述のモノマーイオン注入法およびクラスターイオン注入法によるイオン注入に比べて、ゲッタリング層１１の深さ位置を、よりおもて面１０Ａ側にすることができる。ゲッタリング層１１の深さ位置は、印加するパルス電圧の大きさに依存し、２０Ｖ〜２０ｋＶ程度の範囲で適宜定めればよい。シリコンウェーハ１０のおもて面１０Ａからの深さが０．１μｍ未満の範囲内にヘリウムの濃度プロファイルのピークが位置するようにヘリウムイオン２０を注入してもよい。なお、プラズマイオン注入法による場合、パルス電圧によっては、ヘリウムの最大濃度が出現する位置がシリコンウェーハ１０のおもて面１０Ａ側の最表面となる場合がある。そのような場合には、厳密な意味での「ピーク」とは異なるが、本明細書においては、シリコンウェーハ１０の最表面をヘリウム濃度のピーク位置とする。この場合、注入深さは０であるが、既述のとおり、ヘリウムがバックグラウンドよりも多く検出される範囲がゲッタリング層１１である。   When helium ions 20 are implanted into the silicon wafer 10 by the plasma ion implantation method, the depth position of the gettering layer 11 is more in front than the ion implantation by the monomer ion implantation method and the cluster ion implantation method described above. It can be on the 10A side. The depth position of the gettering layer 11 depends on the magnitude of the pulse voltage to be applied, and may be appropriately determined in the range of about 20 V to 20 kV. The helium ions 20 may be implanted so that the peak of the helium concentration profile is located within a range where the depth from the front surface 10A of the silicon wafer 10 is less than 0.1 μm. In the case of the plasma ion implantation method, the position where the maximum concentration of helium appears may be the outermost surface on the front surface 10A side of the silicon wafer 10 depending on the pulse voltage. In such a case, although it is different from the “peak” in a strict sense, in this specification, the outermost surface of the silicon wafer 10 is defined as the peak position of the helium concentration. In this case, although the implantation depth is 0, as described above, the range in which helium is detected more than the background is the gettering layer 11.

（第２実施形態：エピタキシャルウェーハの製造方法）
次に、図３を用いて、本発明の第２実施形態に従うエピタキシャルウェーハ２００の製造方法を説明する。エピタキシャルウェーハ２００の製造方法は、第１実施形態により得られるシリコンウェーハ１００のおもて面１０Ａにエピタキシャル層１２を形成することを特徴とする。 Second Embodiment: Epitaxial Wafer Manufacturing Method
Next, the manufacturing method of the epitaxial wafer 200 according to 2nd Embodiment of this invention is demonstrated using FIG. The manufacturing method of the epitaxial wafer 200 is characterized in that the epitaxial layer 12 is formed on the front surface 10A of the silicon wafer 100 obtained by the first embodiment.

まず、図３（Ａ）に示すように、第１実施形態において既述した方法により、シリコンウェーハ１００を作製する。このシリコンウェーハ１００は、既述のゲッタリング層１１を有する。   First, as shown in FIG. 3A, the silicon wafer 100 is manufactured by the method described in the first embodiment. This silicon wafer 100 has the gettering layer 11 described above.

続いて、図３（Ｂ）に示すように、シリコンウェーハ１００のおもて面１０Ａにエピタキシャル層１２を形成すると、エピタキシャルウェーハ２００が得られる。シリコンウェーハ１００のおもて面１０Ａ上に形成するエピタキシャル層１２としては、シリコンエピタキシャル層が挙げられ、一般的な条件により形成することができる。例えば、水素をキャリアガスとして、ジクロロシラン、トリクロロシランなどのソースガスをチャンバー内に導入し、使用するソースガスによっても成長温度は異なるが、概ね１０００〜１２００℃温度範囲の温度でＣＶＤ法によりシリコンウェーハ１００上にエピタキシャル成長させることができる。エピタキシャル層１２の厚さは、１〜１５μｍ程度とすることができ、４〜８μｍ程度とすることがより好ましい。   Subsequently, as shown in FIG. 3B, when the epitaxial layer 12 is formed on the front surface 10A of the silicon wafer 100, an epitaxial wafer 200 is obtained. The epitaxial layer 12 formed on the front surface 10A of the silicon wafer 100 includes a silicon epitaxial layer, and can be formed under general conditions. For example, a source gas such as dichlorosilane or trichlorosilane is introduced into the chamber using hydrogen as a carrier gas, and the growth temperature varies depending on the source gas used, but silicon is formed by CVD at a temperature in the range of 1000 to 1200 ° C. It can be epitaxially grown on the wafer 100. The thickness of the epitaxial layer 12 can be about 1 to 15 μm, and more preferably about 4 to 8 μm.

ここで、例えば５．０×１０^１４ａｔｏｍｓ／ｃｍ^３以上の高濃度のドーズ量で炭素イオン注入してゲッタリング層を形成したシリコンウェーハに、エピタキシャル層を形成してエピタキシャルウェーハを作製すると、このエピタキシャルウェーハはゲッタリング能力を有するものの、既述の抵抗変動が生じてしまう（例えば、後述する図１０（Ｂ）を参照）。これに対して、本発明の第２実施形態に従い、ヘリウムイオン注入により形成されたゲッタリング層１１を有するシリコンウェーハ１００にエピタキシャル層１２を形成したエピタキシャルウェーハ２００は、シリコンウェーハ１００の高いゲッタリング能力を維持しつつ、抵抗変動を生じることがない（例えば、後述する図１０（Ａ）を参照）ことを本発明者は見出したのである。 Here, when an epitaxial layer is formed on a silicon wafer in which a gettering layer is formed by carbon ion implantation at a high concentration dose of 5.0 × 10 ¹⁴ atoms / cm ³ or more, for example, Although the epitaxial wafer has a gettering capability, the above-described resistance fluctuation occurs (for example, see FIG. 10B described later). On the other hand, the epitaxial wafer 200 in which the epitaxial layer 12 is formed on the silicon wafer 100 having the gettering layer 11 formed by helium ion implantation according to the second embodiment of the present invention is high in gettering capability of the silicon wafer 100. The present inventors have found that resistance fluctuation does not occur while maintaining the above (for example, see FIG. 10A described later).

ヘリウムイオンが固溶してなるゲッタリング層１１を有するシリコンウェーハ１００にエピタキシャル層１２を形成してエピタキシャルウェーハ２００を作製した場合に、エピタキシャルウェーハ２００に抵抗変動が生じない理由を、本発明者は以下のように考えている。
５．０×１０^１４〜３．０×１０^１６ａｔｏｍｓ／ｃｍ^２のドーズ量でヘリウムイオンをシリコンウェーハ１０に注入した後であって、エピタキシャル層１２を形成する前のシリコンウェーハ１００に対して、ＳＩＭＳによりヘリウム濃度を測定すると、以下のことが判明した。すなわち、シリコンウェーハ１００にはシリコンウェーハの深さ方向におけるヘリウムの濃度プロファイルを測定した際に、ヘリウムがバックグラウンドよりも多く検出される範囲が存在し、その領域がゲッタリング層１１となる（例えば、後述する図５（Ａ））。ここで、本明細書において、ヘリウムの濃度プロファイルにおいて、２．０×１０^１７ａｔｏｍｓ／ｃｍ^３を、ＳＩＭＳによるヘリウムの検出限界とする。
一方、このシリコンウェーハ１００にエピタキシャル層１２を形成してエピタキシャルウェーハ２００を作製した後に、このエピタキシャルウェーハ２００に対してＳＩＭＳによりヘリウム濃度を測定すると、以下のことが判明した。すなわち、シリコンウェーハ１００におけるゲッタリング層１１の領域内で、ヘリウムがバックグラウンドよりも多く検出される範囲が存在しなかったのである。しかしながら、このエピタキシャルウェーハ２００は、ゲッタリング能力を有することが確認された（実施例２において詳細を後述する）。本発明者がさらに検討した結果、このエピタキシャルウェーハをＤＬＴＳ法により分析すると、以下のことが判明した。すなわち、ＤＬＴＳ法を用いた分析によると、エピタキシャルウェーハ２００のゲッタリング層１２には、空孔と酸素に起因した欠陥（Ｖ−Ｏ）と推定される結晶欠陥が発生していることが確認された（実施例において詳細を後述する図８を参照）。この結果から、エピタキシャルウェーハ２００においては、ヘリウムイオン注入領域であるゲッタリング層１１に空孔が高密度で存在し、この空孔がゲッタリングシンクとして機能するものと考えられる。エピタキシャル層形成時に、ヘリウムイオン注入領域において、ヘリウムが珪素（Ｓｉ）との結合を解離して外方拡散した結果、空孔が残存したものと考えられる。このため、エピタキシャルウェーハ２００は、高いゲッタリング能力を有することができる。さらに、炭素イオン注入と異なり、ヘリウムイオン注入であれば、ゲッタリング層となるヘリウム注入領域における酸素ドナーの発生が抑制され、酸素ドナーを起因とした抵抗変動は殆ど起こらない。これは、シリコンウェーハ１００内に注入したヘリウムがエピタキシャル層形成時に外方拡散して、注入領域に酸素が存在し難い状況になっているものと推測される。 The present inventor explains why the resistance variation does not occur in the epitaxial wafer 200 when the epitaxial wafer 200 is manufactured by forming the epitaxial layer 12 on the silicon wafer 100 having the gettering layer 11 in which helium ions are solid solution. I think as follows.
After the silicon wafer 10 is implanted with helium ions at a dose of 5.0 × 10 ^{14 to} 3.0 × 10 ¹⁶ atoms / cm ² and before the epitaxial layer 12 is formed, Measurement of helium concentration by SIMS revealed the following. That is, when the concentration profile of helium in the depth direction of the silicon wafer is measured in the silicon wafer 100, there is a range in which helium is detected more than the background, and this region becomes the gettering layer 11 (for example, FIG. 5A described later). Here, in the present specification, in the helium concentration profile, 2.0 × 10 ¹⁷ atoms / cm ³ is set as the detection limit of helium by SIMS.
On the other hand, when the epitaxial layer 12 was formed on the silicon wafer 100 to produce the epitaxial wafer 200 and the helium concentration was measured on the epitaxial wafer 200 by SIMS, the following was found. That is, there is no range in which helium is detected more than the background in the region of the gettering layer 11 in the silicon wafer 100. However, this epitaxial wafer 200 was confirmed to have gettering capability (details will be described later in Example 2). As a result of further studies by the present inventors, the following was found when this epitaxial wafer was analyzed by the DLTS method. That is, according to the analysis using the DLTS method, it is confirmed that the crystal defects estimated as defects (VO) due to vacancies and oxygen are generated in the gettering layer 12 of the epitaxial wafer 200. (See FIG. 8, which will be described in detail later in the examples). From this result, in the epitaxial wafer 200, it is considered that vacancies exist at high density in the gettering layer 11 that is the helium ion implantation region, and these vacancies function as a gettering sink. It is considered that vacancies remain as a result of helium dissociating from silicon (Si) and diffusing outward in the helium ion implantation region during the formation of the epitaxial layer. For this reason, the epitaxial wafer 200 can have a high gettering capability. Furthermore, unlike carbon ion implantation, if helium ion implantation is used, the generation of oxygen donors in the helium implantation region serving as a gettering layer is suppressed, and resistance variation due to oxygen donors hardly occurs. This is presumed that helium implanted into the silicon wafer 100 diffuses outward during the formation of the epitaxial layer, and oxygen is unlikely to exist in the implanted region.

本発明は理論に縛られるものではないが、本発明の第２実施形態によると、高いゲッタリング能力を有し、かつ、抵抗変動を生じることがないエピタキシャルウェーハ２００を得られるという、顕著な効果を奏する。   Although the present invention is not limited by theory, according to the second embodiment of the present invention, a remarkable effect that the epitaxial wafer 200 having high gettering capability and no resistance variation can be obtained. Play.

なお、本実施形態においては、シリコンウェーハ１０へのヘリウムイオン２０の注入は、モノマーイオン注入法またはクラスターイオン注入法によることが好ましい。ヘリウムの濃度ピーク位置は、近接ゲッタリングの観点では最表面になるべく近いことが好ましい。しかしながら、エピタキシャル層１２の形成を容易にする観点では、ヘリウムのピーク位置を最表面よりも深層側（０．１μｍ〜１μｍ程度）にすることが好ましいからである。   In this embodiment, the helium ions 20 are preferably implanted into the silicon wafer 10 by the monomer ion implantation method or the cluster ion implantation method. The concentration peak position of helium is preferably as close as possible to the outermost surface from the viewpoint of proximity gettering. However, from the viewpoint of facilitating the formation of the epitaxial layer 12, it is preferable that the peak position of helium is on the deeper layer side (about 0.1 μm to 1 μm) than the outermost surface.

なお、既述のとおり、この第２実施形態において、エピタキシャル層１２形成後のエピタキシャルウェーハ２００のゲッタリング層１１におけるヘリウム濃度は、ＳＩＭＳ測定による検出限界以下となる。そこで、本実施形態においては、エピタキシャルウェーハ２００におけるゲッタリング層１１を、次の（１）かつ（２）を満たすものとして特定する。
（１）ＳＩＭＳによるヘリウム濃度は検出限界以下（ヘリウム濃度が２．０×１０^１７ａｔｏｍｓ／ｃｍ^３以下）である。
（２）エピタキシャル層１２を形成する前のゲッタリング層１１が位置していた部分に、金属不純物を捕獲する結晶欠陥が存在する。 As described above, in the second embodiment, the helium concentration in the gettering layer 11 of the epitaxial wafer 200 after the formation of the epitaxial layer 12 is below the detection limit by SIMS measurement. Therefore, in this embodiment, the gettering layer 11 in the epitaxial wafer 200 is specified as satisfying the following (1) and (2).
(1) The helium concentration by SIMS is below the detection limit (the helium concentration is 2.0 × 10 ¹⁷ atoms / cm ³ or less).
(2) There is a crystal defect that captures a metal impurity in a portion where the gettering layer 11 is located before the epitaxial layer 12 is formed.

（第３実施形態：貼り合わせウェーハの製造方法）
次に、図４を用いて、本発明の第３実施形態に従う貼り合わせウェーハ３００の製造方法を説明する。貼り合わせウェーハ３００の製造方法は、第１実施形態により得られるシリコンウェーハ１００のおもて面１０Ａを、絶縁膜３１を介して支持基板用ウェーハ３０と貼り合わせることを特徴とする。 (Third Embodiment: Method for Manufacturing Bonded Wafer)
Next, the manufacturing method of the bonded wafer 300 according to 3rd Embodiment of this invention is demonstrated using FIG. The manufacturing method of the bonded wafer 300 is characterized in that the front surface 10A of the silicon wafer 100 obtained by the first embodiment is bonded to the support substrate wafer 30 via the insulating film 31.

まず、図４（Ａ）に示すように、第１実施形態において既述した方法により、シリコンウェーハ１００を作製する。このシリコンウェーハ１００は、既述のゲッタリング層１１を有する。なお、後述するように、このシリコンウェーハ１００は、貼り合わせウェーハ３００において活性層となり、ＳＯＩウェーハのデバイス領域として用いられる。   First, as shown in FIG. 4A, the silicon wafer 100 is manufactured by the method described in the first embodiment. This silicon wafer 100 has the gettering layer 11 described above. As will be described later, the silicon wafer 100 becomes an active layer in the bonded wafer 300 and is used as a device region of the SOI wafer.

また、上記シリコンウェーハ１００とは別途、図４（Ｂ）に示すように、支持基板用ウェーハ３０を用意する。支持基板用ウェーハ３０は、貼り合わせウェーハ３００の支持基板として利用されるウェーハであり、この支持基板用ウェーハ３０としては、任意のウェーハを用いることができる   Separately from the silicon wafer 100, as shown in FIG. 4B, a support substrate wafer 30 is prepared. The support substrate wafer 30 is a wafer used as a support substrate of the bonded wafer 300, and any wafer can be used as the support substrate wafer 30.

次に、図４（Ｃ）に示すように、例えば酸化雰囲気での熱処理などにより、絶縁膜３１を支持基板用ウェーハ３０に形成する。支持基板用ウェーハ３０の両面に絶縁膜３１を形成してもよいし、貼り合わせる側の面のみでもよい。図４（Ｃ）は、支持基板用ウェーハ３０の両面に絶縁膜３１を形成した場合の図である。   Next, as shown in FIG. 4C, the insulating film 31 is formed on the support substrate wafer 30 by, for example, heat treatment in an oxidizing atmosphere. The insulating films 31 may be formed on both surfaces of the support substrate wafer 30 or only the surfaces to be bonded together. FIG. 4C is a diagram when the insulating films 31 are formed on both surfaces of the support substrate wafer 30.

続いて、図４（Ｄ）に示すように、シリコンウェーハ１００のおもて面１０Ａを、絶縁膜３１を介して支持基板用ウェーハ３０と貼り合わせることで、貼り合わせウェーハ３００が得られる。この貼り合わせは、任意のウェーハ貼り合わせ装置を用いて行うことができる。この貼り合わせウェーハ３００において、シリコンウェーハ１００が活性層（ＳＯＩ層）となる。より具体的には、シリコンウェーハ１００の裏面１０Ｂがデバイス領域として用いられる。   Subsequently, as shown in FIG. 4D, the bonded wafer 300 is obtained by bonding the front surface 10A of the silicon wafer 100 to the support substrate wafer 30 via the insulating film 31. This bonding can be performed using any wafer bonding apparatus. In this bonded wafer 300, the silicon wafer 100 becomes an active layer (SOI layer). More specifically, the back surface 10B of the silicon wafer 100 is used as a device region.

この貼り合わせウェーハ３００は、第２実施形態におけるエピタキシャルウェーハ２００と同様に、高いゲッタリング能力を有し、かつ、抵抗変動を生じることがない貼り合わせウェーハである。   This bonded wafer 300 is a bonded wafer that has high gettering capability and does not cause a resistance variation, like the epitaxial wafer 200 in the second embodiment.

ここで、上記実施形態においては、図４（Ｃ）に示すように、絶縁膜３１を、支持基板用ウェーハ３０に形成した。シリコンウェーハ１００に絶縁膜を形成する場合と比較して、シリコンウェーハ１００のゲッタリング層１１への加熱機会および加熱時間を抑制できるために、貼り合わせウェーハ３００のゲッタリング能力を維持しやすいからである。このような絶縁膜３１としては、例えばシリコン酸化膜（ＳｉＯ_２）とすることができ、通常用いられる熱酸化膜作製装置を用いて作製することができる。絶縁膜３１の厚みは、シリコンウェーハ１００を貼り合わせウェーハにおけるＳＯＩとして用いることが可能な範囲で適宜設定することができる。限定を意図するものではないが、シリコンウェーハ１００と、支持基板用ウェーハ３０との間の絶縁膜の厚みを、例えば０．１〜１０μｍとすることができ、１０〜３０μｍとすることもできる。 Here, in the above embodiment, the insulating film 31 is formed on the support substrate wafer 30 as shown in FIG. Compared with the case where an insulating film is formed on the silicon wafer 100, the heating opportunity and the heating time for the gettering layer 11 of the silicon wafer 100 can be suppressed, so that the gettering ability of the bonded wafer 300 can be easily maintained. is there. As such an insulating film 31, for example, a silicon oxide film may be a (SiO _2), can be prepared using conventional thermal oxide film production apparatus used. The thickness of the insulating film 31 can be set as appropriate as long as the silicon wafer 100 can be used as an SOI in a bonded wafer. Although not intended to be limited, the thickness of the insulating film between the silicon wafer 100 and the support substrate wafer 30 can be set to 0.1 to 10 μm, for example, and can be set to 10 to 30 μm.

しかしながら、絶縁膜３１を、シリコンウェーハ１００のおもて面１０Ａに形成してもよい。この場合、ゲッタリング層１１を形成する前に絶縁膜３１を形成してもよいし、ゲッタリング層１１を形成した後に絶縁膜３１を形成してもよい。ただし、シリコンウェーハ１００のゲッタリング層１１への加熱機会および加熱時間を抑制する観点では、ゲッタリング層１１を形成する前に絶縁膜３１を形成する方が好ましい。   However, the insulating film 31 may be formed on the front surface 10 </ b> A of the silicon wafer 100. In this case, the insulating film 31 may be formed before the gettering layer 11 is formed, or the insulating film 31 may be formed after the gettering layer 11 is formed. However, from the viewpoint of suppressing the heating opportunity and heating time of the silicon wafer 100 to the gettering layer 11, it is preferable to form the insulating film 31 before forming the gettering layer 11.

また、図４（Ｄ）における、シリコンウェーハ１００と、支持基板用ウェーハ３０との貼り合わせの後に、この貼り合わせを強化するために、熱処理を施して、シリコンウェーハ１００と、支持基板用ウェーハ３０との間の貼り合わせ面の接合を強化してもよい。なお、この貼り合わせ強化熱処理は、例えば、酸化性ガスまたは不活性ガス雰囲気中において、８００℃以上１２００℃以下、１０分以上６時間以下の条件下を行うことができる。   In addition, after bonding the silicon wafer 100 and the support substrate wafer 30 in FIG. 4D, heat treatment is performed to strengthen the bonding, so that the silicon wafer 100 and the support substrate wafer 30 are bonded. The bonding surface between the two may be strengthened. In addition, this bonding reinforcement | strengthening heat processing can perform the conditions of 800 degreeC or more and 1200 degrees C or less, 10 minutes or more and 6 hours or less in oxidizing gas or inert gas atmosphere, for example.

なお、図４（Ｅ）に示すように、活性層（ＳＯＩ）領域となるシリコンウェーハ１００の厚さを、薄膜化処理を施すことにより薄膜化してもよい。これにより、所望の厚さの活性層（ＳＯＩ）を有する貼り合わせウェーハ３００′を得ることができる。この薄膜化工程は、例えば、周知の平面研削および鏡面研磨法を好適に用いることができる。また、薄膜化処理を周知のスマートカット法など、他の薄膜化技術を用いて行ってもよい。さらに、支持基板用ウェーハ３０を薄膜化してもよく、この薄膜化の際に、貼り合わせ面以外の面の絶縁膜を研削・研磨してもよい。   As shown in FIG. 4E, the thickness of the silicon wafer 100 that becomes the active layer (SOI) region may be thinned by performing a thinning process. Thereby, a bonded wafer 300 ′ having an active layer (SOI) having a desired thickness can be obtained. For this thinning step, for example, a well-known surface grinding and mirror polishing method can be suitably used. Further, the thinning process may be performed using another thinning technique such as a well-known smart cut method. Further, the support substrate wafer 30 may be thinned, and the insulating film on the surface other than the bonding surface may be ground and polished at the time of thinning.

第２実施形態と同様に、この第３実施形態において、貼り合わせウェーハ３００のゲッタリング層１１におけるヘリウム濃度は、ＳＩＭＳ測定による検出限界以下となる。そこで、本実施形態においては、貼り合わせウェーハ３００におけるゲッタリング層１１を、次の（１）かつ（２）を満たすものとして特定する。
（１）ＳＩＭＳによるヘリウム濃度は検出限界以下（ヘリウム濃度が２．０×１０^１７ａｔｏｍｓ／ｃｍ^３以下）である。
（２）貼り合わせ前にゲッタリング層１１が位置していた部分に、金属不純物を捕獲する結晶欠陥が存在する。 Similar to the second embodiment, in the third embodiment, the helium concentration in the gettering layer 11 of the bonded wafer 300 is below the detection limit by SIMS measurement. Therefore, in this embodiment, the gettering layer 11 in the bonded wafer 300 is specified as satisfying the following (1) and (2).
(1) The helium concentration by SIMS is below the detection limit (the helium concentration is 2.0 × 10 ¹⁷ atoms / cm ³ or less).
(2) There is a crystal defect that captures a metal impurity in a portion where the gettering layer 11 is located before bonding.

次に、上記第１，第２および第３実施形態に従う製造方法により得られるシリコンウェーハ１００，エピタキシャルウェーハ２００および貼り合わせウェーハ３００についてそれぞれ説明する。   Next, silicon wafer 100, epitaxial wafer 200, and bonded wafer 300 obtained by the manufacturing method according to the first, second, and third embodiments will be described.

（シリコンウェーハ）
図１（Ｃ）に示すように、本発明に従うシリコンウェーハ１００は、シリコンウェーハ１０のおもて面１０Ａ側に形成された、シリコンウェーハ１０中にヘリウムが固溶してなるゲッタリング層１１を有するシリコンウェーハ１００であって、シリコンウェーハの深さ方向におけるヘリウムの濃度プロファイルのピーク濃度が、１．０×１０^１９〜１．０×１０^２１ａｔｏｍｓ／ｃｍ^３であることを特徴とする。 (Silicon wafer)
As shown in FIG. 1C, a silicon wafer 100 according to the present invention has a gettering layer 11 formed on the front surface 10A side of the silicon wafer 10 and made of solid solution of helium in the silicon wafer 10. The peak concentration of the helium concentration profile in the depth direction of the silicon wafer is 1.0 × 10 ^{19 to} 1.0 × 10 ²¹ atoms / cm ³ .

すなわち、既述の本発明の第１実施形態に従うシリコンウェーハの製造方法により、シリコンウェーハ１００は高いゲッタリング能力を有することができる。また、このシリコンウェーハ１００は、エピタキシャルウェーハにおける下地基板用のシリコンウェーハとして好適である。また、このシリコンウェーハ１００は、貼り合わせウェーハにおける活性層用ウェーハとしても好適である。このシリコンウェーハ１００を用いて作製したエピタキシャルウェーハおよび貼り合わせウェーハは、高いゲッタリング能力を維持しつつ、抵抗変動を生じることがないためである。   That is, the silicon wafer 100 can have a high gettering capability by the silicon wafer manufacturing method according to the first embodiment of the present invention described above. The silicon wafer 100 is suitable as a silicon wafer for a base substrate in an epitaxial wafer. The silicon wafer 100 is also suitable as an active layer wafer in a bonded wafer. This is because an epitaxial wafer and a bonded wafer manufactured using this silicon wafer 100 do not cause fluctuations in resistance while maintaining high gettering capability.

なお、より高いゲッタリング能力を得るために、ヘリウムの濃度プロファイルのピーク濃度を１．０×１０^１９〜１．０×１０^２１ａｔｏｍｓ／ｃｍ^３とすることが好ましく、１．０×１０^２０〜１．０×１０^２１ａｔｏｍｓ／ｃｍ^３とすることがさらに好ましい。 In order to obtain higher gettering capability, the peak concentration of the helium concentration profile is preferably 1.0 × 10 ^{19 to} 1.0 × 10 ²¹ atoms / cm ^3, and preferably 1.0 × 10 ²⁰ to More preferably, it is 1.0 × 10 ²¹ atoms / cm ³ .

また、より高いゲッタリング能力を得るには、シリコンウェーハ１０の表面近傍にゲッタリング層１１を形成することが望ましく、シリコンウェーハ１０のおもて面１０Ａからの深さが１．０μｍ未満の範囲内に、ヘリウムの濃度プロファイルのピークが位置することが好ましい。   In order to obtain a higher gettering capability, it is desirable to form the gettering layer 11 near the surface of the silicon wafer 10, and the depth of the silicon wafer 10 from the front surface 10A is less than 1.0 μm. It is preferable that the peak of the concentration profile of helium is located inside.

（エピタキシャルウェーハ）
本発明に従うエピタキシャルウェーハ２００を図３（Ｂ）に示す。このエピタキシャルウェーハ２００は、既述のシリコンウェーハ１００のおもて面１０Ａ上に、エピタキシャル層１２を形成してなるエピタキシャルウェーハであって、エピタキシャル層１２を形成した後に、シリコンウェーハ１００の深さ方向におけるヘリウムの濃度プロファイルのピーク濃度が２．０×１０^１７ａｔｏｍｓ／ｃｍ^３以下であり、かつゲッタリング層１１内に金属不純物を捕獲する結晶欠陥を有することを特徴とする。 (Epitaxial wafer)
An epitaxial wafer 200 according to the present invention is shown in FIG. This epitaxial wafer 200 is an epitaxial wafer formed by forming the epitaxial layer 12 on the front surface 10A of the silicon wafer 100 described above. After the epitaxial layer 12 is formed, the depth direction of the silicon wafer 100 is determined. The peak concentration of the helium concentration profile is 2.0 × 10 ¹⁷ atoms / cm ³ or less, and the gettering layer 11 has crystal defects that capture metal impurities.

このエピタキシャルウェーハ２００は、高いゲッタリング能力を有し、かつ、抵抗変動を生じることがないという顕著な特徴を有する。   This epitaxial wafer 200 has a remarkable feature that it has a high gettering capability and does not cause a resistance fluctuation.

また、ヘリウムの濃度プロファイルのピークをシリコンウェーハのおもて面１０Ａからの深さが１．０μｍ以下の範囲内に位置させることにより、Ｃｏなど拡散速度が比較的遅い金属不純物までを十分にゲッタリングすることができ、好ましい。   In addition, by positioning the peak of the helium concentration profile within the range where the depth from the front surface 10A of the silicon wafer is 1.0 μm or less, it is possible to sufficiently get metal impurities such as Co having a relatively low diffusion rate. Ring is preferred.

（貼り合わせウェーハ）
本発明に従う貼り合わせウェーハ３００を図４（Ｄ）に示す。この貼り合わせウェーハ３００は、既述のシリコンウェーハ１００のおもて面１０Ａを、絶縁膜３１を介して支持基板用ウェーハ３０と貼り合わせてなる貼り合わせウェーハであって、前記貼り合わせ後に、シリコンウェーハの深さ方向におけるヘリウムの濃度プロファイルのピーク濃度が２．０×１０^１７ａｔｏｍｓ／ｃｍ^３以下であり、かつゲッタリング層１１内に金属不純物を捕獲する結晶欠陥を有することを特徴とする。 (Laminated wafer)
A bonded wafer 300 according to the present invention is shown in FIG. The bonded wafer 300 is a bonded wafer formed by bonding the front surface 10A of the silicon wafer 100 described above to the support substrate wafer 30 via the insulating film 31, and after the bonding, The peak concentration of the helium concentration profile in the depth direction of the wafer is 2.0 × 10 ¹⁷ atoms / cm ³ or less, and the gettering layer 11 has crystal defects that capture metal impurities.

この貼り合わせウェーハ３００は、高いゲッタリング能力を有し、かつ、抵抗変動を生じることがないという顕著な特徴を有する。   The bonded wafer 300 has a remarkable feature that it has a high gettering capability and does not cause a resistance variation.

以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。   EXAMPLES Hereinafter, although this invention is demonstrated further in detail using an Example, this invention is not limited to a following example at all.

（シリコンウェーハ；発明例１−１）
ＣＺ単結晶から得たｎ型シリコンウェーハ（直径：３００ｍｍ、厚み：７７５μｍ、ドーパント種類：リン、抵抗率：１５Ω・ｃｍ、酸素濃度：１．２×１０^１８ａｔｏｍｓ／ｃｍ^３）を用意した。次いで、大電流型イオン注入装置を用いて、ドーズ量：５．０×１０^１５ａｔｏｍｓ／ｃｍ^２、加速電圧：２０ｋｅＶ／ａｔｏｍでヘリウムのモノマーイオンをシリコンウェーハの表面に注入し、シリコンウェーハを作製した。 (Silicon wafer; Invention Example 1-1)
An n-type silicon wafer (diameter: 300 mm, thickness: 775 μm, dopant type: phosphorus, resistivity: 15 Ω · cm, oxygen concentration: 1.2 × 10 ¹⁸ atoms / cm ³ ) obtained from CZ single crystal was prepared. Next, using a high-current ion implantation apparatus, monomer ions of helium are implanted into the surface of the silicon wafer at a dose of 5.0 × 10 ¹⁵ atoms / cm ² and an acceleration voltage of 20 keV / atom to produce a silicon wafer. did.

（比較例１−１）
ヘリウムイオン注入に替えて、加速電圧：６０ｋｅＶ／ａｔｏｍで炭素イオン注入した以外は、発明例１−１と同様にしてシリコンウェーハを作製した。 (Comparative Example 1-1)
A silicon wafer was produced in the same manner as in Invention Example 1-1 except that carbon ions were implanted at an acceleration voltage of 60 keV / atom instead of helium ion implantation.

（評価１−１：ＳＩＭＳ測定）
発明例１−１および比較例１−１のシリコンウェーハについてＳＩＭＳ測定を行い、ヘリウムおよび炭素の濃度プロファイルをそれぞれ得た。結果を図５（Ａ），（Ｂ）にそれぞれ示す。なお、横軸の深さはシリコンウェーハのおもて面（イオン注入した側の面）を０としている。図５（Ａ），（Ｂ）から、発明例１−１および比較例１−１では、約０．２μｍの深さ位置に注入イオンのピーク濃度が発生していることがわかる。 (Evaluation 1-1: SIMS measurement)
SIMS measurement was performed on the silicon wafers of Invention Example 1-1 and Comparative Example 1-1, and helium and carbon concentration profiles were obtained. The results are shown in FIGS. 5 (A) and 5 (B), respectively. The depth of the horizontal axis is 0 on the front surface of the silicon wafer (the surface on which ions are implanted). 5 (A) and 5 (B), it can be seen that, in Invention Example 1-1 and Comparative Example 1-1, the peak concentration of implanted ions is generated at a depth of about 0.2 μm.

（評価１−２：ゲッタリング能力評価）
発明例１−１および比較例１−１のシリコンウェーハ表面を、Ｎｉ汚染液（１．０×１０^１３／ｃｍ^２）で、スピンコート汚染法を用いて故意に汚染し、次いで、窒素雰囲気中において９００℃で３０分間の熱処理を施した。
その後、シリコンウェーハ中のＮｉの濃度をＳＩＭＳにより測定して、各シリコンウェーハのゲッタリング性能を評価したところ、発明例１−１および比較例１−１のシリコンウェーハはともに、１．０×１０^１７ａｔｏｍｓ／ｃｍ^３以上のＮｉのピーク濃度が観察され、十分なゲッタリング能力を有することが確認された。 (Evaluation 1-2: Gettering ability evaluation)
The silicon wafer surfaces of Invention Example 1-1 and Comparative Example 1-1 were intentionally contaminated with Ni contamination liquid (1.0 × 10 ¹³ / cm ² ) using a spin coat contamination method, and then in a nitrogen atmosphere. Was subjected to heat treatment at 900 ° C. for 30 minutes.
Thereafter, the Ni concentration in the silicon wafer was measured by SIMS to evaluate the gettering performance of each silicon wafer. The silicon wafers of Invention Example 1-1 and Comparative Example 1-1 were both 1.0 × 10 A peak concentration of Ni of ¹⁷ atoms / cm ³ or more was observed, and it was confirmed that it has a sufficient gettering ability.

（エピタキシャルウェーハ；発明例２−１）
上記実施例１の発明例１−１と同じ方法で、エピタキシャルウェーハの下地基板としてシリコンウェーハを作製した。続いて、このシリコンウェーハをエピタキシャル成長装置（アプライドマテリアルズ社製）内に搬送し、装置内で１１２０℃の温度で３０秒の水素ベーク処理を施した後、水素をキャリアガス、トリクロロシランをソースガス、フォスフィンをドーパントガスとし、１０００〜１１５０℃の成長温度で、ＣＶＤ法によりシリコンウェーハ上にシリコンのエピタキシャル層（目標厚み：８μｍ、ドーパント種類：リン、目標抵抗率：６５Ω・ｃｍ）をエピタキシャル成長させ、本発明に従うエピタキシャルウェーハを作製した。 (Epitaxial wafer; Invention Example 2-1)
A silicon wafer was produced as the base substrate of the epitaxial wafer by the same method as Invention Example 1-1 of Example 1 above. Subsequently, this silicon wafer is transferred into an epitaxial growth apparatus (Applied Materials Co., Ltd.), subjected to a hydrogen baking process at a temperature of 1120 ° C. for 30 seconds, hydrogen is used as a carrier gas, and trichlorosilane is used as a source gas. The epitaxial layer of silicon (target thickness: 8 μm, dopant type: phosphorus, target resistivity: 65 Ω · cm) is epitaxially grown on the silicon wafer by CVD at a growth temperature of 1000 to 1150 ° C. using phosphine as a dopant gas, An epitaxial wafer according to the present invention was produced.

（比較例２−１）
ヘリウムイオン注入に替えて、加速電圧：６０ｋｅＶ／ａｔｏｍでシリコンウェーハに炭素イオンを注入した以外は、発明例２−１と同様にしてエピタキシャルウェーハを作製した。 (Comparative Example 2-1)
An epitaxial wafer was produced in the same manner as in Invention Example 2-1, except that carbon ions were implanted into the silicon wafer at an acceleration voltage of 60 keV / atom instead of helium ion implantation.

（従来例）
シリコンウェーハに対してヘリウムイオンを注入しなかった以外は、発明例２−１と同様にしてエピタキシャルウェーハを作製した。すなわち、従来例のエピタキシャルウェーハには、イオン注入領域が形成されていない。 (Conventional example)
An epitaxial wafer was produced in the same manner as in Invention Example 2-1, except that helium ions were not implanted into the silicon wafer. That is, no ion implantation region is formed in the conventional epitaxial wafer.

（評価２−１：ＳＩＭＳ測定によるゲッタリング能力評価）
発明例２−１および比較例２−１のエピタキシャルウェーハのエピタキシャル層の表面を、Ｎｉ汚染液（１．０×１０^１３ａｔｏｍｓ／ｃｍ^２）を用いてスピンコート汚染法により故意に汚染し、次いで、窒素雰囲気中において９００℃で３０分間の熱処理を施した。その後、エピタキシャルウェーハ中のＮｉの濃度をＳＩＭＳにより測定して、各エピタキシャルウェーハのゲッタリング性能を評価した。結果を図６（Ａ），（Ｂ）にそれぞれ示す。なお、横軸の深さは、エピタキシャル層表面を０としている。 (Evaluation 2-1: Evaluation of gettering ability by SIMS measurement)
The surface of the epitaxial layer of the epitaxial wafers of Invention Example 2-1 and Comparative Example 2-1 was intentionally contaminated by Ni coating liquid (1.0 × 10 ¹³ atoms / cm ² ) by the spin coat contamination method, and then Then, heat treatment was performed at 900 ° C. for 30 minutes in a nitrogen atmosphere. Thereafter, the Ni concentration in the epitaxial wafer was measured by SIMS to evaluate the gettering performance of each epitaxial wafer. The results are shown in FIGS. 6 (A) and 6 (B), respectively. The depth of the horizontal axis is 0 on the surface of the epitaxial layer.

（評価２−２：光学顕微鏡によるゲッタリング能力評価）
上記評価２−１で行ったＮｉの故意汚染を、発明例２−１，比較例２−１および従来例で作製したエピタキシャルウェーハに対して行い、ライト液へ３分間浸した後、故意汚染後のエピタキシャル層表面を光学顕微鏡で観察し、エピタキシャル層表面で観察されるピット（ニッケルシリサイド起因の表面ピット：Ｎｉピット）の発生の有無を調査した。結果を図７（Ａ）〜（Ｃ）にそれぞれ示す。 (Evaluation 2-2: Evaluation of gettering ability by optical microscope)
The intentional contamination of Ni performed in the above evaluation 2-1 was performed on the epitaxial wafers produced in Invention Example 2-1, Comparative Example 2-1 and the conventional example, and after immersion in the light solution for 3 minutes, after intentional contamination The surface of the epitaxial layer was observed with an optical microscope, and the presence or absence of pits observed on the surface of the epitaxial layer (surface pits caused by nickel silicide: Ni pits) was investigated. The results are shown in FIGS. 7 (A) to (C), respectively.

（評価２−３：ＳＩＭＳ測定による下地基板の評価）
発明例２−１および比較例２−１のエピタキシャルウェーハについてＳＩＭＳ測定を行い、下地基板のヘリウム濃度および炭素濃度のプロファイルをそれぞれ測定した。
発明例２−１においては、シリコン基板のヘリウム濃度は検出限界（２×１０^１７ａｔｏｍｓ／ｃｍ^３）以下であり、ヘリウムイオン注入領域においてヘリウム濃度を測定することができなかった。一方、比較例２−１においては、シリコン基板に炭素イオンを注入した領域において、炭素濃度のピークの存在が確認され、炭素のピーク濃度は３．０×１０^２０ａｔｏｍｓ／ｃｍ^３であった。 (Evaluation 2-3: Evaluation of base substrate by SIMS measurement)
SIMS measurement was performed on the epitaxial wafers of Invention Example 2-1 and Comparative Example 2-1, and the helium concentration and carbon concentration profiles of the underlying substrate were measured, respectively.
In Invention Example 2-1, the helium concentration of the silicon substrate was below the detection limit (2 × 10 ¹⁷ atoms / cm ³ ), and the helium concentration could not be measured in the helium ion implantation region. On the other hand, in Comparative Example 2-1, the presence of a peak of carbon concentration was confirmed in the region where carbon ions were implanted into the silicon substrate, and the peak concentration of carbon was 3.0 × 10 ²⁰ atoms / cm ³ .

（評価２−４：ＤＬＴＳ法によるゲッタリング層評価）
発明例２−１で作製したエピタキシャルウェーハに対してＤＬＴＳ測定（Deep Level Transient Spectroscopy、深準位過渡分光法）を行った。測定条件としては、逆電圧を４Ｖ、パルス電圧を８Ｖとして、エピタキシャル層とシリコンウェーハのおもて面との界面からシリコン基板側の深さ方向約０〜１μｍの領域を測定した。結果を図８に示す。なお、ＤＬＴＳ測定とは、ショットキー接合またはｐｎ接合に逆方向電圧を印加して接合部の空乏層を広げ、印加電圧を変化させた際の静電容量（キャパシタンス）変化を測定する方法である。静電容量変化の温度依存性に基づき、深い準位（トラップ）を測定することができ、その結果、結晶欠陥を測定することができる。 (Evaluation 2-4: Gettering layer evaluation by DLTS method)
DLTS measurement (Deep Level Transient Spectroscopy, deep level transient spectroscopy) was performed on the epitaxial wafer produced in Invention Example 2-1. As measurement conditions, a reverse voltage was set to 4 V, a pulse voltage was set to 8 V, and a region of about 0 to 1 μm in the depth direction on the silicon substrate side from the interface between the epitaxial layer and the front surface of the silicon wafer was measured. The results are shown in FIG. DLTS measurement is a method of measuring a change in capacitance (capacitance) when an applied voltage is changed by applying a reverse voltage to a Schottky junction or a pn junction to expand a depletion layer at the junction. . Based on the temperature dependence of the capacitance change, deep levels (traps) can be measured, and as a result, crystal defects can be measured.

（評価２−５：表面欠陥評価）
発明例２−１，比較例２−１および従来例で作製したエピタキシャルウェーハについて、ウェーハ表面検査装置（ケーエルテンコール社製、ＳＰ−１）を用いて、エピタキシャル層表面で観察されるサイズ０．１６μｍ以上の表面欠陥（ＬＰＤ：Light Point Defect）を評価した。検出したＬＰＤマップを図９に示す。 (Evaluation 2-5: Surface defect evaluation)
About the epitaxial wafer produced by invention example 2-1, comparative example 2-1, and a prior art example, the size 0. 0 observed on the surface of an epitaxial layer using a wafer surface inspection apparatus (the KEL Tencor company make, SP-1). A surface defect (LPD: Light Point Defect) of 16 μm or more was evaluated. The detected LPD map is shown in FIG.

（評価２−６：抵抗率の評価）
発明例２−１，比較例２−１および従来例で作製したエピタキシャルウェーハの、深さ方向における抵抗率の分布を抵抗率測定装置（型番：ＳＳＭ２０００、日本エス・エス・エム株式会社製）を用いて、広がり抵抗法（ＳＲ法；Spreading Resistance Analysis）により測定した。結果を図１０（Ａ）〜（Ｃ）にそれぞれ示す。なお、図１０の横軸の深さはエピタキシャル層表面を０としている。 (Evaluation 2-6: Evaluation of resistivity)
The resistivity distribution in the depth direction of the epitaxial wafers produced in Invention Example 2-1 and Comparative Example 2-1 and the conventional example was measured using a resistivity measuring device (model number: SSM2000, manufactured by Nippon SSM Co., Ltd.). It was measured by the spreading resistance method (SR method; Spreading Resistance Analysis). The results are shown in FIGS. 10 (A) to 10 (C), respectively. The depth of the horizontal axis in FIG. 10 is 0 on the epitaxial layer surface.

（評価結果）
まず、評価２−１による図６（Ａ），（Ｂ）から、発明例２−１のエピタキシャルウェーハも、比較例２−１のエピタキシャルウェーハも、エピタキシャル層形成後において、下地基板のシリコンウェーハ内に高濃度のＮｉのピーク濃度が観察され、Ｎｉに対する十分なゲッタリング能力を維持していることがわかる。また、評価２−２による図７（Ａ），（Ｂ）からもわかるように、発明例２−１と比較例２−１とではＮｉピットが観察されず、どちらも十分なゲッタリング能力を有することがわかる。一方、図７（Ｃ）からわかるように、従来例では多数のＮｉピットが観察され、ゲッタリング能力が低いことがわかる。 (Evaluation results)
First, from FIGS. 6A and 6B according to Evaluation 2-1, both the epitaxial wafer of Invention Example 2-1 and the epitaxial wafer of Comparative Example 2-1 are formed in the silicon wafer of the base substrate after the epitaxial layer is formed. A peak concentration of Ni at a high concentration is observed, and it can be seen that sufficient gettering ability for Ni is maintained. Further, as can be seen from FIGS. 7A and 7B based on the evaluation 2-2, Ni pits are not observed in the inventive example 2-1 and the comparative example 2-1, and both have sufficient gettering ability. You can see that On the other hand, as can be seen from FIG. 7C, in the conventional example, a large number of Ni pits are observed, indicating that the gettering ability is low.

評価２−３に既述のとおり、発明例２−１のエピタキシャルウェーハには、ゲッタリングシンクとしてのヘリウム注入領域は、検出限界２．０×１０^１７ａｔｏｍｓ／ｃｍ^３のＳＩＭＳ測定においては観測されなかった。一方で、評価２−４による図８から、発明例２−１には、空孔および酸素による欠陥（Ｖ−Ｏ）が発生する準位に相当する位置で濃度ピークが観察され（９０Ｋで検出）、欠陥（Ｖ−Ｏ）と推定できる結晶欠陥のみが観察された。この結果から、発明例２−１のエピタキシャルウェーハにおいては、下地基板へのヘリウムイオン注入領域に空孔が高密度で存在し、この空孔がゲッタリングシンクとして機能したと考えられる。エピタキシャル層形成前にはヘリウムの固溶領域（ヘリウムイオン注入領域）が存在し、エピタキシャル層形成後にはヘリウムを検出することはできないものの、空孔および酸素による欠陥が存在する。このことを考えると、エピタキシャル層形成時に、ヘリウムイオン注入領域において、ヘリウムが珪素（Ｓｉ）との結合を解離して外方拡散した結果、空孔が残存したものと考えられる。 As described in Evaluation 2-3, in the epitaxial wafer of Invention Example 2-1, a helium implantation region as a gettering sink was observed in SIMS measurement with a detection limit of 2.0 × 10 ¹⁷ atoms / cm ^3. There wasn't. On the other hand, from FIG. 8 according to Evaluation 2-4, in Invention Example 2-1, a concentration peak was observed at a position corresponding to a level where defects (VO) due to vacancies and oxygen were generated (detected at 90K) ), Only crystal defects that can be assumed to be defects (VO) were observed. From this result, in the epitaxial wafer of Invention Example 2-1, it is considered that vacancies exist at high density in the helium ion implantation region into the base substrate, and these vacancies functioned as gettering sinks. A helium solid solution region (helium ion implantation region) exists before the epitaxial layer is formed, and helium cannot be detected after the epitaxial layer is formed, but defects due to vacancies and oxygen exist. In consideration of this, it is considered that vacancies remain as a result of helium dissociating from silicon (Si) and diffusing outward in the helium ion implantation region during the formation of the epitaxial layer.

また、評価２−５による図９から、比較例２−１および従来例と比較しても、ヘリウムイオンを注入した発明例２−１のエピタキシャルウェーハのエピタキシャル層表面の表面欠陥（ＬＰＤ）は、比較例２−１および従来例と同程度であった。すなわち、ヘリウムイオン注入によるエピタキシャル層への表面欠陥の影響は認められなかった。   Moreover, from FIG. 9 by evaluation 2-5, even if it compares with the comparative example 2-1 and a prior art example, the surface defect (LPD) of the epitaxial layer surface of the epitaxial wafer of invention example 2-1 which injected helium ion is as follows. It was comparable to Comparative Example 2-1 and the conventional example. That is, the influence of surface defects on the epitaxial layer by helium ion implantation was not recognized.

さらに、評価２−６による図１０（Ａ），（Ｃ）から明らかなように、発明例２−１および従来例における深さ方向における抵抗率分布は、同様の分布を示した。エピタキシャル層とシリコン基板との界面近傍領域における抵抗率は、シリコン基板の抵抗率からエピタキシャル層の目標抵抗率に向けて徐々に増加していった。このように、発明例２−１および従来例では、エピタキシャル層とシリコン基板との界面近傍において抵抗率が著しく低くなる領域（抵抗変動領域）は存在しなかった。すなわち、発明例２−１および従来例では抵抗変動は生じなかった。一方、図１０（Ｂ）から明らかなように、高濃度の炭素イオンを注入した比較例２−１には、エピタキシャル層とシリコン基板との界面近傍領域において、抵抗率が０に急峻に近づく領域が生じていた。かかる領域は、シリコン基板の抵抗率：１５Ω・ｃｍおよびエピタキシャル層の目標抵抗率：６５Ω・ｃｍから、著しく乖離する領域であり、抵抗変動領域である。これらの結果から、発明例２−１および従来例のエピタキシャルウェーハには抵抗変動は生じなかったが、比較例２−１のエピタキシャルウェーハには抵抗変動は生じていたことがわかる。   Further, as is clear from FIGS. 10A and 10C based on the evaluation 2-6, the resistivity distribution in the depth direction in the inventive example 2-1 and the conventional example showed the same distribution. The resistivity in the region near the interface between the epitaxial layer and the silicon substrate gradually increased from the resistivity of the silicon substrate toward the target resistivity of the epitaxial layer. Thus, in Invention Example 2-1 and the conventional example, there was no region (resistance variation region) where the resistivity was remarkably reduced in the vicinity of the interface between the epitaxial layer and the silicon substrate. That is, resistance variation did not occur in Invention Example 2-1 and the conventional example. On the other hand, as is clear from FIG. 10B, in Comparative Example 2-1 implanted with high-concentration carbon ions, a region in which the resistivity steeply approaches 0 in the region near the interface between the epitaxial layer and the silicon substrate. Has occurred. Such a region is a region that deviates significantly from the resistivity of the silicon substrate: 15 Ω · cm and the target resistivity of the epitaxial layer: 65 Ω · cm, and is a resistance variation region. From these results, it can be seen that resistance variation did not occur in the epitaxial wafers of Invention Example 2-1 and the conventional example, but resistance variation occurred in the epitaxial wafer of Comparative Example 2-1.

以上のことから、発明例２−１のエピタキシャルウェーハは、炭素イオン注入した比較例２−１と同程度のゲッタリング能力を有することがわかった。これに加えて、５．０×１０^１５ａｔｏｍｓ／ｃｍ^２と、高濃度のドーズ量で炭素イオンを注入した比較例２−１では抵抗変動の発生は不可避であったにも関わらず、ヘリウムイオンを注入した発明例２−１のエピタキシャルウェーハでは抵抗変動が生じないことがわかった。すなわち、発明例２−１のエピタキシャルウェーハは、高いゲッタリング能力を有しつつ、抵抗変動を生じることがなかった。 From the above, it was found that the epitaxial wafer of Invention Example 2-1 has the same gettering capability as that of Comparative Example 2-1 implanted with carbon ions. In addition to this, in Comparative Example 2-1, in which carbon ions were implanted at a high dose of 5.0 × 10 ¹⁵ atoms / cm ² , helium ions were inevitable even though the resistance variation was unavoidable. It was found that the resistance fluctuation did not occur in the epitaxial wafer of Invention Example 2-1 in which the silane was implanted. That is, the epitaxial wafer of Invention Example 2-1 did not cause resistance variation while having high gettering ability.

（エピタキシャルウェーハ）
さらに、注入イオン種およびドーズ量の変化による影響を確認するために、シリコンウェーハへのイオン注入条件を表１に記載の条件とした以外は、実施例２における発明例２−１と同じ条件で、発明例２−２，２−３および比較例２−２〜２−６にかかるエピタキシャルウェーハを作製した。発明例２−１および比較例２−１で作製したエピタキシャルウェーハと併せて表１に示す。 (Epitaxial wafer)
Furthermore, in order to confirm the influence by the change of the implantation ion species and the dose amount, the ion implantation conditions into the silicon wafer were the same as those in Invention Example 2-1 in Example 2 except that the conditions described in Table 1 were used. Epitaxial wafers according to Invention Examples 2-2 and 2-3 and Comparative Examples 2-2 and 2-6 were produced. Table 1 shows the epitaxial wafers produced in Invention Example 2-1 and Comparative Example 2-1.

（評価３−１：ＳＩＭＳ測定によるゲッタリング能力評価）
評価２−１と同様にして、さらに発明例２−２，２−３および比較例２−２〜２−４にかかるエピタキシャルウェーハの、１×１０^１３ａｔｏｍｓ／ｃｍ^２のＮｉ故意汚染に対するゲッタリング能力を評価した。結果を表１に示す。なお、代表例として、既述の図６（Ａ），（Ｂ）を示す。発明例２−２，２−３および比較例２−２〜２−４については、Ｎｉの濃度プロファイルのピーク濃度を以下のようにそれぞれ分類して、評価基準とした。
◎：１．０×１０^１７ａｔｏｍｓ／ｃｍ^３以上
○：１．０×１０^１６ａｔｏｍｓ／ｃｍ^３以上〜１．０×１０^１７ａｔｏｍｓ／ｃｍ^３未満
×：１．０×１０^１６ａｔｏｍｓ／ｃｍ^３未満
ここで、Ｎｉを１×１０^１１ａｔｏｍｓ／ｃｍ^２捕獲した場合、Ｎｉのピーク濃度が１．０×１０^１６ａｔｏｍｓ／ｃｍ^３以上となり、エピタキシャルウェーハは十分なゲッタリング能力を有していたと言える。 (Evaluation 3-1: Evaluation of gettering ability by SIMS measurement)
In the same manner as in Evaluation 2-1, gettering of the epitaxial wafers according to Invention Examples 2-2 and 2-3 and Comparative Examples 2-2 to 2-4 with respect to Ni intentional contamination of 1 × 10 ¹³ atoms / cm ² The ability was evaluated. The results are shown in Table 1. As a representative example, FIGS. 6A and 6B described above are shown. For Inventive Examples 2-2 and 2-3 and Comparative Examples 2-2 and 2-4, the peak concentrations of the Ni concentration profile were classified as follows and used as evaluation criteria.
A: 1.0 × 10 ¹⁷ atoms / cm ³ or more ○: 1.0 × 10 ¹⁶ atoms / cm ³ or more to less than 1.0 × 10 ¹⁷ atoms / cm ³ ×: 1.0 × 10 ¹⁶ atoms / cm ³ Here, when Ni is captured at 1 × 10 ¹¹ atoms / cm ² , the peak concentration of Ni becomes 1.0 × 10 ¹⁶ atoms / cm ³ or more, and it can be said that the epitaxial wafer has sufficient gettering ability. .

（評価３−２：表面欠陥評価）
評価２−５と同様にして、発明例２−２，２−３および比較例２−２〜２−４にかかるエピタキシャルウェーハの表面欠陥（ＬＰＤ）を評価したところ、いずれのエピタキシャルウェーハも５個以下であり、イオン注入に起因したＬＰＤ数の増加は見られなかった。 (Evaluation 3-2: Surface defect evaluation)
When the surface defects (LPD) of the epitaxial wafers according to Invention Examples 2-2 and 2-3 and Comparative Examples 2-2 and 2-4 were evaluated in the same manner as in Evaluation 2-5, all the five epitaxial wafers were evaluated. The increase in the number of LPDs due to ion implantation was as follows.

（評価３−３：抵抗率の評価）
評価２−６と同様にして、広がり抵抗法により、さらに発明例２−２，２−３および比較例２−２〜２−４にかかるエピタキシャルウェーハの深さ方向における抵抗率分布を評価した。結果を表１に示す。なお、代表例として、既述の図１０（Ａ），（Ｂ）を示す。発明例２−２，２−３および比較例２−２〜２−４については、エピタキシャル層と、下地基板のシリコンウェーハとの界面における抵抗率が、エピタキシャル層の目標抵抗率：６５Ω・ｃｍから変動した比率（すなわち、抵抗変動率）を以下のようにそれぞれ分類して、評価基準とした。
◎：７０％以下
○：７０％超〜８０％以下
×：８０％超
なお、本実施例においては、８０％以下の抵抗変動率であれば、抵抗変動は生じていないと判断できる。 (Evaluation 3-3: Evaluation of resistivity)
Similarly to Evaluation 2-6, the resistivity distribution in the depth direction of the epitaxial wafer according to Invention Examples 2-2 and 2-3 and Comparative Examples 2-2 and 2-4 was evaluated by the spreading resistance method. The results are shown in Table 1. As a representative example, FIGS. 10A and 10B described above are shown. In Invention Examples 2-2 and 2-3 and Comparative Examples 2-2 and 2-4, the resistivity at the interface between the epitaxial layer and the silicon wafer of the base substrate is from the target resistivity of the epitaxial layer: 65 Ω · cm. The changed ratios (that is, the resistance fluctuation rate) were classified as follows and used as evaluation criteria.
A: 70% or less B: More than 70% to 80% or less X: More than 80% In this example, it can be determined that a resistance fluctuation does not occur if the resistance fluctuation rate is 80% or less.

なお、比較例２−５および比較例２−６では、エピタキシャル層形成中にウェーハが注入層領域でウェーハの剥離を生じてしまい、エピタキシャルウェーハを作製することができなかった。そのため、上記評価３−１〜３−３における評価は”−”（評価不能）の記号を用いて表１に記載している。   In Comparative Examples 2-5 and 2-6, the wafer was peeled off in the implantation layer region during the formation of the epitaxial layer, and the epitaxial wafer could not be produced. Therefore, the evaluations in the evaluations 3-1 to 3-3 are described in Table 1 using the symbol “-” (not evaluation possible).

（評価結果）
表１からわかるように、本発明条件を満足する実施例２−１〜２−３にかかるエピタキシャルウェーハはいずれも、高いゲッタリング能力を有し、かつ、抵抗変動が生じなかった。一方、本発明条件を少なくとも１つ以上満足しない比較例２−１〜２−４にかかるエピタキシャルウェーハは、高いゲッタリング能力と、抵抗変動が生じないこととを両立することができなかった。また、比較例２−５，２−６のイオン注入条件では、注入層領域でウェーハの剥離を生じてしまい、エピタキシャルウェーハを作製することができなかった。 (Evaluation results)
As can be seen from Table 1, none of the epitaxial wafers according to Examples 2-1 to 2-3 satisfying the conditions of the present invention had high gettering ability and resistance variation did not occur. On the other hand, the epitaxial wafer according to Comparative Examples 2-1 to 2-4 that does not satisfy at least one of the conditions of the present invention cannot achieve both high gettering ability and no resistance fluctuation. Further, under the ion implantation conditions of Comparative Examples 2-5 and 2-6, the wafer was peeled off in the implanted layer region, and an epitaxial wafer could not be produced.

（エピタキシャルウェーハ）
さらに、注入深さおよびドーズ量の変化による影響を確認するために、シリコンウェーハへのヘリウムイオン注入条件を表２に記載の条件とした以外は、実施例２における発明例２−１と同じ条件で、発明例２−４および２−５にかかるエピタキシャルウェーハを作製した。なお、注入深さは、エピタキシャル層形成前の、ヘリウム濃度のピーク位置（シリコンウェーハのおもて面を０とする）である。発明例２−１，２−２で作製したエピタキシャルウェーハと併せて表２に示す。 (Epitaxial wafer)
Furthermore, in order to confirm the influence by the change of implantation depth and dose amount, the same conditions as Invention Example 2-1 in Example 2 except that the conditions for implanting helium ions into the silicon wafer were the conditions described in Table 2. Thus, epitaxial wafers according to Invention Examples 2-4 and 2-5 were produced. The implantation depth is the peak position of the helium concentration (the front surface of the silicon wafer is 0) before the epitaxial layer is formed. Table 2 shows the epitaxial wafers produced in Invention Examples 2-1 and 2-2.

（評価３：ＳＩＭＳ測定によるゲッタリング能力評価）
評価２−１と同様にして、発明例２−４および２−５にかかるエピタキシャルウェーハのＮｉに対するゲッタリング能力を評価した。評価基準は、評価２−１と同じであり、結果を表２に示す。
さらに、Ｎｉ以外の金属元素のゲッタリング効果を確認するため、Ｃｏ汚染液を用いて、発明例２−１，２−２，２−４および２−５にかかるエピタキシャルウェーハのエピタキシャル層の表面が、１．０×１０^１２ａｔｏｍｓ／ｃｍ^２の濃度となるようにスピンコート汚染法により故意に汚染し、次いで、窒素雰囲気中において１０００℃で３０分間の熱処理を施した。その後、エピタキシャルウェーハ中のＣｏの濃度をＳＩＭＳにより測定して、各エピタキシャルウェーハのＣｏに対するゲッタリング性能を評価した。また、Ｃｏ汚染液とは別に、Ｆｅ汚染液を用いて、発明例２−１，２−２，２−４および２−５にかかるエピタキシャルウェーハのエピタキシャル層の表面が、１．０×１０^１２ａｔｏｍｓ／ｃｍ^２の濃度となるようにスピンコート汚染法により故意に汚染し、同様に熱処理を施した後、エピタキシャルウェーハ中のＦｅの濃度をＳＩＭＳにより測定して、各エピタキシャルウェーハのＦｅに対するゲッタリング性能を評価した。結果を表２に示す。なお、ＳＩＭＳ測定により得られたＣｏおよびＦｅの濃度プロファイルのピーク濃度を以下のようにそれぞれ分類して、評価基準とした。
◎：１．０×１０^１７ａｔｏｍｓ／ｃｍ^３以上
○：１．０×１０^１６ａｔｏｍｓ／ｃｍ^３以上〜１．０×１０^１７ａｔｏｍｓ／ｃｍ^３未満
×：１．０×１０^１６ａｔｏｍｓ／ｃｍ^３未満
さらに、表２中、ゲッタリング能力の総合的な評価を、下記のとおりに評価した。結果を表２に示す。
◎：Ｎｉ，Ｆｅ，Ｃｏの全てをゲッタリングすることができる。
○：拡散速度の速いＮｉをゲッタリングすることができる。
×：Ｎｉ，Ｆｅ，Ｃｏのいずれもゲッタリングすることができない。
ここで、「ゲッタリングできる」とは、Ｎｉ，Ｆｅ，Ｃｏのそれぞれの金属に対する評価水準が◎または○であることを意味し、「ゲッタリングできない」とは、評価水準が×であることを意味する。 (Evaluation 3: Evaluation of gettering ability by SIMS measurement)
In the same manner as in Evaluation 2-1, the gettering ability for Ni of the epitaxial wafer according to Invention Examples 2-4 and 2-5 was evaluated. Evaluation criteria are the same as evaluation 2-1, and the results are shown in Table 2.
Furthermore, in order to confirm the gettering effect of metal elements other than Ni, the surface of the epitaxial layer of the epitaxial wafer according to Invention Examples 2-1, 2-2, 2-4, and 2-5 was examined using Co contamination liquid. The film was intentionally contaminated by a spin coat contamination method to a concentration of 1.0 × 10 ¹² atoms / cm ² , and then heat-treated at 1000 ° C. for 30 minutes in a nitrogen atmosphere. Thereafter, the Co concentration in the epitaxial wafer was measured by SIMS, and the gettering performance of each epitaxial wafer with respect to Co was evaluated. In addition, the surface of the epitaxial layer of the epitaxial wafer according to Invention Examples 2-1, 2-2, 2-4, and 2-5 is 1.0 × 10 ¹² using an Fe contamination liquid separately from the Co contamination liquid. After intentionally contaminating with a spin coat contamination method so that the concentration is atoms / cm ² and similarly performing heat treatment, the Fe concentration in the epitaxial wafer is measured by SIMS, and gettering of each epitaxial wafer with respect to Fe is performed. Performance was evaluated. The results are shown in Table 2. The peak concentrations of the Co and Fe concentration profiles obtained by SIMS measurement were classified as follows and used as evaluation criteria.
A: 1.0 × 10 ¹⁷ atoms / cm ³ or more ○: 1.0 × 10 ¹⁶ atoms / cm ³ or more to less than 1.0 × 10 ¹⁷ atoms / cm ³ ×: 1.0 × 10 ¹⁶ atoms / cm ³ Furthermore, in Table 2, the overall evaluation of the gettering ability was evaluated as follows. The results are shown in Table 2.
A: All of Ni, Fe and Co can be gettered.
○: Ni having a high diffusion rate can be gettered.
X: Neither Ni, Fe nor Co can be gettered.
Here, “gettering is possible” means that the evaluation level for each metal of Ni, Fe, and Co is ◎ or ○, and “cannot be gettering” means that the evaluation level is ×. means.

（評価結果）
表２から、ヘリウムイオンを１．０μｍ未満、例えば０．２μｍの深さ位置に注入することで、エピタキシャルウェーハは、Ｆｅ，Ｃｏなどの重金属に対しても十分なゲッタリング能力を有することができることがわかった。 (Evaluation results)
From Table 2, by implanting helium ions at a depth of less than 1.0 μm, for example, 0.2 μm, the epitaxial wafer can have sufficient gettering ability even for heavy metals such as Fe and Co. I understood.

（貼り合わせウェーハ；発明例３−１）
活性層用ウェーハとして、ＣＺ法により得られた単結晶シリコンインゴットから採取されたｎ型のシリコンウェーハ（直径：２００ｍｍ、厚さ：７２５μｍ、酸素濃度：３．０×１０^１７ａｔｏｍｓ／ｃｍ^３、ドーパント種類：リン、目標抵抗率：６５Ω・ｃｍ、ドーパント濃度：６．６×１０^１３ａｔｏｍｓ／ｃｍ^３）を用意した。また、支持基板用ウェーハとして、ＣＺ法により得られた単結晶シリコンインゴットから採取されたｐ型のシリコンウェーハ（直径：２００ｍｍ、厚さ：７２５μｍ、酸素濃度：１．２×１０^１８ａｔｏｍｓ／ｃｍ^３、ドーパント種類：ボロン、目標抵抗率：１．５Ω・ｃｍ、ドーパント濃度：１．０×１０^１６ａｔｏｍｓ／ｃｍ^３）を用意した。
次いで、実施例１と同じイオン注入装置を用いて、ドーズ量：５．０×１０^１５ａｔｏｍｓ／ｃｍ^２、加速電圧：２０ｋｅＶ／ａｔｏｍでヘリウムのモノマーイオンをシリコンウェーハの表面に注入した。熱酸化膜作製装置に支持基板用ウェーハを導入して、水素及び酸素混合ガス雰囲気下で１０５０℃にて酸化膜形成処理を行い、支持基板用ウェーハに厚さ２．５μｍのシリコン酸化膜を形成した。
以上の処理が施された活性層用ウェーハと支持基板用ウェーハとを張り合わせるにあたり、活性層用ウェーハのヘリウムイオンを注入した側の面（おもて面）を支持基板用ウェーハの酸化膜側に貼り合わせた。次いで、貼り合わせたウェーハを、酸素ガス雰囲気下とした縦型熱処理装置内に搬送し、装置内を８００℃まで昇温して２時間保持した後、１０００℃まで昇温して１時間保持して、貼り合わせを強化する熱処理を施して１枚の貼り合わせウェーハとした。
その後、貼り合わせウェーハにおける活性層用ウェーハ表面側（ヘリウムイオン注入した反対側の面）から研削処理を施して活性層用ウェーハの厚みを薄膜化した後、その表面を鏡面研磨して、厚み６μｍの活性層を有する貼り合わせウェーハを作製した。 (Laminated wafer; Invention Example 3-1)
As an active layer wafer, an n-type silicon wafer (diameter: 200 mm, thickness: 725 μm, oxygen concentration: 3.0 × 10 ¹⁷ atoms / cm ³ , dopant, taken from a single crystal silicon ingot obtained by the CZ method. Type: phosphorus, target resistivity: 65 Ω · cm, dopant concentration: 6.6 × 10 ¹³ atoms / cm ³ ) were prepared. Further, as a support substrate wafer, a p-type silicon wafer (diameter: 200 mm, thickness: 725 μm, oxygen concentration: 1.2 × 10 ¹⁸ atoms / cm ³⁾ collected from a single crystal silicon ingot obtained by the CZ method. And dopant type: boron, target resistivity: 1.5 Ω · cm, dopant concentration: 1.0 × 10 ¹⁶ atoms / cm ³ ).
Next, using the same ion implantation apparatus as in Example 1, helium monomer ions were implanted into the surface of the silicon wafer at a dose of 5.0 × 10 ¹⁵ atoms / cm ² and an acceleration voltage of 20 keV / atom. A support substrate wafer is introduced into a thermal oxide film production apparatus and an oxide film formation process is performed at 1050 ° C. in a hydrogen and oxygen mixed gas atmosphere to form a silicon oxide film having a thickness of 2.5 μm on the support substrate wafer. did.
When bonding the active layer wafer and the support substrate wafer subjected to the above processing, the surface (front surface) of the active layer wafer into which helium ions are implanted is the oxide film side of the support substrate wafer. Pasted together. Next, the bonded wafer is transferred into a vertical heat treatment apparatus under an oxygen gas atmosphere, and the inside of the apparatus is heated to 800 ° C. and held for 2 hours, and then heated to 1000 ° C. and held for 1 hour. Then, heat treatment for strengthening the bonding was performed to obtain one bonded wafer.
Then, after grinding the active layer wafer surface side of the bonded wafer (the surface on the opposite side to which helium ions have been implanted) to reduce the thickness of the active layer wafer, the surface is mirror-polished to a thickness of 6 μm. A bonded wafer having the active layer was prepared.

（発明例３−２〜３−３および比較例３−１〜３−７）
さらに、注入イオン種およびドーズ量の変化による影響を確認するために、活性層用ウェーハへのイオン注入条件を表３に記載の条件とした以外は、発明例３−１と同じ条件で、発明例３−２〜３−３および比較例３−１〜３−７にかかる貼り合わせウェーハを作製した。発明例３−１と併せて、表３に示す。 (Invention Examples 3-2 to 3-3 and Comparative Examples 3-1 to 3-7)
Furthermore, in order to confirm the influence due to the change of the implanted ion species and the dose, the invention was performed under the same conditions as in Invention Example 3-1, except that the ion implantation conditions for the active layer wafer were the conditions described in Table 3. Bonded wafers according to Examples 3-2 to 3-3 and Comparative Examples 3-1 to 3-7 were produced. It is shown in Table 3 together with Invention Example 3-1.

（評価５−１：抵抗率の評価）
評価２−６と同様にして、広がり抵抗法により、発明例３−１〜３−３および比較例３−１〜３−４にかかる貼り合わせウェーハの深さ方向における抵抗率分布を評価した。結果を表３に示す。活性層と、シリコン酸化膜（ＢＯＸ層）との界面における抵抗率が、活性層用ウェーハの目標抵抗率：６５Ω・ｃｍから変動した比率（すなわち、抵抗変動率）を以下のようにそれぞれ分類して、評価基準とした。
◎：５％以下
○：５％超〜１０％以下
×：１０％超
なお、本実施例においては、１０％以下の抵抗変動率であれば、抵抗変動は生じていないと判断できる。 (Evaluation 5-1: Evaluation of resistivity)
Similarly to Evaluation 2-6, the resistivity distribution in the depth direction of the bonded wafers according to Invention Examples 3-1 to 3-3 and Comparative Examples 3-1 to 3-4 was evaluated by the spreading resistance method. The results are shown in Table 3. The ratio at which the resistivity at the interface between the active layer and the silicon oxide film (BOX layer) fluctuates from the target resistivity of the active layer wafer: 65 Ω · cm (that is, the resistance variation rate) is classified as follows. Evaluation criteria were used.
A: 5% or less B: More than 5% to 10% or less X: More than 10% In this example, it can be determined that the resistance fluctuation does not occur if the resistance fluctuation rate is 10% or less.

（評価５−２：ＳＩＭＳ測定によるゲッタリング能力評価）
評価２−１と同様にして、発明例３−１〜３−３および比較例３−１〜３−４にかかる貼り合わせウェーハのＮｉに対するゲッタリング能力を評価した。なお、評価２−１におけるエピタキシャル層表面へのＮｉ故意汚染に替えて、貼り合わせウェーハの活性層表面へＮｉ故意汚染を行っている。結果を表３に示す。評価基準は、評価２−１と同じである。 (Evaluation 5-2: Evaluation of gettering ability by SIMS measurement)
In the same manner as in Evaluation 2-1, the gettering ability with respect to Ni of the bonded wafers according to Invention Examples 3-1 to 3-3 and Comparative Examples 3-1 to 3-4 was evaluated. In addition, Ni intentional contamination was performed to the active layer surface of a bonded wafer instead of Ni intentional contamination to the epitaxial layer surface in evaluation 2-1. The results are shown in Table 3. Evaluation criteria are the same as evaluation 2-1.

なお、比較例３−５〜３−７では、活性層用ウェーハと支持基板用ウェーハとを貼り合わせる際に行った接合強化熱処理時に、活性層用ウェーハ内の注入領域においてウェーハが剥離してしまい、貼り合わせウェーハを作製することができなかった。そのため、上記評価５−１，５−２における評価は”−”（評価不能）の記号を用いて表３に記載している。   In Comparative Examples 3-5 to 3-7, the wafer peeled off in the implantation region in the active layer wafer during the bonding strengthening heat treatment performed when the active layer wafer and the support substrate wafer were bonded together. A bonded wafer could not be produced. Therefore, the evaluations in the evaluations 5-1 and 5-2 are described in Table 3 using the symbol “-” (not evaluation possible).

（評価結果）
表３からわかるように、本発明条件を満足する実施例３−１〜３−３にかかる貼り合わせウェーハはいずれも、高いゲッタリング能力を有し、かつ、抵抗変動が生じなかった。一方、本発明条件を少なくとも１つ以上満足しない比較例３−１〜３−４にかかる貼り合わせウェーハは、高いゲッタリング能力と、抵抗変動が生じないこととを両立することができなかった。また、比較例３−５〜３−７のイオン注入条件では、貼り合わせウェーハを作製することができなかった。 (Evaluation results)
As can be seen from Table 3, any of the bonded wafers according to Examples 3-1 to 3-3 satisfying the conditions of the present invention had high gettering ability and no resistance fluctuation occurred. On the other hand, the bonded wafer according to Comparative Examples 3-1 to 3-4 that does not satisfy at least one of the conditions of the present invention cannot achieve both high gettering ability and no resistance fluctuation. Further, a bonded wafer could not be produced under the ion implantation conditions of Comparative Examples 3-5 to 3-7.

本発明によれば、シリコンウェーハにヘリウムイオンを注入するので、高いゲッタリング能力を有するシリコンウェーハであって、このシリコンウェーハを用いてエピタキシャルウェーハまたは貼り合わせウェーハを作製しても、高いゲッタリング能力を維持しつつ、抵抗変動を生じさせないシリコンウェーハを製造することができる。   According to the present invention, since helium ions are implanted into a silicon wafer, the silicon wafer has a high gettering capability. Even if an epitaxial wafer or a bonded wafer is produced using this silicon wafer, a high gettering capability is obtained. While maintaining the above, it is possible to manufacture a silicon wafer that does not cause resistance variation.

１０ シリコンウェーハ
１０Ａ シリコンウェーハのおもて面
１０Ｂ シリコンウェーハの裏面
１１ ゲッタリング層
１２ エピタキシャル層
２０ ヘリウムイオン
３０ 支持基板用ウェーハ
３１ 絶縁膜（シリコン酸化膜）
５０ プラズマイオン注入装置
５１ プラズマチャンバ
５２ ガス導入口
５３ 真空ポンプ
５４ パルス電圧印加手段
５５ ウェーハ固定台
１００ シリコンウェーハ
２００ エピタキシャルウェーハ
３００ 貼り合わせウェーハ
DESCRIPTION OF SYMBOLS 10 Silicon wafer 10A Front surface of silicon wafer 10B Back surface of silicon wafer 11 Gettering layer 12 Epitaxial layer 20 Helium ion 30 Wafer for supporting substrate 31 Insulating film (silicon oxide film)
DESCRIPTION OF SYMBOLS 50 Plasma ion implantation apparatus 51 Plasma chamber 52 Gas inlet 53 Vacuum pump 54 Pulse voltage application means 55 Wafer fixing stand 100 Silicon wafer 200 Epitaxial wafer 300 Bonded wafer

Claims (5)

シリコンウェーハのおもて面上に、エピタキシャル層を形成してなるエピタキシャルウェーハであって、
前記シリコンウェーハの前記おもて面側の表層部にゲッタリング層を有し、該ゲッタリング層におけるヘリウムの濃度プロファイルのピーク濃度が２．０×１０^１７ａｔｏｍｓ／ｃｍ^３以下であり、かつ前記ゲッタリング層内に金属不純物を捕獲する結晶欠陥を有し、該結晶欠陥は空孔からなり、
前記結晶欠陥は前記シリコンウェーハのおもて面からの深さ１．０μｍ未満の範囲内に位置し、前記ゲッタリング層において、空孔および酸素による欠陥が発生する準位で、ＤＬＴＳ法により濃度ピークが観察されることを特徴とするエピタキシャルウェーハ。 An epitaxial wafer formed by forming an epitaxial layer on the front surface of a silicon wafer,
The silicon wafer has a gettering layer in a surface layer portion on a front surface side, and a peak concentration of a concentration profile of helium in the gettering layer is 2.0 × 10 ¹⁷ atoms / cm ³ or less; and The gettering layer has a crystal defect that captures metal impurities, and the crystal defect consists of a hole
The crystal defect is located within a depth of less than 1.0 μm from the front surface of the silicon wafer, and is a level where defects due to vacancies and oxygen occur in the gettering layer. epitaxial wafer, comprising Rukoto peaks were observed. シリコンウェーハのおもて面を、絶縁膜を介して支持基板用ウェーハと貼り合わせてなる貼り合わせウェーハであって、
前記シリコンウェーハの前記おもて面側の表層部にゲッタリング層を有し、該ゲッタリング層におけるヘリウムの濃度プロファイルのピーク濃度が２．０×１０^１７ａｔｏｍｓ／ｃｍ^３以下であり、かつ前記ゲッタリング層内に金属不純物を捕獲する結晶欠陥を有し、該結晶欠陥は空孔からなり、
前記結晶欠陥は前記シリコンウェーハのおもて面からの深さ１．０μｍ未満の範囲内に位置し、前記ゲッタリング層において、空孔および酸素による欠陥が発生する準位で、ＤＬＴＳ法により濃度ピークが観察されることを特徴とする貼り合わせウェーハ。 A bonded wafer obtained by bonding a front surface of a silicon wafer to a support substrate wafer via an insulating film,
The silicon wafer has a gettering layer in a surface layer portion on a front surface side, and a peak concentration of a concentration profile of helium in the gettering layer is 2.0 × 10 ¹⁷ atoms / cm ³ or less; and The gettering layer has a crystal defect that captures a metal impurity, and the crystal defect consists of a vacancy,
The crystal defect is located within a depth of less than 1.0 μm from the front surface of the silicon wafer, and is a level where defects due to vacancies and oxygen occur in the gettering layer. bonded wafer wherein the Rukoto peaks were observed. 請求項１に記載のエピタキシャルウェーハの製造方法であって、  It is a manufacturing method of the epitaxial wafer according to claim 1,
シリコンウェーハのおもて面からヘリウムイオンを５．０×１０  Helium ions 5.0 × 10 from the front surface of the silicon wafer ^１４14 〜３．０×１０~ 3.0 × 10 ^１６16 ａｔｏｍｓ／ｃｍatoms / cm ^２2 のドーズ量で注入して、前記ヘリウムイオンが固溶してなるゲッタリング層を形成する工程と、A step of forming a gettering layer formed by solid-solution of the helium ions;
前記シリコンウェーハの前記おもて面にエピタキシャル層を形成する工程と、を有し、  Forming an epitaxial layer on the front surface of the silicon wafer,
前記ゲッタリング層を形成する工程において、前記シリコンウェーハの深さ方向における前記ヘリウムの濃度プロファイルのピークが、前記おもて面から１．０μｍ未満の範囲内に位置するよう前記ヘリウムイオンの注入を行うことを特徴とするエピタキシャルウェーハの製造方法。  In the step of forming the gettering layer, the helium ions are implanted so that the peak of the concentration profile of helium in the depth direction of the silicon wafer is within a range of less than 1.0 μm from the front surface. An epitaxial wafer manufacturing method comprising: performing an epitaxial wafer. 請求項２に記載の貼り合わせウェーハの製造方法であって、  It is a manufacturing method of the bonded wafer according to claim 2,
シリコンウェーハのおもて面からヘリウムイオンを５．０×１０  Helium ions 5.0 × 10 from the front surface of the silicon wafer ^１４14 〜３．０×１０~ 3.0 × 10 ^１６16 ａｔｏｍｓ／ｃｍatoms / cm ^２2 のドーズ量で注入して、前記ヘリウムイオンが固溶してなるゲッタリング層を形成する工程と、A step of forming a gettering layer formed by solid-solution of the helium ions;
前記シリコンウェーハの前記おもて面を、絶縁膜を介して支持基板用ウェーハと貼り合わせる工程と、を有し、  Bonding the front surface of the silicon wafer to a support substrate wafer via an insulating film,
前記ゲッタリング層を形成する工程において、前記シリコンウェーハの深さ方向における前記ヘリウムの濃度プロファイルのピークが、前記おもて面から１．０μｍ未満の範囲内に位置するよう前記ヘリウムイオンの注入を行うことを特徴とする貼り合わせウェーハの製造方法。  In the step of forming the gettering layer, the helium ions are implanted so that the peak of the concentration profile of helium in the depth direction of the silicon wafer is within a range of less than 1.0 μm from the front surface. A method for producing a bonded wafer, which is performed. 前記貼り合わせる工程に先立ち、前記絶縁膜を、前記支持基板用ウェーハに形成する請求項４に記載の貼り合わせウェーハの製造方法。  The manufacturing method of the bonded wafer of Claim 4 which forms the said insulating film in the said wafer for support substrates prior to the said bonding process.