JP6439321B2 - 集積回路及びそのような集積回路を有するｉｃチップ - Google Patents

Description

本発明は、例えば、アナログ−デジタルコンバータ（ＡＤＣ）回路及びデジタル−アナログコンバータ（ＤＡＣ）回路における使用のために、クロック信号の生成及び供給において用いられ得る回路に関する。

特に、本発明は、クロック生成経路において使用されるバッファ及びインダクタの設計／レイアウトに関する。当然、そのようなバッファ及びインダクタは、ＤＡＣ及びＡＤＣ回路における以外の他の用途で、及びクロック信号以外の他の信号（例えば、制御／データ信号）を扱うために、用いられてもよい。概して、本発明は、改善された整合が達成され得る回路及び部品に関する。本開示は然るべく考えられるべきである。

図１は、クロック信号が生成されてＤＡＣ又はＡＤＣ回路２０へ供給されるシステム１０の概略図を提示する。リファレンスクロック信号（例えば、２ＧＨｚ）が、ＰＬＬ（位相ロックループ）及び／又はＶＣＯ（電圧制御型発振器）３０を用いてクロック信号（例えば、１６ＧＨｚ）の差動対を生成するために使用される。更なるバッファ及び多相フィルタ段４０が、例えば、夫々０°、９０°、１８０°及び２７０°の位相を有して完全な４Φ（４相）クロック信号を等しく（理想的な場合）出力するよう続く。出力された４相クロック信号は、例えば、出力／サンプラスイッチを制御するよう（以下でより詳細に説明される。）、ＤＡＣ又はＡＤＣ回路２０へ入力される。出力クロック信号は、図１に示されるように、４相クロック信号の夫々の位相であるクロック信号ＣＬＫΦ１乃至ＣＬＫΦ４と呼ばれ得る。

幾つかのコンテキストを提供するよう、例えば、如何にしてクロック信号ＣＬＫΦ１乃至ＣＬＫΦ４が用いられ得るのかに関して、図２乃至４は、図１における回路２０に対応するＤＡＣ及びＡＤＣ回路を提示する。

図２は、ＤＡＣ回路２０の部分を形成することができる差動スイッチング回路５０の概略図である。

回路５０は、電流源（又は、今回限りで、シンク）が接続されているコモンノードＣＮ（又はテイルノード）を有する。４つのトランジスタＳＷ１乃至ＳＷ４が、コモンノードＣＮと第１出力ノードＡとの間に並列に（並列なブランチにおいて）接続されて示されている。同様に、４つのトランジスタＳＷ５乃至ＳＷ８が、コモンノードＣＮと第２出力ノードＢとの間に並列に接続されて示されている。それらのトランジスタＳＷ１乃至ＳＷ８は、以降で出力スイッチと呼ばれ、図１に関して記載された出力スイッチに対応する。

出力スイッチＳＷ１乃至ＳＷ８のゲートは、示されているようにクロック信号ＣＬＫΦ１乃至ＣＬＫΦ４によって直接駆動されるが、バッファ又はカップリングキャパシタがゲートへのクロック経路に沿って設けられてよい（図示せず。）。データ制御型スイッチＤ１乃至Ｄ８は夫々、出力スイッチＳＷ１乃至ＳＷ８との直列接続において設けられている。データ制御型スイッチＤ１乃至Ｄ８は、以下で図示及び記載されるように、夫々のデータ信号によって駆動される。

出力スイッチのゲートをクロック信号により直接駆動することは、良好な制御がそれらのゲートに到達する信号について得られることを条件として、有利である。

図２を見ると、夫々の出力スイッチＳＷ１乃至ＳＷ８は、事実上、一対の直列接続されているスイッチ（この場合に、電界効果トランジスタ）の１つである。それらのスイッチは、ＮＭＯＳ電界効果トランジスタとして実装されてよい。

クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４は、本例において実質的に正弦波である。有効に、４つの時間インターリーブされた正弦クロック信号が供給される。

図２の回路の全体的な動作は、出力スイッチＳＷ１乃至ＳＷ８及びデータ制御型スイッチＤ１乃至Ｄ８が、使用において、電流源からの電流を、データ制御型スイッチＤ１乃至Ｄ８へ印加されるように示されているデータ信号ＤＡＴＡ１乃至ＤＡＴＡ４の値（デジタル０又は１）に応じて、第１出力ノードＡ又は第２出力ノードＢを通って導くように、駆動されるものである。

これを達成するために、出力スイッチＳＷ１及びＳＷ５はクロック信号ＣＬＫΦ１を供給され、ＳＷ２及びＳＷ６はクロック信号ＣＬＫΦ２を供給され、ＳＷ３及びＳＷ７はクロック信号ＣＬＫΦ３を供給され、ＳＷ４及びＳＷ８はクロック信号ＣＬＫΦ４を供給される。加えて、データ制御型スイッチＤ１及びＤ５は夫々データ信号ＤＡＴＡ１及びバーＤＡＴＡ１を供給され、Ｄ２及びＤ６は夫々ＤＡＴＡ２及びバーＤＡＴＡ２を供給され、Ｄ３及びＤ７は夫々ＤＡＴＡ３及びバーＤＡＴＡ３を供給され、Ｄ４及びＤ８は夫々ＤＡＴＡ４及びバーＤＡＴＡ４を供給される。

４相クロック信号の効果は、出力スイッチＳＷ１又はＳＷ５のいずれか一方がデータ信号ＤＡＴＡ１の値に応じて第１クロック周期又は位相（Φ１）において電流パルスを搬送する点である。同様に、データに応じて、ＳＷ２又はＳＷ６は第２クロック周期又は位相（Φ２）において電流パルスを搬送し、ＳＷ３又はＳＷ７は第３クロック周期又は位相（Φ３）において電流パルスを搬送し、ＳＷ４又はＳＷ８は第４クロック周期又は位相（Φ４）において電流パルスを搬送する。図２中の出力スイッチはＮＭＯＳトランジスタであり、そのようなものとして、関連するクロック信号の＋ｖｅピーク部分においてオンする。

然るに、夫々のクロック周期について、関連するデータ信号の値が１である場合は、電流Ｉ_ｔａｉｌはノードＡを通って導かれ、関連するデータ信号の値が０である場合は、電流Ｉ_ｔａｉｌはノードＢを通って導かれる。加えて、夫々の周期において、データにかかわりなく、（出力スイッチの）２つのトランジスタがオンし、２つのトランジスタがオフする。

図３に表されている１６ＧＨｚ、４相クロック信号の例を考えると、この動作は６４Ｇｓ／ｓの全体的なサンプルレートの例に至ることが認識されるであろう。

出力ノードＡ及びＢは、図２に示されているように、夫々の出力カスコードを介して出力スイッチへ接続されている。スイッチング回路の差動アナログ出力信号（入力デジタルデータに対応）は、このようにして、終端抵抗（図示せず。）によって電流信号又は電圧信号として２つの出力端子の間で測定され得る。

単一ユニットとして図２における直列接続スイッチの各対を見ると、いずれか特定の周期又は状態において、１はオフであり且つ７はオンである。各対の上側スイッチ（出力スイッチ）を見ると、いずれかの状態において、２はオンであり且つ６はオフである。各対の下側スイッチ（データ制御型スイッチ）を見ると、いずれかの状態において（理想的な場合において瞬間的であるデータ値の過渡的な変化を無視する。）、４はオンであり且つ４はオフである。

加えて、単一ユニットして各対を見ると、１つの周期から次の周期まで１はオンし且つ１はオフする。各対の上側スイッチ（出力スイッチ）を見ると、１つの周期から次の周期まで２はオンし且つ２はオフする。各対の下側スイッチ（データ制御型スイッチ）を見ると、１つの周期から次の周期まで、オフするのと同じ番号がオンするか（データが変化する場合）、あるいは、スイッチはその状態を保つ（データが同じままである場合）。

更に図２を見ると、出力スイッチＳＷ１乃至ＳＷ８を有する回路部分は、クロック制御型回路５２と呼ばれてよく、データ制御型スイッチを有する回路部分は、データ制御型回路５４と呼ばれてよい。クロック制御型回路５２におけるスイッチは、データ信号によってではなくクロック信号によって制御され、そのようなものとして、それらはデータ非依存であると考えられ得ることが認識されるであろう。反対に、データ制御型回路５４におけるスイッチは、クロック信号によってではなくデータ信号によって制御され、そのようなものとして、それらはクロック非依存であると考えられ得る。例えば、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４は、クロック制御型回路５２へ、具体的に、出力スイッチＳＷ１乃至ＳＷ８（電界効果トランジスタ）のゲートへ連続的に（すなわち、アクティブ動作の間）供給されてよい。

クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４の重要性を説明するよう、図４が参照され得る。

図４は、図２の差動スイッチング回路５０の動作をより良く理解するために、上側のグラフにおいてクロック信号ＣＬＫΦ１乃至ＣＬＫΦ４の波形を、及び下側のグラフにおいてＩＯＵＴ_Ａ及びＩＯＵＴ_Ｂと符号を付された出力ノードＡ及びＢで受信される電流の部分波形を提示する。

上述されたように、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４は、時間インターリーブされた二乗（実質的に）余弦波形であり、互いに９０度位相がずれている。示されているクロック信号は正弦波であるが、厳密に完璧な正弦波である必要はない。明らかに、本実施形態において、波形の形状は、下側に向かう部分よりも一番上の部分において重要である。

余談として、図３及び図４に示されているクロック信号の数は、図２におけるノードＡ及びＢの夫々への並列な経路の数に関係がある。図２においてノードＡ及びＢの夫々への並列な経路は４つであるから、４つの時間インターリーブされたクロック信号が、互いに９０度位相がずれて供給される。ノードＡ及びＢの夫々へのＸ個の並列な経路が設けられる場合に、Ｘ個の時間インターリーブされたクロック信号が、互いに対して（３６０／Ｘ）度位相がずれて供給され得ることが予想される。この場合に、Ｘは２以上、望ましくは３以上、より望ましくは４に等しい整数である。

図４に戻り、更なる説明のために、クロック信号ＣＬＫΦ４が太線で強調表示されている。

クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４は、図２に関して既に記載されたように、出力スイッチＳＷ１乃至ＳＷ８のゲートを制御する。然るに、出力スイッチ対（なお、対はＳＷ１／ＳＷ５、ＳＷ２／ＳＷ６、ＳＷ３／ＳＷ７、ＳＷ４／ＳＷ８である。）は順にオン及びオフされる。それにより、出力スイッチ対のうちの一対はオフしており、順序における次の対がオンしている。更に、それにより、出力スイッチ対のうちの一対が完全にオンされる場合に、残りは実質的にオフされる。上述されたように、一対の出力スイッチがオンされる場合に当該対のどちらのスイッチが電流パルスを搬送するのかは、関連する（ＤＡＴＡ１乃至ＤＡＴＡ４の）データ信号に依存する。

図２の差動スイッチング回路５０は、利用可能な経路間で電流Ｉ_ｔａｉｌを導く電流モードにおいて有効に動作する。スイッチＳＷ１乃至ＳＷ８を介してコモンノードを通る実質的に全ての電流が電流Ｉ_ｔａｉｌに等しくなければならないので、いつでもノードＡ及びＢを通って流れる電流の和は実質的にＩ_ｔａｉｌに等しくなければならない。上記のデータ制御型スイッチＤ１乃至Ｄ８の効果は、従って、電流Ｉ_ｔａｉｌが、出力スイッチ対がオン及びオフされる順に夫々の出力スイッチ対から１つのデータ制御型スイッチを通るよう導かれることである。すなわち、それにより、出力スイッチ対の１つがオフしており、よって、その出力スイッチの一方がより少ないＩ_ｔａｉｌの部分しか搬送せず、順序における次の出力スイッチ対がオンしており、よって、その出力スイッチの一方がＩ_ｔａｉｌのより多くを搬送し始める。更に、それにより、出力スイッチ対の１つが完全にオンされる場合に、その出力スイッチ対の他方の出力スイッチが実質的にオフされたデータ制御型スイッチを直列接続されており且つ他の出力スイッチ対の出力スイッチが実質的にオフされるので、その出力スイッチの一方がＩ_ｔａｉｌの実質的に全てを搬送する。

この効果は、図４の下側のグラフにおいて示されている。クロック信号ＣＬＫΦ３、Φ４及びΦ１についての３つの出力電流しか簡単のために示されていないが、示されている波形のパターンは、データに依存するＩＯＵＴ_Ａ又はＩＯＵＴ_Ｂについての連続的なピークにより続く。本例では、データシーケンスはＤＡＴＡ３＝０（それにより電流はノードＢへ伝わる。）、ＤＡＴＡ４＝１（それにより電流はノードＡへ伝わる。）、及びＤＡＴＡ１＝０（それにより電流はノードＢへ伝わる。）であると仮定される。クロック信号の上側のグラフとの比較のために、クロック信号ＣＬＫΦ４に対応する出力電流についての波形は太線で強調表示されている。

図４における下側のグラフのより良い理解を得るために、３つの点６０、６２及び６４が波形Φ４上に示されており、対応する３つの点７０、７２及び７４が対応する電流波形上に示されている。

点６０で、波形ＣＬＫΦ４はそのピーク値、すなわち、Ｖ_ＤＤにあり、他のクロック信号ＣＬＫΦ１乃至ＣＬＫΦ３は実質的にそれらのピーク値を下回っている。然るに、（ＤＡＴＡ４＝１を考えると）スイッチＳＷ４及びＳＷ８は完全にオンしており、Ｄ４はオンし且つＤ８はオフし、少なくとも他の出力スイッチ（ＳＷ１乃至ＳＷ３及びＳＷ５乃至ＳＷ７）は実質的にオフである。従って、対応する点７０で、電流ＩＯＵＴ_ＡはＩ_ｔａｉｌに等しく、電流ＩＯＵＴ_Ｂは実質的に零に等しい。

点６０に先行する点６２で、波形Φ４は、そのピーク値に向かって立ち上がっているが、未だそのピーク値に達していない。また、点６２で、波形Φ３は、そのピーク値から立ち下がっている。重要なことは、点６２で、クロック信号Φ３及びΦ４は等しい値を有する。従って、スイッチＳＷ３及びＳＷ４並びにＳＷ７及びＳＷ８は、それらのソース端子が共に結合されているので、互いと同一程度にオンする。点６２で、クロック信号Φ１及びΦ２はまた互いと等しく、スイッチＳＷ１及びＳＷ２並びにＳＷ５及びＳＷ６がオフすることを確かにする程十分に低い。よって、この時点で、点７２で示されるように、電流Ｉ_ｔａｉｌの半分は（ＤＡＴＡ４＝１を考えると）スイッチＳＷ４及びＤ４を通って流れ、残り半分は（ＤＡＴＡ３＝０を考えると）スイッチＳＷ７及びＤ７を通って流れる。それにより、ＩＯＵＴ_Ｂ＝ＩＯＵＴ_Ａ＝（Ｉ_ｔａｉｌ）／２である。

点６４は、この点でオンされるのがスイッチＳＷ４及びＳＷ１並びにＳＷ８及びＳＷ８である点を除いて、点６２と等価である。従って、対応する点７４で、ＩＯＵＴ_Ａ＝ＩＯＵＴ_Ｂ＝（Ｉ_ｔａｉｌ）／２である。

従って、夫々の電流波形についての３つの点（例えば、図４における電流波形ＩＯＵＴ_Ａについての点７０、７２及び７４）は、クロック波形に対しては時間において、及び電流Ｉ_ｔａｉｌに対しては大きさにおいて固定又は定義されることが認識されるであろう。すなわち、電流ＩＯＵＴ_Ａを一例として、点７０で電流はＩ_ｔａｉｌに等しく、点７２及び７４で電流はＩ_ｔａｉｌの半分に等しい。点７０、７２及び７４の位置は、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４に対して固定される。同じことが、データに依存するＩＯＵＴ_Ａ又はＩＯＵＴ_Ｂについての次の電流信号パルス又は電荷パケットに当てはまる。点６００、６２及び６４への注目は、クロック信号の上側部分が重要であること、及び下側部分はそれほど重要でないことを明示する（それにより、例えば、下側部分の正確な形状は厳密には重要でない。）。

よって、（データに依存するＩＯＵＴ_Ａ又はＩＯＵＴ_Ｂについての）波形の電流パルス列は全て同じ形状であり、その形状はクロック信号の二乗余弦形状によって定義される。

ついでに言えば、図の下側半分におけるいずれかの特定の電流パルスがＩＯＵＴ_Ａ又はＩＯＵＴ_Ｂのいずれであるかを決定するために、関連するデータ値は関連するパルスを生成するよう時間において安定しているべきであることが認識されるであろう。例えば、クロック信号ＣＬＫΦ４に対応する図４の太線の電流信号の場合に、関連するデータ信号ＤＡＴＡ４は少なくとも、５本の垂直な破線に及ぶ時間の期間にわたって、安定しているべきである。例えば、データ信号ＤＡＴＡ４は、クロック信号ＣＬＫΦ４の底値（負ピーク）で又は略底値で状態を変化させるよう配置されてよい。同様に、データ信号ＤＡＴＡ１乃至ＤＡＴＡ３の夫々は、それらの夫々のクロック信号ＣＬＫΦ１乃至ＣＬＫΦ３の底値で又は略底値で状態を変化させるよう配置されてよい。よって、図３において見られるような１６ＧＨｚクロック信号の継続的な例において、データ信号ＤＡＴＡ１乃至ＤＡＴＡ４も、それらの夫々のクロック信号の底値で又は略底値で状態を変化させるよう構成される１６ＧＨｚ信号であってよい。

このために、留意すべき点は、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４の正確さが図４の下側部分における電流パルスの正確さ、結果としてＤＡＣ回路全体の正確さに作用する点である。

図５は、ＡＤＣ回路２０の部分を形成することができるサンプリング回路８０を提示する。

図５は、目下参照され得る欧州特許出願公開第２２１１４６８（Ａ１）号明細書（特許文献１）の図１０に対応する。図５において、留意すべき点は、サンプリングスイッチＳＷ１乃至ＳＷ８が図２の出力スイッチＳＷ１乃至ＳＷ８に対応し、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４がまた図２乃至４のクロック信号ＣＬＫΦ１乃至ＣＬＫΦ４に対応する点である。加えて、図３に関連して説明されたクロック信号ＣＬＫΦ１乃至ＣＬＫΦ４の一番上の部分の相対的重要度がまた、特許文献１の図１２において説明されるように、図５のサンプリング回路８０に当てはまる。サンプリング回路８０の詳細な理解は特許文献１において見出され得る。

先と同じく、このために、留意すべき点は、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４の正確さが、図５のサンプリング回路８０に同様に当てはまる図４の下側部分における電流パルスの正確さ、結果としてＡＤＣ回路全体の正確さに作用する点である。

図１に戻って、多くのバッファ段は、（要素４０として集合的に示されているが）クロック生成経路に沿って現れてよい。例となるバッファ段１００は、図６において、その図の左側部分に示されている。

夫々のバッファ段１００は、チャネルＣＨ１乃至ＣＨ４ごとに１以上のバッファを有し、各チャネルは４Φクロック信号の異なる位相（Φ）を搬送する。よって、ＣＨ１は位相１のＣＬＫΦ１を搬送し、ＣＨ２は位相２のＣＬＫΦ２を搬送し、ＣＨ３は位相３のＣＬＫΦ３を搬送し、ＣＨ４は位相４のＣＬＫΦ４を搬送する。バッファ段１００は、４つのバッファの２つの並列な組１０４に配置されているチャネルごとの２つのバッファ１０２を有する。そのようなバッファ及びバッファ段（並びにバッファ回路）は、１つの回路から多の回路への電気インピーダンス変換を提供する回路であると考えられてよい。

夫々の多相フィルタ段は、バッファ１０２の並列な組１０４のそのようなバッファ段１００の１又はそれ以上を更に有してよい。図６の真ん中部分に提示されている多相フィルタ段１１０（多相フィルタ段の部分を表してよい。）は、チャネルごとの直列抵抗１１４と、隣接チャネルを結合するキャパシタンス１１６とを有するＲＣ回路網１１２とともに、バッファ１０２の並列な組１０４を有する。

バッファ１０２に対応する典型的な既知のバッファ回路１２０は、図６の右側部分に提示される。バッファ回路１２０は、本質的に、図示されているように結合されたＮＭＯＳ及びＰＭＯＳ電解効果トランジスタ（ＦＥＴ）を有するＣＭＯＳインバータである。

図７は、複数のバッファ／多相フィルタ段が、夫々のチャネルＣＨ１乃至ＣＨ４における４つの位相（Φ）を理想的な場合に至らせるよう直列に設けられ得ることを示す。すなわち、夫々の連続的な段において、位相角は、０°、９０°、１８０°及び２７０°の理想的な場合に近づく。

欧州特許出願公開第２２１１４６８（Ａ１）号明細書

図２及び図５に示されるＤＡＣ回路５０及びＡＤＣ回路８０によって採用される、例えば、１６ＧＨｚクロックによる極めて高速な動作で、理想的な４相クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４を得ることは非常に困難である。例えば、１６ＧＨｚでの１°のエラーは、ほんの１７４ｆｓ、すなわち、おおよそ２００ｆｓの遅延に相当する。クロック信号における精度は、ＤＡＣ及びＡＤＣ回路の性能に直接的な影響を有することが図４から思い起こされる。

図６において右側に示されている既知のバッファ回路１２０は、（特に、並列な組１０４において、複数のそのようなバッファ１０２を一緒に用いる場合に）十分に正確でない。特に、バッファ回路のＮＭＯＳ及びＰＭＯＳ電解効果トランジスタ（ＦＥＴ）におけるランダムなＶ_ＴＨ（閾電圧）のばらつきは、スイッチング遅延、ひいては、バッファ１０２の性能のばらつきをもたらす。このＶ_ＴＨ（閾電圧）変動は、１つのそのようなトランジスタが、（例えば、チップごとの）プロセスにわたって、及び（例えば、同じチップ内の）同じプロセス内で、他のトランジスタとは異なる閾電圧を有するという意味における変動である。

４つのチャネルにわたるバッファの並列な組１０４は、１６ＧＨｚクロックを使用する場合に十分に正確な動作を可能にするよう、１００ｆｓよりも良く遅延整合されることが望ましい。これは有意な設計要因である。例えば、図６における既知のバッファ回路１２０の例を見ると、トランジスタは、そのような１６ＧＨｚクロック信号を搬送するよう十分に小さい（低電力）高速トランジスタである必要があり、そのようなサイズで、閾電圧Ｖ_ＴＨのばらつき（プロセス間及び同じプロセス内の両方における）は、有意であり、バッファ間遅延において過大なばらつきを引き起こす。

本願で後に明らかになるように、更に、他の回路において使用され得るとしても、高度な整合が望まれるそのようなバッファ回路における使用に適する改善されたインダクタを提供することが望ましい。先と同じく本願で後に記載されるように、その既存のインダクタは、整合性能に悪影響を及ぼすことが知られている。

上記の問題の１又はそれ以上を解決することが望ましい。

本発明の第１の態様に従って、入力信号に応じてスイッチングするよう構成され、該スイッチングに基づき出力信号を出力するよう動作可能な少なくとも１つの信号経路スイッチを有し、夫々の前記信号経路スイッチのスイッチングは前記出力信号に作用するスイッチング配置と、電流制御配置とを有するバッファ回路機構であって、当該バッファ回路機構のスイッチング性能は、前記スイッチング配置の前記信号経路スイッチの夫々を流れるバイアス電流に依存し、前記電流制御配置は、前記スイッチング配置へ接続され、当該バッファ回路のスイッチング性能を制御するように前記信号経路スイッチの夫々（又は少なくとも１つ）を流れる前記バイアス電流を定義（又は制御）するよう構成される、バッファ回路が提供される。

前記入力信号は、デジタル信号のようなスイッチドロジック信号、又は正弦波信号のようなアナログ信号であってよい。

前記信号経路スイッチは、それらのスイッチングが前記入力信号によって（例えば、直接に）制御されるという意味で、及びそれらのスイッチングが前記出力信号の振幅に直接に作用するという意味で、前記入力信号と前記出力信号との間の経路にあってよい。例えば、当該バッファ回路機構は、前記出力信号が生成される出力部を有してよく、夫々の信号経路スイッチは、その出力部へ直接的又は間接的に接続されてよい。

当該回路機構のスイッチング性能は、夫々の前記信号経路スイッチのスイッチング遅延によって定義されてよい。本発明は、有利に、当該バッファ回路機能のスイッチング性能が他の組のバッファ回路機能の性能であってよい所与の性能と整合される（例えば、その所与の性能と類似させるか、又はそれと同じにするか、又はその近傍範囲内に至らせる）ことを可能にする。例えば、本発明は、そのようなバッファ回路機能の複数組の間の改善された整合を可能にすることができる。本発明は、そのような整合がスイッチ（例えば、電界効果トランジスタ）における閾電圧変動の現象に関わらず達成されることを可能にすることができる。

前記電流制御配置は、夫々の（又は少なくとも１つの）前記信号経路スイッチを流れるバイアス電流を個々に定義するよう構成されてよい。前記電流制御配置は、夫々の（又は少なくとも１つの）前記信号経路スイッチを流れるバイアス電流を、そのスイッチの閾電圧とリファレンス閾電圧との間の差と実質的に無関係に定義するよう構成されてよい。

前記スイッチング配置は、少なくとも２つの信号経路スイッチを有してよい。前記電流制御配置は、それらの信号経路スイッチの夫々（又は少なくとも１つ）を流れるバイアス電流を、そのスイッチの閾電圧と対応するリファレンス閾電圧との間の差と実質的に無関係に、及び／又はそれらのスイッチの閾値電圧間の差と実質的に無関係に定義するよう構成されてよい。

前記電流制御配置は、夫々の前記バイアス電流が位置すると期待される範囲が、前記電流制御配置が設けられていない場合よりも狭いように構成されてよい。すなわち、前記電流制御配置は、前記信号経路スイッチである（所与の信号経路との整合）よりも整合する（所与の電流制御配置との整合）のが本質的に容易であり得る。

例えば、前記電流制御配置は、夫々の前記バイアス電流が位置すると期待される範囲が、１＜Ｎ≦２０、任意に、２≦Ｎ≦５として、前記電流制御配置が設けられていない場合よりもＮ倍狭くなるように構成されてよい。

前記電流制御配置は、少なくとも１つの電流制御スイッチを有してよく、該スイッチは、夫々の（又は少なくとも１つの）前記信号経路スイッチを流れるバイアス電流を定義するよう構成される。

前記電流制御スイッチは、それらが前記入力信号に基づきスイッチングされないという意味で、非スイッチングスイッチであってよい。そのようなものとして、それらは、前記信号経路の外にあると考えられてよく、代わりに、前記信号経路スイッチの動作を制御する。前記電流制御スイッチは、電流源又はシンクの部分又は全てとして機能してよい。

夫々の前記電流制御スイッチのサイズは、夫々のバイアス電流が位置すると期待される範囲が、前記電流制御配置が設けられていない場合よりも狭くなるように、夫々の前記信号経路スイッチのサイズと比較して大きくてよい。スイッチが大きくなると、スイッチが小さい場合よりも（閾電圧に関して）整合するのが容易であり得る。

例えば、夫々の前記電流制御スイッチのサイズは、２≦Ｘ≦１０００、望ましくは１０≦Ｘ≦５００、より望ましくは８０≦Ｘ≦１５０として、夫々の前記信号経路スイッチのサイズよりもＸ倍大きくてよい。

夫々のスイッチは電界効果トランジスタであってよい。そのようなスイッチのサイズは、それらのゲート面積によって、あるいは、それらのチャネルの長さ及び幅の一方又は両方によって定義されてよい。

前記スイッチング配置は、少なくとも２つの信号経路スイッチを有してよく、それら２つの信号経路スイッチは、前記入力信号が受信される入力部と、前記出力信号が出力される出力部とを備えるＣＭＯＳインバータとして構成されるＰＭＯＳ及びＮＭＯＳ電界効果トランジスタであってよい。

１つのそのような場合に、前記電流制御配置は、電流制御スイッチであるＰＭＯＳ電界効果トランジスタを有してよく、そのＰＭＯＳ電界効果トランジスタは、前記インバータのＰＭＯＳ電界効果トランジスタを流れるバイアス電流を定義するように、前記インバータのＰＭＯＳ電界効果トランジスタと直列に接続されてよい。

他の場合に、前記電流制御配置は、電流制御スイッチであるＮＭＯＳ電界効果トランジスタを有してよく、そのＮＭＯＳ電界効果トランジスタは、前記インバータのＮＭＯＳ電界効果トランジスタを流れるバイアス電流を定義するように、前記インバータのＮＭＯＳ電界効果トランジスタと直列に接続されてよい。

いずれの場合にも、前記インバータの入力部及び出力部は、抵抗器を介して互いに結合されてよく、前記入力部は、デカップリングキャパシタを介して前記入力信号を受信するよう接続されてよく、前記電流制御配置の電界効果トランジスタと前記インバータとの間のノードは、キャパシタを介してリファレンス電圧へ結合されてよい。これは、前記電流制御配置の電界効果トランジスタが、前記インバータのＰＭＯＳ及びＮＭＯＳ電界効果トランジスタの両方を流れるバイアス電流を定義することを可能にすることができる。

上記のようにＣＭＯＳインバータ及びＰＭＯＳ電流制御スイッチを有する他の例では、前記電流制御配置は、電流制御スイッチであるＮＭＯＳ電界効果トランジスタを有してよく、前記電流制御配置のＮＭＯＳ電界効果トランジスタは、前記インバータのＮＭＯＳ電界効果トランジスタを流れるバイアス電流を定義するように、前記インバータのＮＭＯＳ電界効果トランジスタと直列に接続されてよく、前記電流制御配置のＮＭＯＳ及びＰＭＯＳ電界効果トランジスタの夫々は、それ自身と前記インバータのトランジスタとの間のノードでキャパシタを介してリファレンス電圧へ結合されてよい。これは、前記電流制御配置の電界効果トランジスタが、前記インバータのＰＭＯＳ及びＮＭＯＳ電界効果トランジスタの両方を流れるバイアス電流を定義することを可能にすることができる。

当該バッファ回路機構は、前記インバータの入力部及び／又は出力部へ結合され、当該バッファ回路機構の周波数応答を制御するように構成されるリアクタンスを有してよい。該リアクタンスは、インダクタ及び／又はキャパシタンスを有してよく、任意に、それらのいずれか一方又は両方は、任意にインダクタ／キャパシタの中又は外でのスイッチングによって、チューニング可能である。前記インダクタは、後述される第７又は第８の態様において見られるようなインダクタ配置であってよい。

前記スイッチング配置は、トランジスタである少なくとも２つの信号経路スイッチを有してよく、前記電流制御配置は、夫々の信号経路スイッチについて、その信号経路スイッチを流れるバイアス電流を定義するよう夫々接続されている少なくとも１つの電流制御スイッチを有してよい。例えば、夫々の信号経路は、それ自体のソース又はシンクを設けられてよい。そのような場合に、前記少なくとも２つの信号経路スイッチは、同じチャネルタイプの電界効果トランジスタであってよい。

本発明の第２の態様に従って、ＰＭＯＳ及びＮＭＯＳ電界効果トランジスタを有し、入力信号を受信し、該入力信号に応答して前記ＰＭＯＳ及びＮＭＯＳ電界効果トランジスタのスイッチングに基づき出力信号を出力するよう動作可能なＣＭＯＳインバータと、電流制御スイッチとして動作するよう構成され、前記インバータの前記ＰＭＯＳ電界効果トランジスタを流れるバイアス電流を定義するように前記インバータの前記ＰＭＯＳ電界効果トランジスタと直列に接続されるＰＭＯＳ電界効果トランジスタと、電流制御スイッチとして動作するよう構成され、前記インバータの前記ＮＭＯＳ電界効果トランジスタを流れるバイアス電流を定義するように前記インバータの前記ＮＭＯＳ電界効果トランジスタと直列に接続されるＮＭＯＳ電界効果トランジスタとを有するバッファ回路機構が提供される。

電流制御スイッチとして動作するよう構成される電界効果トランジスタのサイズは、前記インバータの電界効果トランジスタのサイズと比較して大きくてよい。

上記の第１及び第２の態様のいずれにおいても、夫々の前記バイアス電流は、平均電流又は実効ＤＣ電流であってよい。

上記の第１及び第２の態様のいずれにおいても、前記入力信号は高速信号であってよく、夫々の前記電流制御スイッチは低速信号によって制御されてよい。

上記の第１及び第２の態様のいずれにおいても、前記入力信号は、前記出力信号における信号遷移を定義するように夫々の前記信号経路スイッチをスイッチングさせてよく、夫々の前記電流制御スイッチは、その電流制御スイッチをスイッチングさせるよりもむしろ、そのスイッチの性能又はゲインを調整又はバイアスする信号によって制御されてよい。

上記の第１及び第２の態様のいずれにおいても、夫々の前記電流制御スイッチは、電流源又はシンクの部分又は全てとして動作するよう非スイッチングスイッチとして構成されてよい。

上記の第１及び第２の態様のいずれのバッファ回路機構も、下記の第７又は第８の態様において見られるようなインダクタ配置を有してよい。

本発明の第３の態様に従って、上記の第１及び第２の態様のいずれか１つに従うバッファ回路機構の複数の組を有する信号分配回路機構が提供される。

本発明の第４の態様に従って、上記の第１及び第２の態様のいずれか１つに従う第１のバッファ回路機構と、上記の第１及び第２の態様のいずれか１つに従う第２のバッファ回路機構とを有する信号分配回路機構であって、前記第２のバッファ回路機構のスイッチング配置は、前記第１のバッファ回路機構のスイッチング配置と同じように構成され、前記第２のバッファ回路機構の電流制御配置は、前記第１のバッファ回路機構の電流制御配置と同じように構成され、それにより前記第２のバッファ回路機構のスイッチング性能を前記第１のバッファ回路機構のスイッチング性能と同じにさせる傾向がある信号分配回路機構が提供される。

前記第２のバッファ回路機構は、その入力信号として前記第１のバッファ回路機構の出力信号を受信するように接続されてよい。他の選択肢として、前記第１のバッファ回路機構及び前記第２のバッファ回路機構の夫々の入力信号は、多相時間インターリーブドクロック信号の異なるクロック信号相であってよい。

本発明の第５の態様に従って、上記の第１及び第２の態様のいずれか１つに従うバッファ回路機構、又は上記の第３及び第４の態様のいずれか１つに従う信号分配回路機構を有するアナログ−デジタルコンバータ回路機構又はデジタル−アナログコンバータ回路機構が提供される。

本発明の第６の態様に従って、上記の第１乃至第５の態様のいずれかに従う回路機構を有する集積回路又はＩＣチップが提供される。

本発明の第７の態様に従って、インダクタ配置を有する集積回路であって、前記インダクタ配置は、グループにおいて隣接して位置し、２つの行及び２つの列を定義するよう配置される４つのインダクタを有し、当該集積回路は、前記配置において互いに対角に位置する前記４つのインダクタのうちの２つに第１の位相を有する電磁場を生成させるよう、且つ、前記４つのインダクタのうちの残り２つに第２の位相を有する電磁場を生成させるよう構成され、前記第１の位相及び前記第２の位相は実質的に逆位相にある、集積回路が提供される。

前記インダクタはディスクリートインダクタであってよく、すなわち、たとえそれらが互いに接続されているとしても、夫々がはっきり分かれている。前記行及び列は規則的に又は不規則に配置されてよい。例えば、行は列と直角であってよい。前記インダクタの間の間隔は規則的（例えば、規則的な格子又はアレイを定義する。）又は不規則であってよい。前記インダクタは、互いに同じ大きさ又は異なる大きさを有してよい、前記インダクタは、互いに当該集積回路の同じ１以上の層に、又は異なる層に形成されてよい。前記インダクタの巻の方向は、互いに同じ又は異なってよい。前記インダクタを構成するトラッキングの幅及び長さは、前記インダクタの全てに同じであってよく、あるいは、差が存在してよい。

前記第１の位相及び前記第２の位相は不変であってよく、あるいは、逆位相を（少なくとも大部分は又は特定の周期に）保ちながらシフトしてよい。

当該集積回路は、前記インダクタ配置がほとんど又は全く他のインダクタのような周囲回路に悪影響を有さない点で、有利であり得る。

当該集積回路は、１又はそれ以上の層、例えば、金属層を有し、前記インダクタの夫々は、１つの層のみにおいて又は複数の層にわたって形成される。前記インダクタは夫々、１又はそれ以上の巻を有し、任意にスパイラルインダクタである。前記インダクタは、互いに同じサイズ及び巻数を有してよい。

前記インダクタの巻の方向は、前記インダクタがそれらの夫々の電磁場を生成するように構成されてよい。前記インダクタは、前記インダクタがそれらの夫々の電磁場を生成するように当該集積回路の他の回路へ及び／又は互いへ接続されてよい。

前記インダクタは、例えば、他の回路部品がそれらのインダクタの間に配置されないように、直接隣接して配置されてよい。

前記インダクタの実効中心間の間隔は、１≦Ｚ≦５０、望ましくは１≦Ｚ≦１０、より望ましくは２≦Ｚ≦５として、前記インダクタのうちの少なくとも１つの有効直径のＺ倍であってよい。実効中心は、平面図において見られる場合に、１のインダクタの外周によって定義される円の中心であってよい。

前記配置は、前記４つのインダクタを含む１６個のインダクタを有してよい。そのような配置において、前記１６個のインダクタは、４つの行及び４つの列を定義するよう配置され、それらの夫々が前記第１の位相又は前記第２の位相を有する電磁場を生成するように構成されてよい。加えて、２つの行及び２つの列に及ぶ前記１６個のインダクタのうちの４つのインダクタから成るあらゆる隣接するグループについて、対角に位置するインダクタは、互いに同じ位相を有する電磁場を生成してよい。

前記配置のグループは、４よりも多いあらゆる個数のインダクタを有してよい。

前記電磁場は、例えば、卓越中心周波数（又は特性周波数）を有する揺動又は交互場であってよい。前記電磁場は、同じ中心周波数又は特性周波数を有してよい。

前記配置のインダクタは、単一のインダクタ又は２つの別個のインダクタを形成するよう又はそのようなものとして動作するよう共に接続されてよい。すなわち、前記配置のインダクタどうしが導電的に接続されてよく、あるいは、それらの対どうしが導電的に接続されてよく、それらの対自体は導電的に互いに接続されない。前記配置のインダクタは異なる回路へ接続されてよく、それらどうしは導電的に接続されない。

当該集積回路は、第１及び第２のインダクタ配置を有してよく、前記第１のインダクタ配置の前記第１及び第２の位相は、前記第２のインダクタ配置の前記第１及び第２の位相と夫々実質的に直交する。当該集積回路は、４相クロック信号の４つ位相である４つのクロック信号を扱うよう適応されてよい。例えば、当該集積回路は、４相クロック信号の４つ位相である４つのクロック信号を受信しバッファリングするよう適応されるバッファ回路機構を有し、前記第１及び第２のインダクタ配置は、それらの電磁場が夫々の前記クロック信号から生成されるように前記バッファ回路機構へ接続される。

前記インダクタ配置の夫々は、その実効電磁場が零又は無視可能な場強さを有する関連するヌルラインを定義してよい。すなわち、そのようなラインに沿って、インダクタによって生成される電磁場の結合は零又は無視可能な場強さを有してよい。前記第１及び第２のインダクタ配置を備える上記の場合に、夫々は実質的に互いのヌルラインの１つに沿って位置付けられてよい。

前記第１及び第２のインダクタ配置並びに前記バッファ回路は、第１のクロック分配ユニットを形成してよい。

そのような場合に、当該集積回路は、第２のクロック分配ユニットを有してよく、前記第１のクロック分配ユニット及び前記第２のクロック分配ユニットは、前記第１のクロック分配のバッファ回路によってバッファリングされたクロック信号が、前記第２のクロック分配ユニットのバッファ回路によって受信されるクロック信号であるように接続されてよい。

前記インダクタ配置の夫々は、その実効電磁場が零又は無視可能な場強さを有する関連するヌルラインを定義してよく、前記第１のクロック分配ユニットの第１及び第２のインダクタ配置は夫々、実質的に互いのヌルラインの１つに沿って位置付けられてよく、前記第１及び第２のクロック分配ユニットの第１のインダクタ配置は夫々、実質的に互いのヌルラインの１つに沿って位置付けられてよく、前記第１及び第２のクロック分配ユニットの第２のインダクタ配置は夫々、実質的に互いのヌルラインの１つに沿って位置付けられてよい。

本発明の第８の態様に従って、インダクタ配置を有する集積回路であって、前記インダクタ配置は、行及び列において隣接して位置する複数の（任意に、スパイラル）インダクタを有し、該インダクタは、第１又は第２の位相を有する電磁場を生成するように接続され、前記第１の位相及び前記第２の位相は実質的に逆位相にあり、１以上の前記行又は列における隣接するインダクタは、異なる前記位相を有する電磁場を生成する、集積回路が提供される。前記複数は４のグループであってよい。行及び列の数は等しくてよい。

本発明の上記の第７又は第８の態様に従う集積回路は、アナログ−デジタルコンバータ回路機構及び／又はデジタルーアナログコンバータ回路機構を有してよい。

本発明の上記の第７又は第８の態様に従う集積回路は、上記の第１及び第２の態様のいずれか１つに従うバッファ回路機構、又は上記の第３及び第４のいずれか１つに従う信号分配回路機構を有してよい。

本発明の第９の態様に従って、本発明の上記の第７又は第８の態様に従う集積回路を有するＩＣチップが提供される。

本発明は、本発明の上記の態様を含む範囲において対応する方法態様に及ぶ。

本発明の実施形態によれば、スイッチの閾電圧変動にかかわらず整合可能なバッファ回路における使用に適する改善されたインダクタ配置を提供することが可能となる。

クロック信号が生成されてＤＡＣ又はＡＤＣ回路へ供給されるシステムの概略図を提示する。 図１のＤＡＣ回路の部分を形成することができる差動スイッチング回路の概略図である。 １６ＧＨｚの４相クロック信号の例を表すグラフである。 図２の差動スイッチング回路の動作をより良く理解するために、上側グラフにおいてクロック信号ＣＬＫΦ１乃至ＣＬＫΦ４の波形を、且つ下側グラフにおいて出力ノードＡ及びＢで受信される電流の部分波形を提示する。 図１のＡＤＣ回路の部分を形成することができるサンプリング回路の概略図である。 バッファ、バッファ段及び多相フィルタ段の例を提示する概略図である。 複数のバッファ／多相フィルタ段がクロック生成及び分配路において直列に設けられ得ることを示す概略図である。 図６のバッファ回路を提示し、その動作を理解するのに有用な概略図である。 本発明を具現するバッファ回路を提示し、その動作を理解するのに有用な概略図である。 （ａ）及び（ｂ）は、互いとの及び図８Ｂとの比較のためにバッファ回路の夫々の組を提示する概略図である。 図８Ｂのバッファ回路と等価なバッファ回路を提示する概略図、及びその動作を理解するのに有用なグラフである。 本発明を具現するバッファ回路を提示する概略図、及びその動作を理解するのに有用なグラフである。 本願で開示されるバッファ段のバッファが動作バッファによって実施され得ることを明示するとともに、それらのバッファのインダクタの影響を更に検討するために提供される概略図である。 （ａ）及び（ｂ）は、夫々異なるインダクタ構成を提示する概略図である。 （ａ）及び（ｂ）は、夫々、図１３（ａ）及び１３（ｂ）のインダクタ構成のヌルラインを示す概略図である。 図１３（ｂ）のインダクタ構成の４つの可能な実施を提示する概略図である。 図１３（ｂ）のインダクタ構成のインダクタの４つの可能な実施を提示する概略図である。 夫々の差動バッファが、例えば、図１３（ｂ）において見られるような２つのインダクタ構成を有するとして、如何にして差動バッファ段がクロック生成経路に沿って順に設けられ得るのかを示す概略図である。 夫々の差動バッファが、例えば、図１３（ｂ）において見られるような１つのインダクタ構成を有するとして、如何にして差動バッファ段がクロック生成経路に沿って順に設けられ得るのかを示す概略図である。

ここで、一例として、添付の図面が参照され得る。

本発明者は、如何にしてバッファ回路の制御を改善し、不整合に関連する課題を解消すべきかを検討してきた。特に、図６のバッファ回路１２０として実施されるバッファ１０２では、２つのトランジスタの閾電圧Ｖ_ＴＨが、それらを流れるバイアス／平均電流Ｉを左右することが認識されており、これはスイッチング遅延を左右する。

電流制御による改善された整合：
図８Ａは、その上側部分において、先と同じくバッファ回路１２０を提示する。同じＮＭＯＳ及びＰＭＯＳ電界効果トランジスタ（ＦＥＴ）が図示されており、Ｖ_ＴＨ変動の影響を受けやすいものとして示されている。すなわち、１つのそのようなバッファにおける閾電圧は、他のそのようなバッファにおける閾電圧とは異なることがある。また、動作中に２つのトランジスタを流れる電流Ｉ（ここでは、平均又はバイアス電流を実質的に表す。）が示されている。

図８Ａの下側部分では、バッファの並列な組１０４が示されており、夫々のバッファはバッファ回路１２０として実施される。上記のＶ_ＴＨ変動を考えると、４つのチャネルＣＨ１乃至ＣＨ４にわたって閾電圧Ｖ_ＴＨは異なってよく、そのようなものとして、一定のＶ_ＤＤを前提として、電流Ｉは異なり、異なる遅延を与えうる。これはまた、バッファの並列な組１０４と並んで、図８Ａの下側部分において示されている。

例えば、チャネルＣＨ１乃至ＣＨ４についての夫々の閾電圧Ｖ_ＴＨ１乃至Ｖ_ＴＨ４は、チャネル番号に対応する添え字１乃至４を用いて、互いに異なるものであるように示されている。当然、バッファごとに２つのトランジスタが存在し、夫々のトランジスタはそれ自身の閾電圧を有するが、簡単のために、バッファ間の閾電圧において何らかの差が存在することが単に示される。Ｖ_ＤＤ、Ｉ及び遅延（Ｄｅｌａｙ）についての記入事項は、図８Ａの上側部分における回路１２０を参照して（添え字が示されているか否かに関して）同様に理解されるであろう。本質的に、閾電圧Ｖ_ＴＨ１乃至Ｖ_ＴＨ４によって表されている閾変動を考えると、４つのバッファに関連する遅延は実質的に相違する（Ｄｅｌａｙ１乃至Ｄｅｌａｙ４によって示される。）。

（特定の製造制約を前提として、プロセス内及びプロセス間の両方において）チャネル間でＶ_ＴＨを十分に整合させることは困難／不可能であり得るが、（Ｖ_ＴＨの整合と比較して）高度に電流Ｉを整合させ、それにより遅延を密に整合させようと試みることが可能である。

図８Ｂは、この点を考慮して考案されたバッファ回路１３０を提示する。基本的なＣＭＯＳインバータ構造は、入力部及び出力部が抵抗又は抵抗器１３２により抵抗器結合されており、且つ、入力部が、ＡＣカップリングキャパシタＣ_ＡＣと呼ばれ得るキャパシタ又はキャパシタンス１３４を用いて前段からＤＣデカップリングされている（すなわち、前段へＡＣ結合されている）点を除いて、図８Ａの回路１２０と同じである。

加えて、重要なことには、ＰＭＯＳトランジスタ１３６が、Ｖ_ＤＤとインバータのＰＭＯＳトランジスタとの間に設けられており、電流源として動作するようバイアス電圧Ｖ_ｂｉａｓによって制御される。示されているデカップリングキャパシタ１３８によれば、局所Ｖ_ＤＤが、やはり示されているように、ＣＭＯＳインバータのトランジスタのために生成される。図示されるように接続された抵抗器１３２及びキャパシタ１３４を考えると、電流源として動作するＰＭＯＳトランジスタ１３６は、ＣＭＯＳインバータの両方のトランジスタを流れる平均又はバイアス電流を制御又は定義する。

電流源ＰＭＯＳトランジスタ１３６は（インバータのトランジスタと比較して）相対的に大きく、よって、（Ｖ_ＴＨに関して）チャネルにわたって整合させるのがより容易である。すなわち、電流源ＰＭＯＳトランジスタ１３６の閾電圧Ｖ_ＴＨは、インバータ部分自体のＰＭＯＳ及びＮＭＯＳトランジスタよりもずっと高度に、異なるバッファ１３０の間で整合され得る。従って、（チャネルごとの個別のＶ_ｂｉａｓと対照的に）チャネル間の共通のＶ_ｂｉａｓを用いてさえ、高い又は十分な程度までチャネル間で電流源からのバイアス電流Ｉ_ｂｉａｓを整合させることが可能である。当然、チャネルごとの個別のＶ_ｂｉａｓが供給されてよい。

図８Ｂの下側部分において（図８Ａにおけるのと同様に）、バッファの並列な組１０４が示されており、夫々のバッファはバッファ回路１３０として実施される。４つのチャネルＣＨ１乃至ＣＨ４にわたってインバータトランジスタにおける上記のＶ_ＴＨ変動を伴っても、それにより、示されている閾電圧Ｖ_ＴＨは図８Ａにおいて見られるように異なるが、Ｉ_ｂｉａｓは（チャネル間の局所Ｖ_ＤＤにおける差の影響により）チャネル間で同じであることができ、そのようなものとして、遅延も同じであることができる。これはまた、バッファの並列な組１０４と並んで、図８Ｂの下側部分において示されている。

例えば、チャネルＣＨ１乃至ＣＨ４についての夫々の閾電圧Ｖ_ＴＨ１乃至Ｖ_ＴＨ４は、図８Ａと同じく、チャネル番号に対応する添え字１乃至４を用いて、互いに異なるものであるように示されている。Ｖ_ＤＤ、Ｉ及び遅延（Ｄｅｌａｙ）についての記入事項は、図８Ｂの上側部分における回路１３０を参照して同様に理解されるであろう。本質的に、閾電圧Ｖ_ＴＨ１乃至Ｖ_ＴＨ４によって表されている閾電圧変動を伴っても、４つのバッファに関連する電流（Ｉ_ｂｉａｓ）及び遅延（Ｄｅｌａｙ）は実質的に整合し、すなわち、おおよそ同じである（全てのチャネルについて同じである記入事項Ｉｂｉａｓ及びＤｅｌａｙによって示されている。）。

この技術は、チャネルにわたるバッファ間の整合を大いに改善すると認められている。実際に、バッファ回路１３０の性能は、比較的小さい（すなわち、極小の）インバータトランジスタにおける閾電圧変動とはほとんど無関係である。

例えば、図８Ｂにおいても受けられているＰＭＯＳ電流源（電流制御素子、電流制御スイッチ）は、ＣＭＯＳインバータの両方のトランジスタ（信号経路スイッチ）の平均又はバイアス電流を個々に定義する。ＣＭＯＳインバータの両方のトランジスタの平均又はバイアス電流は、（ａ）それらのトランジスタの閾電圧、（ｂ）それらの閾電圧間の差、及び／又は（ｃ）それらの閾電圧及び対応するリファレンス電圧（例えば、期待される理想的な／目標となる閾電圧）との間の差とは実質的に無関係に定義される。

図９（ａ）及び９（ｂ）は、回路１３０におけるインバータ回路が必須でないことを示すよう、バッファ回路の夫々の組を提示する。すなわち、インバータ配置は、入力信号に応じてスイッチングするよう構成される少なくとも１つの信号経路スイッチを有するスイッチング配置であって、バッファ回路のスイッチング性能が当該スイッチング配置の夫々の信号経路スイッチを流れるバイアス電流に依存するスイッチング配置の一例と考えられてよい。同様に、電流源１３６は、スイッチング配置へ接続され、バッファ回路のスイッチング性能を制御するように夫々の信号経路スイッチを流れるバイアス電流を制御するよう構成される電流制御配置の一例と考えられてよい。

図９（ａ）のバッファ回路は、比較例として与えられており、トランジスタＭ１及びＭ２（ここではＮＭＯＳトランジスタとして実施される。）を有し、それらのトランジスタの夫々は供給電圧Ｖ_ＤＤへ抵抗を介して接続され、それらのトランジスタは共にコモン電流源を介して接地ＧＮＤへ接続されている。Ｍ１及びＭ２は、図示されるように、相補入力信号ＩＮ及びバーＩＮを受信して、相補出力信号ＯＵＴ及びバーＯＵＴを出力するよう接続されている。そのような回路は、ＣＭＬ（Ｃｏｍｍｏｎ−Ｍｏｄｅ Ｌｏｇｉｃ）バッファと呼ばれ得る。

スイッチング遅延は、トランジスタＭ１及びＭ２の閾電圧Ｖ_ＴＨによって影響を及ぼされる。Ｍ１とＭ２との間の如何なる閾電圧差も、遅延が入力信号ＩＮの立ち上がり及び立ち下がりについて相違することを意味する。例えば、そのような閾電圧不整合が存在する場合に、電流源からの電流Ｉは、２つのトランジスタＭ１及びＭ２の間で概して等しく分かれない。

高速なスイッチのために、例えば、高速なクロック信号を搬送するよう、トランジスタＭ１及びＭ２のサイズを小さくすることが望ましい。しかしながら、上記のように、これは、２つのトランジスタ間の閾電圧不整合の可能性及び量を増大させ得る。

図９（ｂ）のバッファ回路は、夫々のトランジスタがそれ自身の電流源を設けられており、それによりトランジスタＭ１は電流源Ｉ_１を有し、トランジスタＭ２は電流Ｉ_２を有する点を除いて、図９（ａ）におけるバッファ回路と同様である。更に、トランジスタは、この場合に、キャパシタンスを介して互いからデカップリングされており、更なるキャパシタンスは、図示されるように、トランジスタと電流源との間のノードを接地ＧＮＤへ結合する。それらの電流源の値は、例えば、Ｉ_１＝Ｉ_２＝Ｉ／２と設定され得る。

図９（ｂ）において、図９（ａ）と対照的に、２つのトランジスタＭ１及びＭ２はそれら自身の電流源を設けられており、それにより、それらを流れる（バイアス）電流は、電流源Ｉ_１及びＩ_２を整合させることによって設定され得る。電流源は、Ｍ１及びＭ２（これは、高速動作のために小さく、よって、大きな閾電圧不整合を有し得る。）のサイズに対して大きなゲートを有するトランジスタとして実施されてよい。そのようなものとして、電流源は、相対的にうまく整合され得、図９（ｂ）を本発明の一般原理に即して遅延整合されたバッファ回路とする。本質的に、Ｍ１とＭ２との間の閾電圧変動を伴っても、バイアス電流及び遅延は実質的に整合され、すなわち、おおよそ同じである。この原理によれば、良好な整合は、図９（ｂ）の回路の複数組の間で達成可能であり、一方、これは、図９（ａ）の回路に関しては達成され得ない。

図１０は、電流源１３６に対応する電流源１４２がＣＭＯＳインバータのトランジスタの下に設けられている“逆さま”形態ではあるが、図８Ｂに表されている回路１３０と等価なバッファ回路１４０を提示する。また、デカップリングキャパシタ１３８が示されており、上限リファレンス電圧（ドライバ又は増幅器１４４から供給される。）と、ＣＭＯＳインバータトランジスタと電流源１４２との間のノードとの間を繋ぐ。

図１０における２つのグラフは、バッファ回路１４０の性能（ＡＣゲイン）が如何にしてＡＣカップリングキャパシタＣ_ＡＣ１３４（それは、例えば、トラッキング及びＣＭＯＳトランジスタゲートに関連するものを含む関連の寄生キャパシタンスを有する点を念頭に置く。）に関係するのかを示す。

上側のグラフでは、周波数に対するバッファＡＣゲインが、簡単のために“大きい（big）”、“最適（optimal）”及び“小さい（small）”と互いに対して呼ばれるＣ_ＡＣの異なるサイズについて示されている。明らかなように、周波数応答は、次善のノイズ性能（又は“ノイズピーキング”）を与えるおおよそ１６ＧＨｚの例となるクロック周波数と対照的に、おおよそ５ＧＨｚを頂点とすると認められる。

下側のグラフは、１６ＧＨｚの例となるクロック周波数でＣ_ＡＣを変化させる効果の全体像を与え、そのようなものとして、１６ＧＨｚ点での上側のグラフのスナップショットを表す。示されているように、回路は、Ｃ_ＡＣと共に変化するＡＣカップリング損失に苦しむ。すなわち、ゲインがＣ_ＡＣの値と無関係である理想的な場合（“希望”）は、ゲインが“最適”なＣＡＣで頂点に達する“実際”の場合とは異なる。

実際にはＡＣカップリング損失を補償するよう電力を上げる必要があるので、連鎖反応として高電力密度が生じ、潜在的に回路実施における“ホットスポット”が現れ得る。

図１１は、図１０に関連して先に特定された課題に対処するよう意図される改良されたバッファ回路１５０を提示する。バッファ回路１４０と比較して、バッファ回路１５０では、ＡＣカップリングキャパシタ１３４及び入出力間結合抵抗器１３２が削除され、電流源１５２及び１５４が夫々、図示されるようにデカップリングキャパシタ１５６及び１５８と共にＮＭＯＳ及びＰＭＯＳトランジスタのために設けられている。

そのようなものとして、電流源１５２及び１５４の別々のｎバイアス及びｐバイアス制御は、夫々、Ｖ_ＴＨＮ（インバータのＮＭＯＳトランジスタのついての閾電圧）及びＶ_ＴＨＰ（インバータのＰＭＯＳトランジスタについての閾電圧）におけるばらつきを相殺するよう適用されてよく、図示されるように局所Ｖ_ＤＤ及び局所Ｖ_ＳＳを生成する。電流源１５２及び１５４は、図８Ｂの電流源１３６に即して電界効果トランジスタ（それらは、整合のために、インバータのトランジスタに対して大きい。）を用いて実施されてよく、ｎバイアス及びｐバイアス制御は、よって、それらの電界効果トランジスタのためのゲート電圧と理解されてよく、一方（ｎバイアス）は、インバータのＮＭＯＳトランジスタのための電流源に関連し、他方（ｐバイアス）は、インバータのＰＭＯＳトランジスタのための電流源に関連する。

図１１では、二組のバッファ回路１５０が次々に図示されているが、簡単のために左側のバッファのみが完全に符号を付されている。よって、最初のバッファ１５０の出力は、図６のバッファ段１００に即して、次のバッファ１５０の入力になる。

インダクタＬ１６２及び可変キャパシタＣ_ＴＵＮＥ１６４は、バッファ１５０の間に設けられており、ＬＣ_ＴＵＮＥは、図１１に示される規制キャパシタンスＣ_ＩＮおよびＣ_ＯＵＴを考慮しながら、バッファゲインが例となる１６ＧＨｚのクロック周波数で頂点に達するようにＣ_ＴＵＮＥによってチューニングされてよい。それらのキャパシタンスＣ_ＩＮ及びＣ_ＯＵＴは、寄生性であり、すなわち、バッファ１５０のディスクリート回路素子に付随し、ディスクリート部品自体ではない。

図１１の下部分では、周波数に対するバッファＡＣゲインが、ＬＣ_ＴＵＮＥがＣ_ＴＵＮＥを用いて回路１５０においてチューニングされ、それにより１６ＧＨｚの例となるクロック周波数でバッファゲインが頂点に達することを明示するように、図１０のバッファ回路１４０について、及び図１１のバッファ回路１５０について示されている。

回路１５０では、バッファ間にＡＣカップリングがもはやないので、ＡＣ損失は存在しない。Ｃ_ＴＵＮＥはＡＣ損失に影響を及ぼさず、それは単に中心周波数を調整する。

ついでに言えば、図１１において、インダクタ１６２及びキャパシタ１６４のうちの１つのみが調整可能であるように示されている。当然に、それらのいずれか一方又は両方が調整可能であってよい。例えば、インダクタ及び／又はキャパシタは、ＬＣ_ＴＵＮＥの値を調整するようスイッチイン又はアウトされてよい。キャパシタＣ_ＴＵＮＥ１６４は、例えば、バリキャップ若しくはスイッチドキャパシタ、又はそれらの組み合わせとして実施されてよい。インダクタ１６２は、スイッチドインダクタとして実施されてよい。

上述されたように、電流源１５２及び１５４を形成するトランジスタは、（ＣＭＯＳインバータのトランジスタに対して）大きく、よってうまく整合され得る。ｎバイアス及びｐバイアス制御は、然るべく４つのチャネルＣＨ１乃至ＣＨ４にわたって共通であってよく、チャネル間で電流及び遅延を整合させる。ｎバイアス及びｐバイアス制御は、他の実施形態では、別々に提供されてよい。

電流源１５２及び１５４は、バッファインバータのための局所Ｖ_ＤＤ及び局所Ｖ_ＳＳを生成するので、それらは、有効にクロック信号の振幅を制御する。よって、振幅レベル制御（ＡＬＣ）は、クロック信号の振幅を検知して、ｎバイアス及びｐバイアスを然るべく制御することによって、実施されてよい。これは、チャネルごとに、又は全ての４つのチャネルについて並行して行われてよい。チャネルごとに又は全てのチャネルについて共通してそのようなＡＬＣを実行すべきかどうかに関する選択は、バイアス電流を設定する回路の精度／整合と比較して、クロック信号の振幅（Ｖｐｐ）を測定する回路の精度／整合に依存する。測定回路が２つの中でもより正確である場合に、個別的な（すなわち、チャネルごとの）ゲイン／バイアス調整を有する方が良い。しかし、測定回路の不整合が、バイアス電流を設定する回路の不整合よりも大きい場合は、全てのバイアス電流をまとめて（すなわち、チャネルにわたって共通に）制御する方が良い。

回路速度がＩ_ｂｉａｓによって定義されることから、遅延は、電流を整合させることによってバッファ間で整合され得ることが上述された。このようにして、たとえＣＭＯＳインバータにおける高速な小ゲートは有意なＶ_ＴＨ不整合を有し得る（σ_ＶＴＨは、例えば、そのような高速トランジスタに関して約５０ｍＶであってよい。）としても、バッファ間の良好な整合が達成される。電流源トランジスタは、より大きい面積を有し、よって、整合は、高速トランジスタに関してよりもずっと良く、チャネルにわたって共通のＶ_ｂｉａｓの導入を可能にする。

本発明は、バッファ間で＜１００ｆｓ整合（１６ＧＨｚでの１°＝１７４ｆｓ）を提供したいという要望に然るべく対処する。夫々のチャネルは、４つの並列なチャネルと直列に、例えば、１０個のバッファ段を有してよいので、例えば、図１の要素４０内では、クロック生成経路の全体において４０個のバッファが存在し得る。

ついでに言えば、ＭＯＳトランジスタの電流整合は、ゲート面積のみならず、ドレイン飽和電圧Ｖ_ＤＳＡＴ（Ｖ_ＧＳ−Ｖ_ＴＨにおおよそ等しいか、又はそれに関連し、なお、Ｖ_ＧＳはゲート−ソース間電圧であり、Ｖ_ＴＨは閾電圧である。）にも依存する。ドレイン飽和電圧Ｖ_ＤＳＡＴは、ドレイン電流が飽和する電圧であり、夫々のゲート電圧について、異なるドレイン飽和電圧Ｖ_ＤＳＡＴが存在する。背景として、Ｖ_ＤＳ（ドレイン−ソース間電圧）＜＜Ｖ_ＤＳＡでのＩＶ曲線の部分は線形領域であり、Ｖ_ＤＳ＞Ｖ_ＤＳＡＴでの部分は飽和領域である。Ｖ_ＤＳ及びＶ_ＤＳＡＴは、トランジスタ素子における電圧降下と等価であると考えられ得る。２つのそのようなトランジスタの間の電流不整合は、Ｖ_ＤＳＡＴで除されたＶ_ＴＨの差に比例する。

Ｖ_ＴＨ不整合はゲート面積と反比例するので、広いゲート面積は良好なＶ_ＴＨ整合を可能にし、高いＶ_ＤＳＡＴは良好な電流整合を可能にする。なお、高いＶ_ＤＳＡＴ（良好な電流整合を与える。）はまた、トランジスタのゲインが低く且つスイッチング速度が遅いことを意味し、広いゲート面積は、同じく低速なスイッチを意味する高いキャパシタンスを意味する。

次の式を考えることが有用であり得る：
・Ｖ_ＴＨ不整合＝Ｋ／ｓｑｒｔ（面積）：Ｋ＝“Ｐｅｌｇｒｏｍ係数”，例えば、Ｋ＝−５ｍＶ→エラーは１μｍ^２について５ｍＶ，１００μｍ^２について０．５ｍＶ
・ＶＤＳＡＴはｓｑｒｔ（Ｌ／Ｗ）に比例−従って、Ｌを１０倍大きくすること（Ｗは一定のまま）→Ｖ_ＤＳＡＴを約３．２（１０の平方根）倍大きくすること
この点を考慮して、次の例を考える：
高速にスイッチングするよう、スイッチングトランジスタ（例えば、上記のＣＭＯＳインバータのトランジスタ）は小さく（例えば、Ｗ＝３μｍ、Ｌ＝０．０３μｍ、ゲート面積＝０．１μｍ^２）且つ低いＶ_ＤＳＡＴ（例えば、Ｗ／Ｌ＝１００，Ｌ／Ｗ＝０．０１について１００ｍＶ）を有さなければならない。Ｋ＝５ｍＶ及び０．１μｍ^２の面積によれば、Ｖ_ＴＨのエラーは１６ｍＶであり、１００ｍＶのＶ_ＤＳＡＴによれば、これは１６％の電流エラーを与える。

電流源トランジスタは、それらが高速信号経路にない（すなわち、それらがクロック又はデータ信号のような高速入力信号によってスイッチングされない。）ので、対照的に、スイッチングトランジスタよりもずっと大きく且つより高いＶ_ＤＳＡＴを有することができる。例えば、図８Ｂ及び図１０の回路を参照されたい。このように、この例では、電流源トランジスタは比較的大きく（例えば、Ｗ＝１０μｍ、Ｌ＝１μｍ、ゲート面積＝１０μｍ^２）且つ比較的高いＶ_ＤＳＡＴ（例えば、Ｗ／Ｌ＝１０，Ｌ／Ｗ＝０．１について３２０ｍＶ）を有してよい。Ｋ＝５ｍＶ及び１０μｍ^２の面積によれば、Ｖ_ＴＨのエラーは１．６ｍＶであり（スイッチングトランジスタよりも１０倍低い。）、３２０ｍＶのＶ_ＤＳＡＴによれば、これは０．５％の電流エラーを与える（スイッチングトランジスタよりも３２倍低い。）。

よって、この例では、より大きい電流源トランジスタの間の整合は、より小さいスイッチングトランジスタの間の整合よりもはるかに良い。この例では、電流源トランジスタのゲート面積Ａ_ＣＳは、スイッチングトランジスタのゲート面積Ａ_ＳＷよりも１００倍広い。実際に、Ａ_ＣＳは、Ａ_ＳＷよりも１０乃至１０００倍広くてよい。更に、この例では、電流源トランジスタのチャネル長Ｌ_ＣＳは、スイッチングトランジスタのチャネル長Ｌ_ＳＷよりも約３３倍長い。実際に、Ｌ_ＣＳは、Ｌ_ＳＷよりも１０乃至１００倍長くてよい。更に、この例では、電流源トランジスタのチャネル幅Ｗ_ＣＳは、スイッチングトランジスタのチャネル幅Ｗ_ＳＷよりも３．３倍広い。実際に、Ｗ_ＣＳは、Ｗ_ＳＷよりも１乃至１０倍広くてよい。トランジスタの面積（すなわち、Ｗ×Ｌ）はＶ_ＴＨ整合に影響を及ぼし（面積が広いほど良い。）、Ｌ／ＷはＶ_ＤＳＡＴに影響を及ぼし（高いほど良い。）、故に、（適当な正弦範囲内でＶ_ＤＳＡＴを保ちながら）可能な限りＬを大きくすることは、これが両方の点で利点を提供することから、概してなおさら有効である。例えば、Ｗのみを大きくすることは、概して、Ｖ_ＴＨ不整合及びＶ_ＤＳＡＴの両方が一緒に小さくなるので、ほとんど又は全く電流整合に影響を有さない。

インダクタ設計による整合の改善：
ここで、本願で記載される回路における使用に適したインダクタの実装（例えば、チップ上のレイアウト）について検討する。

本願で記載されるＤＡＣ及びＡＤＣ回路、特に、ＤＡＣ及びＡＤＣ回路と共に使用されるクロック生成経路及びバッファ（バッファ回路）の特徴は、多数のインダクタが小さい空間において（すなわち、チップ上で）実装される必要性である。これをより良く理解するよう、例えば、例となるバッファ１５０を示す図１１並びに図１，６及び７が再び参照される。

例えば、図６及び７に関して、多くのバッファ段がクロック生成及び分配経路に沿って現れ得ることは明らかである。加えて、夫々のバッファ段１００は、チャネルごとに１以上のバッファを有する。夫々の多相フィルタ段１１０も、バッファ及びそのようなバッファ段１００の１以上の組１０４を有してよい。図７は、複数のバッファ／多相フィルタ段が、夫々のチャネルにおける４つの位相を理想的な場合に至らせるよう一連として設けられ得ることを示す。

図１１に関して、１つのバッファ１５０の出力部及び／又は次のバッファ１５０の入力部でのインダクタ１６２の存在に注目されたい。そのようなインダクタは、接地（ＧＮＤ）、又はＶ_ＤＤのようなリファレンス電圧へ接続され得る。それらはまた、バッファ１５０が差動バッファとして実施される場合に、相対するチャネル（ＣＨ１及びＣＨ３、又はＣＨ２及びＣＨ４）の間に接続されてよい。

よって、図６及び７を見ながら、図１１を考慮すると、多数のインダクタ（例えば、３２又は４８）がクロック分配経路において設けられる必要があり得る。加えて、そのようなインダクタは、別個のチャネルＣＨ１乃至ＣＨ４について設けられて、Φ１乃至Φ４の異なる位相へ接続され得る。インダクタ間の磁気結合は、全く好ましくないクロック分配回路内の位相エラーを生じさせる。図６及び７の議論から、チャネル間の１００ｆｓよりも良い整合の要求を思い起こされたい。

図１２は、バッファ段のバッファが動作バッファによって実施され得ることを明示するとともに、インダクタの重要性を更に検討するために提供される概略図である。バッファが差動バッファにより実施された場合に、クロック位相Φ１（０°）及びΦ３（１８０°）が一方のバッファによって扱われ、Φ２（９０°）及びΦ４（２７０°）が他方のバッファによって扱われるとして、夫々の差動バッファにおけるインダクタ間の相互作用は許容可能であり得る（それらは互いに位相がずれているため。）ことが理解される。しかし、２つの差動バッファの間の相互作用は、問題があると思われ、チャネル間で位相エラー（すなわち、整合エラー）を生じさせることがある。

更なる懸案事項は、図１の回路例における経路／チャネルどうしが（例えば、図６において見られるような多相フィルタ段１１０のＲＣ回路網１１２におけるキャパシタ１１６を介して）接続されなければならないことである。よって、例えば、潜在的な磁気結合及び位相エラーを扱うようインダクタを（距離による分離によって）互いから遠ざける選択肢は、本願で開示されるバッファ（ひいてはインダクタ）が図１において見られるようなクロック生成及び分配経路において用いられる実際の実施形態では利用可能でない。現実に、必要とされる非常に多数のインダクタはまた、実行する上でそれらが互いの近くに実装されることを要する。

これは、如何にしてチャネル間の位相エラーを更に低減すべきかという問題と共に、インダクタの重要性及びそのような位相エラーに対するそれらの潜在的な寄与の上記の検討に基づき、如何にして近接近して複数の位相（すなわち、Φ１乃至Φ４）にわたってそのような多数のインダクタを扱うべきかという問題を課す。

ここで、２つの異なるインダクタ構成を図式的に表す図１３を参照する。

図１３（ａ）において、インダクタ実施２０２が提供され、該実施において、インダクタは、逆の位相を有するインダクタ２０４及び２０６の対として実施される。

十分な量のノイズ（位相エラー）低減は、インダクタを、単一のインダクタとしてよりむしろ、逆の位相を有する対として実施することによって、達成され得る。

インダクタ２０４及び２０６は円として示されており、２つの相対する位相は夫々“＋”（プラス）及び“−”（マイナス）によって示され、プラス及びマイナスは、インダクタを通る電流によって生成される磁場の符号（ＤＣ電流）又は位相（ＡＣ電流）を指す。位相は、インダクタの巻の方向と、電流がインダクタを通って流れる方法との組み合わせによって達成され得ることが認識されるであろう。また、“プラス”及び“マイナス”は、互いに相対的である、すなわち、互いに逆位相にある又は位相が１８０°ずれていることが理解されるであろう。

また、図１３（ａ）には、図の下部分において、２０４及び２０６に類似するインダクタの第２の対が示されている。その場合に、２つの対の間の相互作用の説明を助けるよう、対の間に矢印が与えられている。

例えば、図１３（ａ）において矢印により示されるように、下側のプラスのインダクタと（対の）上側のプラスのインダクタとの間の如何なる相互作用も、下側のプラスのインダクタと（対の）上側のマイナスのインダクタとの間の相互作用によって大いに補償される。関連する矢印によって示されるように、下側のマイナスのインダクタとインダクタの対との間の相互作用を見ると、同様のことが言える。

図１３（ｂ）では、インダクタ実施２１２が本発明に従って提供され、当該実施において、インダクタは４つのインダクタ２１４、２１６、２１８及び２２０のグループとして実施され、そのうちの２つは残り２つとは逆の位相を有し、互いに対角にあるインダクタどうしは同じ位相を有する。

（実施２０２によるよりも）はるかに良いノイズ（位相エラー）低減が、互いに対角にあるインダクタどうしが同じ位相を有するように４つの隣接したグループにおいて逆の位相を有するインダクタを配置することで、達成される。これは、“クロス・クワッド（cross-quad）”グループと呼ばれてよく、そのようなグループは、実施２１２によって示されている。

先と同じく、図１３（ｂ）には、図の下部分において、２０４及び２０６に類似するインダクタの更なる対が示されている。その場合に、その対と“クロス・クワッド”グループとの間には、それらの間の相互作用の説明を助けるよう、矢印が与えられている。

例えば、図１３（ｂ）において矢印により示されるように、下側のプラスのインダクタは、クロス・クワッドグループの４つのインダクタの夫々と相互作用する。そのようなものとして、個々の相互作用（矢印）の組み合わせが有意な相殺をもたらすので、下側のプラスのインダクタに対するクロス・クワッドグループ２１２の影響は、実際上存在しないか、あるいは、少なくとも極めて小さい。下側のマイナスのインダクタに対するクロス・クワッドグループ２１２の影響を見ると、同様のことが言える。

クロス・クワッドグループの４つのインダクタは、２次元（２Ｄ）表面（半導体チップ）上で２×２配置において、例えば、２行２列で、配置されると考えられてよい。この配置は、２Ｄ配置であると、すなわち、表面上、又は、実際には、半導体チップ上にあると考えられてよい（なお、下記のように、これは、チップの１よりも多い層を取り上げる実施を含んでよい。）。インダクタの配置は、規則的に配置されている点（各点はインダクタである。）の格子の外観を有する。そのような格子は、“正方形”又は“長方形”セルに基づくと考えられてよい。配置は、１以上の行及び列を定義するインダクタのマトリクス又は長方形／正方形アレイであると考えられてよい。

図１３では円として表されているが、インダクタは、半導体チップの金属層において（すなわち、金属トラッキングを有して）実施されるコイルとして実際上は実施されてよく、コイルは平面であってよく、スパイラル形を有してよい。そのようなスパイラルは、それらがチップの１よりも多い層にわたって実施され得る点で、“大体において”平面であると考えられてよい。例えば、スパイラルは、異なる層が互いに重ね合わされるように半導体チップが平面図において（すなわち、その一番上の面から層を下って）見られる場合に、平面スパイラルの外観を有してよい。当然、異なるそのような層を占有するコイルの部分は、チップが平面ビューにおいて見られる場合に、（例えば、ヘリカルコイルにおいて見られるように）重なり合ってよい。そのようなコイルは１以上の巻を有してよい。

図１４（ａ）及び１４（ｂ）は、対２０２と比較してクロス・クワッドグループ２１２のり点を更に示すよう、先と同じく対２０２及びクロス・クワッドグループ２１２を提示する。

図１４（ａ）に示されるように、対２０２（電磁波送信器又は受信器と見なされる場合）は、２つのインダクタの間に垂直に走るヌルを有する。しかし、クロス・クワッドグループ２１２は２つのヌルを有し、一方はグループ２１２の真ん中を垂直に走り、他方はグループ２１２の真ん中を水平に走る。このように、クロス・クワッドグループ２１２は、他のインダクタが配置され得る更なる潜在的な位置（すなわち、ヌル沿い）を、それらの間の相互作用の低減のために提供する。

図１３（ｂ）及び１４（ｂ）を考えると、クロス・クワッドグループの配置は、それが如何なる隣接インダクタに対しても、その隣接インダクタによって搬送される位相にかかわらず、ほんの小さな（すなわち、無視可能な）相互作用しか有さないようなものである。これは、インダクタのクワッドグループの間の適度な、すなわち、近い間隔でさえ当てはまる。実際に、グループは、ほとんど又は全くその周囲に対して影響を有さない。

よって、たとえ図１３（ｂ）における下側のインダクタの位相がクロス・クワッドグループの位相と同じであるとしても、グループはやはり、他の位相を有するインダクタとの小さな相互作用しか有さない。例えば、クロス・クワッドグループが位相Φ（０°）及びΦ３（１８０°）を搬送すべきであった場合に、グループは、位相Φ２（９０°）又はΦ４（２７０°）を搬送する隣接インダクタとのほんの小さい相互作用しか、又は位相Φ２（９０°）及びΦ４（２７０°）を搬送する隣接クロス・クワッドグループとのほんの小さい相互作用しか有さない。

インダクタ又はインダクタのグループを、例えば、それらのヌルが整列するように、図１４において見られるようにヌルに沿って互いに対して位置付けることによって、それらがヌルを整列させることなしに位置付けられるべきであった場合よりもよい分離が達成される。

ついでに言えば、上記の議論は、電磁気（すなわち、磁気）結合に着目する。容量結合（電場）は、１／Ｄの関係を有して距離Ｄと共に小さくなり、回路間に導電性金属シールドを加えることによって大いに更に低減され、又はほとんど除かれ得る。他方で、磁気結合（磁場）は、１／［ｌｏｇＤ］の関係（以下参照）を有して距離Ｄと共により緩やかに小さくなり、シールドは、オンチップの金属（例えば、アルミニウム、銅）が低い透磁率を有するのでそれほど有効でない。よって、典型的な距離だけ相隔てられている回路について、磁気結合は、一般的に、容量結合よりもずっと大きい問題である。特に、これは、磁気結合がシールドするのがより困難であり且つ距離と共によりゆっくりと減少するためである。

図１５は、図１３（ｂ）のクロス・クワッドグループの４つの可能な構成を提示し、クロス・クワッドグループにおいて重要なことが、グループのインダクタが２つの正反対の位相を搬送すること（すなわち、逆位相にあること）と、同じ位相が互いに対角にあることとであることを示すために提供される。グループのインダクタ間の如何なる特定の接続よりもむしろ、所望の効果を提供するのはこれである。すなわち、接続は、同じ位相が互いに対角にあるよう配置するために印加されるであろう信号を考慮して、インダクタ間で行われる。夫々のインダクタにおけるコイル巻線の方向は時計回り又は反時計回りのいずれであることもでき、異なる方法でクロック生成回路の異なる位相へ４つのインダクタを接続することが可能であることが認識されるであろう。そのようなものとして、図１５（ａ）乃至１５（ｄ）は、多くの異なるトポロジが利用可能であることを簡単に示し、単に利用可能な配置を示すと見なされるべきでない。

図１６は、平面スパイラルとして実施されるクロス・クワッドグループのインダクタの４つの可能な構成を提供する。上記のように、夫々のインダクタにおけるコイル巻線の方向は時計回り又は反時計回りのいずれであることもでき、インダクタを異なる方法でクロック生成回路の異なる位相へ接続することが可能である。そのようなものとして、図１６（ａ）乃至１６（ｄ）は、インダクタのプラス位相及びマイナス位相が単一の入力クロック位相（例えば、Φ）を用いて如何にして生成され得るのかを簡単に示す。反対のクロック位相（例えば、Φ３）が代わりに入力されるべきであった場合に、当然、プラス位相及びマイナス位相は図１６において反対にされる。当然、プラス及びマイナスは、夫々のインダクタにおける磁場が入力される正弦波クロック信号により時間とともに交番するので、上述されたように互いに対する位相である。

ついでに言えば、図１３（ｂ）において見られるようなインダクタのクロス・クワッドグループは、図１３（ａ）において見られるような対を単に設けることに対して有意な改善を提供するが、利用可能な利点のうちの大部分がクロス・クワッドグループにより達成されており、より多くのインダクタを備えるグループを用いることは実際上それほど望ましくないことも考えられる。

例えば、磁気結合は、Ｄが距離であるとして、次のように考えられ得る：
単一： １／ｌｏｇ（Ｄ）
対： １／ｌｏｇ（Ｄ）．Ｄ
クロス・クワッド： １／ｌｏｇ（Ｄ）．Ｄ^２
次に大きいグループ：１／ｌｏｇ（Ｄ）．Ｄ^３。

すなわち、回路全体のサイズは、インダクタが２つに分けられるたびに大きくなる必要があるので（Ｌがインダクタンスであり、Ｎが巻数であるとして、Ｌ∝Ｎ^２）、クロス・クワッドグループよりも大きいインダクタのグループを提供することは、実際には価値がないと考えられる。

ついでに言えば、４を越えて同様の効果を有するグループを形成し得るインダクタの次の個数は、現実的に１６である。説明として、個数は、許容可能な相殺を与えるようまさにプラス及びマイナスのためでなければならない。夫々の個々のインダクタ（又はアレイ全体）が長方形である場合に、次のサイズアップは６又は８であるが、分離（において実質増進上記の１／ｌｏｇ（Ｄ）．Ｄ^３）を得るよう、１６個から成るグループが次なるステップアップである。なお、４個から成るグループ（クロス・クワッドグループ）は好適な実施形態である。当然、本発明を用いるクロス・クワッドグループは、インダクタのより大きいグループ（例えば、１６個から成るグループ）の部分を形成してよく、それにより、そのようなより大きいグループが本発明を具現する。

図１７は、夫々の差動バッファが、例えば、インダクタの２つのクロス・クワッドグループを有するとして、如何にして差動バッファ段ＤＢがクロック生成経路に沿って順に設けられ得るのかを図式的に示す。

図１７において、夫々のクロス・クワッドグループは、図１３（ｂ）と同じように４つの円のグループによって表されており、そのようなものとして、夫々の差動バッファ段ＤＢは、その下にある１つのクロス・クワッドグループと、その上にあるもう１つのクロス・クワッドグループとを有するよう示されている。ここではバッファが差動バッファであることを考えると、上側のバッファ段は（正反対の）位相Φ１及びΦ３を扱うよう示されており、下側のバッファ段は（正反対の）位相Φ２及びΦ４を扱うよう示されている。

図１８は同じく、如何にして差動バッファ段がクロック生成経路に沿って順に設けられ得るのかを図式的に示すが、夫々の差動バッファは、例えば、インダクタの１つのクロス・クワッドグループを有する。例えば、図１７において見られるようにレイアウトされた回路は、上述されたようなＰＰＦにおける位相間を接続する必要性を考えると（例えば、図１６における回路網１１２を参照。）、実施するのが困難であり得る。図１８では、夫々の段における２つの差動バッファは隣接して位置付けられており、クロス・クワッドグループは、差動バッファの対の外側方向に配置されている。例えば、位相Φ１及びΦ３を搬送するクロス・クワッドグループは上に示されており、次に、Φ１／Φ３差動バッファが、次に、Φ２／Φ４差動バッファが、次に、位相Φ２及びΦ４を搬送するクロス・クワッドグループが下に示されている。その場合に、ＰＰＦ接続は中央の差動バッファ間で行われ得る。

図１７及び図１８の両方において、クロス・クワッドグループがそれらのヌルラインを整列されて配置されることを明示するよう、ヌルラインが図１４（ｂ）に即して破線で提示されている。

４８個のインダクタ（図１の回路において必要とされ得る。）が夫々クロス・クワッドグループに分けられた場合に、ほぼ２００個のインダクタ（１９２個）が必要とされることが認識されるであろう。これが実際にチップで占める面積は、現在のＩＣプロセスでは約１ｍｍ^２であり、例えば、図２及び図５に即してＤＡＣ及び／又はＡＤＣ回路を実施する場合に、回路全体の大きな部分に相当する。実際に、インダクタ面積は、一緒に加えられる他の回路（バッファ、抵抗器、キャパシタ）の面積よりも大きいことがある。しかし、従来のインダクタと比較して本発明によって提供される節約は、非常に有意であり得る。例えば、従来のインダクタがそれらのインダクタ間の結合を低減するために２倍／３倍／４倍の間隔を必要とする場合に、従来のインダクタによる回路面積は４倍／９倍／１６倍まで大きくなり得る。

本開示は、組み合わせて本発明に従うバッファ回路及び本発明に従うインダクタ配置にまで及ぶ。例えば、回路１５０におけるインダクタ１６２は、上記のインダクタのクロス・クワッドグループ（又はその部分）として実施されてよい。

本発明の回路は、アナログ−デジタルコンバータ回路の部分を形成してよい。本発明の回路は、例えば、ＩＣチップ上で、集積回路として実施されてよい。本発明は、上記の集積回路及びＩＣチップ、そのようなＩＣチップを有する回路基板、並びにそのような回路基板を有する通信ネットワーク（例えば、インターネット光ファイバネットワーク及び無線ネットワーク）及びそのようなネットワークのネットワーク設備にまで及ぶ。

本発明は、添付の特許請求の範囲の適用範囲内で、多くの他の異なる形態において具現されてよい。

上記の実施形態に加えて、以下の付記を開示する。
（付記１）
インダクタ配置を有する集積回路であって、
前記インダクタ配置は、
グループにおいて隣接して位置し、２つの行及び２つの列を定義するよう配置される４つのインダクタを有し、
当該集積回路は、前記配置において互いに対角に位置する前記４つのインダクタのうちの２つに第１の位相を有する電磁場を生成させるよう、且つ、前記４つのインダクタのうちの残り２つに第２の位相を有する電磁場を生成させるよう構成され、前記第１の位相及び前記第２の位相は実質的に逆位相にある、
集積回路。
（付記２）
１又はそれ以上の層を有し、前記インダクタの夫々は、１つの層のみにおいて又は複数の層にわたって形成される、
付記１に記載の集積回路。
（付記３）
前記インダクタは夫々、１又はそれ以上の巻を有し、任意にスパイラルインダクタであり、且つ／あるいは
前記インダクタは、互いに同じサイズ及び巻数を有する、
付記１又は２に記載の集積回路。
（付記４）
前記インダクタの巻の方向は、前記インダクタがそれらの夫々の電磁場を生成するように構成され、且つ／あるいは
前記インダクタは、前記インダクタがそれらの夫々の電磁場を生成するように当該集積回路の他の回路へ及び／又は互いへ接続される、
付記３に記載の集積回路。
（付記５）
前記インダクタの実効中心間の間隔は、１≦Ｚ≦５０、望ましくは１≦Ｚ≦１０として、前記インダクタのうちの少なくとも１つの有効直径のＺ倍である、
付記１乃至４のうちいずれか一つに記載の集積回路。
（付記６）
前記配置は、前記４つのインダクタを含む１６個のインダクタを有し、
前記１６個のインダクタは、４つの行及び４つの列を定義するよう配置され、
前記１６個のインダクタは、それらの夫々が第１の位相又は第２の位相を有する電磁場を生成するように構成され、
２つの行及び２つの列に及ぶ前記１６個のインダクタのうちの４つのインダクタから成るあらゆる隣接するグループについて、対角に位置するインダクタは、互いに同じ位相を有する電磁場を生成する、
付記１乃至５のうちいずれか一つに記載の集積回路。
（付記７）
前記電磁場は、揺動又は交互場である、
付記１乃至６のうちいずれか一つに記載の集積回路。
（付記８）
前記配置のインダクタは、単一のインダクタ又は２つの別個のインダクタを形成するよう又はそのようなものとして動作するよう共に接続される、
付記１乃至７のうちいずれか一つに記載の集積回路。
（付記９）
第１及び第２のインダクタ配置を有し、
前記第１のインダクタ配置の前記第１及び第２の位相は、前記第２のインダクタ配置の前記第１及び第２の位相と夫々実質的に直交する、
付記１乃至８のうちいずれか一つに記載の集積回路。
（付記１０）
４相クロック信号の４つ位相である４つのクロック信号を受信しバッファリングするよう適応されるバッファ回路を有し、
前記第１及び第２のインダクタ配置は、それらの電磁場が夫々の前記クロック信号から生成されるように前記バッファ回路へ接続される、
付記９に記載の集積回路。
（付記１１）
前記インダクタ配置の夫々は、その実効電磁場が零又は無視可能な場強さを有する関連するヌルラインを定義し、
前記第１及び第２のインダクタ配置は夫々、実質的に互いのヌルラインの１つに沿って位置付けられる、
付記９又は１０に記載の集積回路。
（付記１２）
前記第１及び第２のインダクタ配置並びに前記バッファ回路は、第１のクロック分配ユニットを形成し、
当該集積回路は、第２のクロック分配ユニットを有し、
前記第１のクロック分配ユニット及び前記第２のクロック分配ユニットは、前記第１のクロック分配のバッファ回路によってバッファリングされたクロック信号が、前記第２のクロック分配ユニットのバッファ回路によって受信されるクロック信号であるように接続される、
付記１０に記載の集積回路。
（付記１３）
前記インダクタ配置の夫々は、その実効電磁場が零又は無視可能な場強さを有する関連するヌルラインを定義し、
前記第１のクロック分配ユニットの第１及び第２のインダクタ配置は夫々、実質的に互いのヌルラインの１つに沿って位置付けられ、
前記第１及び第２のクロック分配ユニットの第１のインダクタ配置は夫々、実質的に互いのヌルラインの１つに沿って位置付けられ、
前記第１及び第２のクロック分配ユニットの第２のインダクタ配置は夫々、実質的に互いのヌルラインの１つに沿って位置付けられる、
付記１２に記載の集積回路。
（付記１４）
アナログ−デジタルコンバータ回路及び／又はデジタルーアナログコンバータ回路を有する、
付記１乃至１３のうちいずれか一つに記載の集積回路。
（付記１５）
付記１乃至１４のうちいずれか一つに記載の集積回路を有するＩＣチップ。

２１２ インダクタ配置
２１４，２１６，２１８，２２０ インダクタ
ＤＢ 差動バッファ段
ｎｕｌｌ ヌルライン
Φ１，Φ２，Φ３，Φ４ クロック信号

Claims (13)

1. 第１と第２のインダクタ配置と、
   ４相クロック信号の４つ位相である４つのクロック信号を受信しバッファするよう適応されるバッファ回路とを有する集積回路であって、
   各インダクタ配置は、グループとして隣接して配置され、２つの行及び２つの列を形成するよう配置される４つのインダクタを有し、
   前記集積回路は、各インダクタ配置において、互いに対角に位置する前記４つのインダクタのうちの２つに第１の位相を有する電磁場を生成させるよう、且つ、前記４つのインダクタのうちの残り２つに前記第１の位相に対して実質的に逆位相である第２の位相を有する電磁場を生成させるよう構成され、前記第１と第２のインダクタ配置の電磁場が前記クロック信号から生成され、それにより前記第１のインダクタ配置の第１と第２の位相が、前記第２のインダクタ配置の第１と第２の位相とそれぞれ実質的に直交するように、前記第１と第２のインダクタ配置が前記バッファ回路に接続される、
   集積回路。
2. １又はそれ以上の層を有し、前記４つのインダクタの夫々は、１つの層のみにおいて又は複数の層にわたって形成される、
   請求項１に記載の集積回路。
3. 前記４つのインダクタは夫々、１又はそれ以上の巻を有し、任意にスパイラルインダクタであり、且つ／あるいは
   前記４つのインダクタは、互いに同じサイズ及び巻数を有する、
   請求項１又は２に記載の集積回路。
4. 前記４つのインダクタの巻の方向は、前記４つのインダクタがそれらの夫々の電磁場を生成するように構成され、且つ／あるいは
   前記４つのインダクタは、前記４つのインダクタがそれらの夫々の電磁場を生成するように当該集積回路の他の回路へ及び／又は互いへ接続される、
   請求項３に記載の集積回路。
5. 前記４つのインダクタの実効中心間の間隔は、１≦Ｚ≦５０、望ましくは１≦Ｚ≦１０として、前記４つのインダクタのうちの少なくとも１つの有効直径のＺ倍である、
   請求項１乃至４のうちいずれか一項に記載の集積回路。
6. 前記配置は、前記４つのインダクタを含む１６個のインダクタを有し、
   前記１６個のインダクタは、４つの行及び４つの列を定義するよう配置され、
   前記１６個のインダクタは、それらの夫々が第１の位相又は第２の位相を有する電磁場を生成するように構成され、
   ２つの行及び２つの列に及ぶ前記１６個のインダクタのうちの４つのインダクタから成るあらゆる隣接するグループについて、対角に位置するインダクタは、互いに同じ位相を有する電磁場を生成する、
   請求項１乃至５のうちいずれか一項に記載の集積回路。
7. 前記電磁場は、揺動又は交互場である、
   請求項１乃至６のうちいずれか一項に記載の集積回路。
8. 前記配置のインダクタは、単一のインダクタ又は２つの別個のインダクタを形成するよう又はそのようなものとして動作するよう共に接続される、
   請求項１乃至７のうちいずれか一項に記載の集積回路。
9. 前記インダクタ配置の夫々は、その実効電磁場が零又は無視可能な場強さを有する関連するヌルラインを定義し、
   前記第１及び第２のインダクタ配置は夫々、実質的に互いのヌルラインの１つに沿って位置付けられる、
   請求項１に記載の集積回路。
10. 前記第１及び第２のインダクタ配置並びに前記バッファ回路は、第１のクロック分配ユニットを形成し、
    当該集積回路は、第２のクロック分配ユニットを有し、
    前記第１のクロック分配ユニット及び前記第２のクロック分配ユニットは、前記第１のクロック分配ユニットのバッファ回路によってバッファリングされたクロック信号が、前記第２のクロック分配ユニットのバッファ回路によって受信されるクロック信号であるように接続される、
    請求項１に記載の集積回路。
11. 前記インダクタ配置の夫々は、その実効電磁場が零又は無視可能な場強さを有する関連するヌルラインを定義し、
    前記第１のクロック分配ユニットの第１及び第２のインダクタ配置は夫々、実質的に互いのヌルラインの１つに沿って位置付けられ、
    前記第１及び第２のクロック分配ユニットの第１のインダクタ配置は夫々、実質的に互いのヌルラインの１つに沿って位置付けられ、
    前記第１及び第２のクロック分配ユニットの第２のインダクタ配置は夫々、実質的に互いのヌルラインの１つに沿って位置付けられる、
    請求項１０に記載の集積回路。
12. アナログ−デジタルコンバータ回路及び／又はデジタルーアナログコンバータ回路を有する、
    請求項１乃至１１のうちいずれか一項に記載の集積回路。
13. 請求項１乃至１２のうちいずれか一項に記載の集積回路を有するＩＣチップ。

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