JP6415411B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP6415411B2 JP6415411B2 JP2015185716A JP2015185716A JP6415411B2 JP 6415411 B2 JP6415411 B2 JP 6415411B2 JP 2015185716 A JP2015185716 A JP 2015185716A JP 2015185716 A JP2015185716 A JP 2015185716A JP 6415411 B2 JP6415411 B2 JP 6415411B2
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- identification number
- information
- server
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
(a)チップ搭載部を有するデバイス領域、および前記デバイス領域の周囲に位置する外枠部を備えた基材を準備する工程;
(b)前記(a)工程の後、前記基材の前記外枠部に第1識別番号を付与する工程;
(c)前記(b)工程の後、前記基材の前記チップ搭載部に半導体チップを搭載する工程;
(d)前記(c)工程の後、前記外枠部が露出するように、前記半導体チップを樹脂で封止し、封止体を形成する工程;
(e)前記(d)工程の後、前記第1識別番号を読み取り、サーバに格納されている複数のサーバ内情報のうち、読み取った前記第1識別番号に対応する第1サーバ内情報を第2識別番号として前記封止体に付与する工程。
本実施の形態は、半導体パッケージの一種であるQFP(Quad Flat Package)の製造に適用したものであり、図1は、このQFPの製造工程を示す全体フロー図である。
図2に示すリードフレームLFは、銅(Cu)または銅合金からなり、複数のデバイス領域(半導体装置となる領域)と、複数のデバイス領域の周囲に位置する外枠部8からなる。各デバイス領域は、半導体チップを搭載する部分であるチップ搭載領域(ダイパッド、チップ搭載部)4、チップ搭載領域4の周囲に形成された複数のリード5、チップ搭載領域4と一体に形成された複数の吊りリード6、リード5および吊りリード6のそれぞれと一体に形成されたタイバー7を有している。また、リード5、吊りリード6およびタイバー7のそれぞれは外枠部8で支持された構造になっており、チップ搭載領域4は吊りリード6を介して外枠部8で支持された構造になっている。
次に、図3に示す半導体ウエハ1Aは、前工程およびそれに続くダイシング工程が完了した後のものであり、多数個の半導体チップ1に分割された状態になっている。本実施の形態では、図3に示すように、半導体ウエハ1Aの周縁部に形成されたノッチを基準に、複数の半導体チップ1が行列状に形成されている。上記前工程は、半導体ウエハ1Aの各半導体チップ1にフォトリソグラフィー技術、CVD技術、スパッタリング技術およびエッチング技術などを組み合わせて集積回路を形成する複数の工程と、各半導体チップ1の主面に形成されたボンディングパッド2の表面にプローブ針を接触させ、前記集積回路を構成する素子の良否や素子間を接続する配線の導通・非導通を判別する電気特性検査工程を含んでいる。
まず、前記図2に示すリードフレームLFを所定の数だけ用意する。そして、図4に示すように、各リードフレームLFにおいてデバイス領域の外側に位置する外枠部8の表面(上面、主面)に、当該リードフレームLFを識別するための識別番号(ID)を付与する。なお、本実施の形態における識別番号(ID)の形状は、二次元バーコード(BC1)であり、例えば用意したリードフレームLFの数が100枚であれば、これらのリードフレームLFに順次00、01、…、99の数字を二次元バーコード(BC1)の形式で刻印する。
次に、上記二次元バーコード(BC1)が刻印されたリードフレームLFをダイボンディング工程で使用するダイボンダ(ダイボンディング装置)に搬送する。そして、図6に示すように、リードフレームLFの各チップ搭載領域(ダイパッド、チップ搭載部)4の表面に接着剤9を供給した後、図7に示すように、前記図3に示す半導体ウエハ1Aから取得した半導体チップ1を1個ずつピックアップして各ダイパッド4上に搭載する。すなわち、半導体チップ1は、接着剤9を介してチップ搭載領域4に搭載される。
次に、上記ダイボンディング工程が完了したリードフレームLFをワイヤボンディング工程で使用するワイヤボンダ(ワイヤボンディング装置)に搬送する。そして、図1に示す位置認識用のカメラ(C2)を使ってリードフレームLFをワイヤボンディング装置のステージに位置決めした後、図9(リードフレームLFの一部を拡大して示す平面図)に示すように、半導体チップ1のボンディングパッド2とリード5を導電性部材3で電気的に接続する。なお、本実施の形態における導電性部材は、金(Au)からなるワイヤである。
次に、上記ワイヤボンディング工程(または、外観検査工程)が完了したリードフレームLFをモールド工程(樹脂封止工程)で使用するモールド装置(金型)内に搬送する。そして、リードフレームLFをモールド装置の金型(図示せず)内に配置し、必要に応じて、モールド装置の認識手段(バーコードリーダR3)を使ってリードフレームLFに刻印された二次元バーコード(BC1)を読み取り、先の工程においてサーバ(リードフレームマップデータ管理サーバLS)に格納された複数の基材情報(サーバ内情報)のうち、モールド装置のバーコードリーダ(R3)で認識したリードフレームLFに該当する情報(識別番号)をサーバ内から引き出す。そして、図10に示すように、半導体チップ1、ワイヤ3、チップ搭載領域(ダイパッド)4、リード5の各一部(インナーリード)および吊りリード6の各一部を樹脂(モールド樹脂)で封止し、封止体(樹脂封止体)10を形成する。このとき、外枠部8に形成された識別番号(ID、二次元バーコードBC1)が封止体10の外部に露出するように、デバイス領域(デバイス領域内に搭載された半導体チップ1)を樹脂で封止する。また、図1に示すカメラ(C3)を使って樹脂の充填性などの監視を行う。
次に、図11に示すように、封止体10の外部に露出したリードフレームLFのタイバー7を切断し、各リード(アウターリード)5をそれぞれ電気的に分離する。なお、タイバー7は、先の樹脂封止工程において、封止体10が形成される領域から外側に樹脂が漏れないようにするためのものである。この工程では、図1に示すカメラ(C4)を使って切断状況の監視を行う。
次に、上記モールド工程(または、ベーク処理)が完了したリードフレームLFをレーザマーキング工程で使用する装置に搬送し、図12に示すように、リードフレームLFに形成された各封止体10の表面に二次元バーコード(BC2)を刻印する。
次に、上記二次元バーコード(BC2)およびマークの刻印が完了したリードフレームLFを電解メッキ槽に浸漬し、封止体10の外部に露出したリードフレームLFの表面に、所謂、鉛フリーはんだ(RoHS指令において、鉛(Pb)の含有率が1000ppm(0.1wt%)以下に規定されるもの)からなるメッキ層(メッキ膜)を形成する。なお、本実施の形態における鉛フリーはんだの材料は、錫(Sn)、または錫(Sn)を主成分とする合金であり、詳細には、錫(Sn)−ビスマス(Bi)合金である。
次に、上記外装メッキが完了したリードフレームLFをリードフレーム切断工程に搬送する。そして、図16に示すように、封止体10の外部に露出したリードフレームLFの不要箇所(タイバー7および外枠部8)を切断・除去する。続いて、図17に示すように、封止体10の外部に露出したリード5(アウターリード)をガルウィング状に成形することにより、QFPが完成する。
次に、トレーに収納された良品のQFPを試験工程に搬送し、バーンイン試験および電気特性試験を行う。バーンイン試験工程では、図1に示すカメラ(C6)を使ってQFPをバーンインソケットに装着し、電気特性試験工程では、カメラ(C7)を使ってQFPをテストソケットに装着する。
次に、上記試験工程で良品と判定されたQFPを最終外観検査工程に搬送する。ここでは、図1に示すカメラ(C8)を使った画像認識によってQFPの外観検査を行い、リード5(アウターリード)の欠損や変形などの有無を調べる。
本実施の形態は、半導体パッケージの一種であるCSP(Chip Size Package)の製造に適用したものであり、図18は、このCSPの製造工程を示す全体フロー図である。なお、前記実施の形態1と同一の内容(構成、条件、効果など)については、その説明を省略する。
マップ基板20は、後述するCSPの配線基板25の母体となる大型の配線基板であり、このマップ基板20を図19の一点鎖線で示すダイシングラインLに沿って格子状にダイシングすることにより、複数個の配線基板25が得られる構造になっている。このマップ基板20は、上記ダイシングラインLに沿って長辺方向が6個のブロックに区画され、短辺方向が3個のブロックに区画されている。各ブロックは、マップ基板20をダイシングした時に1個の配線基板25となる領域である。従って、このマップ基板20から3×6=18個のCSPを取得することができる。
CSPの製造に用いる半導体ウエハは、特に限定はされないが、例えば前記実施の形態1で用いた半導体ウエハ1A(図3参照)である。前述したように、半導体ウエハ1Aは、多数個の半導体チップ1に分割されている。また、各半導体チップ1には、半導体ウエハ1Aの製造ロット番号、ウエハ番号、半導体ウエハ1A内における当該半導体チップ1の位置、当該半導体チップ1が良品か不良品かなどの情報を含むチップ識別番号(ID)が付与されており、このチップ識別番号は、サーバ(ウエハマップデータ管理サーバWS)によって管理されている。
まず、前記図19および図20に示すマップ基板20を所定の数だけ用意する。そして、図21に示すように、各マップ基板20の外枠部8の表面(上面、主面)に当該マップ基板20の識別番号(ID)に対応する二次元バーコード(BC3)を刻印する。マップ基板20の外枠部8は、図19乃至図26に示すように、前述した18個のブロックの外側の領域であり、後述するデバイス領域(封止体23が形成される領域)の外側に位置している。
次に、上記二次元バーコード(BC3)が刻印されたマップ基板20をダイボンディング工程で使用する装置(ダイボンディング装置)に搬送する。そして、マップ基板20の表面にブロック毎に接着剤(図示せず)を供給した後、図22に示すように、前記図3に示す半導体ウエハ1Aから取得した半導体チップ1を1個ずつピックアップして各ブロック(チップ搭載領域)に搭載する。
次に、上記ダイボンディング工程が完了したマップ基板20をワイヤボンディング工程で使用する装置(ワイヤボンディング装置)に搬送する。そして、図18に示す位置認識用のカメラ(C2)を使ってマップ基板20をワイヤボンディング装置のステージに位置決めした後、図23(マップ基板20の一部を拡大して示す平面図)に示すように、半導体チップ1のボンディングパッド2とマップ基板20のランド21を、導電性部材3で電気的に接続する。なお、本実施の形態で使用する導電性部材3は、前記実施の形態1と同様に、金(Au)からなるワイヤである。
次に、上記ワイヤボンディング工程(または、外観検査工程)が完了したマップ基板20の表面をプラズマクリーニングした後、モールド工程で使用する装置に搬送する。そして、マップ基板20をモールド装置の金型(図示せず)内に配置し、必要に応じて、モールド装置の認識手段(バーコードリーダR3)を使ってマップ基板20に刻印された二次元バーコード(BC3)を読み取り、先の工程においてサーバ(マップ基板データ管理サーバBS)に格納された複数の基材情報(サーバ内情報)のうち、モールド装置のバーコードリーダ(R3)で認識したマップ基板20に該当する識別番号をサーバ内から引き出す。
次に、マップ基板20を枚葉式ベーク炉に収容して封止体23を完全硬化させた後、レーザマーキング工程で使用する装置に搬送し、図25に示すように、封止体23の表面に二次元バーコード(BC4)をブロック毎に刻印する。
次に、上記二次元バーコード(BC4)およびマークの刻印が完了したマップ基板20をボールマウント工程に搬送する。そして、図27に示すように、マップ基板20の裏面の電極22に、CSPの外部接続端子を構成する半田バンプ(ボール電極)24を接続する。その際、図18に示すカメラ(C5)を使って電極22と半田バンプ24の接続状態を確認し、その結果を当該マップ基板20の識別番号と関連付けてメインサーバ(MS)に格納する。
次に、上記半田バンプ24の接続が完了したマップ基板20をダイシング工程に搬送し、前記図19のダイシングラインLに沿ってマップ基板20をダイシングする。マップ基板20をダイシングする際は、図18に示すカメラ(C6)を使ってダイシングブレードとマップ基板20の位置合わせを行う。これにより、図28に示すように、配線基板25の上面に搭載された半導体チップ1が封止体23によって封止され、配線基板25の裏面に半田バンプ24が接続されたCSPが完成する。
次に、トレーに収納された良品のCSPを試験工程に搬送し、図18に示すカメラ(C7)を使ってCSPをソケットに装着した後、バーンイン試験および電気特性試験を行う。続いて、バーコードリーダ(R6)を使って各CSPの二次元バーコード(BC4)を読み取る。そして、試験結果と各CSPの識別番号との関連付けを行い、それらの情報をメインサーバ(MS)に格納する。
次に、上記試験工程で良品と判定されたCSPを最終外観検査工程に搬送する。ここでは、図18に示すカメラ(C8)を使った画像認識によって半田バンプ24の接続状態を調べた後、バーコードリーダ(R7)を使って各CSPの二次元バーコード(BC4)を読み取る。そして、検査結果と各CSPの識別番号との関連付けを行い、それらの情報をメインサーバ(MS)に格納する。
1A 半導体ウエハ
2 ボンディングパッド
3 導電性部材(ワイヤ)
4 チップ搭載領域(ダイパッド)
5 リード
6 吊りリード
7 タイバー
8 外枠部(外枠)
9 接着剤
10 封止体(樹脂封止体)
11 ガイドレール
12 搬送爪
20 配線基板(マップ基板)
21 ランド(電極パッド、ボンディングリード)
22 電極(電極パッド、バンプランド)
23 封止体(樹脂封止体)
24 半田バンプ(ボール電極)
25 配線基板
BC1〜BC4 二次元バーコード
C0〜C8 カメラ
R0〜R8 バーコードリーダ
LF リードフレーム
Claims (7)
- 以下の工程を含む、半導体装置の製造方法:
(a)チップ搭載部を有するデバイス領域、および平面視において前記デバイス領域の周囲に位置する外枠部、を備え、金属部材から成るリードフレームを準備する工程、
(b)前記(a)工程の後、前記リードフレームの前記外枠部に第1識別番号を刻印し、前記第1識別番号と対応付けて前記リードフレームに関する情報を第1サーバ内情報としてサーバに格納する工程、
(c)前記(b)工程の後、前記リードフレームを第1装置に搬送する工程、
(d)前記(c)工程の後、前記リードフレームの前記外枠部に刻印された前記第1識別番号を前記第1装置の認識手段を用いて読み取り、前記サーバに格納されている複数のサーバ内情報のうち、認識した前記第1識別番号に対応する前記第1サーバ内情報を引き出す工程、
(e)前記(d)工程の後、前記リードフレームの前記チップ搭載部に半導体チップを搭載し、前記(d)工程において引き出した前記第1サーバ内情報を更新する工程、
(f)前記(e)工程の後、前記リードフレームを前記第1装置とは異なる第2装置に搬送する工程、
(g)前記(f)工程の後、前記リードフレームの前記外枠部に刻印された前記第1識別番号を前記第2装置の認識手段を用いて読み取り、前記サーバに格納されている前記複数のサーバ内情報のうち、認識した前記第1識別番号に対応し、かつ、前記(e)工程で更新された前記第1サーバ内情報を引き出す工程、
(h)前記(g)工程の後、前記外枠部に刻印された前記第1識別番号が露出するように前記半導体チップを樹脂で封止し、前記(g)工程において引き出した前記第1サーバ内情報を更新する工程、
(i)前記(h)工程の後、前記リードフレームを前記第1装置および前記第2装置のそれぞれとは異なる第3装置に搬送する工程、
(j)前記(i)工程の後、前記リードフレームの前記外枠部に刻印された前記第1識別番号を前記第3装置の認識手段を用いて読み取り、前記サーバに格納されている前記複数のサーバ内情報のうち、認識した前記第1識別番号に対応し、かつ、前記(h)工程で更新された前記第1サーバ内情報を引き出す工程、
(k)前記(j)工程の後、前記(j)工程で引き出した前記第1サーバ内情報を第2識別番号として、前記(h)工程により形成された封止体の表面に付与する工程、
(l)前記(k)工程の後、前記封止体が形成された前記リードフレームを電解メッキ槽に浸漬させ、前記封止体から露出する前記リードフレームの表面にメッキ膜を形成する工程、
(m)前記(l)工程の後、前記封止体から露出する前記リードフレームを切断し、前記第2識別番号が付与され、かつ、前記半導体チップを封止する前記封止体を前記リードフレームの前記外枠部から切り離す工程、
ここで、
前記(e)工程において更新された前記第1サーバ内情報は、前記第1識別番号に、前記(e)工程における製造条件が関連付けられた情報を含み、
前記(h)工程において更新された前記第1サーバ内情報は、前記第1識別番号に、前記(h)工程における製造条件が関連付けられた情報を含む。 - 前記第1、第2識別番号のそれぞれは、二次元バーコードであることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記(b)工程では、前記リードフレームの前記外枠部にレーザービームを照射することで、前記第1識別番号を刻印することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記(k)工程では、前記封止体の前記表面にレーザービームを照射することで、前記第2識別番号を刻印することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記(b)工程では、前記外枠部の複数箇所に前記第1識別番号を刻印することを特徴とする請求項1に記載の半導体装置の製造方法。
- 関連付けが行われた前記製造条件は、前記(e)工程において使用した前記第1装置の型番であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 関連付けが行われた前記製造条件は、前記(h)工程において使用した前記第2装置の型番であることを特徴とする請求項1に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015185716A JP6415411B2 (ja) | 2015-09-18 | 2015-09-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015185716A JP6415411B2 (ja) | 2015-09-18 | 2015-09-18 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013082832A Division JP2013157626A (ja) | 2013-04-11 | 2013-04-11 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015228531A JP2015228531A (ja) | 2015-12-17 |
JP6415411B2 true JP6415411B2 (ja) | 2018-10-31 |
Family
ID=54885794
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015185716A Active JP6415411B2 (ja) | 2015-09-18 | 2015-09-18 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6415411B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020035820A (ja) * | 2018-08-28 | 2020-03-05 | 太陽誘電株式会社 | モジュールおよびその製造方法 |
JP7377092B2 (ja) * | 2019-12-16 | 2023-11-09 | Towa株式会社 | 統計データ生成方法、切断装置及びシステム |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62280039A (ja) * | 1986-05-30 | 1987-12-04 | Hitachi Ltd | マ−キング方法 |
JPH0393240A (ja) * | 1989-09-06 | 1991-04-18 | Fujitsu Ltd | 樹脂封止型半導体装置の製造方法 |
JPH0397252A (ja) * | 1989-09-11 | 1991-04-23 | Hitachi Cable Ltd | Icリードフレーム |
JPH0494563A (ja) * | 1990-08-10 | 1992-03-26 | Nec Corp | 表面実装型半導体装置およびその製造方法 |
JPH04277669A (ja) * | 1991-03-06 | 1992-10-02 | Nec Kyushu Ltd | リードフレーム |
JPH118327A (ja) * | 1997-06-16 | 1999-01-12 | Sony Corp | 半導体チップ識別コード付与方法及び半導体チップ管理方法 |
JP3125874B2 (ja) * | 1998-11-10 | 2001-01-22 | 日本電気株式会社 | 半導体装置の表面処理方法及び表面処理装置 |
JP2004193189A (ja) * | 2002-12-09 | 2004-07-08 | Matsushita Electric Ind Co Ltd | 半導体装置の生産管理システム |
US7094633B2 (en) * | 2003-06-23 | 2006-08-22 | Sandisk Corporation | Method for efficiently producing removable peripheral cards |
JP2005191367A (ja) * | 2003-12-26 | 2005-07-14 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2006066701A (ja) * | 2004-08-27 | 2006-03-09 | Renesas Technology Corp | 半導体装置の製造方法 |
JPWO2006061879A1 (ja) * | 2004-12-06 | 2008-06-05 | 株式会社ルネサステクノロジ | 点火装置、半導体装置及びその製造方法 |
JP2007059948A (ja) * | 2006-11-27 | 2007-03-08 | Oki Electric Ind Co Ltd | 半導体チップ、半導体チップの製造方法、リードフレーム、リードフレームの製造方法、半導体装置及び半導体装置の製造方法。 |
-
2015
- 2015-09-18 JP JP2015185716A patent/JP6415411B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2015228531A (ja) | 2015-12-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5315186B2 (ja) | 半導体装置の製造方法 | |
US9362183B2 (en) | Method of manufacturing semiconductor device | |
US7127365B2 (en) | Method for identifying a defective die site | |
US6555400B2 (en) | Method for substrate mapping | |
JP3055104B2 (ja) | 半導体パッケ―ジの製造方法 | |
JP2013157626A (ja) | 半導体装置の製造方法 | |
JP2995264B2 (ja) | 半導体パッケージ用印刷回路基板ストリップ及びこの基板ストリップの不良印刷回路基板ユニット表示方法 | |
JP6415411B2 (ja) | 半導体装置の製造方法 | |
JP2014062828A (ja) | パターンマッチング方法および半導体装置の製造方法 | |
US7626278B2 (en) | Chip package | |
US11063000B2 (en) | Semiconductor package authentication feature | |
CN109964277B (zh) | 用于检测及移除有缺陷集成电路封装的方法及设备 | |
US20050280129A1 (en) | Semiconductor device and manufacturing method therefor | |
JP2008028426A (ja) | 半導体装置の製造方法 | |
JP2008053443A (ja) | 半導体装置の製造方法 | |
JP2003347319A (ja) | 半導体装置の製造方法 | |
JP4977344B2 (ja) | 半導体装置の製造方法 | |
JP2009272474A (ja) | 半導体装置の製造方法 | |
JP2003347318A (ja) | 半導体デバイスの製造方法およびその製造方法によって製造された半導体デバイス | |
JPH04340742A (ja) | 不具合な半導体装置の識別方法 | |
JP2011029482A (ja) | 半導体装置の製造方法 | |
JP2012099849A (ja) | 樹脂封止型半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150918 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160927 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161125 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20170228 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170531 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20170608 |
|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20170728 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180719 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180802 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20181002 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6415411 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |