JP6411249B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関するものである。
従来、配線基板上に実装された半導体素子を外部磁場から保護するため磁気シールドを備えた半導体装置が知られている（例えば、特許文献１参照）。この種の磁気シールドは、配線基板上にドーム状に形成され、半導体素子の上方及び側方を覆うように形成されている。
国際公開第２０１１／０４６０９１号公報
上述した半導体装置では、磁気シールドの湾曲した部分が半導体素子の上方を覆うことにより、半導体素子に平行な面が半導体素子の上方を覆う磁気シールドに比べると磁気シールド効果を向上させることができる。しかし、その磁気シールド効果が十分とは言えず、更なる磁気シールド効果の向上が求められている。
本発明の一観点によれば、配線基板と、前記配線基板の上面に実装された半導体素子と、前記半導体素子の上方を覆うように前記配線基板の上面側に設けられ、軟磁性体材料からなる磁気シールドと、を有し、前記磁気シールドは、前記半導体素子と平面視で重なる部分が前記配線基板の上面に対して直線状に傾斜する直線斜面に形成されており、前記磁気シールドは、前記半導体素子の上方を覆う屋根部を有し、前記屋根部は、点又は辺である頂部と、前記頂部から前記配線基板の上面に向かって互いに異なる方向に傾斜する３つ以上の前記直線斜面とからなる。
本発明の一観点によれば、磁気シールド効果を向上させることができるという効果を奏する。
一実施形態の半導体装置を示す概略断面図（図２の１−１断面図）。 一実施形態の半導体装置を示す概略平面図。 一実施形態の半導体装置を示す概略斜視図。 一実施形態の半導体装置の作用を示す説明図。 （ａ）〜（ｃ）は、シミュレーション条件を示す説明図。 （ａ）〜（ｃ）は、シミュレーション結果を示す説明図。 磁気シールド効果の角度依存性を示すグラフ。 変形例の半導体装置を示す概略断面図。 変形例の半導体装置を示す概略断面図。 シミュレーション条件を示す説明図。 磁気シールド効果の角度依存性を示すグラフ。 （ａ）は、変形例の半導体装置を示す概略平面図、（ｂ）は、変形例の半導体装置を示す概略断面図（図１２（ａ）の１２ｂ−１２ｂ断面図）、（ｃ）は、変形例の半導体装置を示す概略断面図（図１２（ａ）の１２ｃ−１２ｃ断面図）。 （ａ）は、変形例の半導体装置を示す概略平面図、（ｂ）は、変形例の半導体装置を示す概略断面図（図１３（ａ）の１３ｂ−１３ｂ断面図）、（ｃ）は、変形例の半導体装置を示す概略断面図（図１３（ａ）の１３ｃ−１３ｃ断面図）。 （ａ）は、変形例の半導体装置を示す概略平面図、（ｂ）は、変形例の半導体装置を示す概略断面図（図１４（ａ）の１４ｂ−１４ｂ断面図）、（ｃ）は、変形例の半導体装置を示す概略断面図（図１４（ａ）の１４ｃ−１４ｃ断面図）。 変形例の半導体装置を示す概略断面図。 変形例の半導体装置を示す概略断面図。
以下、一実施形態を添付図面を参照して説明する。
なお、添付図面は、便宜上、特徴を分かりやすくするために特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを梨地模様に代えて示し、一部の部材のハッチングを省略している。
まず、図１〜図３に従って、半導体装置２０の構造について説明する。
図１に示すように、半導体装置２０は、ＢＧＡ（Ball Grid Array）型の配線基板３０と、配線基板３０の上面に実装された半導体素子４０と、配線基板３０の上面に搭載された磁気シールド５０と、半導体素子４０と磁気シールド５０とを熱的に接続する熱伝導部材６０とを有している。
配線基板３０は、基板本体３１と、接続用パッド３２と、はんだボール３３とを有している。基板本体３１としては、接続用パッド３２とはんだボール３３とが基板内部を通じて相互に電気的に接続された構造を有していれば十分である。このため、基板本体３１の内部には配線層が形成されていてもよく、配線層が形成されていなくてもよい。なお、基板本体３１の内部に配線層が形成される場合には、例えば、複数の配線層が層間絶縁層を介して積層され、各配線層と各層間絶縁層に形成されたビアとによって接続用パッド３２とはんだボール３３とが電気的に接続される。この場合の基板本体３１としては、例えば、コア基板を有するコア付きビルドアップ基板やコア基板を有さないコアレス基板等を用いることができる。また、基板本体３１の内部に配線層が形成されない場合には、例えば、基板本体３１を厚さ方向に貫通する貫通電極によって接続用パッド３２とはんだボール３３とが電気的に接続される。
ここで、基板本体３１（配線基板３０）の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、基板本体３１は、平面視略正方形状に形成されている。基板本体３１の大きさは、例えば、平面視で３０ｍｍ×３０ｍｍ〜５０ｍｍ×５０ｍｍ程度とすることができる。なお、本明細書において、「平面視」とは、対象物を図１等の鉛直方向（上下方向）から視ることを言い、「平面形状」とは、対象物を図１等の鉛直方向（上下方向）から視た形状のことを言う。
接続用パッド３２は、基板本体３１（配線基板３０）の上面３０Ａに形成されている。接続用パッド３２の材料としては、例えば、銅（Ｃｕ）や銅合金を用いることができる。
はんだボール３３は、基板本体３１の下面に形成されている。具体的には、はんだボール３３は、基板本体３１の下面に形成された接続パッド（図示略）上に形成されている。はんだボール３３の材料としては、例えば、鉛（Ｐｂ）を含む合金、錫（Ｓｎ）とＣｕの合金、Ｓｎと銀（Ａｇ）の合金、ＳｎとＡｇとＣｕの合金などを用いることができる。このはんだボール３３は、例えば、マザーボード等と接続される外部接続端子として機能する。
半導体素子４０は、例えば、配線基板３０にフリップチップ実装されている。すなわち、半導体素子４０は、回路形成面（ここでは、下面）が配線基板３０の上面３０Ａに対向するように、つまりフェイスダウンの状態で配線基板３０上に実装されている。具体的には、半導体素子４０は、回路形成面に形成された接続端子４１を介して、配線基板３０の接続用パッド３２と電気的に接続されている。また、半導体素子４０は、回路形成面が配線基板３０の上面３０Ａに対して略平行となるように配線基板３０上に搭載されている。
半導体素子４０としては、例えば、磁気不揮発性メモリ（Magnetic Random Access Memory：ＭＲＡＭ）チップやフラッシュメモリチップなどのメモリチップを用いることができる。また、半導体素子４０としては、例えば、磁気抵抗素子や磁気抵抗素子を用いた論理回路を用いることができる。また、半導体素子４０としては、例えば、ＣＰＵ（Central Processing Unit）チップやＧＰＵ（Graphics Processing Unit）チップなどのロジックチップを用いることもできる。半導体素子４０の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、半導体素子４０は、平面視略正方形状に形成されている。半導体素子４０の大きさは、例えば、平面視で２０ｍｍ×２０ｍｍ〜３０ｍｍ×３０ｍｍ程度とすることができる。
接続端子４１としては、例えば、金（Ａｕ）バンプやはんだバンプを用いることができる。はんだバンプの材料としては、例えば、Ｐｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金などを用いることができる。
配線基板３０の上面３０Ａには、半導体素子４０の側方及び上方を覆う磁気シールド５０が搭載されている。磁気シールド５０は、例えば、薄板状に形成されている。磁気シールド５０の厚さは、例えば、５０μｍ〜５０００μｍ程度とすることができる。磁気シールド５０の材料としては、例えば、軟磁性体材料を用いることができる。軟磁性体材料としては、磁気シールド効果向上の観点から、十分に高い比透磁率（好ましくは、５００以上）を有する軟磁性体材料であることが好ましい。このような軟磁性体材料としては、例えば、鉄、ニッケル、珪素鋼、パーマロイ、フェライト、アモルファス磁性合金、ナノクリスタル磁性合金などが挙げられる。また、軟磁性体材料としては、放熱性向上の観点から、導電性を有する軟磁性体材料であることが好ましい。
磁気シールド５０は、半導体素子４０を取り囲むように配線基板３０の上面３０Ａの周縁部に接着剤（図示略）によって接着されている。磁気シールド５０は、底面が配線基板３０の上面３０Ａに接着された枠状の側板部５１と、側板部５１と一体的に形成され、半導体素子４０の上方を覆うように形成された屋根部５２とを有している。
本例の側板部５１は、配線基板３０の上面３０Ａの外縁から略垂直に上方に向かって立設されている。側板部５１は、例えば、半導体素子４０の側方の一部を覆うように形成されている。
図２及び図３に示すように、本例の屋根部５２は、四角錐形状又は方形屋根形状に形成されている。詳述すると、屋根部５２は、図３に示すように、側板部５１の上端よりも上方であって、側板部５１と平面視で重ならない位置に配置された頂点５３と、頂点５３から側板部５１に向かって互いに異なる方向に直線状に傾斜する４つの直線斜面５４とからなる。本例の頂点５３は、配線基板３０の上面３０Ａの平面中心と重なる平面位置に配置されている。４つの直線斜面５４は、平面視及び側面視において三角形状に形成されている。４つの直線斜面５４は、配線基板３０の外形をなす各辺上に形成された側板部５１の上端部から頂点５３に向かって斜め上方に突設されている。図１に示すように、各直線斜面５４は、配線基板３０の上面３０Ａに対して一定の角度θ１で直線状に傾斜して形成されている。そして、図２及び図３に示すように、４つの直線斜面５４は、一体に形成され、且つ連続して形成されている。具体的には、４つの直線斜面５４は、隣接する直線斜面５４同士が互いに接続され、隣接する直線斜面５４の境界部、つまり４つの稜線５４Ａの上端部が全て頂点５３に接続されている。すなわち、屋根部５２は、頂点５３に４つの稜線５４Ａが会する形状に形成されている。
このように屋根部５２は、４つの三角形状の直線斜面５４が四角錐形状に接続され、半導体素子４０の上方を閉塞するように形成されている。換言すると、屋根部５２は、半導体素子４０と平面視で重なる部分の全てが、直線斜面５４となっており、配線基板３０の上面３０Ａに対して傾斜するように形成されている。
図１に示した角度θ１、つまり各直線斜面５４と配線基板３０の上面３０Ａと平行な仮想線Ｖ１とがなす角度θ１は、５度〜５５度（好ましくは、５度〜４５度）の範囲に設定することが好ましい。この範囲の角度に角度θ１を設定することにより、磁気シールド効果を向上させることができる。さらに、半導体装置２０の薄型化の観点から、角度θ１は、５°〜２０°の範囲に設定することが好ましい。
なお、以上説明した磁気シールド５０は、例えば、軟磁性体材料からなる板材に対してプレス加工、鍛造加工や機械切削などを実施することにより製造することができる。このとき、屋根部５２における頂点５３及び４つの稜線５４Ａ（図２参照）は、例えば、加工精度等の理由により、Ｒ形状に面取りされていてもよい。
熱伝導部材６０は、半導体素子４０の回路形成面とは反対側の背面（ここでは、上面）と磁気シールド５０との間に設けられている。例えば、熱伝導部材６０は、半導体素子４０の背面と直線斜面５４の下面との間の空間を埋めるように形成されている。熱伝導部材６０としては、例えば、インジウム（Ｉｎ）、シリコーン（又は炭化水素）グリース又は金属フィラーやグラファイトなどの高熱伝導性物質を含有した有機系の樹脂バインダを用いることができる。熱伝導部材６０は、半導体素子４０と磁気シールド５０とを熱的に接続する機能を有している。このため、半導体素子４０から発生する熱は、熱伝導部材６０を介して磁気シールド５０に放熱される。ここで、磁気シールド５０の材料として導電性を有する軟磁性体材料を用いる場合には、磁気シールド５０を放熱板として機能させることができる。なお、磁気シールド５０の厚さを比較的厚く（例えば、０．１ｍｍ〜５ｍｍ程度）設定することにより、磁気シールド５０の放熱板としての機能をより向上させることができる。
次に、半導体装置２０の作用について説明する。
ところで、半導体素子４０の上方において、磁気シールドの屋根部が配線基板３０の上面３０Ａに対して平行に形成されている場合には、配線基板３０の上面３０Ａに対して垂直な外部磁界が印加されると、理論的には、その外部磁界が磁気シールドを貫通して半導体素子４０の近傍に到達してしまう。
これに対し、半導体装置２０では、半導体素子４０の上方を覆う磁気シールド５０の屋根部５２を四角錐形状に形成し、半導体素子４０の上方に位置する部分の屋根部５２の全てを、配線基板３０の上面３０Ａに対して直線状に傾斜させた直線斜面５４とした。換言すると、半導体素子４０の上方に位置する部分の屋根部５２が、配線基板３０の上面３０Ａに対して平行にならないように形成されている。ここで、半導体素子４０は、その回路形成面が配線基板３０の上面３０Ａに対して略平行となるように配線基板３０上に搭載されている。このため、配線基板３０の上面３０Ａに対して直線状に傾斜させた直線斜面５４は、半導体素子４０の回路形成面に対しても直線状に傾斜した直線斜面となる。換言すると、半導体素子４０の上方に位置する部分の屋根部５２が、半導体素子４０の回路形成面に対して平行にならないように形成されている。これらにより、図４に示すように、半導体素子４０の上方を覆う屋根部５２の全ての位置において、配線基板３０の上面３０Ａ及び半導体素子４０の回路形成面に対して垂直な方向の外部磁界Ｈｅが磁気シールド５０の表面に対して垂直ではなくなる。このため、外部磁界Ｈｅの大部分の磁束は、磁気シールド５０を貫通することなく高透磁率の磁気シールド５０内に吸収され、図中矢印で示すように、磁気シールド５０内部に形成された磁路を通って外方に案内される。すなわち、外部磁界Ｈｅの磁束は、磁気シールド５０内部の磁路によって、半導体装置２０（磁気シールド５０）の外方、つまり半導体素子４０から平面視で離れる方向に向かって曲げられる。これによって、磁気シールド５０を貫通して磁気シールド５０によって囲まれた空間に到達する外部磁界Ｈｅの磁束を低減することができる。よって、半導体素子４０の近傍に到達する外部磁界Ｈｅの磁束を低減することができる。
さらに、磁気シールド５０の各直線斜面５４を、断面視において直線状（つまり、配線基板３０の上面３０Ａに対して一定の角度θ１）になるように傾斜させている。このため、磁気シールドがドーム状に形成されている（つまり、断面視において円弧状に形成されている）場合に比べて、半導体素子４０の上方において、略水平（配線基板３０の上面及び半導体素子４０の回路形成面に略平行）になる面が少なくなる。すなわち、磁気シールドが断面視において半楕円状に形成された場合には、その磁気シールドの頂部が略水平な面となるのに対し、磁気シールド５０では頂部が頂点５３となっており、その頂部においても略水平になる面を有していない。したがって、磁気シールド５０によれば、ドーム状に形成された磁気シールドと比べても、半導体素子４０の近傍に到達する外部磁界Ｈｅの磁束を低減することができる。すなわち、磁気シールド５０の屋根部５２を四角錐形状とすることにより、磁気シールド効果を向上させることができる。
（第１のシミュレーション結果）
ここで、上述したように、磁気シールド５０の屋根部５２を四角錐形状とすることによって磁気シールド効果が向上することを裏付けるシミュレーション結果について説明する。
（シミュレーション条件）
図５（ａ）〜（ｃ）に示すように、３種類のサンプルについてシミュレーションを行った。図５（ａ）に示すように、実施例１サンプルは、側板部５１と四角錐形状の屋根部５２とからなり、磁気シールド５０と同様の構造の磁気シールド５０Ａを有している。但し、実施例１サンプルでは、シミュレーション条件の簡略化のために、配線基板３０及び半導体素子４０及び熱伝導部材６０を省略し、磁気シールド５０Ａが底面を有している。図５（ｂ）に示すように、比較例１サンプルは、直方体状に形成された磁気シールド５０Ｂを有している。図５（ｃ）に示すように、比較例２サンプルは、ドーム状に形成された磁気シールド５０Ｃを有している。ここで、シミュレーション条件としては、磁気シールド５０Ａの幅Ｄ１を３０ｍｍに設定し、頂点５３から側板部５１までの幅Ｄ２を１５ｍｍに設定し、側板部５１の高さＨ１を１．５ｍｍに設定し、側板部５１の上端部から頂点５３までの高さＨ２を１．４５ｍｍに設定した。磁気シールド５０Ｂの幅Ｄ３を幅Ｄ１と同じ幅（ここでは、３０ｍｍ）に設定し、磁気シールド５０Ｂの高さＨ３を高さＨ１と同じ高さ（ここでは、１．５ｍｍ）に設定した。また、磁気シールド５０Ｃは、直方体状の磁気シールド５０Ｂが内包される大きさに設定され、その直方体から上方への突出量Ｈ４が上記高さＨ２と等しくなるように設定されている。具体的には、磁気シールド５０Ｃの幅Ｄ４を３５ｍｍに設定し、突出量Ｈ４を１．４５ｍｍに設定した。また、シミュレーション条件としては、各磁気シールド５０Ａ，５０Ｂ，５０Ｃの比透磁率を４７００、飽和磁束密度を０．６［Ｔ］、導電率を６２５００００［Ｓ／ｍ］に設定し、磁気シールド５０Ａ，５０Ｂ，５０Ｃの厚さを０．１［ｍｍ］としてその内部を中空構造に設定した。そして、磁気シールド５０Ａ，５０Ｂ，５０Ｃに対して、それら磁気シールド５０Ａ，５０Ｂ，５０Ｃの底面に対して垂直な方向の外部磁界Ｈｅを印加する。このとき、磁気シールド５０Ａ，５０Ｂ，５０Ｃによってそれぞれ囲まれた内部空間Ｓ１，Ｓ２，Ｓ３の磁界強度を測定するとともに、各サンプルの内部空間Ｓ１，Ｓ２，Ｓ３における中心部Ｃ１，Ｃ２，Ｃ３（つまり、半導体素子４０が配置される位置）の磁界強度を測定した。それら測定結果を図６に示した。
図６（ａ）〜（ｃ）に示した結果から明らかなように、比較例１サンプルに比べて、実施例１サンプル及び比較例２サンプルにおける内部空間Ｓ１，Ｓ３の磁界強度は全体的に小さくなっている。さらに、比較例２サンプルに比べて、実施例１サンプルにおける内部空間Ｓ１の磁界強度は小さくなっている。特に、実施例１サンプルでは、内部空間Ｓ１の中心部Ｃ１近傍及び中心部Ｃ１よりも上方における磁界強度が、比較例２サンプルよりも小さくなっている。これは、実施例１サンプルの磁気シールド５０Ａでは、中心部Ｃ１の上方において略水平となる面が存在しないことに起因していると考えられる。
以上の結果から、屋根部５２を四角錐形状に形成することにより、直方体形状の磁気シールド５０Ｂ（比較例１サンプル）及びドーム状の磁気シールド５０Ｃ（比較例２サンプル）よりも磁気シールド効果を向上させることができることが分かる。なお、磁気シールド効果は、磁気シールド５０Ａの底面に対して垂直な外部磁界に対してだけに限定されない。すなわち、四角錐形状の屋根部５２を有する磁気シールド５０，５０Ａによって、全方位に対する磁気シールド効果が同様に実現される。
ここで、図５（ａ）及び図５（ｃ）に示すように、磁気シールド５０Ａと磁気シールド５０Ｃとでは、外形寸法の条件が略同等に設定されている、具体的には高さＨ２と突出量Ｈ４とが等しく設定されている。このため、仮に磁気シールド５０Ａと磁気シールド５０Ｃとで同じ磁気シールド効果を得る場合には、突出量Ｈ４よりも高さＨ２を短く設定することができる。したがって、屋根部５２を四角錐形状に形成することにより、ドーム状の磁気シールド５０Ｃを採用する場合よりも半導体装置２０全体を薄型化することができる。
（第２のシミュレーション結果）
次に、磁気シールド５０の角度θ１と磁気シールド効果との関係についてシミュレーションした結果について説明する。
（シミュレーション条件）
評価用のサンプルを１４種類作成した。具体的には、各サンプルは、図５（ａ）に示した磁気シールド５０Ａの構造を有し、その幅Ｄ１を３０ｍｍに、幅Ｄ２を１５ｍｍに、高さＨ１を３ｍｍにそれぞれ設定した。そして、磁気シールド５０Ａの屋根部５２の角度θ１を、０度、２度、５度、１０度、１５度、２０度、２５度、３０度、３５度、４０度、４５度、５０度、５５度、６０度にそれぞれ設定した１４種類のサンプルを作成した。また、シミュレーション条件としては、各サンプルにおける磁気シールド５０Ａの比透磁率を４７００、飽和磁束密度を０．６［Ｔ］、導電率を６２５００００［Ｓ／ｍ］に設定し、各サンプルの磁気シールド５０Ａの厚さを０．１［ｍｍ］としてその内部を中空構造に設定した。そして、各サンプルの磁気シールド５０Ａに、その磁気シールド５０Ａの底面に対して垂直な方向の外部磁界Ｈｅを印加した。このときの磁気シールド５０Ａの内部空間Ｓ１における中心部Ｃ１の磁界強度を測定した。その測定結果を図７に示した。
図７は、磁気シールド効果の角度依存性を示すグラフである。縦軸は各サンプルの中心部Ｃ１における磁界強度［Ａ／ｍ］を表わし、横軸は、角度θ１を表わしている。なお、角度θ１が０°の場合は、図５（ｂ）に示した磁気シールド５０Ｂ（比較例１サンプル）に相当する。
図７に示した結果から明らかなように、磁気シールド５０Ａの屋根部５２を傾斜させることにより、磁気シールド効果が高まっていることが分かる。具体的には、角度θ１が２°の場合には、角度θ１が０°の場合に比べて１３％程度しか磁界強度を小さくすることができず、磁気シールド効果が不十分であった。これに対し、角度θ１を５°にすると、角度θ１が０°の場合に比べて２５％程度も磁界強度を小さくすることができ、高い磁気シールド効果を得ることができる。このように、角度θ１を５°以上に設定することにより、高い磁気シールド効果を得ることができる。また、角度θ１が２０°〜４５°の範囲では、角度θ１が０°の場合に比べて５０％程度も磁界強度を小さくすることができる。但し、角度θ１が大きくなりすぎると（例えば、角度θ１が５０°以上になると）、磁気シールド効果が徐々に低くなることが確認された。特に、角度θ１が６０°以上になると、角度θ１が５°の場合よりも磁気シールド効果が低くなることが確認された。
以上の結果から、磁気シールド効果の向上の観点からは、磁気シールド５０の角度θ１は５°〜５５°（好ましくは、５°〜４５°）の範囲に設定することが好ましい。
ところで、図５（ａ）に示すように、角度θ１が大きくなるほど高さＨ２が大きくなる。このため、角度θ１が大きくなると、磁気シールド５０Ａ（磁気シールド５０）が大型化し、半導体装置２０全体が大型化してしまう。ここで、角度θ１が２０°〜４５°の範囲では、磁気シールド効果が略同等となる。このため、磁気シールド効果の向上及び半導体装置２０の薄型化という２つの観点からは、磁気シールド５０の角度θ１を、５°〜２０°の範囲に設定することが好ましい。
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）半導体素子４０と平面視で重なる部分の磁気シールド５０（屋根部５２）を、配線基板３０の上面３０Ａに対して直線状に傾斜する直線斜面５４とした。これにより、磁気シールド効果を向上させることができ、半導体素子４０に対する外部磁界の影響を抑制することができる。このため、半導体素子４０が例えば外部磁界の影響に弱いＭＲＡＭチップであっても、外部磁界の影響によって記憶内容が消去されたり、書き換えられたりすることを好適に抑制することができる。
（２）ところで、ドーム状に形成された磁気シールド５０Ｃでは、突出量Ｈ４を小さく抑えると、半導体素子４０の上方において略水平となる面が多くなり、極端に磁気シールド効果が低くなる。これに対し、本実施形態では、屋根部５２を、配線基板３０の上面３０Ａに対して直線状に傾斜する直線斜面５４により構成した。このため、磁気シールド５０の側板部５１の上端から頂点５３までの高さＨ２を小さく抑えた場合であっても、直線斜面５４を配線基板３０の上面３０Ａに対して確実に傾斜させることができ、半導体素子４０の上方において略水平となる面が形成されることが抑制される。したがって、磁気シールド５０では、高さＨ２を小さく抑えた場合であっても、高い磁気シールド効果を得ることができる。
（３）磁気シールド５０の角度θ１を５°〜５５°の範囲に設定した。これにより、高い磁気シールド効果を得ることができる。さらに、磁気シールド５０の角度θ１を５°〜２０°の範囲に設定することにより、高い磁気シールド効果を得つつも、半導体装置２０の大型化を抑制することができる。
（４）磁気シールド５０に側板部５１を設けるようにした。これにより、角度θ１を小さく（例えば、５°程度）設定した場合であっても、磁気シールド５０（屋根部５２）と半導体素子４０とが直接接触することを好適に抑制することができる。
（５）半導体素子４０と磁気シールド５０とを熱的に接続する熱伝導部材６０を設けるようにした。このとき、磁気シールド５０の材料として導電性を有する軟磁性体材料（金属磁性体材料）を用いることにより、磁気シールド５０を放熱板としても機能させることができる。これにより、半導体装置２０の放熱性を向上させることができる。
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・図８に示すように、磁気シールド５０において、その頂点５３の下方を厚く形成するようにしてもよい。具体的には、頂点５３の下方に、４つの直線斜面５４によって囲まれた断面視略三角形状の空間を埋めるように磁気シールド５０を厚くした肉厚部５５を形成するようにしてもよい。このように、半導体素子４０の上方に位置する磁気シールド５０を厚く形成することにより、磁気シールド効果を更に向上させることができる。
・図９に示すように、配線基板３０の下面３０Ｂに、磁気シールド５０と同様の構造を有し、軟磁性体材料からなる磁気シールド７０を形成するようにしてもよい。具体的には、磁気シールド７０は、底面が配線基板３０の下面３０Ｂに接着された枠状の側板部７１と、側板部７１と一体的に形成され、半導体素子４０の下方を覆うように形成された屋根部７２とを有している。側板部７１は、配線基板３０の下面３０Ｂの外縁から略垂直に下方に向かって立設されている。屋根部７２は、四角錐形状又は方形屋根形状に形成されている。すなわち、屋根部７２は、側板部７１の下端よりも下方であって、側板部７１と平面視で重ならない位置に配置された頂点７３と、頂点７３から側板部７１（配線基板３０）に向かって互いに異なる方向に直線状に傾斜する４つの直線斜面７４とからなる。各直線斜面７４は、配線基板３０の下面３０Ｂに対して一定の角度θ２で直線状に傾斜して形成されている。このような磁気シールド７０を設けたことにより、配線基板３０の下面３０Ｂ側から外部磁界が印加される場合であっても、磁気シールド７０によってその外部磁界から半導体素子４０を好適に保護することができる。
（シミュレーション結果）
ここで、配線基板３０の下面３０Ｂに磁気シールド７０を設けた場合において、磁気シールド５０の角度θ１及び磁気シールド７０の角度θ２と磁気シールド効果との関係についてシミュレーションした結果について説明する。
（シミュレーション条件）
評価用のサンプルを１４種類作成した。図１０に示すように、各サンプルの構造は、図９に示した半導体装置２０と同様の構造である。すなわち、各サンプルは、四角錐形状に形成された磁気シールド５０と、四角錐形状に形成された磁気シールド７０とを有している。但し、各サンプルでは、シミュレーション条件の簡略化のために、配線基板３０及び半導体素子４０及び熱伝導部材６０を省略し、磁気シールド５０の側板部５１と磁気シールド７０の側板部７１とを直接接続した構造としている。また、各サンプルでは、図中左右方向の幅Ｄ１を３０ｍｍに、頂点５３，７３から側板部５１，７１までの幅Ｄ２を１５ｍｍに、側板部５１，７１の高さＨ５を３ｍｍにそれぞれ設定した。また、各サンプルでは、磁気シールド５０の角度θ１と磁気シールド７０の角度θ２とを等しい角度に設定した。そして、これら角度θ１，θ２を、０度、２度、５度、１０度、１５度、２０度、２５度、３０度、３５度、４０度、４５度、５０度、５５度、６０度にそれぞれ設定した１４種類のサンプルを作成した。また、シミュレーション条件としては、各サンプルにおける磁気シールド５０，７０の比透磁率を４７００、飽和磁束密度を０．６［Ｔ］、導電率を６２５００００［Ｓ／ｍ］に設定し、各サンプルの磁気シールド５０，７０の厚さを０．１［ｍｍ］としてその内部を中空構造に設定した。そして、各サンプルの磁気シールド５０，７０に外部磁界Ｈｅを印加した。このときの磁気シールド５０，７０によって囲まれた内部空間Ｓ４内の中心部Ｃ４における磁界強度を測定した。その測定結果を図１１に示した。
図１１は、磁気シールド５０，７０による磁気シールド効果の角度依存性を示すグラフである。縦軸は内部空間Ｓ４の中心部Ｃ４における磁界強度［Ａ／ｍ］を表わし、横軸は、角度θ１，θ２を表わしている。図１１には、図１０に示したサンプル（実施例２サンプル）の磁気シールド効果を示す結果と併せて、磁気シールド５０Ａ（図５（ａ）参照）のみを有する実施例１サンプルの磁気シールド効果を示す結果（図７に示した結果）についても示している。なお、角度θ１，θ２が０°の場合は、磁気シールド５０，７０が共に直方体状に形成されている場合に相当する。
図１１に示した結果から明らかなように、磁気シールド５０，７０の屋根部５２，７２を傾斜させることにより、磁気シールド効果が高まっていることが分かる。具体的には、角度θ１，θ２を共に５°にすると、角度θ１，θ２が０°の場合に比べて４０％程度も磁界強度を小さくすることができる。このように、角度θ１，θ２を５°以上に設定することにより、高い磁気シールド効果を得ることができる。但し、角度θ１，θ２が大きくなりすぎると（例えば、角度θ１，θ２が４５°以上になると）、磁気シールド効果が徐々に低くなることが確認された。特に、角度θ１，θ２が６０°以上になると、角度θ１，θ２が５°の場合よりも磁気シールド効果が低くなることが確認された。
以上の結果から、磁気シールド効果の向上の観点からは、磁気シールド５０，７０の角度θ１，θ２を５°〜５５°（好ましくは、５°〜４５°）の範囲に設定することが好ましい。さらに、角度θ１，θ２が５°〜５５°の範囲では、実施例１サンプルよりも実施例２サンプルの方が磁界強度を小さくできることが確認された。この結果から、磁気シールド７０を設けることにより、磁気シールド効果を向上させることができることが分かる。
・上記実施形態では、配線基板３０を平面視略正方形状に形成し、半導体素子４０を平面視略正方形状に形成したが、配線基板３０及び半導体素子４０の平面形状は特に限定されない。
例えば図１２（ａ）に示すように、配線基板３０を平面視略長方形状に形成し、半導体素子４０を平面視略長方形状に形成してもよい。この場合には、図１２（ａ）〜（ｃ）に示すように、磁気シールド５０の屋根部５２を長方錐形状に形成してもよい。この場合であっても、屋根部５２は、頂点５３と、頂点５３と側板部５１との間に延在された三角形状の直線斜面５４とによって構成される。このため、半導体素子４０と平面視で重なる部分の磁気シールド５０は、配線基板３０の上面３０Ａに対して直線状に傾斜して形成されている。したがって、上記実施形態と同様の効果を得ることができる。
・また、磁気シールド５０の屋根部５２を、三角錐、五角錐や六角錐等の多角錐形状に形成してもよい。
・図１３（ａ）〜（ｃ）に示すように、磁気シールド５０の屋根部５２Ａを、寄棟屋根形状に形成してもよい。詳述すると、屋根部５２Ａは、側板部５１の上端よりも上方であって、側板部５１と平面視で重ならない位置に配置された頂辺８３と、頂辺８３から側板部５１（配線基板３０）に向かって直線状に傾斜する４つの直線斜面８４とからなる。直線斜面８４は、平面視略台形状に形成された２つの台形斜面８５と、平面視略三角形状に形成された２つの三角形斜面８６とを有している。各台形斜面８５は、配線基板３０の長手方向に沿った周縁部上に形成された側板部５１の上端部から頂辺８３に向かって斜め上方に突設されている。各三角形斜面８６は、配線基板３０の短手方向に沿った周縁部上に形成された側板部５１の上端部から頂辺８３の左右各端部に向かって斜め上方に突設されている。そして、２つの台形斜面８５が互いに対向し、２つの三角形斜面８６が互いに対向するように配置され、これら４つの直線斜面８４が寄棟屋根形状に接続されている。すなわち、磁気シールド５０は、頂辺８３の両端に、４つの直線斜面８４の稜線８４Ａが会する形状に形成されている。なお、各直線斜面８４は、配線基板３０の上面３０Ａに対して一定の角度で直線状に傾斜して形成されている。
この場合であっても、半導体素子４０と平面視で重なる部分の磁気シールド５０は、配線基板３０の上面３０Ａに対して直線状に傾斜して形成されている。したがって、上記実施形態と同様の効果を得ることができる。さらに、磁気シールド５０の頂部が頂辺８３となっているため、直線斜面８４の傾斜角度を同一の角度に設定した場合には、頂部が点である場合よりも低い位置に頂部を設けることができる。したがって、寄棟屋根形状に形成された屋根部５２Ａを有する磁気シールド５０を採用することにより、半導体装置２０全体の薄型化に寄与することができる。
・上記実施形態の配線基板３０に実装される半導体素子４０の個数は特に限定されない。例えば、配線基板３０の上面３０Ａに２個以上の半導体素子４０を実装するようにしてもよい。このとき、磁気シールド５０を、配線基板３０の上面３０Ａに実装された複数の半導体素子４０の全てを覆うように共通に設けるようにしてもよい。また、配線基板３０の下面３０Ｂに半導体素子４０を実装するようにしてもよい。この場合には、配線基板３０の下面３０Ｂに、その下面３０Ｂに実装された半導体素子４０の側方及び下方を覆う磁気シールド７０（図９参照）を設けることが好ましい。
・図１４（ａ）〜（ｃ）は、磁気シールド５０，７０をメモリモジュール（半導体装置）に適用した例を示している。
図１４（ａ）〜（ｃ）に示すように、半導体装置２０Ａは、平面視略長方形状に形成された配線基板３０と、配線基板３０の上面３０Ａに実装された複数（ここでは、５個）の半導体素子４０Ａと、配線基板３０の下面３０Ｂに実装された複数（ここでは、５個）の半導体素子４０Ｂとを有している。複数の半導体素子４０Ａは、配線基板３０の上面３０Ａに、その配線基板３０の長手方向に沿って並んで配置されている。各半導体素子４０Ａは、接続端子４１Ａを介して配線基板３０と電気的に接続されている。複数の半導体素子４０Ｂは、配線基板３０の下面３０Ｂに、その配線基板３０の長手方向に沿って並んで配置されている。各半導体素子４０Ｂは、接続端子４１Ｂを介して配線基板３０と電気的に接続されている。これら半導体素子４０Ａ，４０Ｂは、例えば、ＭＲＡＭチップなどのメモリチップである。
半導体装置２０Ａは、複数の半導体素子４０Ａの全てを覆うように配線基板３０の上面３０Ａに設けられた磁気シールド５０と、複数の半導体素子４０Ｂの全てを覆うように配線基板３０の下面３０Ｂに設けられた磁気シールド７０とを有している。磁気シールド５０は、側板部５１と、寄棟屋根形状に形成された屋根部５２Ａとを有しており、図１３に示した磁気シールド５０と同様の構造を有している。同様に、磁気シールド７０は、側板部７１と、寄棟屋根形状に形成された屋根部７２Ａとを有している。
詳述すると、屋根部７２Ａは、側板部７１の下端よりも下方であって、側板部７１と平面視で重ならない位置に配置された頂辺９３と、頂辺９３から側板部７１（配線基板３０）に向かって直線状に傾斜する４つの直線斜面９４とからなる。直線斜面９４は、平面視略台形状に形成された２つの台形斜面９５と、平面視略三角形状に形成された２つの三角形斜面９６と有している。そして、２つの台形斜面９５が互いに対向し、２つの三角形斜面９６が互いに対向するように配置され、これら４つの直線斜面９４が寄棟屋根形状に接続されている。
磁気シールド５０，７０から露出された配線基板３０の上面３０Ａ及び下面３０Ｂ、つまり配線基板３０の長手方向に沿った一方の周縁部の上面３０Ａ及び下面３０Ｂには、複数の接続端子３５が形成されている。複数の接続端子３５は、配線基板３０の長手方向に沿って並んで配置されている。
この場合であっても、半導体素子４０Ａ，４０Ｂと平面視で重なる部分の磁気シールド５０，７０は、配線基板３０の上面３０Ａ及び下面３０Ｂに対して直線状に傾斜して形成されている。したがって、上記実施形態と同様の効果を得ることができる。
なお、本変形例において、半導体素子４０Ａは第１半導体素子の一例、半導体素子４０Ｂは第２半導体素子の一例、磁気シールド５０は第１磁気シールドの一例、磁気シールド７０は第２磁気シールドの一例である。
・図１４に示した半導体装置２０Ａでは、複数の半導体素子４０Ａ，４０Ｂを、配線基板３０の長手方向に沿って並んで配置するようにした。これに限らず、例えば、複数の半導体素子４０Ａ，４０Ｂを、配線基板３０の短手方向に沿って並んで配置するようにしてもよい。また、複数の半導体素子４０Ａ，４０Ｂを平面視においてマトリクス状に配置するようにしてもよい。
・図１３及び図１４に示した半導体装置２０，２０Ａにおいて、半導体素子４０，４０Ａと磁気シールド５０との間、及び半導体素子４０Ｂと磁気シールド７０との間に、熱伝導部材６０を設けるようにしてもよい。
・上記実施形態における側板部５１を省略してもよい。この場合には、例えば、屋根部５２の下端部が配線基板３０の上面３０Ａに接着剤（図示略）によって接着される。
・上記実施形態における熱伝導部材６０を省略してもよい。
・上記実施形態において、磁気シールド５０によって囲まれた空間を充填する樹脂を形成するようにしてもよい。
・上記実施形態では、配線基板３０の上面３０Ａに磁気シールド５０を設けるようにしたが、これに限定されない。例えば図１５に示すように、配線基板３０の上面３０Ａに、半導体素子４０を封止する封止樹脂６１を形成し、その封止樹脂６１の上面に磁気シールド５０を形成するようにしてもよい。この場合には、封止樹脂６１の上方が例えば四角錐形状に形成され、その封止樹脂６１の上方に四角錐形状の屋根部５２からなる磁気シールド５０が設けられる。すなわち、磁気シールド５０は、半導体素子４０の上方を覆うように配線基板３０の上面３０Ａ側に設けられていればよい。なお、封止樹脂６１の材料としては、例えば、エポキシ系樹脂やポリイミド系樹脂を用いることができる。
・上記実施形態の半導体素子４０の実装方法は特に限定されない。例えば、半導体素子４０を配線基板３０にワイヤボンディング実装するようにしてもよい。
・上記実施形態の配線基板３０に半導体素子４０以外の電子部品を実装するようにしてもよい。
・上記実施形態では、ＢＧＡ型の配線基板３０に具体化したが、ＰＧＡ（Pin Grid Array）型の配線基板やＬＧＡ（Land Grid Array）型の配線基板に具体化してもよい。また、ＱＦＰ（Quad Flat Package）タイプの半導体装置に具体化してもよい。この場合には、リードフレームの上面に磁気シールド５０が設けられる。このため、磁気シールド５０の材料としては、絶縁性の軟磁性体材料が用いられる。あるいは、金属軟磁性体材料からなる磁気シールド５０を絶縁体で被覆するようにしてもよい。なお、上記リードフレームの下面にも磁気シールド５０を設けるようにしてもよい。
・また、図１６に示すように、ＱＦＮ（Quad Flat Non-leaded package）タイプの半導体装置２０Ｂに具体化してもよい。半導体装置２０Ｂは、ダイパッド１０１及びそのダイパッド１０１の周囲に配置される複数のリード１０２を有するリードフレーム１００と、ダイパッド１０１の上面１０１Ａ上に搭載された半導体素子４０Ｃとを有している。ダイパッド１０１及びリード１０２は、リードフレーム１００を厚さ方向に貫通する開口部１００Ｘによって画定されている。リードフレーム１００は、例えば、銅合金や鉄−ニッケル（Ｆｅ−Ｎｉ）合金等からなる金属板をエッチング加工又はプレス加工することにより得ることができる。半導体素子４０Ｃは、回路形成面（ここでは、上面）とは反対側の面（ここでは、下面）がダイパッド１０１の上面１０１Ａと対向するように、つまりフェイスアップの状態でダイパッド１０１上に搭載されている。
また、半導体装置２０Ｂは、半導体素子４０Ｃの電極（図示略）とリード１０２とを電気的に接続するボンディングワイヤ１０３と、半導体素子４０Ｃ及びボンディングワイヤ１０３を封止する封止樹脂６１と、封止樹脂６１の上面に形成された磁気シールド５０とを有している。ボンディングワイヤ１０３の材料としては、例えば、金や銅を用いることができる。封止樹脂６１は、ダイパッド１０１の上面１０１Ａ上及びリード１０２の上面１０２Ａ上に形成されるとともに、開口部１００Ｘを充填するように形成されている。封止樹脂６１の下面は、ダイパッド１０１の下面及びリード１０２の下面と略面一に形成されている。このため、ダイパッド１０１の下面及びリード１０２の下面は封止樹脂６１から露出されている。また、封止樹脂６１の上方は、例えば四角錐形状に形成されている。そして、磁気シールド５０は、例えば四角錐形状の屋根部５２からなり、封止樹脂６１の上面を被覆するように形成されている。
・上記実施形態並びに上記各変形例は適宜組み合わせてもよい。
２０，２０Ａ，２０Ｂ 半導体装置
３０ 配線基板
４０，４０Ａ，４０Ｂ 半導体素子
５０，７０ 磁気シールド
５１，７１ 側板部
５２，５２Ａ，７２，７２Ａ 屋根部
５３，７３ 頂点（頂部）
５４，７４，８４，９４ 直線斜面
６０ 熱伝導部材
８３，９３ 頂辺（頂部）
８５，９５ 台形斜面
８６，９６ 三角形斜面
θ１，θ２ 角度
Ｖ１ 仮想線

Claims (7)

  1. 配線基板と、
    前記配線基板の上面に実装された半導体素子と、
    前記半導体素子の上方を覆うように前記配線基板の上面側に設けられ、軟磁性体材料からなる磁気シールドと、を有し、
    前記磁気シールドは、前記半導体素子と平面視で重なる部分が前記配線基板の上面に対して直線状に傾斜する直線斜面に形成されており、
    前記磁気シールドは、前記半導体素子の上方を覆う屋根部を有し、
    前記屋根部は、点又は辺である頂部と、前記頂部から前記配線基板の上面に向かって互いに異なる方向に傾斜する３つ以上の前記直線斜面とからなることを特徴とする半導体装置。
  2. 前記屋根部は、３つ以上の三角形状の前記直線斜面が多角錐形状に形成されてなることを特徴とする請求項１に記載の半導体装置。
  3. 前記屋根部は、２つの台形状の前記直線斜面と２つの三角形状の前記直線斜面とが寄棟屋根形状に形成されてなることを特徴とする請求項１に記載の半導体装置。
  4. 前記磁気シールドは、前記配線基板の上面に立設された側板部と、前記側板部の上端と前記頂部との間に延在された前記直線斜面とからなることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記配線基板の上面と平行な仮想線と前記直線斜面とのなす角度が、５°〜２０°の範囲に設定されていることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記半導体素子と前記磁気シールドとの間に設けられ、前記半導体素子と前記磁気シールドとを熱的に接続する熱伝導部材を有し、
    前記磁気シールドは、導電性を有する軟磁性体材料からなることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記半導体素子を第１半導体素子とし、前記磁気シールドを第１磁気シールドとしたときに、
    前記配線基板の下面に実装された第２半導体素子と、
    前記第２半導体素子の下方を覆うように前記配線基板の下面側に設けられ、軟磁性体材料からなる第２磁気シールドと、を有し、
    前記第２磁気シールドは、前記第２半導体素子と平面視で重なる部分が前記配線基板の下面に対して直線状に傾斜する直線斜面に形成されていることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
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* Cited by examiner, † Cited by third party
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JP2018064043A (ja) * 2016-10-13 2018-04-19 イビデン株式会社 シールドキャップ及びその製造方法
JP6802098B2 (ja) * 2017-03-22 2020-12-16 株式会社Ｓｏｋｅｎ 電流センサ
CN112314062B (zh) * 2018-06-29 2023-10-10 京瓷株式会社 布线基板

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100662610B1 (ko) * 2005-01-25 2007-01-02 삼성전자주식회사 자계검출소자 및 그 제조방법
JP2008124167A (ja) * 2006-11-10 2008-05-29 Matsushita Electric Ind Co Ltd 高周波モジュールと、これを用いた電子機器
JP5395446B2 (ja) * 2009-01-22 2014-01-22 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
WO2011046090A1 (ja) * 2009-10-13 2011-04-21 日本電気株式会社 磁性体装置
WO2011046091A1 (ja) * 2009-10-13 2011-04-21 日本電気株式会社 磁性体装置
US9146348B2 (en) * 2011-01-07 2015-09-29 Panasonic Intellectual Property Management Co., Ltd. Optical-electrical composite flexible circuit substrate including optical circuit and electrical circuit
JP2012164852A (ja) * 2011-02-08 2012-08-30 Murata Mfg Co Ltd 半導体パッケージのシールド構造
US9030841B2 (en) * 2012-02-23 2015-05-12 Apple Inc. Low profile, space efficient circuit shields
JP6127570B2 (ja) * 2013-02-20 2017-05-17 セイコーエプソン株式会社 半導体装置及び電子機器
JP2016063015A (ja) * 2014-09-17 2016-04-25 株式会社東芝 半導体装置

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