JP6410594B2 - Synchronizer and semiconductor device - Google Patents

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Description

本発明は、デジタル信号処理に関し、より具体的には、異なるクロックドメイン間でのデータの送受信に関する。   The present invention relates to digital signal processing, and more specifically to transmission and reception of data between different clock domains.

周波数が異なる、あるいは同一の周波数で動作する２つのクロックドメインの間で、データを送受信する際に、メタステーブル状態を回避する目的でシンクロナイザが使用される。シンクロナイザは、クロック乗せ換え回路とも称される。   A synchronizer is used to avoid a metastable state when data is transmitted and received between two clock domains operating at different frequencies or operating at the same frequency. The synchronizer is also called a clock change circuit.

図１は、従来のシンクロナイザの回路図である。このシンクロナイザ２００ｒは、低い周波数ｆｏのクロック信号ＣＬＫｏと同期動作する第１クロックドメインから、高い周波数ｆｄのクロック信号ＣＬＫｄと同期動作する第２クロックドメインへのデータ伝送に使用される。シンクロナイザ２００ｒは、直列に接続された複数のフリップフロップＦＦ２１〜ＦＦ２３を含む。   FIG. 1 is a circuit diagram of a conventional synchronizer. The synchronizer 200r is used for data transmission from the first clock domain that operates in synchronization with the clock signal CLKo having the low frequency fo to the second clock domain that operates in synchronization with the clock signal CLKd having the high frequency fd. Synchronizer 200r includes a plurality of flip-flops FF21 to FF23 connected in series.

初段のフリップフロップＦＦ２１のクロック端子には、クロック信号ＣＬＫｏが入力される。２段目および３段目のフリップフロップＦＦ２２，ＦＦ２３のクロック端子には、クロック信号ＣＬＫｄが入力される。   The clock signal CLKo is input to the clock terminal of the first flip-flop FF21. The clock signal CLKd is input to the clock terminals of the second-stage and third-stage flip-flops FF22 and FF23.

図２は、図１のシンクロナイザ２００ｒの動作波形図である。フリップフロップＦＦ２１の出力データＤＡＴＡは、フリップフロップＦＦ２２によって、クロック信号ＣＬＫｄのエッジで取り込まれる。フリップフロップＦ１２の出力ＤＡＴＡ＿Ｓｙｎｃ１はメタステーブル状態となりうる。このデータＤＡＴＡ＿Ｓｙｎｃ１を、次段のフリップフロップＦＦ２２に取り込むことにより、メタステーブル状態が除去されたデータＤＡＴＡ＿Ｓｙｎｃ２が生成される。   FIG. 2 is an operation waveform diagram of the synchronizer 200r of FIG. The output data DATA of the flip-flop FF21 is taken in at the edge of the clock signal CLKd by the flip-flop FF22. The output DATA_Sync1 of the flip-flop F12 can be in a metastable state. By taking in this data DATA_Sync1 to the flip-flop FF22 at the next stage, data DATA_Sync2 from which the metastable state has been removed is generated.

図１のシンクロナイザ２００ｒは、ｆｏ＜ｆｄの場合には、クロックの乗せ換えが可能であるが、ｆｏ＞ｆｄの場合にはうまく動作しない。   The synchronizer 200r in FIG. 1 can change clocks when fo <fd, but does not operate well when fo> fd.

図３は、従来のシンクロナイザの回路図である。このシンクロナイザ３００ｒは、高い周波数ｆｏのクロック信号ＣＬＫｏと同期動作する第１クロックドメインから、低い周波数ｆｄのクロック信号ＣＬＫｄと同期動作する第２クロックドメインへのデータ伝送に使用される。   FIG. 3 is a circuit diagram of a conventional synchronizer. The synchronizer 300r is used for data transmission from the first clock domain that operates in synchronization with the clock signal CLKo having the high frequency fo to the second clock domain that operates in synchronization with the clock signal CLKd having the low frequency fd.

シンクロナイザ３００ｒは、図１のシンクロナイザ２００ｒと同様に、直列に接続された複数のフリップフロップＦＦ２１〜ＦＦ２３を含む。さらにシンクロナイザ３００ｒは、フリップフロップＦＦ２１の前段に設けられたパルス伸張回路３１０を備える。パルス伸張回路３１０は、クロック信号ＣＬＫｏと同期して動作する。フリップフロップＦＦ３１，ＦＦ３２は直列に接続される。ＯＲゲートＯＲ１は、フリップフロップＦＦ２の出力と、フリップフロップＦ２１の出力の論理和（ＯＲ）を生成する。ＯＲゲートＯＲ１の出力ＤＡＴＡ２は、シンクロナイザ２００ｒに入力される。   The synchronizer 300r includes a plurality of flip-flops FF21 to FF23 connected in series like the synchronizer 200r of FIG. Further, the synchronizer 300r includes a pulse expansion circuit 310 provided in the preceding stage of the flip-flop FF21. The pulse expansion circuit 310 operates in synchronization with the clock signal CLKo. The flip-flops FF31 and FF32 are connected in series. The OR gate OR1 generates a logical sum (OR) of the output of the flip-flop FF2 and the output of the flip-flop F21. The output DATA2 of the OR gate OR1 is input to the synchronizer 200r.

図４は、図３のシンクロナイザ３００ｒの動作波形図である。ＯＲゲートＯＲ１の出力ＤＡＴＡ２は、元の入力データＤＡＴＡのパルス幅を、クロック信号ＣＬＫｏの２サイクル分に伸張したデータとなる。ＯＲゲートＯＲ１の出力ＤＡＴＡ２は、フリップフロップＦＦ２１〜ＦＦ２３を経由することで、メタステーブル状態が取り除かれる。   FIG. 4 is an operation waveform diagram of the synchronizer 300r of FIG. The output DATA2 of the OR gate OR1 becomes data obtained by expanding the pulse width of the original input data DATA to two cycles of the clock signal CLKo. The output DATA2 of the OR gate OR1 passes through the flip-flops FF21 to FF23, so that the metastable state is removed.

特開平１０−１３５９３８号公報Japanese Patent Laid-Open No. 10-135938

このように従来では、２つのクロックドメインの周波数ｆｏ、ｆｄの大小関係に応じて、図１または図３のシンクロナイザ２００ｒ、３００ｒを選択する必要があった。特に図３のシンクロナイザ３００ｒは、必要なフリップフロップの個数が多いため、チップ面積が増加し、コストが高くなるという問題があった。   Thus, conventionally, it is necessary to select the synchronizers 200r and 300r in FIG. 1 or FIG. 3 according to the magnitude relationship between the frequencies fo and fd of the two clock domains. In particular, the synchronizer 300r of FIG. 3 has a problem that the chip area increases and the cost increases because of the large number of necessary flip-flops.

図３のシンクロナイザ３００ｒにおいてクロック信号ＣＬＫoとＣＬＫｄの周波数の比がさらに大きい場合には、パルス幅をさらに伸張する必要があり、したがってパルス伸張回路３１０のフリップフロップの段数をさらに増やす必要があり、チップ面積はより大きくなる。 In the synchronizer 300r of FIG. 3, when the ratio of the frequency of the clock signal CLKo and C L Kd is larger, it is necessary to further expand the pulse width, and therefore, it is necessary to further increase the number of flip-flop stages of the pulse expansion circuit 310. The chip area becomes larger.

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、少ない素子数で、周波数が高いクロックドメインから低いドメインへのデータ伝送と、周波数が低いクロックドメインから高いドメインへのデータ伝送に対応可能なシンクロナイザの提供にある。   SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and one of exemplary purposes of one aspect thereof is to transmit data from a clock domain having a high frequency to a domain having a low frequency and to use a clock domain having a low frequency. Is to provide a synchronizer that can handle data transmission from a high domain to a high domain.

本発明のある態様は、第１周波数ｆｏの第１クロック信号と同期する第１クロックドメインからのデータを受け、第２周波数ｆｄの第２クロック信号と同期する第２クロックドメインへ受け渡すシンクロナイザに関する。シンクロナイザは、その入力端子に第１クロックドメインのデータを受け、そのクロック端子に第１クロック信号を受ける第１フリップフロップと、第１フリップフロップの出力データを反転する第１インバータと、その入力端子に第１フリップフロップの出力データを受け、そのクロック端子に第２クロック信号を受け、その反転セット端子に第１インバータの出力を受ける第２フリップフロップと、その入力端子に第２フリップフロップの出力データを受け、そのクロック端子に第２クロック信号を受ける第３フリップフロップと、を備える。   An aspect of the present invention relates to a synchronizer that receives data from a first clock domain synchronized with a first clock signal having a first frequency fo and transfers the data to a second clock domain synchronized with a second clock signal having a second frequency fd. . The synchronizer receives a first clock domain data at its input terminal, receives a first clock signal at its clock terminal, a first inverter for inverting the output data of the first flip-flop, and its input terminal Receives the output data of the first flip-flop, receives the second clock signal at its clock terminal, receives the output of the first inverter at its inverting set terminal, and the output of the second flip-flop at its input terminal A third flip-flop receiving data and receiving a second clock signal at its clock terminal.

この態様によると、ｆｏ＞ｆｄ、ｆｏ＜ｆｄいずれの場合も、クロックの乗せ換えを行なうことができる。またｆｏとｆｄの比率にかかわらず、回路規模は小さくてすむ。   According to this aspect, the clock can be changed in both cases of fo> fd and fo <fd. Further, the circuit scale can be small regardless of the ratio of fo and fd.

第１フリップフロップから第３フリップフロップそれぞれの反転リセット端子には、リセット信号が入力されてもよい。   A reset signal may be input to the inverting reset terminal of each of the first to third flip-flops.

本発明の別の態様もまた、シンクロナイザである。このシンクロナイザは、その入力端子に第１クロックドメインのデータを受け、そのクロック端子に第１クロック信号を受ける第４フリップフロップと、第４フリップフロップの出力データを反転する第２インバータと、その入力端子に第２インバータの出力データを受け、そのクロック端子に第２クロック信号を受け、その反転リセット端子に第２インバータの出力を受ける第５フリップフロップと、その入力端子に第５フリップフロップの出力データを受け、そのクロック端子に第２クロック信号を受ける第６フリップフロップと、を備える。   Another embodiment of the present invention is also a synchronizer. The synchronizer receives a first clock domain data at its input terminal, receives a first clock signal at its clock terminal, a second inverter for inverting the output data of the fourth flip-flop, and its input A fifth flip-flop receiving the output data of the second inverter at its terminal, a second clock signal at its clock terminal, receiving the output of the second inverter at its inverting reset terminal, and an output of the fifth flip-flop at its input terminal A sixth flip-flop receiving data and receiving a second clock signal at its clock terminal.

この態様によっても、ｆｏ＞ｆｄ、ｆｏ＜ｆｄいずれの場合も、クロックの乗せ換えを行なうことができる。またｆｏとｆｄの比率にかかわらず、回路規模は小さくてすむ。   Also in this mode, clock transfer can be performed in both cases of fo> fd and fo <fd. Further, the circuit scale can be small regardless of the ratio of fo and fd.

第５フリップフロップおよび第６フリップフロップそれぞれの反転セット端子には、セット信号が入力されてもよい。 A set signal may be input to each inverting set terminal of the fifth flip-flop and the sixth flip-flop.

第５フリップフロップの反転リセット端子には、第２インバータの出力に代えて、スキャンテスト用論理信号が入力可能に構成されてもよい。
これにより、スキャンテストが可能となる。 Instead of the output of the second inverter, a scan test logic signal may be input to the inverting reset terminal of the fifth flip-flop.
As a result, a scan test can be performed.

ある態様においてシンクロナイザは、第２インバータの出力とスキャンテスト用論理信号を受け、一方を選択して第５フリップフロップの反転リセット端子に出力するセレクタをさらに備えてもよい。   In one aspect, the synchronizer may further include a selector that receives the output of the second inverter and the scan test logic signal, selects one of them, and outputs the selected signal to the inverting reset terminal of the fifth flip-flop.

本発明の別の態様は、半導体装置に関する。半導体装置は、シリアルデータを受信するインタフェース回路と、クロック信号を生成するクロック発生回路と、インタフェース回路の出力データを受け、クロック信号と同期して出力する上述のいずれかのシンクロナイザと、シンクロナイザの出力データを処理する信号処理回路と、を備える。   Another embodiment of the present invention relates to a semiconductor device. The semiconductor device includes an interface circuit that receives serial data, a clock generation circuit that generates a clock signal, one of the synchronizers that receives output data of the interface circuit and outputs the data in synchronization with the clock signal, and an output of the synchronizer A signal processing circuit for processing data.

本発明の別の態様も、半導体装置に関する。半導体装置は、第１クロック信号を生成する第１クロック発生回路と、第２クロック信号を生成する第２クロック発生回路と、第１クロック信号と同期して動作する第１信号処理回路と、第２クロック信号と同期して動作する第２信号処理回路と、第１信号処理回路からのデータを受け、第２信号処理回路に受け渡す上述のいずれかの第１のシンクロナイザと、第２信号処理回路からのデータを受け、第１信号処理回路に受け渡す上述のいずれかの第２のシンクロナイザと、を備える。   Another embodiment of the present invention also relates to a semiconductor device. The semiconductor device includes: a first clock generation circuit that generates a first clock signal; a second clock generation circuit that generates a second clock signal; a first signal processing circuit that operates in synchronization with the first clock signal; A second signal processing circuit that operates in synchronization with the two-clock signal; any one of the first synchronizers that receives data from the first signal processing circuit and delivers the data to the second signal processing circuit; and second signal processing Any one of the above-mentioned second synchronizers which receives data from the circuit and transfers it to the first signal processing circuit.

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。   Note that any combination of the above-described constituent elements and the constituent elements and expressions of the present invention replaced with each other among methods, apparatuses, systems, and the like are also effective as an aspect of the present invention.

本発明のシンクロナイザによれば、少ない素子数で、周波数が高いクロックドメインから低いドメインへのデータ伝送と、周波数が低いクロックドメインから高いドメインへのデータ伝送に対応できる。   According to the synchronizer of the present invention, data transmission from a clock domain having a high frequency to a low domain and data transmission from a clock domain having a low frequency to a high domain can be accommodated with a small number of elements.

従来のシンクロナイザの回路図である。It is a circuit diagram of the conventional synchronizer. 図１のシンクロナイザの動作波形図である。It is an operation | movement waveform diagram of the synchronizer of FIG. 従来のシンクロナイザの回路図である。It is a circuit diagram of the conventional synchronizer. 図３のシンクロナイザの動作波形図である。FIG. 4 is an operation waveform diagram of the synchronizer of FIG. 3. 第１の実施の形態に係るシンクロナイザの回路図である。It is a circuit diagram of a synchronizer concerning a 1st embodiment. 図５のシンクロナイザの動作波形図である。FIG. 6 is an operation waveform diagram of the synchronizer of FIG. 5. 図５のシンクロナイザの動作波形図である。FIG. 6 is an operation waveform diagram of the synchronizer of FIG. 5. 第２の実施の形態に係るシンクロナイザの回路図である。It is a circuit diagram of a synchronizer concerning a 2nd embodiment. 第１の半導体装置のブロック図である。1 is a block diagram of a first semiconductor device. 第２の半導体装置のブロック図である。It is a block diagram of the 2nd semiconductor device.

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。   The present invention will be described below based on preferred embodiments with reference to the drawings. The same or equivalent components, members, and processes shown in the drawings are denoted by the same reference numerals, and repeated descriptions are omitted as appropriate. The embodiments do not limit the invention but are exemplifications, and all features and combinations thereof described in the embodiments are not necessarily essential to the invention.

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。 In this specification, “the state in which the member A is connected to the member B” means that the member A and the member B are electrically connected in addition to the case where the member A and the member B are physically directly connected. It includes the case of being indirectly connected through another member that does not affect the connection state.
Similarly, “the state in which the member C is provided between the member A and the member B” refers to the case where the member A and the member C or the member B and the member C are directly connected, as well as an electrical condition. It includes the case of being indirectly connected through another member that does not affect the connection state.

（第１の実施の形態）
図５は、第１の実施の形態に係るシンクロナイザ１００の回路図である。シンクロナイザ１００は、第１フリップフロップＦＦ１１〜第３フリップフロップＦＦ１３、第１インバータ１０２を備える。
シンクロナイザ１００は、第１周波数ｆｏの第１クロック信号ＣＬＫｏと同期する第１クロックドメインからのデータＤ１を受け、第２周波数ｆｄの第２クロック信号ＣＬＫｄと同期する第２クロックドメインへ受け渡す。 (First embodiment)
FIG. 5 is a circuit diagram of the synchronizer 100 according to the first embodiment. The synchronizer 100 includes a first flip-flop FF11 to a third flip-flop FF13, and a first inverter 102.
The synchronizer 100 receives data D1 from the first clock domain synchronized with the first clock signal CLKo having the first frequency fo, and delivers the data D1 to the second clock domain synchronized with the second clock signal CLKd having the second frequency fd.

第１フリップフロップＦＦ１１は、その入力端子Ｄに第１クロックドメインのデータＤ１を受け、そのクロック端子に第１クロック信号ＣＬＫｏを受ける。第１インバータ１０２は、第１フリップフロップＦＦ１１の出力データＤＡＴＡを反転する。第２フリップフロップＦＦ１２は、その入力端子に第１フリップフロップＦＦ１１の出力データＤＡＴＡを受け、そのクロック端子に第２クロック信号ＣＬＫｄを受け、その反転セット端子ＳＮに第１インバータ１０２の出力ＤＡＴＡ＿Ｓｅｔを受ける。第３フリップフロップＦＦ１３は、その入力端子に第２フリップフロップＦＦ１２の出力データＤＡＴＡ＿Ｓｙｎｃ１を受け、そのクロック端子に第２クロック信号ＣＬＫｄを受ける。第１フリップフロップＦＦ１１から第３フリップフロップＦＦ１３それぞれの反転リセット端子には、リセット信号ＸＲＳＴが入力される。   The first flip-flop FF11 receives the data D1 of the first clock domain at its input terminal D, and receives the first clock signal CLKo at its clock terminal. The first inverter 102 inverts the output data DATA of the first flip-flop FF11. The second flip-flop FF12 receives the output data DATA of the first flip-flop FF11 at its input terminal, receives the second clock signal CLKd at its clock terminal, and receives the output DATA_Set of the first inverter 102 at its inverting set terminal SN. . The third flip-flop FF13 receives the output data DATA_Sync1 of the second flip-flop FF12 at its input terminal, and receives the second clock signal CLKd at its clock terminal. The reset signal XRST is input to the inverting reset terminals of the first flip-flop FF11 to the third flip-flop FF13.

以上がシンクロナイザ１００の構成である。続いて動作を説明する。図６、図７は、図５のシンクロナイザ１００の動作波形図である。   The above is the configuration of the synchronizer 100. Next, the operation will be described. 6 and 7 are operation waveform diagrams of the synchronizer 100 of FIG.

図６を参照し、ｆｏ＜ｆｄの動作を説明する。第１フリップフロップＦＦ１１の出力ＤＡＴＡの変化タイミングは、第２クロック信号ＣＬＫｄのエッジと重なっており、したがって第２フリップフロップＦＦ１２の出力ＤＡＴＡ＿Ｓｙｎｃ１はメタステーブル状態となっている。   The operation of fo <fd will be described with reference to FIG. The change timing of the output DATA of the first flip-flop FF11 overlaps the edge of the second clock signal CLKd. Therefore, the output DATA_Sync1 of the second flip-flop FF12 is in a metastable state.

第１フリップフロップＦＦ１１の出力ＤＡＴＡがハイレベルに遷移すると、第１インバータ１０２により反転され、第２フリップフロップＦＦ１２のセット端子ＳＮ（反転論理）にローレベルの信号ＤＡＴＡ＿Ｓｅｔが入力される。セット端子には、第２クロック信号ＣＬＫｄの複数サイクルにまたがってローレベルが入力され、その間、第２フリップフロップＦＦ１２の出力ＤＡＴＡ＿Ｓｙｎｃ１は、ハイレベル（１）に固定される。このデータＤＡＴＡ＿Ｓｙｎｃ１が第３フリップフロップＦＦ１３を経由することにより、メタステーブル状態が除去されたデータＤＡＴＡ＿Ｓｙｎｃ２が生成される。   When the output DATA of the first flip-flop FF11 transitions to a high level, the first inverter 102 inverts it, and the low-level signal DATA_Set is input to the set terminal SN (inverted logic) of the second flip-flop FF12. A low level is input to the set terminal over a plurality of cycles of the second clock signal CLKd, and during that time, the output DATA_Sync1 of the second flip-flop FF12 is fixed to a high level (1). When this data DATA_Sync1 passes through the third flip-flop FF13, data DATA_Sync2 from which the metastable state is removed is generated.

図７を参照し、ｆｏ＞ｆｄの動作を説明する。この場合、第２フリップフロップＦＦ１２のセット端子（反転論理）は無視してよい。第１フリップフロップＦＦ１１の出力ＤＡＴＡの変化タイミングは、第２クロック信号ＣＬＫｄのエッジと重なっており、したがって第２フリップフロップＦＦ１２の出力ＤＡＴＡ＿Ｓｙｎｃ１はメタステーブル状態となっている。このデータＤＡＴＡ＿Ｓｙｎｃ１が第３フリップフロップＦＦ１３を経由することにより、メタステーブル状態が除去されたデータＤＡＴＡ＿Ｓｙｎｃ２が生成される。   The operation of fo> fd will be described with reference to FIG. In this case, the set terminal (inverted logic) of the second flip-flop FF12 may be ignored. The change timing of the output DATA of the first flip-flop FF11 overlaps the edge of the second clock signal CLKd. Therefore, the output DATA_Sync1 of the second flip-flop FF12 is in a metastable state. When this data DATA_Sync1 passes through the third flip-flop FF13, data DATA_Sync2 from which the metastable state is removed is generated.

以上がシンクロナイザ１００の動作である。このシンクロナイザ１００によれば、ｆｏ＞ｆｄ、ｆｏ＜ｆｄいずれの場合も、クロックの乗せ換えを行なうことができる。また図３のシンクロナイザ３００ｒに比べて、２つのクロック信号の周波数ｆｏとｆｄの比率にかかわらず、回路規模は小さくてすむため、チップ面積およびコストを低減できる。   The operation of the synchronizer 100 has been described above. According to this synchronizer 100, it is possible to change clocks in both cases of fo> fd and fo <fd. Compared to the synchronizer 300r of FIG. 3, the circuit size can be reduced regardless of the ratio of the frequencies fo and fd of the two clock signals, and the chip area and cost can be reduced.

（第２の実施の形態）
図８は、第２の実施の形態に係るシンクロナイザ１００ａの回路図である。シンクロナイザ１００ａは、第４フリップフロップＦＦ１４〜第６フリップフロップＦＦ１６、第２インバータ１０４、セレクタ１０６を備える。 (Second Embodiment)
FIG. 8 is a circuit diagram of a synchronizer 100a according to the second embodiment. The synchronizer 100a includes a fourth flip-flop FF14 to a sixth flip-flop FF16, a second inverter 104, and a selector 106.

シンクロナイザ１００ａは、図５のシンクロナイザ１００と同様に、第１周波数ｆｏの第１クロック信号ＣＬＫｏと同期する第１クロックドメインからのデータを受け、第２周波数ｆｄの第２クロック信号ＣＬＫｄと同期する第２クロックドメインへ受け渡す。   Similarly to the synchronizer 100 of FIG. 5, the synchronizer 100a receives data from the first clock domain synchronized with the first clock signal CLKo having the first frequency fo, and synchronizes with the second clock signal CLKd having the second frequency fd. Deliver to the 2 clock domain.

第４フリップフロップＦＦ１４は、その入力端子に第１クロックドメインのデータを受け、そのクロック端子に第１クロック信号ＣＬＫｏを受ける。第２インバータ１０４は、第４フリップフロップＦＦ１４の出力データＤＡＴＡを反転する。第５フリップフロップＦＦ１５は、その入力端子に第２インバータ１０４の出力データＸＤＡＴＡを受け、そのクロック端子に第２クロック信号ＣＬＫｄを受ける。また第５フリップフロップＦＦ１５は、その反転リセット端子ＲＮにセレクタ１０６を経由して第２インバータ１０４の出力ＸＤＡＴＡを受ける。第６フリップフロップＦＦ１６は、その入力端子に第５フリップフロップＦＦ１５の出力データＤＡＴＡ＿Ｓｙｎｃ１を受け、そのクロック端子に第２クロック信号ＣＬＫｄを受ける。第５フリップフロップＦＦ１５および第６フリップフロップＦＦ１６それぞれの反転セット端子ＳＮ（反転論理）には、セット信号ＸＳＥＴが入力される。 The fourth flip-flop FF14 receives data of the first clock domain at its input terminal and receives the first clock signal CLKo at its clock terminal. The second inverter 104 inverts the output data DATA of the fourth flip-flop FF14. The fifth flip-flop FF15 receives the output data XDATA of the second inverter 104 at its input terminal, and receives the second clock signal CLKd at its clock terminal. The fifth flip-flop FF15 receives the output XDATA of the second inverter 104 via the selector 106 at its inverting reset terminal RN. The sixth flip-flop FF16 receives the output data DATA_Sync1 of the fifth flip-flop FF15 at its input terminal, and receives the second clock signal CLKd at its clock terminal. The set signal XSET is input to the inversion set terminal SN (inversion logic) of each of the fifth flip-flop FF15 and the sixth flip-flop FF16.

また第５フリップフロップＦＦ１５の反転リセット端子ＲＮには、第２インバータ１０４の出力ＸＤＡＴＡに代えて、スキャンテスト用論理信号ＳＣＮが入力可能に構成される。具体的には、セレクタ１０６は、第２インバータ１０４の出力ＸＤＡＴＡとスキャンテスト用論理信号ＳＣＮを受け、制御信号ＣＮＴに応じて一方を選択し、第５フリップフロップＦＦ１５の反転リセット端子ＲＮに出力する。   In addition, instead of the output XDATA of the second inverter 104, the scan test logic signal SCN can be input to the inverting reset terminal RN of the fifth flip-flop FF15. Specifically, the selector 106 receives the output XDATA of the second inverter 104 and the scan test logic signal SCN, selects one in accordance with the control signal CNT, and outputs it to the inverting reset terminal RN of the fifth flip-flop FF15. .

以上がシンクロナイザ１００ａの構成である。このシンクロナイザ１００ａは、図５のシンクロナイザ１００を論理反転した構成と把握することができる。したがって動作波形は、ｆｏ＜ｆｄの場合には図６と同様に動作し、ｆｏ＞ｆｄの場合には図７と同様に動作する。   The above is the configuration of the synchronizer 100a. The synchronizer 100a can be understood as a configuration obtained by logically inverting the synchronizer 100 of FIG. Therefore, the operation waveform operates in the same manner as in FIG. 6 when fo <fd, and in the same manner as in FIG. 7 when fo> fd.

このシンクロナイザ１００ａによれば、図５のシンクロナイザ１００と同様の効果を得ることができる。   According to the synchronizer 100a, the same effect as that of the synchronizer 100 of FIG. 5 can be obtained.

また、第５フリップフロップＦＦ１５の反転リセット端子ＲＮに、セレクタ１０６を介してスキャンテスト用論理信号ＳＣＮを入力可能とした。これによりスキャンテストが可能となる。   Further, the scan test logic signal SCN can be input to the inverting reset terminal RN of the fifth flip-flop FF15 via the selector 106. This allows a scan test.

続いてシンクロナイザの用途を説明する。
図９は、第１の半導体装置５００のブロック図である。半導体装置５００は、シリアルインタフェース回路５０２、クロック発生回路５０４、シンクロナイザ５０６、信号処理回路５０８を備える。 Next, the use of the synchronizer will be described.
FIG. 9 is a block diagram of the first semiconductor device 500. The semiconductor device 500 includes a serial interface circuit 502, a clock generation circuit 504, a synchronizer 506, and a signal processing circuit 508.

シリアルインタフェース回路５０２は、たとえばＩ２Ｃ（Inter IC ）バスを介して、他の半導体装置（不図示）と接続され、シリアルデータＳＤＡおよびクロックＳＣＬを受ける。 The serial interface circuit 502 is connected to another semiconductor device (not shown) via, for example, an I 2 C (Inter IC) bus and receives serial data SDA and a clock SCL.

クロック発生回路５０４は、たとえばＰＬＬ回路であり、クロック信号ＣＬＫを生成する。シンクロナイザ５０６は、シリアルインタフェース回路５０２の出力データＤ１を受け、クロック信号ＣＬＫと同期して出力する。シンクロナイザ５０６は、図５あるいは図８のシンクロナイザ１００に相当する。信号処理回路５０８は、シンクロナイザ１００の出力データＤ２を処理する。信号処理の内容は特に限定されない。   Clock generation circuit 504 is a PLL circuit, for example, and generates clock signal CLK. The synchronizer 506 receives the output data D1 from the serial interface circuit 502 and outputs it in synchronization with the clock signal CLK. The synchronizer 506 corresponds to the synchronizer 100 of FIG. 5 or FIG. The signal processing circuit 508 processes the output data D2 of the synchronizer 100. The content of signal processing is not particularly limited.

図１０は、第２の半導体装置６００のブロック図である。半導体装置６００は、第１クロック発生回路６０２、第２クロック発生回路６０４、第１信号処理回路６０６、第２信号処理回路６０８、第１シンクロナイザ６１０、第２シンクロナイザ６１２を備える。   FIG. 10 is a block diagram of the second semiconductor device 600. The semiconductor device 600 includes a first clock generation circuit 602, a second clock generation circuit 604, a first signal processing circuit 606, a second signal processing circuit 608, a first synchronizer 610, and a second synchronizer 612.

第１クロック発生回路６０２は、第１クロック信号ＣＬＫ１を生成し、第２クロック発生回路６０４は、第２クロック信号ＣＬＫ２を生成する。第１信号処理回路６０６は、第１クロック信号ＣＬＫ１と同期して動作する。第２信号処理回路６０８は、第２クロック信号ＣＬＫ２と同期して動作する。第１シンクロナイザ６１０は、第１信号処理回路６０６からのデータＤ３を受け、第２クロック信号ＣＬＫ２に乗せ変えたデータＤ４を第２信号処理回路６０８に受け渡す。第２シンクロナイザ６１２は、第２信号処理回路６０８からのデータＤ５を受け、第１クロック信号ＣＬＫ１に乗せ変えたデータＤ６を第１信号処理回路６０６に受け渡す。第１シンクロナイザ６１０および第２シンクロナイザ６１２は、図５あるいは図８のシンクロナイザ１００に相当する。   The first clock generation circuit 602 generates a first clock signal CLK1, and the second clock generation circuit 604 generates a second clock signal CLK2. The first signal processing circuit 606 operates in synchronization with the first clock signal CLK1. The second signal processing circuit 608 operates in synchronization with the second clock signal CLK2. The first synchronizer 610 receives the data D3 from the first signal processing circuit 606, and passes the data D4 changed to the second clock signal CLK2 to the second signal processing circuit 608. The second synchronizer 612 receives the data D5 from the second signal processing circuit 608, and transfers the data D6, which is replaced with the first clock signal CLK1, to the first signal processing circuit 606. The first synchronizer 610 and the second synchronizer 612 correspond to the synchronizer 100 of FIG. 5 or FIG.

たとえば半導体装置６００は送受信機であり、第１信号処理回路６０６は、送信ＴＸに関連した処理を、第２信号処理回路６０８は受信ＲＸに関連した処理を行なってもよい。   For example, the semiconductor device 600 may be a transceiver, and the first signal processing circuit 606 may perform processing related to transmission TX, and the second signal processing circuit 608 may perform processing related to reception RX.

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。   Although the present invention has been described using specific terms based on the embodiments, the embodiments only illustrate the principles and applications of the present invention, and the embodiments are defined in the claims. Many variations and modifications of the arrangement are permitted without departing from the spirit of the present invention.

１００…シンクロナイザ、１０２…第１インバータ、ＦＦ１１…第１フリップフロップ、ＦＦ１２…第２フリップフロップ、ＦＦ１３…第３フリップフロップ、ＦＦ１４…第４フリップフロップ、ＦＦ１５…第５フリップフロップ、ＦＦ１６…第６フリップフロップ、１０４…第２インバータ、１０６…セレクタ、ｆｏ…第１周波数、ｆｄ…第２周波数、ＣＬＫｏ…第１クロック信号、ＣＬＫｄ…第２クロック信号、５００…半導体装置、５０２…シリアルインタフェース回路、５０４…クロック発生回路、５０６…シンクロナイザ、５０８…信号処理回路、６００…半導体装置、６０２…第１クロック発生回路、６０４…第２クロック発生回路、６０６…第１信号処理回路、６０８…第２信号処理回路、６１０…第１シンクロナイザ、６１２…第２シンクロナイザ。 DESCRIPTION OF SYMBOLS 100 ... Synchronizer, 102 ... 1st inverter, FF11 ... 1st flip-flop, FF12 ... 2nd flip-flop, FF13 ... 3rd flip-flop, FF14 ... 4th flip-flop, FF15 ... 5th flip-flop, FF16 ... 6th flip-flop 104 ... second inverter 106 ... selector fo ... first frequency fd ... second frequency CLKo ... first clock signal CLKd ... second clock signal 500 ... semiconductor device 502 ... serial interface circuit 504 ... Clock generation circuit, 506 ... Synchronizer, 508 ... Signal processing circuit, 600 ... Semiconductor device, 602 ... First clock generation circuit, 604 ... Second clock generation circuit, 606 ... First signal processing circuit, 608 ... Second signal processing Circuit, 610... First synchronizer, 61 ... the second synchronizer.

Claims (8)

第１周波数の第１クロック信号と同期する第１クロックドメインからのデータを受け、第２周波数の第２クロック信号と同期する第２クロックドメインへ受け渡すシンクロナイザであって、
その入力端子に第１クロックドメインのデータを受け、そのクロック端子に前記第１クロック信号を受ける第１フリップフロップと、
前記第１フリップフロップの出力データを反転する第１インバータと、
その入力端子に前記第１フリップフロップの出力データを受け、そのクロック端子に前記第２クロック信号を受け、その反転セット端子に前記第１インバータの出力を受ける第２フリップフロップと、
その入力端子に前記第２フリップフロップの出力データを受け、そのクロック端子に前記第２クロック信号を受ける第３フリップフロップと、
を備えることを特徴とするシンクロナイザ。 A synchronizer that receives data from a first clock domain that is synchronized with a first clock signal of a first frequency and passes the data to a second clock domain that is synchronized with a second clock signal of a second frequency;
A first flip-flop receiving data of the first clock domain at its input terminal and receiving the first clock signal at its clock terminal;
A first inverter for inverting the output data of the first flip-flop;
A second flip-flop that receives the output data of the first flip-flop at its input terminal, receives the second clock signal at its clock terminal, and receives the output of the first inverter at its inverting set terminal;
A third flip-flop receiving the output data of the second flip-flop at its input terminal and receiving the second clock signal at its clock terminal;
A synchronizer characterized by comprising: 前記第１フリップフロップから前記第３フリップフロップそれぞれの反転リセット端子には、リセット信号が入力されることを特徴とする請求項１に記載のシンクロナイザ。   The synchronizer according to claim 1, wherein a reset signal is input to an inverting reset terminal of each of the first flip-flop to the third flip-flop. 第１周波数の第１クロック信号と同期する第１クロックドメインからのデータを受け、第２周波数の第２クロック信号と同期する第２クロックドメインへ受け渡すシンクロナイザであって、
その入力端子に第１クロックドメインのデータを受け、そのクロック端子に前記第１クロック信号を受ける第４フリップフロップと、
前記第４フリップフロップの出力データを反転する第２インバータと、
その入力端子に前記第２インバータの出力データを受け、そのクロック端子に前記第２クロック信号を受け、その反転リセット端子に前記第２インバータの出力を受ける第５フリップフロップと、
その入力端子に前記第５フリップフロップの出力データを受け、そのクロック端子に前記第２クロック信号を受ける第６フリップフロップと、
を備えることを特徴とするシンクロナイザ。 A synchronizer that receives data from a first clock domain that is synchronized with a first clock signal of a first frequency and passes the data to a second clock domain that is synchronized with a second clock signal of a second frequency;
A fourth flip-flop receiving data of the first clock domain at its input terminal and receiving the first clock signal at its clock terminal;
A second inverter for inverting the output data of the fourth flip-flop;
A fifth flip-flop receiving the output data of the second inverter at its input terminal, receiving the second clock signal at its clock terminal, and receiving the output of the second inverter at its inverting reset terminal;
A sixth flip-flop receiving the output data of the fifth flip-flop at its input terminal and receiving the second clock signal at its clock terminal;
A synchronizer characterized by comprising: 前記第５フリップフロップおよび前記第６フリップフロップそれぞれの反転セット端子には、セット信号が入力されることを特徴とする請求項３に記載のシンクロナイザ。 4. The synchronizer according to claim 3, wherein a set signal is input to each of the inverting set terminals of the fifth flip-flop and the sixth flip-flop. 前記第５フリップフロップの前記反転リセット端子には、前記第２インバータの出力に代えて、スキャンテスト用論理信号が入力可能に構成されることを特徴とする請求項３または４に記載のシンクロナイザ。   5. The synchronizer according to claim 3, wherein a scan test logic signal can be input to the inverting reset terminal of the fifth flip-flop instead of the output of the second inverter. 前記第２インバータの出力と前記スキャンテスト用論理信号を受け、一方を選択して前記第５フリップフロップの前記反転リセット端子に出力するセレクタをさらに備えることを特徴とする請求項５に記載のシンクロナイザ。   6. The synchronizer according to claim 5, further comprising a selector that receives the output of the second inverter and the logic signal for scan test, selects one and outputs the selected signal to the inverting reset terminal of the fifth flip-flop. . シリアルデータを受信するインタフェース回路と、
クロック信号を生成するクロック発生回路と、
前記インタフェース回路の出力データを受け、前記クロック信号と同期して出力する請求項１から６のいずれかに記載のシンクロナイザと、
前記シンクロナイザの出力データを処理する信号処理回路と、
を備えることを特徴とする半導体装置。 An interface circuit for receiving serial data;
A clock generation circuit for generating a clock signal;
The synchronizer according to any one of claims 1 to 6, which receives output data of the interface circuit and outputs it in synchronization with the clock signal;
A signal processing circuit for processing the output data of the synchronizer;
A semiconductor device comprising: 第１クロック信号を生成する第１クロック発生回路と、
第２クロック信号を生成する第２クロック発生回路と、
前記第１クロック信号と同期して動作する第１信号処理回路と、
前記第２クロック信号と同期して動作する第２信号処理回路と、
前記第１信号処理回路からのデータを受け、前記第２信号処理回路に受け渡す請求項１から６のいずれかに記載の第１のシンクロナイザと、
前記第２信号処理回路からのデータを受け、前記第１信号処理回路に受け渡す請求項１から６のいずれかに記載の第２のシンクロナイザと、
を備えることを特徴とする半導体装置。 A first clock generation circuit for generating a first clock signal;
A second clock generation circuit for generating a second clock signal;
A first signal processing circuit that operates in synchronization with the first clock signal;
A second signal processing circuit that operates in synchronization with the second clock signal;
The first synchronizer according to any one of claims 1 to 6, wherein the first synchronizer receives data from the first signal processing circuit and transfers the data to the second signal processing circuit;
The second synchronizer according to any one of claims 1 to 6, wherein the second synchronizer receives data from the second signal processing circuit and transfers the data to the first signal processing circuit.
A semiconductor device comprising:
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