JP2014219786A

JP2014219786A - Signal synchronization circuit

Info

Publication number: JP2014219786A
Application number: JP2013097642A
Authority: JP
Inventors: 健宮原; Takeshi Miyahara
Original assignee: Nihon Dempa Kogyo Co Ltd
Current assignee: Nihon Dempa Kogyo Co Ltd
Priority date: 2013-05-07
Filing date: 2013-05-07
Publication date: 2014-11-20

Abstract

PROBLEM TO BE SOLVED: To reduce time till a reset state of a plurality of circuits operating by a different clock signal is released, and to bring timing close when a reset state is released in synchronization with a clock signal among a plurality of circuits.SOLUTION: A first signal synchronization circuit 1 includes a first delay circuit 11, a first gate circuit 12, and a second delay circuit 13. The first delay circuit 11 delays a reset signal RST in synchronization with a first clock signal CLK 1. The first gate circuit 12 outputs a composite reset signal based on AND operation of the first delay signal RST1 showing a rest signal RST delayed by the first delay circuit 11 and another delay signal in which the reset signal RST is delayed. The second delay circuit 13 outputs a first delay reset signal RSTO1 that delays the composite reset signal output from the first gate circuit 12 in synchronization with a first clock signal CLK1.

Description

本発明は、リセット信号をクロック信号に同期させる信号同期化回路に関するものである。 The present invention relates to a signal synchronization circuit that synchronizes a reset signal with a clock signal.

従来、リセット信号をクロック信号に同期させて出力することが行われている。例えば、図５に示すように、リセット信号を、集積回路（以下、ＩＣという）で用いられるクロック信号に同期させる同期化回路が知られている（例えば、特許文献１参照）。 Conventionally, a reset signal is output in synchronization with a clock signal. For example, as shown in FIG. 5, a synchronization circuit that synchronizes a reset signal with a clock signal used in an integrated circuit (hereinafter referred to as an IC) is known (see, for example, Patent Document 1).

図５に示す同期化回路１００は、設定値記憶部１０１と、カウンタ１０２と、Ｄフリップフロップ回路１０３と、Ｄフリップフロップ回路１０４と、Ｄフリップフロップ回路１０５とを備える。 The synchronization circuit 100 illustrated in FIG. 5 includes a set value storage unit 101, a counter 102, a D flip-flop circuit 103, a D flip-flop circuit 104, and a D flip-flop circuit 105.

この同期化回路１００では、カウンタ１０２は、リセット信号ＲＳＴが入力されると、設定値記憶部１０１に記憶されている設定値に基づいて、リセット信号をＣＰＵクロック信号ＣＬＫの所定周期分伸長する。
Ｄフリップフロップ回路１０３は、カウンタから出力された出力信号を入力信号とし、この入力信号をＣＰＵクロック信号ＣＬＫに基づいて遅延させる。 In the synchronization circuit 100, when the reset signal RST is input, the counter 102 extends the reset signal by a predetermined period of the CPU clock signal CLK based on the setting value stored in the setting value storage unit 101.
The D flip-flop circuit 103 uses the output signal output from the counter as an input signal, and delays the input signal based on the CPU clock signal CLK.

Ｄフリップフロップ回路１０４及びＤフリップフロップ回路１０３は、Ｄフリップフロップ回路１０３の出力信号をＩＣのクロック信号ＣＬＫＡに同期して遅延させる。このようにして、同期化回路１００では、リセット信号からクロック信号ＣＬＫＡに同期した同期リセット信号ＲＳＴＯを生成することができる。 The D flip-flop circuit 104 and the D flip-flop circuit 103 delay the output signal of the D flip-flop circuit 103 in synchronization with the clock signal CLKA of the IC. In this manner, the synchronization circuit 100 can generate the synchronous reset signal RSTO synchronized with the clock signal CLKA from the reset signal.

特開２０１０−９４２７号公報JP 2010-9427 A

ところで、装置内では、それぞれ異なるクロック信号によって複数のＩＣが動作する場合がある。複数のＩＣの起動時に、それぞれのＩＣに対して、それぞれのＩＣを動作させるクロックに同期したリセット信号を入力する場合に、リセット信号を同期化する回路に各クロック信号が入力されるまでの時間に差があると、複数のＩＣ間でリセット信号が解除されるタイミングが異なり、誤動作の原因となる。そこで、複数のＩＣ間で、リセット信号がクロック信号に同期して解除されるタイミングを近くする必要がある。 By the way, in the apparatus, a plurality of ICs may be operated by different clock signals. When a plurality of ICs are activated, when a reset signal synchronized with a clock for operating each IC is input to each IC, the time until each clock signal is input to a circuit that synchronizes the reset signal If there is a difference, the timing at which the reset signal is released differs among a plurality of ICs, causing malfunction. Therefore, it is necessary to make the timing at which the reset signal is released in synchronization with the clock signal between a plurality of ICs.

このような問題に対応するために、各クロック信号が入力されるまでの時間を予め想定し、当該時間に比べてリセット信号の入力時間を長くすることが行われている。しかしながら、このような手法では、リセット信号の入力時間を、各クロック信号が入力されるまでの時間のばらつきに応じたマージンを加えた時間にする必要があるので、複数のＩＣのリセット状態が解除されるまでにかかる時間が長くなるという問題があった。 In order to cope with such a problem, it is assumed that a time until each clock signal is input is assumed in advance, and the input time of the reset signal is made longer than the time. However, in such a method, it is necessary to set the input time of the reset signal to a time added with a margin corresponding to the variation in time until each clock signal is input. There was a problem that it took a long time to be done.

そこで、本発明はこれらの点に鑑みてなされたものであり、異なるクロック信号で動作する複数の回路のリセット状態が解除されるまでの時間を短縮するとともに、複数の回路間で、クロック信号に同期してリセット状態が解除されるタイミングを近づけることができる信号同期化回路を提供することを目的とする。 Therefore, the present invention has been made in view of these points, and shortens the time until the reset state of a plurality of circuits operating with different clock signals is released, and converts the clock signal between the plurality of circuits. An object of the present invention is to provide a signal synchronization circuit that can approach the timing at which the reset state is released in synchronization.

本発明の第１の態様においては、リセット信号をクロック信号に同期して遅延させる第１遅延回路と、第１遅延回路により遅延されたリセット信号である遅延信号と、リセット信号と異なる他のリセット信号が遅延された他の遅延信号との論理積に基づく合成リセット信号を出力するゲート回路と、ゲート回路から出力された合成リセット信号を上記のクロック信号に同期して遅延させた遅延リセット信号を出力する第２遅延回路とを備える、信号同期化回路を提供する。 In the first aspect of the present invention, a first delay circuit that delays the reset signal in synchronization with the clock signal, a delay signal that is a reset signal delayed by the first delay circuit, and another reset different from the reset signal A gate circuit that outputs a combined reset signal based on the logical product of other delayed signals whose signals are delayed, and a delayed reset signal obtained by delaying the combined reset signal output from the gate circuit in synchronization with the clock signal. A signal synchronization circuit including a second delay circuit for outputting is provided.

上記の信号同期化回路では、第１遅延回路は、クロック信号とリセット信号とが入力され、リセット信号が解除されると、クロック信号に同期して論理値が変化する出力信号を出力する第１フリップフロップ回路と、上記のクロック信号と第１フリップフロップ回路の出力信号とが入力され、当該出力信号を前記クロック信号に同期して遅延させた前記遅延信号を出力する第２フリップフロップ回路とを有し、第２遅延回路は、クロック信号と合成リセット信号とが入力され、合成リセット信号が解除されると、クロック信号に同期して論理値が変化する出力信号を出力する第３フリップフロップ回路と、クロック信号と第３フリップフロップ回路の出力信号とが入力され、当該出力信号をクロック信号に同期して遅延させた遅延リセット信号を出力する第４フリップフロップ回路とを有してもよい。 In the signal synchronization circuit described above, the first delay circuit receives the clock signal and the reset signal, and when the reset signal is released, the first delay circuit outputs an output signal whose logic value changes in synchronization with the clock signal. A flip-flop circuit; and a second flip-flop circuit that receives the clock signal and the output signal of the first flip-flop circuit and outputs the delayed signal obtained by delaying the output signal in synchronization with the clock signal. A second flip-flop circuit that outputs an output signal whose logical value changes in synchronization with the clock signal when the clock signal and the composite reset signal are input and the composite reset signal is canceled. And a clock signal and an output signal of the third flip-flop circuit, and a delayed reset signal obtained by delaying the output signal in synchronization with the clock signal. It may have a fourth flip-flop circuit for outputting.

上記の信号同期化回路では、ゲート回路は、入力された複数の遅延信号の少なくともいずれかをマスキング可能なマスキング部と、マスキング部によりマスキングされなかった複数の遅延信号の論理積を合成リセット信号として出力するゲート部とを有してもよい。 In the signal synchronization circuit described above, the gate circuit uses, as a composite reset signal, a logical product of a masking unit capable of masking at least one of a plurality of input delay signals and a plurality of delay signals not masked by the masking unit. And a gate portion for outputting.

本発明の第２の態様においては、リセット信号を第１クロック信号に同期して遅延させる第１遅延回路と、リセット信号を第１クロック信号とは異なる第２クロック信号に同期して遅延させる第３遅延回路と、第１遅延回路により遅延されたリセット信号を示す第１遅延信号と、第３遅延回路により遅延されたリセット信号を示す第２遅延信号との論理積を示す合成リセット信号を出力する第１ゲート回路と、第１遅延信号と、第２遅延信号との論理積を示す合成リセット信号を出力する第２ゲート回路と、第１ゲート回路から出力された合成リセット信号を第１クロック信号に同期して遅延させる第２遅延回路と、第２ゲート回路から出力された合成リセット信号を第２クロック信号に同期して遅延させる第４遅延回路とを備える信号同期化回路を提供する。 In the second aspect of the present invention, the first delay circuit that delays the reset signal in synchronization with the first clock signal, and the first delay circuit that delays the reset signal in synchronization with the second clock signal different from the first clock signal. A composite reset signal indicating a logical product of a 3-delay circuit, a first delay signal indicating the reset signal delayed by the first delay circuit, and a second delay signal indicating the reset signal delayed by the third delay circuit is output. A first gate circuit, a second gate circuit that outputs a combined reset signal indicating a logical product of the first delayed signal and the second delayed signal, and a combined reset signal output from the first gate circuit as a first clock. Signal synchronization comprising: a second delay circuit that delays in synchronization with the signal; and a fourth delay circuit that delays the composite reset signal output from the second gate circuit in synchronization with the second clock signal. To provide a circuit.

本発明に係る信号同期化回路によれば、異なるクロック信号で動作する複数の回路のリセット状態が解除されるまでの時間を短縮するとともに、複数の回路間で、クロック信号に同期してリセット状態が解除されるタイミングを近づけることができるという効果を奏する。 According to the signal synchronization circuit of the present invention, the time until the reset state of a plurality of circuits operating with different clock signals is released is reduced, and the reset state is synchronized between the plurality of circuits in synchronization with the clock signal. There is an effect that the timing at which the is released can be approached.

第１の実施形態に係る信号同期化回路を２つ接続した例を示す図である。It is a figure which shows the example which connected the signal synchronization circuit which concerns on 1st Embodiment. 第１の実施形態に係る２つの信号同期化回路におけるタイミングチャート（その１）である。6 is a timing chart (No. 1) in two signal synchronization circuits according to the first embodiment. 第１の実施形態に係る２つの信号同期化回路におけるタイミングチャート（その２）である。6 is a timing chart (No. 2) in two signal synchronization circuits according to the first embodiment. 本実施形態の第１ゲート回路の構成を示す図である。It is a figure which shows the structure of the 1st gate circuit of this embodiment. 従来の同期化回路の構成を示す図である。It is a figure which shows the structure of the conventional synchronization circuit.

＜第１の実施形態＞
［信号同期化回路の回路構成］
以下、本発明の第１の実施形態について、図面を参照しながら説明する。
図１は、本実施形態に係る信号同期化回路を２つ接続した例を示す図である。
図１では、第１信号同期化回路１と第２信号同期化回路２とが接続されている。第１信号同期化回路１及び第２信号同期化回路２は、入力されるリセット信号を、それぞれの回路に入力されるクロック信号に同期して遅延させる。そして、第１信号同期化回路１及び第２信号同期化回路２は、それぞれが遅延させた信号の論理積を、それぞれのクロック信号に同期させて遅延リセット信号として出力する。 <First Embodiment>
[Circuit configuration of signal synchronization circuit]
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.
FIG. 1 is a diagram illustrating an example in which two signal synchronization circuits according to the present embodiment are connected.
In FIG. 1, a first signal synchronization circuit 1 and a second signal synchronization circuit 2 are connected. The first signal synchronization circuit 1 and the second signal synchronization circuit 2 delay the input reset signal in synchronization with the clock signal input to each circuit. Then, the first signal synchronization circuit 1 and the second signal synchronization circuit 2 output the logical product of the delayed signals as delayed reset signals in synchronization with the respective clock signals.

第１信号同期化回路１は、第１遅延回路１１と、第１ゲート回路１２と、第２遅延回路１３とを備える。
第１遅延回路１１は、リセット信号ＲＳＴを第１クロック信号ＣＬＫ１に同期して遅延させる。リセット信号ＲＳＴは０又は１の２つの論理値をとり、リセット信号ＲＳＴが０の場合にはリセット状態を示し、１の場合にはリセット解除状態を示す。リセット信号ＲＳＴが０の間、第１遅延回路１１の出力信号は０であり、リセット信号ＲＳＴが１の間に第１クロック信号ＣＬＫ１が立ち上がるタイミングで１に変化する。 The first signal synchronization circuit 1 includes a first delay circuit 11, a first gate circuit 12, and a second delay circuit 13.
The first delay circuit 11 delays the reset signal RST in synchronization with the first clock signal CLK1. The reset signal RST takes two logical values of 0 or 1. When the reset signal RST is 0, it indicates a reset state, and when it is 1, it indicates a reset release state. While the reset signal RST is 0, the output signal of the first delay circuit 11 is 0, and changes to 1 at the timing when the first clock signal CLK1 rises while the reset signal RST is 1.

第１遅延回路１１は、第１フリップフロップ回路１１１と、第２フリップフロップ回路１１２とを備える。第１フリップフロップ回路１１１は、Ｄフリップフロップ回路であり、ハイレベル信号ＶｄｄがＤ端子に、第１クロック信号ＣＬＫ１がクロック端子に、リセット信号ＲＳＴがリセット端子に入力され、リセット信号ＲＳＴが解除されると、第１クロック信号ＣＬＫ１に同期して論理値が変化する出力信号を出力する。具体的には、第１フリップフロップ回路１１１は、リセット信号ＲＳＴが立ち上がった後に、第１クロック信号ＣＬＫ１の立ち上がりに同期して立ち上がる出力信号を出力する。なお、後述する他のフリップフロップ回路も、Ｄフリップフロップ回路であるものとする。また、ハイレベル信号とは、２値（０又は１）をとる信号において、１を示す信号である。 The first delay circuit 11 includes a first flip-flop circuit 111 and a second flip-flop circuit 112. The first flip-flop circuit 111 is a D flip-flop circuit, and the high level signal Vdd is input to the D terminal, the first clock signal CLK1 is input to the clock terminal, the reset signal RST is input to the reset terminal, and the reset signal RST is released. Then, an output signal whose logic value changes in synchronization with the first clock signal CLK1 is output. Specifically, the first flip-flop circuit 111 outputs an output signal that rises in synchronization with the rise of the first clock signal CLK1 after the reset signal RST rises. Note that other flip-flop circuits described later are also D flip-flop circuits. Further, the high level signal is a signal indicating 1 in a signal having a binary value (0 or 1).

第２フリップフロップ回路１１２は、第１フリップフロップ回路１１１の出力信号がＤ端子に、第１クロック信号ＣＬＫ１がクロック端子に、リセット信号ＲＳＴがリセット端子に入力され、当該出力信号を第１クロック信号ＣＬＫ１に同期して遅延させた第１遅延信号ＲＳＴ１を出力する。具体的には、第２フリップフロップ回路１１２は、第１フリップフロップ回路１１１の出力信号を第１クロック信号ＣＬＫ１の１クロック分遅延させた第１遅延信号ＲＳＴ１を出力する。これにより、第１遅延回路１１においては、第１クロック信号がリセット信号ＲＳＴの立ち上がりから２回立ち上がると第１遅延信号ＲＳＴ１が出力される。 In the second flip-flop circuit 112, the output signal of the first flip-flop circuit 111 is input to the D terminal, the first clock signal CLK1 is input to the clock terminal, the reset signal RST is input to the reset terminal, and the output signal is input to the first clock signal. A first delay signal RST1 delayed in synchronization with CLK1 is output. Specifically, the second flip-flop circuit 112 outputs a first delay signal RST1 obtained by delaying the output signal of the first flip-flop circuit 111 by one clock of the first clock signal CLK1. Thus, in the first delay circuit 11, when the first clock signal rises twice from the rising edge of the reset signal RST, the first delay signal RST1 is output.

第１ゲート回路１２は、第１遅延信号ＲＳＴ１と、リセット信号ＲＳＴが遅延された他の遅延信号との論理積に基づく合成リセット信号ＣＲＳＴを出力する。具体的には、第１ゲート回路１２には、第１遅延信号ＲＳＴ１と、第２信号同期化回路２の第３遅延回路２１から出力された第２遅延信号ＲＳＴ２とが入力される。第１ゲート回路１２は、第１遅延信号ＲＳＴ１と、第２遅延信号ＲＳＴ２との論理積を合成リセット信号ＣＲＳＴとして出力する。 The first gate circuit 12 outputs a combined reset signal CRST based on the logical product of the first delay signal RST1 and another delay signal obtained by delaying the reset signal RST. Specifically, the first delay circuit RST1 and the second delay signal RST2 output from the third delay circuit 21 of the second signal synchronization circuit 2 are input to the first gate circuit 12. The first gate circuit 12 outputs a logical product of the first delay signal RST1 and the second delay signal RST2 as a combined reset signal CRST.

第２遅延回路１３は、第１ゲート回路１２から出力された合成リセット信号ＣＲＳＴを第１クロック信号ＣＬＫ１に同期して遅延させた遅延リセット信号を出力する。第２遅延回路１３は、第３フリップフロップ回路１３１と、第４フリップフロップ回路１３２とを備える。第３フリップフロップ回路１３１は、ハイレベル信号ＶｄｄがＤ端子に、第１クロック信号ＣＬＫ１がクロック端子に、第１ゲート回路１２から出力された合成リセット信号ＣＲＳＴとがリセット端子に入力され、当該合成リセット信号ＣＲＳＴが解除されると、第１クロック信号ＣＬＫ１に同期して論理値が変化する出力信号を出力する。例えば、第３フリップフロップ回路１３１は、合成リセット信号ＣＲＳＴが立ち上がった後に、第１クロック信号ＣＬＫ１の立ち上がりに同期して立ち上がる出力信号を出力する。 The second delay circuit 13 outputs a delayed reset signal obtained by delaying the combined reset signal CRST output from the first gate circuit 12 in synchronization with the first clock signal CLK1. The second delay circuit 13 includes a third flip-flop circuit 131 and a fourth flip-flop circuit 132. In the third flip-flop circuit 131, the high-level signal Vdd is input to the D terminal, the first clock signal CLK1 is input to the clock terminal, and the combined reset signal CRST output from the first gate circuit 12 is input to the reset terminal. When the reset signal CRST is canceled, an output signal whose logic value changes in synchronization with the first clock signal CLK1 is output. For example, the third flip-flop circuit 131 outputs an output signal that rises in synchronization with the rise of the first clock signal CLK1 after the composite reset signal CRST rises.

第４フリップフロップ回路１３２は、第３フリップフロップ回路１３１の出力信号がＤ端子に、第１クロック信号ＣＬＫ１がクロック端子に、合成リセット信号ＣＲＳＴがリセット端子に入力され、当該出力信号を第１クロック信号ＣＬＫ１に同期して遅延させた遅延リセット信号を出力する。例えば、第４フリップフロップ回路１３２は、第３フリップフロップ回路１３１の出力信号を第１クロック信号ＣＬＫ１の１クロック分遅延させた第１遅延リセット信号ＲＳＴＯ１を出力する。 In the fourth flip-flop circuit 132, the output signal of the third flip-flop circuit 131 is input to the D terminal, the first clock signal CLK1 is input to the clock terminal, the combined reset signal CRST is input to the reset terminal, and the output signal is input to the first clock. A delayed reset signal delayed in synchronization with the signal CLK1 is output. For example, the fourth flip-flop circuit 132 outputs the first delayed reset signal RSTO1 obtained by delaying the output signal of the third flip-flop circuit 131 by one clock of the first clock signal CLK1.

続いて、第２信号同期化回路２の構成について説明する。
第２信号同期化回路２は、第１信号同期化回路１と同様の構成を有していてもよく、第３遅延回路２１と、第２ゲート回路２２と、第４遅延回路２３とを備える。
第３遅延回路２１は、リセット信号ＲＳＴを第２クロック信号ＣＬＫ２に同期して遅延させて第２遅延信号ＲＳＴ２を出力する。第３遅延回路２１は、第１遅延回路１１と同様の構成を有しており、第５フリップフロップ回路２１１と、第６フリップフロップ回路２１２とを備える。 Next, the configuration of the second signal synchronization circuit 2 will be described.
The second signal synchronization circuit 2 may have the same configuration as the first signal synchronization circuit 1, and includes a third delay circuit 21, a second gate circuit 22, and a fourth delay circuit 23. .
The third delay circuit 21 delays the reset signal RST in synchronization with the second clock signal CLK2, and outputs the second delay signal RST2. The third delay circuit 21 has the same configuration as the first delay circuit 11 and includes a fifth flip-flop circuit 211 and a sixth flip-flop circuit 212.

第５フリップフロップ回路２１１は、第１フリップフロップ回路１１１と同様に、第２クロック信号ＣＬＫ２と、ハイレベル信号Ｖｄｄと、リセット信号ＲＳＴとが入力され、リセット信号ＲＳＴが解除されると、第２クロック信号ＣＬＫ２に同期して論理値が変化する出力信号を出力する。
第６フリップフロップ回路２１２は、第２フリップフロップ回路１１２と同様に、第２クロック信号ＣＬＫ２と、第５フリップフロップ回路２１１の出力信号と、リセット信号ＲＳＴとが入力され、当該出力信号を第２クロック信号ＣＬＫ２に同期して遅延させた遅延信号を出力する。 Similarly to the first flip-flop circuit 111, the fifth flip-flop circuit 211 receives the second clock signal CLK2, the high level signal Vdd, and the reset signal RST, and when the reset signal RST is released, An output signal whose logic value changes in synchronization with the clock signal CLK2 is output.
Similarly to the second flip-flop circuit 112, the sixth flip-flop circuit 212 receives the second clock signal CLK2, the output signal of the fifth flip-flop circuit 211, and the reset signal RST, and inputs the output signal to the second flip-flop circuit 212. A delay signal delayed in synchronization with the clock signal CLK2 is output.

第２ゲート回路２２は、第１ゲート回路１２と同様の構成であり、第１遅延信号ＲＳＴ１と、第２遅延信号ＲＳＴ２との論理積に基づく合成リセット信号を出力する。具体的には、第２ゲート回路２２には、第１遅延信号ＲＳＴ１と、第２遅延信号ＲＳＴ２とが入力される。第２ゲート回路２２は、第１遅延信号ＲＳＴ１と第２遅延信号ＲＳＴ２との論理積を合成リセット信号ＣＲＳＴとして出力する。 The second gate circuit 22 has the same configuration as the first gate circuit 12, and outputs a combined reset signal based on the logical product of the first delay signal RST1 and the second delay signal RST2. Specifically, the first delay signal RST1 and the second delay signal RST2 are input to the second gate circuit 22. The second gate circuit 22 outputs a logical product of the first delay signal RST1 and the second delay signal RST2 as a combined reset signal CRST.

第４遅延回路２３は、第２ゲート回路２２から出力された合成リセット信号ＣＲＳＴを第２クロック信号ＣＬＫ２に同期して遅延させた遅延リセット信号を出力する。第４遅延回路２３は、第２遅延回路１３と同様の構成を有しており、第７フリップフロップ回路２３１と、第８フリップフロップ回路２３２とを備える。 The fourth delay circuit 23 outputs a delayed reset signal obtained by delaying the combined reset signal CRST output from the second gate circuit 22 in synchronization with the second clock signal CLK2. The fourth delay circuit 23 has the same configuration as the second delay circuit 13 and includes a seventh flip-flop circuit 231 and an eighth flip-flop circuit 232.

第７フリップフロップ回路２３１は、第３フリップフロップ回路１３１と同様に、第２クロック信号ＣＬＫ２と、ハイレベル信号Ｖｄｄと、第２ゲート回路２２から出力された合成リセット信号ＣＲＳＴとが入力され、当該合成リセット信号ＣＲＳＴが解除されると、第２クロック信号ＣＬＫ２に同期して論理値が変化する出力信号を出力する。
第８フリップフロップ回路２３２は、第４フリップフロップ回路と同様に、第２クロック信号ＣＬＫ２と、第７フリップフロップ回路２３１の出力信号と、合成リセット信号ＣＲＳＴとが入力され、当該出力信号を第２クロック信号ＣＬＫ２の１クロック分遅延させた第２遅延リセット信号ＲＳＴＯ２を出力する。 Similarly to the third flip-flop circuit 131, the seventh flip-flop circuit 231 receives the second clock signal CLK2, the high level signal Vdd, and the composite reset signal CRST output from the second gate circuit 22, When the composite reset signal CRST is canceled, an output signal whose logic value changes in synchronization with the second clock signal CLK2 is output.
Similarly to the fourth flip-flop circuit, the eighth flip-flop circuit 232 receives the second clock signal CLK2, the output signal of the seventh flip-flop circuit 231, and the composite reset signal CRST, and outputs the output signal to the second flip-flop circuit 232 as the second flip-flop circuit 232. A second delayed reset signal RSTO2 delayed by one clock of the clock signal CLK2 is output.

［信号同期化回路の動作］
続いて、信号同期化回路の動作について説明する。
図２は、本実施形態に係る２つの信号同期化回路におけるタイミングチャート（その１）である。図２は、２つのクロック信号が予め入力されている状態におけるタイミングチャートを示す。 [Operation of signal synchronization circuit]
Next, the operation of the signal synchronization circuit will be described.
FIG. 2 is a timing chart (No. 1) in the two signal synchronization circuits according to the present embodiment. FIG. 2 shows a timing chart in a state where two clock signals are input in advance.

まず、時刻Ｔ１においてリセット信号ＲＳＴが、０（リセット状態）に変化すると、第１遅延信号ＲＳＴ１、第２遅延信号ＲＳＴ２、合成リセット信号ＣＲＳＴ、第１遅延リセット信号ＲＳＴＯ１、第２遅延リセット信号ＲＳＴＯ２が１から０に変化する。
続いて、時刻Ｔ２においてリセット信号ＲＳＴが、１（リセット解除状態）に変化すると、第２遅延信号ＲＳＴ２は、時刻Ｔ２から第２クロック信号ＣＬＫ２が２回立ち上がる時刻Ｔ３において０から１に変化し、第１遅延信号ＲＳＴ１は、時刻Ｔ２から第１クロック信号ＣＬＫ１が２回立ち上がる時刻Ｔ４において０から１に変化する。 First, when the reset signal RST changes to 0 (reset state) at time T1, the first delay signal RST1, the second delay signal RST2, the combined reset signal CRST, the first delay reset signal RSTO1, and the second delay reset signal RSTO2 are changed. It changes from 1 to 0.
Subsequently, when the reset signal RST changes to 1 (reset release state) at time T2, the second delay signal RST2 changes from 0 to 1 at time T3 when the second clock signal CLK2 rises twice from time T2. The first delay signal RST1 changes from 0 to 1 at time T4 when the first clock signal CLK1 rises twice from time T2.

合成リセット信号ＣＲＳＴは、第１遅延信号ＲＳＴ１と第２遅延信号ＲＳＴ２との論理積であるので、時刻Ｔ４において０から１に変化する。
合成リセット信号ＣＲＳＴが時刻Ｔ４において１に変化すると、第２遅延リセット信号ＲＳＴＯ２は、時刻Ｔ４から第２クロック信号ＣＬＫ２が２回立ち上がる時刻Ｔ５において０から１に変化する。同様に、第１遅延リセット信号ＲＳＴＯ１は、時刻Ｔ４から第１クロック信号ＣＬＫ１が２回立ち上がる時刻Ｔ６において０から１に変化する。 The composite reset signal CRST is a logical product of the first delay signal RST1 and the second delay signal RST2, and thus changes from 0 to 1 at time T4.
When the combined reset signal CRST changes to 1 at time T4, the second delayed reset signal RSTO2 changes from 0 to 1 at time T5 when the second clock signal CLK2 rises twice from time T4. Similarly, the first delay reset signal RSTO1 changes from 0 to 1 at time T6 when the first clock signal CLK1 rises twice from time T4.

図３は、本実施形態に係る２つの信号同期化回路におけるタイミングチャート（その２）である。図３は、第１クロック信号ＣＬＫ１が予め入力され、第２クロック信号ＣＬＫ２が時刻Ｔ１４において入力された状態におけるタイミングチャートを示す。例えば、第２クロック信号ＣＬＫ２が、ＦＰＧＡ（Field-Programmable Gate Array）により生成される場合、第２クロック信号ＣＬＫ２は、図３に示すように、ＦＰＧＡに入力されるリセット信号ＲＳＴがリセット解除状態になってから所定の時間が経過した後に出力され始める。 FIG. 3 is a timing chart (No. 2) in the two signal synchronization circuits according to the present embodiment. FIG. 3 shows a timing chart in a state where the first clock signal CLK1 is input in advance and the second clock signal CLK2 is input at time T14. For example, when the second clock signal CLK2 is generated by an FPGA (Field-Programmable Gate Array), as shown in FIG. 3, the second clock signal CLK2 has a reset signal RST input to the FPGA in a reset release state. The output starts after a predetermined time elapses.

まず、時刻Ｔ１１においてリセット信号ＲＳＴが０（リセット状態）に変化すると、第１遅延信号ＲＳＴ１、第２遅延信号ＲＳＴ２、合成リセット信号ＣＲＳＴ、第１遅延リセット信号ＲＳＴＯ１、第２遅延リセット信号ＲＳＴＯ２が１から０に変化する。
続いて、時刻Ｔ１２においてリセット信号ＲＳＴが１（リセット解除状態）に変化すると、第１遅延信号ＲＳＴ１は、時刻Ｔ１２から第１クロック信号ＣＬＫ１が２回立ち上がる時刻Ｔ１３において０から１に変化する。これに対して、第２遅延信号ＲＳＴ２は、第２クロック信号ＣＬＫ２が入力されていない状態であることから変化しない。 First, when the reset signal RST changes to 0 (reset state) at time T11, the first delay signal RST1, the second delay signal RST2, the combined reset signal CRST, the first delay reset signal RSTO1, and the second delay reset signal RSTO2 are set to 1. Changes from 0 to 0.
Subsequently, when the reset signal RST changes to 1 (reset release state) at time T12, the first delay signal RST1 changes from 0 to 1 at time T13 when the first clock signal CLK1 rises twice from time T12. On the other hand, the second delay signal RST2 does not change because the second clock signal CLK2 is not input.

その後、時刻Ｔ１４において第２クロック信号ＣＬＫ２が入力されると、第２遅延信号ＲＳＴ２は、時刻Ｔ１４から第２クロック信号ＣＬＫ２が２回立ち上がる時刻Ｔ１５において０から１に変化する。
合成リセット信号ＣＲＳＴは、第１遅延信号ＲＳＴ１と第２遅延信号ＲＳＴ２との論理積であるので、時刻Ｔ１５において０から１に変化する。 Thereafter, when the second clock signal CLK2 is input at time T14, the second delay signal RST2 changes from 0 to 1 at time T15 when the second clock signal CLK2 rises twice from time T14.
The composite reset signal CRST is a logical product of the first delay signal RST1 and the second delay signal RST2, and thus changes from 0 to 1 at time T15.

合成リセット信号ＣＲＳＴが時刻Ｔ１５において１に変化すると、第１遅延リセット信号ＲＳＴＯ１は、時刻Ｔ１５から第１クロック信号ＣＬＫ１が２回立ち上がる時刻Ｔ１６において０から１に変化する。同様に、第２遅延リセット信号ＲＳＴＯ２は、時刻Ｔ１５から第２クロック信号ＣＬＫ２が２回立ち上がる時刻Ｔ１７において０から１に変化する。 When the combined reset signal CRST changes to 1 at time T15, the first delayed reset signal RSTO1 changes from 0 to 1 at time T16 when the first clock signal CLK1 rises twice from time T15. Similarly, the second delay reset signal RSTO2 changes from 0 to 1 at time T17 when the second clock signal CLK2 rises twice from time T15.

図３に示す例では、第２クロック信号ＣＬＫ２の入力が遅延した結果、第１遅延信号ＲＳＴ１と第２遅延信号ＲＳＴ２との時間差がＴ１５−Ｔ１３である。これに対して、第１遅延リセット信号ＲＳＴＯ１と、第２遅延リセット信号ＲＳＴＯ２との時間差がＴ１７−Ｔ１６となり、第１遅延信号ＲＳＴ１と、第２遅延信号ＲＳＴ２との時間差がＴ１５−Ｔ１３よりも短くなることが確認できた。 In the example shown in FIG. 3, as a result of delaying the input of the second clock signal CLK2, the time difference between the first delay signal RST1 and the second delay signal RST2 is T15-T13. In contrast, the time difference between the first delay reset signal RSTO1 and the second delay reset signal RSTO2 is T17-T16, and the time difference between the first delay signal RST1 and the second delay signal RST2 is shorter than T15-T13. It was confirmed that

［第１の実施形態の効果］
以上、第１の実施形態によれば、第１信号同期化回路１は、リセット信号ＲＳＴを第１クロック信号ＣＬＫ１に同期して遅延させる第１遅延回路１１と、第１遅延回路１１により遅延されたリセット信号ＲＳＴを示す第１遅延信号ＲＳＴ１と、リセット信号ＲＳＴが遅延された他の遅延信号としての第２遅延信号ＲＳＴ２との論理積に基づく合成リセット信号ＣＲＳＴを出力する第１ゲート回路１２と、第１ゲート回路１２から出力された合成リセット信号ＣＲＳＴを第１クロック信号ＣＬＫ１に同期して遅延させる第２遅延回路１３とを備える。そして、第１ゲート回路に入力される、２つの信号同期化回路それぞれから出力される遅延信号が立ち上がった後に、第２遅延回路１３において同期化を開始する。第２信号同期化回路２も同様の動作を行う。 [Effect of the first embodiment]
As described above, according to the first embodiment, the first signal synchronization circuit 1 is delayed by the first delay circuit 11 that delays the reset signal RST in synchronization with the first clock signal CLK1 and the first delay circuit 11. A first gate circuit 12 for outputting a combined reset signal CRST based on a logical product of a first delay signal RST1 indicating the reset signal RST and a second delay signal RST2 as another delay signal obtained by delaying the reset signal RST; The second delay circuit 13 delays the composite reset signal CRST output from the first gate circuit 12 in synchronization with the first clock signal CLK1. Then, after the delay signal output from each of the two signal synchronization circuits input to the first gate circuit rises, the second delay circuit 13 starts synchronization. The second signal synchronization circuit 2 performs the same operation.

したがって、遅延信号のいずれかの立ち上がりタイミングが、他の遅延信号の立ち上がりタイミングに比べて遅れた場合であっても、立ち上がりタイミングが遅い遅延信号が立ち上がると速やかに、第２遅延回路１３及び第４遅延回路２３における同期化処理が開始される。その結果、異なるクロック信号で動作する複数のＩＣのリセット状態が解除されるまでの時間を短縮するとともに、複数のＩＣでクロック信号に同期してリセット状態が解除されるタイミングを近づけることができる。 Therefore, even if the rising timing of any one of the delay signals is delayed as compared with the rising timing of the other delayed signals, the second delay circuit 13 and the fourth delay circuit 13 promptly start up when the delayed signal having the later rising timing rises. The synchronization process in the delay circuit 23 is started. As a result, it is possible to shorten the time until the reset state of a plurality of ICs operating with different clock signals is released, and to approximate the timing at which the reset state is released in synchronization with the clock signal in the plurality of ICs.

また、第１信号同期化回路１の第１遅延回路１１は、第１フリップフロップ回路１１１と、第２フリップフロップ回路１１２とを有し、第２遅延回路１３は、第３フリップフロップ回路１３１と、第４フリップフロップ回路１３２とを有するので、メタステーブル状態になることを回避することができ、リセット信号ＲＳＴを安定して遅延させることができる。 The first delay circuit 11 of the first signal synchronization circuit 1 includes a first flip-flop circuit 111 and a second flip-flop circuit 112, and the second delay circuit 13 includes a third flip-flop circuit 131 and The fourth flip-flop circuit 132 can prevent the metastable state and can stably delay the reset signal RST.

＜第２の実施形態＞
［遅延信号のいずれかをマスキングする］
続いて、第２の実施形態について説明する。
本実施形態の第１ゲート回路１２及び第２ゲート回路２２は、入力された複数の遅延信号の少なくともいずれかをマスキング可能である点で第１の実施形態と異なり、その他の点では同じである。
なお、第１ゲート回路１２及び第２ゲート回路２２は同一の構成を有するので、第１ゲート回路１２について説明を行い、第２ゲート回路２２の説明を省略する。 <Second Embodiment>
[Mask any delay signal]
Next, the second embodiment will be described.
The first gate circuit 12 and the second gate circuit 22 of this embodiment are different from the first embodiment in that at least one of a plurality of input delay signals can be masked, and is the same in other points. .
Since the first gate circuit 12 and the second gate circuit 22 have the same configuration, the first gate circuit 12 will be described, and the description of the second gate circuit 22 will be omitted.

図４は、本実施形態の第１ゲート回路１２の構成を示す図である。
第１ゲート回路１２は、マスキング部１２１と、ゲート部１２２とを有する。
マスキング部１２１には、複数の遅延信号として、第１遅延信号ＲＳＴ１及び第２遅延信号ＲＳＴ２が入力され、これら遅延信号の少なくともいずれかをマスキング可能である。具体的には、マスキング部１２１は、制御レジスタ１２１Ａと、ＡＮＤ素子１２１Ｂと、ＡＮＤ素子１２１Ｃとを備える。 FIG. 4 is a diagram showing a configuration of the first gate circuit 12 of the present embodiment.
The first gate circuit 12 includes a masking unit 121 and a gate unit 122.
The masking unit 121 receives the first delay signal RST1 and the second delay signal RST2 as a plurality of delay signals, and can mask at least one of these delay signals. Specifically, the masking unit 121 includes a control register 121A, an AND element 121B, and an AND element 121C.

制御レジスタ１２１Ａには、第１遅延信号ＲＳＴ１と第２遅延信号ＲＳＴ２とのそれぞれに対するイネーブル制御ビットが設けられている。このイネーブル制御ビットの値によって、合成リセット信号ＣＲＳＴの生成に第１遅延信号ＲＳＴ１及び第２遅延信号ＲＳＴ２のいずれの信号を使用するかが制御される。 The control register 121A is provided with an enable control bit for each of the first delay signal RST1 and the second delay signal RST2. Depending on the value of the enable control bit, it is controlled which of the first delay signal RST1 and the second delay signal RST2 is used to generate the composite reset signal CRST.

例えば、第１遅延信号ＲＳＴ１に対応するイネーブル制御ビットが０の場合、ＡＮＤ素子１２１Ｂの出力値は、第１遅延信号ＲＳＴ１の値によらず０になるので、第１遅延信号ＲＳＴ１をマスキングする状態となる。また、第１遅延信号ＲＳＴ１に対応するイネーブル制御ビットが１の場合、ＡＮＤ素子１２１Ｂの出力値は、第１遅延信号ＲＳＴ１の論理値と等しくなるので、第１遅延信号ＲＳＴ１をマスキングしない状態となる。 For example, when the enable control bit corresponding to the first delay signal RST1 is 0, the output value of the AND element 121B is 0 regardless of the value of the first delay signal RST1, so that the first delay signal RST1 is masked. It becomes. When the enable control bit corresponding to the first delay signal RST1 is 1, the output value of the AND element 121B is equal to the logical value of the first delay signal RST1, so that the first delay signal RST1 is not masked. .

ゲート部１２２は、例えばＡＮＤ素子によって構成される。ＡＮＤ素子１２２Ａは、マスキング部１２１によりマスキングされなかった複数の遅延信号の論理積を合成リセット信号ＣＲＳＴとして出力する。 The gate unit 122 is configured by, for example, an AND element. The AND element 122A outputs a logical product of a plurality of delay signals that are not masked by the masking unit 121 as a combined reset signal CRST.

［第２の実施形態の効果］
以上、第２の実施形態によれば、第１信号同期化回路１は、マスキング部１２１により、遅延信号の少なくともいずれかをマスキング可能とするので、回路構成に応じて、どのリセット信号ＲＳＴの出力を用いて、同期化された遅延リセット信号を生成するかを選択することができる。 [Effects of Second Embodiment]
As described above, according to the second embodiment, since the first signal synchronization circuit 1 can mask at least one of the delay signals by the masking unit 121, the output of which reset signal RST depends on the circuit configuration. Can be used to select whether to generate a synchronized delayed reset signal.

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.

例えば、第１の実施形態では、２つの信号同期化回路を接続した例について説明したが、３つ以上の信号同期化回路をそれぞれ接続させてもよい。この場合、各信号同期化回路のゲート回路に、それぞれの信号同期化回路の第１遅延回路が出力する遅延信号が入力されてもよい。この場合において、第２実施形態のマスキング部１２１は、３つ以上の信号同期化回路それぞれの遅延信号についてマスキング可能に構成される。また、第２実施形態のゲート部１２２は、３つ以上の信号同期化回路それぞれの遅延信号について、論理積をとる。 For example, in the first embodiment, an example in which two signal synchronization circuits are connected has been described, but three or more signal synchronization circuits may be connected to each other. In this case, the delay signal output from the first delay circuit of each signal synchronization circuit may be input to the gate circuit of each signal synchronization circuit. In this case, the masking unit 121 of the second embodiment is configured to be able to mask the delayed signals of each of the three or more signal synchronization circuits. In addition, the gate unit 122 of the second embodiment performs a logical product on the delayed signals of each of the three or more signal synchronization circuits.

また、第１の実施形態では、リセット信号ＲＳＴが、リセット状態を０、リセット解除状態を１で示し、第１フリップフロップ回路１１１が、リセット信号ＲＳＴの立ち上がりを第１クロック信号ＣＬＫ１の立ち上がりに同期させたが、これに限らない。例えば、リセット信号ＲＳＴは、リセット状態が１、リセット解除状態が０であってもよい。また、リセット信号ＲＳＴの立ち上がりを第１クロック信号ＣＬＫ１の立ち下がりに同期させたり、リセット信号ＲＳＴの立ち下がりを第１クロック信号ＣＬＫ１の立ち上がり又は立ち下がりに同期させたりしてもよい。 In the first embodiment, the reset signal RST indicates the reset state as 0 and the reset release state as 1. The first flip-flop circuit 111 synchronizes the rising edge of the reset signal RST with the rising edge of the first clock signal CLK1. However, it is not limited to this. For example, the reset signal RST may be 1 in the reset state and 0 in the reset release state. Further, the rising edge of the reset signal RST may be synchronized with the falling edge of the first clock signal CLK1, or the falling edge of the reset signal RST may be synchronized with the rising edge or the falling edge of the first clock signal CLK1.

また、上記の実施形態では、第１フリップフロップ回路１１１及び第２フリップフロップ回路１１２のＤ端子にハイレベル信号Ｖｄｄが入力され、リセット端子にリセット信号ＲＳＴが入力されていたが、Ｄ端子にリセット信号ＲＳＴが入力されてもよい。同様に、上記の実施形態では、第３フリップフロップ回路１３１及び第４フリップフロップ回路１３２のＤ端子にハイレベル信号Ｖｄｄが入力され、リセット端子に合成リセット信号ＣＲＳＴが入力されていたが、Ｄ端子に合成リセット信号ＣＲＳＴが入力されてもよい。 In the above embodiment, the high-level signal Vdd is input to the D terminals of the first flip-flop circuit 111 and the second flip-flop circuit 112, and the reset signal RST is input to the reset terminal. A signal RST may be input. Similarly, in the above embodiment, the high-level signal Vdd is input to the D terminals of the third flip-flop circuit 131 and the fourth flip-flop circuit 132, and the composite reset signal CRST is input to the reset terminal. The composite reset signal CRST may be input to the input.

１・・・第１信号同期化回路、２・・・第２信号同期化回路、１１・・・第１遅延回路、１２・・・第１ゲート回路、１３・・・第２遅延回路、２１・・・第３遅延回路、２２・・・第２ゲート回路、２３・・・第４遅延回路、１０１・・・設定値記憶部、１０２・・・カウンタ、１０３、１０４、１０５・・・Ｄフリップフロップ回路、１１１・・・第１フリップフロップ回路、１１２・・・第２フリップフロップ回路、１２１・・・マスキング部、１２１Ａ・・・制御レジスタ、１２１Ｂ、１２１Ｃ・・・ＡＮＤ素子、１２２・・・ゲート部、１３１・・・第３フリップフロップ回路、１３２・・・第４フリップフロップ回路、２１１・・・第５フリップフロップ回路、２１２・・・第６フリップフロップ回路、２３１・・・第７フリップフロップ回路、２３２・・・第８フリップフロップ回路、ＣＬＫ・・・ＣＰＵクロック信号、ＣＬＫ０・・・クロック信号、ＣＬＫ１・・・第１クロック信号、ＣＬＫ２・・・第２クロック信号、ＣＲＳＴ・・・合成リセット信号、ＲＳＴ・・・リセット信号、ＲＳＴ１・・・第１遅延信号、ＲＳＴ２・・・第２遅延信号、ＲＳＴＯ１・・・第１遅延リセット信号、ＲＳＴＯ２・・・第２遅延リセット信号 DESCRIPTION OF SYMBOLS 1 ... 1st signal synchronization circuit, 2 ... 2nd signal synchronization circuit, 11 ... 1st delay circuit, 12 ... 1st gate circuit, 13 ... 2nd delay circuit, 21 ... 3rd delay circuit, 22 ... 2nd gate circuit, 23 ... 4th delay circuit, 101 ... Setting value memory | storage part, 102 ... Counter, 103, 104, 105 ... D Flip-flop circuit, 111... First flip-flop circuit, 112... Second flip-flop circuit, 121... Masking unit, 121 A... Control register, 121 B, 121 C. Gate part 131... 3rd flip-flop circuit 132... 4th flip-flop circuit 211... 5th flip-flop circuit 212. Flick Flop circuit, 232... Eighth flip-flop circuit, CLK... CPU clock signal, CLK0... Clock signal, CLK1... First clock signal, CLK2. Composite reset signal, RST ... reset signal, RST1 ... first delay signal, RST2 ... second delay signal, RSTO1 ... first delay reset signal, RSTO2 ... second delay reset signal

Claims

リセット信号をクロック信号に同期して遅延させる第１遅延回路と、
前記第１遅延回路により遅延された前記リセット信号である遅延信号と、リセット信号が遅延された他の遅延信号との論理積に基づく合成リセット信号を出力するゲート回路と、
前記ゲート回路から出力された前記合成リセット信号を前記クロック信号に同期して遅延させた遅延リセット信号を出力する第２遅延回路とを備える、
信号同期化回路。 A first delay circuit for delaying the reset signal in synchronization with the clock signal;
A gate circuit that outputs a combined reset signal based on a logical product of a delay signal that is the reset signal delayed by the first delay circuit and another delay signal that is delayed from the reset signal;
A second delay circuit that outputs a delayed reset signal obtained by delaying the composite reset signal output from the gate circuit in synchronization with the clock signal;
Signal synchronization circuit.

前記第１遅延回路は、
前記クロック信号と前記リセット信号とが入力され、前記リセット信号が解除されると、前記クロック信号に同期して論理値が変化する出力信号を出力する第１フリップフロップ回路と、
前記クロック信号と前記第１フリップフロップ回路の出力信号とが入力され、当該出力信号を前記クロック信号に同期して遅延させた前記遅延信号を出力する第２フリップフロップ回路とを有し、
前記第２遅延回路は、
前記クロック信号と前記合成リセット信号とが入力され、前記合成リセット信号が解除されると、前記クロック信号に同期して論理値が変化する出力信号を出力する第３フリップフロップ回路と、
前記クロック信号と前記第３フリップフロップ回路の出力信号とが入力され、当該出力信号を前記クロック信号に同期して遅延させた前記遅延リセット信号を出力する第４フリップフロップ回路とを有する、
請求項１に記載の信号同期化回路。 The first delay circuit includes:
A first flip-flop circuit that outputs an output signal whose logic value changes in synchronization with the clock signal when the clock signal and the reset signal are input and the reset signal is released;
A second flip-flop circuit that receives the clock signal and the output signal of the first flip-flop circuit and outputs the delayed signal obtained by delaying the output signal in synchronization with the clock signal;
The second delay circuit includes:
A third flip-flop circuit that outputs an output signal whose logic value changes in synchronization with the clock signal when the clock signal and the composite reset signal are input and the composite reset signal is released;
A fourth flip-flop circuit that receives the clock signal and an output signal of the third flip-flop circuit and outputs the delayed reset signal obtained by delaying the output signal in synchronization with the clock signal;
The signal synchronization circuit according to claim 1.

前記ゲート回路は、
入力された複数の前記遅延信号の少なくともいずれかをマスキング可能なマスキング部と、
前記マスキング部によりマスキングされなかった複数の前記遅延信号の論理積を前記合成リセット信号として出力するゲート部とを有する、
請求項１又は２に記載の同期化回路。 The gate circuit is
A masking unit capable of masking at least one of the plurality of input delayed signals;
A gate unit that outputs a logical product of a plurality of the delayed signals not masked by the masking unit as the combined reset signal,
The synchronization circuit according to claim 1 or 2.

リセット信号を第１クロック信号に同期して遅延させる第１遅延回路と、
リセット信号を前記第１クロック信号とは異なる第２クロック信号に同期して遅延させる第３遅延回路と、
前記第１遅延回路により遅延された前記リセット信号を示す第１遅延信号と、前記第３遅延回路により遅延された前記リセット信号を示す第２遅延信号との論理積に基づく合成リセット信号を出力する第１ゲート回路と、
前記第１遅延信号と、前記第２遅延信号との論理積に基づく前記合成リセット信号を出力する第２ゲート回路と、
前記第１ゲート回路から出力された前記合成リセット信号を前記第１クロック信号に同期して遅延させる第２遅延回路と、
前記第２ゲート回路から出力された前記合成リセット信号を前記第２クロック信号に同期して遅延させる第４遅延回路とを備える、
信号同期化回路。
A first delay circuit for delaying the reset signal in synchronization with the first clock signal;
A third delay circuit for delaying a reset signal in synchronization with a second clock signal different from the first clock signal;
A combined reset signal based on a logical product of a first delay signal indicating the reset signal delayed by the first delay circuit and a second delay signal indicating the reset signal delayed by the third delay circuit is output. A first gate circuit;
A second gate circuit that outputs the combined reset signal based on a logical product of the first delay signal and the second delay signal;
A second delay circuit for delaying the composite reset signal output from the first gate circuit in synchronization with the first clock signal;
A fourth delay circuit that delays the composite reset signal output from the second gate circuit in synchronization with the second clock signal;
Signal synchronization circuit.