JP6381480B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
コントローラと複数のメモリとを有した半導体装置が提供されている。
特開２０１２−１８６４８号公報
本発明の実施形態は、半導体装置に関してユーザの利便性を向上させる。
実施形態の半導体装置は、ホスト装置と電気的に接続可能な基板と、前記基板に搭載された第１メモリと、前記基板に搭載された第２メモリと、前記第１メモリの第１温度を測定する第１温度センサと、前記第２メモリの第２温度を測定する第２温度センサと、を含んだ複数の温度センサと、前記基板に搭載されるとともに、前記ホスト装置からのコマンドに応じて、前記第１温度が第１値よりも大きく、前記第２温度が第１値よりも小さい場合、前記第２メモリに対してコマンド処理を実行するコントローラと、を有する。
第１実施形態に係る半導体装置が組み込まれたシステムを例示した斜視図。 半導体装置がホスト装置に搭載された場合を示した一部切欠き斜視図。 ホスト装置を構成するタブレット部の一部切欠き断面図。 第１実施形態に係る半導体装置を示し、（ａ）は正面図、（ｂ）は背面図、（ｃ）は側面図。 第１実施形態に係る半導体装置のシステム構成を例示したブロック図。 ＮＡＮＤメモリおよびコントローラを示した断面図。 コントローラのシステム構成を例示したブロック図。 第１実施形態に係る半導体装置の命令処理の一例を示すフローチャート。 ＮＡＮＤメモリおよび温度センサの実装例を示した図。 コントローラのシステム構成を例示したブロック図。 第２実施形態に係る半導体装置の命令処理の一例を示すフローチャート。
以下、実施の形態について、図面を参照して説明する。
本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例はあくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。また、複数の表現が付されていない要素についても、別の表現で表現されてもよい。
また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異なる部分が含まれることもある。
（第１実施形態）
図１乃至図３は、第１実施形態に係る半導体装置１と該半導体装置１が組み込まれたシステム１００を示す。システム１００は、「電子機器」の一例である。半導体装置１は、「半導体モジュール」及び「半導体記憶装置」の其々一例である。本実施形態に係る半導体装置１は、例えばＳＳＤ（Solid State Drive）等のメモリシステムであるが、これに限られるものではない。
図１に示すように、半導体装置１は、例えばサーバ等のシステム１００内に記憶装置として組み込まれる。システム１００は、半導体装置１と該半導体装置１が装着されたホスト装置２とを含む。ホスト装置２は、例えば上方に開口した複数のコネクタ３（例えばスロット）を有する。複数の半導体装置１は、ホスト装置２のコネクタ３に其々装着され、略鉛直方向に起立した姿勢で互いに並べて支持される。このような構成によれば、複数の半導体装置１をコンパクトに纏めて実装可能であり、ホスト装置２の小型化を図ることができる。
なお半導体装置１は、例えばノートブック型ポータブルコンピュータやタブレット端末、その他デタッチャブルノートＰＣ（personal computer）のような電子機器のストレージデバイスとして使用されるものでもよい。以下図２及び図３を用いて、半導体装置１が、ホスト装置２に対応するデタッチャブルノートＰＣに実装された例について説明する。ここでは、半導体装置１を含むデタッチャブルノートＰＣ全体がシステム１００となる。以下では、デタッチャブルノートＰＣに半導体装置１が実装される場合を例として説明を行う。
図２は、半導体装置１がデタッチャブルノートＰＣに実装された場合の図である。図３は、図２に示したデタッチャブルノートＰＣの表示部１１０（タブレット型ポータブルコンピュータ２０１）の断面図である。デタッチャブルノートＰＣは、表示部１１０と、第１の入力受付装置であるキーボード部１２０とが其々互いに切り離し可能に接続部１３０で接続される。尚、ポータブルコンピュータ２０１及びデタッチャブルノートＰＣは、其々ホスト装置２の一例である。
図２及び図３に示す通り、半導体装置１はデタッチャブルノートＰＣの表示部側に実装される。このため、表示部１１０を取り外した場合も、タブレット型のポータブルコンピュータ２０１として機能させることが可能であり、第２の入力受付装置として機能する。
ポータブルコンピュータ２０１は、電子機器の一例であり、例えばユーザが手で持って使用できる大きさを有している。
ポータブルコンピュータ２０１は、筐体２０２、表示モジュール２０３、半導体装置１およびマザーボード２０５を主要な要素として備えている。筐体２０２は、保護板２０６、ベース２０７およびフレーム２０８を有している。保護板２０６は、ガラスあるいはプラスチック製の四角い板であり、筐体２０２の表面を構成している。ベース２０７は、例えばアルミニウム合金又はマグネシウム合金のような金属製であり、筐体２０２の底を構成している。
フレーム２０８は、保護板２０６とベース２０７との間に設けられている。フレーム２０８は、例えばアルミニウム合金又はマグネシウム合金のような金属製であり、実装部２１０とバンパー部２１１とを一体に有している。実装部２１０は、保護板２０６とベース２０７との間に設けられている。本実施形態によると、実装部２１０は、保護板２０６との間に第１の実装スペース２１２を規定するとともに、ベース７との間に第２の実装スペース２１３を規定している。
バンパー部２１１は、実装部２１０の外周縁部に一体に形成されて、第１の実装スペース２１２および第２の実装スペース２１３を周方向に連続して取り囲んでいる。さらに、バンパー部２１１は、保護板２０６の外周縁部とベース２０７の外周縁部との間に跨るように筐体２０２の厚み方向に延びて、筐体２０２の外周面を構成している。
表示モジュール２０３は、筐体２０２の第１の実装スペース２１２に収容されている。表示モジュール２０３は、保護板２０６で覆われているとともに、保護板２０６と表示モジュール２０３との間に手書き入力機能を有するタッチパネル２１４が介在されている。タッチパネル２１４は、保護板２０６の裏面に接着されている。
図３に示すように、半導体装置１は、筐体２０２の第２の実装スペース２１３にマザーボード２０５と一緒に収容されている。半導体装置１は、基板１１、ＮＡＮＤメモリ１２、コントローラ１３、及びその他ＤＲＡＭ１４等の電子部品を備えている。
基板１１は、例えばプリント配線板であり、導体パターン（図示せず）が形成された第１面１１ａと該第１面１１ａの反対側に位置した第２面１１ｂとを有している。回路部品は、基板１１の第１面１１ａ及び第２面１１ｂに実装されて、導体パターンに半田付けされている。
マザーボード２０５は、基板２２４および半導体パッケージおよびチップのような複数の回路部品２２５を備えている。基板２２４は、複数の導体パターン（図示していない）が形成されている。回路部品２２５は、基板２２４に実装されて、該基板２２４の導体パターンに半田付けに伴い電気的に接続されている。
図４は、半導体装置１の外観を示す。図４において、（ａ）は平面図、（ｂ）は下面図、（ｃ）は側面図である。また図５は、半導体装置１のシステム構成の一例を示す。図４に示すように半導体装置１は、基板１１と不揮発性半導体記憶素子としてのＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリと略す）１２、コントローラ１３、ＮＡＮＤメモリ１２よりも高速記憶動作が可能な揮発性半導体記憶素子であるＤＲＡＭ(Dynamic Random Access Memory)１４、オシレータ１５(ＯＳＣ)、ＥＥＰＲＯＭ１６(Electrically Erasable and Programmable ROM)、電源回路１７、温度センサ１８、及び抵抗、コンデンサ等のその他の電子部品１９を有する。
尚、本実施形態のＮＡＮＤメモリ１２やコントローラ１３は、電子部品である半導体パッケージとして実装される。例えばＮＡＮＤメモリ１２の半導体パッケージは、ＳｉＰ(System in Package)タイプのモジュールであり、複数の半導体チップが１つのパッケージ内に封止されている。コントローラ１３は、ＮＡＮＤメモリ１２の動作を制御する。
基板１１は、例えばガラスエポキシ樹脂等の材料で構成された略矩形状の回路基板であり、半導体装置１の外形寸法を規定する。基板１１は、第１面１１ａと、該第１面１１ａとは反対側に位置した第２面１１ｂとを有する。なお、本明細書において、基板１１を構成する面の内、第１面１１ａ及び第２面１１ｂ以外の面を「側面」と定義する。半導体装置１において、第１面１１ａ及び第２面１１ｂは、ＮＡＮＤメモリ１２、コントローラ１３、ＤＲＡＭ１４、オシレータ１５、ＥＥＰＲＯＭ１６、電源部品１７、温度センサ１８、及び抵抗、コンデンサ等のその他の電子部品１９等が実装される部品実装面である。
図４に示す通り基板１１は、第１縁部１１ｃと、該第１縁部１１ｃとは反対側に位置した第２縁部１１ｄとを有する。第１縁部１１ｃは、インターフェース部２１（基板インターフェース部、端子部、接続部）を有する。インターフェース部２１は、例えば複数の接続端子２１ａ（金属端子）を有する。インターフェース部２１は、例えばホスト装置２のコネクタ３に差し込まれ、コネクタ３に電気的に接続される。インターフェース部２１は、該インターフェース部２１とホスト装置２との間で信号（制御信号及びデータ信号）をやり取りする。尚、ここでのホスト装置２とは、例えば前述したポータブルコンピュータ２０１である。
本実施形態に係るインターフェース部２１は、例えばPCI Express（以下、PCIe）の規格に則したインターフェースである。すなわち、インターフェース部２１とホスト装置２との間には、PCIeの規格に則した高速信号（高速差動信号）が流れる。なお、インターフェース部２１は、例えば他の規格に則したものでもよい。半導体装置１は、インターフェース部２１を介してホスト装置２から電源の供給を受ける。
尚インターフェース部２１には、基板１１の短手方向に沿った中心位置からずれた位置にスリット２１ｂが形成されており、ホスト装置２のコネクタ３側に設けられた突起（図示せず）などと嵌まり合うようになっている。これにより、半導体装置１が表裏逆に取り付けられることを防ぐことができる。
電源回路１７は、例えばＤＣ−ＤＣコンバータであり、ホスト装置２から供給される電源から半導体パッケージ１２などに必要な所定電圧を生成する。尚、電源回路１７は、ホスト装置２から供給される電源の損失を抑えるために、インターフェース部２１の近傍に設置されることが望ましい。
コントローラ１３は、ＮＡＮＤメモリ１２の動作を制御する。すなわち、コントローラ１３は、ＮＡＮＤメモリ１２に対するデータの書き込み、読み出し、及び消去を制御する。
ＤＲＡＭ１４は、揮発性メモリの一例であり、ＮＡＮＤメモリ１２の管理情報の保管やデータのキャッシュなどに用いられる。オシレータ１５は、所定周波数の動作信号をコントローラ１３に供給する。ＥＥＰＲＯＭ１６は、制御プログラム等を固定情報として格納している。
温度センサ１８は、コントローラ１３及びＮＡＮＤメモリ１２の温度をコントローラ１３に通知する。尚、本実施形態ではＮＡＮＤメモリ１２と同数の温度センサ１８が基板１１に搭載されており、半導体装置１に実装されたすべてのＮＡＮＤメモリ１２及びコントローラ１３の温度が温度センサ１８によって監視される。詳細は後述するが、ＮＡＮＤメモリ１２は半導体パッケージであり、複数のメモリチップ３２が積層された構造を有するが、温度センサ１８は、例えばＮＡＮＤメモリ１２の個数（パッケージの個数）と同数搭載される。
尚、ここで言う「ＮＡＮＤメモリ１２の温度」とは、温度センサ１８が実装された位置で計測された温度である。「コントローラ１３の温度」に関しても同様である。
尚、本実施形態においてＮＡＮＤメモリ１２の個数や実装位置などは図面に限定されない。本実施形態ではＮＡＮＤメモリ１２を基板１１の第１面１１ａに２つ（１２ａ及び１２ｂ）、第２面１１ｂに２つ（１２ｃ及び１２ｄ）が実装された例を示すが、例えばＮＡＮＤメモリ１２の個数はこれに限定されず、またその場合にＮＡＮＤメモリ１２を含む、基板１１に実装されるすべての部品が第１面１１ａのみに実装されても良い。
また、ＮＡＮＤメモリ１２の温度を監視する温度センサ１８は必ずしもＮＡＮＤメモリ１２と同数設けられる必要は無く、例えば１つの温度センサ１８が複数のＮＡＮＤメモリ１２の温度を監視しても良い。この場合は、複数のＮＡＮＤメモリ１２の間に温度センサ１８が設けられることが望ましい。さらに温度センサ１８は、必ずしも基板１１上に設けられる必要は無く、コントローラ１３の機能として設けられても良い。
前述のように基板１１に実装されるすべての部品が第１面１１ａのみに実装された場合、第２面１１ｂは、部品が実装されない非部品実装面である。この場合、表面から突出した基板搭載部品が基板１１の両面に実装された場合と比較して、半導体装置１の薄型化を図ることができ、ひいては半導体装置１が実装されるポータブルコンピュータ２０１等のホスト装置２０１の小型化、薄型化を図ることもできる。
図６は、本実施形態におけるＮＡＮＤメモリ１２としての半導体パッケージ、及びコントローラ１３としての半導体パッケージを開示した断面を示す。コントローラ１３は、パッケージ基板４１、コントローラチップ４２、ボンディングワイヤ４３、封止部（モールド材）４４、及び複数の半田ボール４５を有する。ＮＡＮＤメモリ１２は、パッケージ基板３１、複数のメモリチップ３２、ボンディングワイヤ３３、封止部（モールド材）３４、及び複数の半田ボール３５を有する。
基板１１は、上述した通り例えば多層の配線基板であり、図示しない電源層、グランド層、及び内部配線を含み、ボンディングワイヤ３３，４３及び複数の半田ボール３５，４５等を介してコントローラチップ４２と複数の半導体メモリ３２とを電気的に接続する。
図６に示すように、パッケージ基板３１，４１には、複数の半田ボール３５，４５が設けられている。複数の半田ボール３５，４５は、例えばパッケージ基板３１の第２面３１ｂに格子状に配置されている。なお、複数の半田ボール３５は、パッケージ基板３１の第２面３１ｂの全体にフルで配置される必要はなく、部分的に配置されてもよい。
また、パッケージ基板３１、４１とコントローラチップ３２、及び半導体メモリ４２との固定や、複数の半導体メモリ４２同士の固定は、マウントフィルム３８、４８によって行われる。
また、図４に示すように、本実施形態におけるコントローラ１３は略矩形状であり、短手方向の第１縁部１３ａと、該第１縁部１３ａの反対側に位置する第２縁部１３ｂと、長手方向の第３縁部１３ｃと、該第３縁部１３ｃの反対側に位置する第４縁部１３ｄとを有する。なお、前記第２縁部１３ｂは、コントローラ１３と隣り合って基板１１上に搭載されたＮＡＮＤメモリ１２側に位置し、前記第１縁部１３ａは、基板１１が有するインターフェース部２１側に位置する。
尚、前述した半田ボール４５は、コントローラ１３の第１縁部１３ａ側に存在する半田ボール４５ａと、第２縁部１３ｂ側に存在する半田ボール４５ｂを含む。また、半田ボール３５は、コントローラ１３側に位置する半田ボール３５ａと、該半田ボール３５ａの反対側に位置する半田ボール３５ｂを含む。
図７は、コントローラ１３のシステム構成の一例を示す。図７に示すように、コントローラ１３は、バッファ１３１、ＣＰＵ１３２(Central Processing Unit)、ホストインターフェース部１３３、及びメモリインターフェース部１３４を有する。尚、コントローラ１３には前述のように、例えば温度センサ１８の機能が設けられても良いし、電源回路１７の機能が設けられても良く、コントローラ１３のシステム構成はこれに限定されない。
バッファ１３１は、ホスト装置２から送られてくるデータをＮＡＮＤメモリ１２に書き込む際に、一定量のデータを一時的に記憶したり、ＮＡＮＤメモリ１２から読み出されるデータをホスト装置２へ送り出す際に、一定量のデータを一時的に記憶したりする。
ＣＰＵ１３２は、半導体装置１の全体の制御を司る。ＣＰＵ１３２は、例えばホスト装置２から書込コマンド、読出コマンド、消去コマンドを受けてＮＡＮＤメモリ１２の該当領域に対するアクセスを実行したり、バッファ１３１を通じたデータ転送処理を制御したりする。
ホストインターフェース部１３３は、基板１１のインターフェース部２１と、ＣＰＵ１３２及びバッファ１３１との間に位置する。ホストインターフェース部１３３は、コントローラ１３とホスト装置２との間のインターフェース処理を行う。ホストインターフェース部１３３とホスト装置２との間には例えばＰＣＩｅ高速信号が流れる。
尚、ホストインターフェース部１３３は、コントローラ１３内において、基板１１のインターフェース部２１の方向、すなわち第１縁部１３ａ側に寄せて配置されている。この場合、ホストインターフェース部１３３と基板１１のインターフェース部２１との配線を、短くすることが可能になる。
例えば前記ホストインターフェース部１３３が、コントローラ１３内において、インターフェース部２１の反対方向、すなわち第２縁部１３ｂ側に寄せて配置されると、図４からも分かるように、コントローラチップの長手方向の長さ分だけ、インターフェース部２１とホストインターフェース部１３３とを接続する配線距離も伸びてしまう。配線が長くなることで、寄生容量、寄生抵抗、及び寄生インダクタンス等が増え、信号配線の特性インピーダンスの維持が困難になる。また、信号遅延の原因にもなり得る。
以上の観点から、本実施形態において、ホストインターフェース部１３３は、コントローラ１３内において第１縁部３１ａに寄せて配置されることが望ましく、例えばホスト装置２から命令が送られた場合、インターフェース部２１はホスト装置２から信号を受け取り、基板１１の配線パターンから半田ボール４５ａを介してホストインターフェース部１３３と信号のやり取りを行う。これによって半導体装置１の動作安定性の向上が図られる。
また、ホストインターフェース部１３３と、基板１１のインターフェース部２１との間には、電子部品が実装されないことが望ましい。
前述の通り、ホストインターフェース部１３３とインターフェース部２１との間の配線距離が長い場合、信号配線のインピーダンス維持が困難になる、また、信号遅延の原因になる、などの問題が生じる。よって、ホストインターフェース部１３３とインターフェース部２１とを接続する配線を最短距離で、すなわち直線的に行うために、ホストインターフェース部１３３とインターフェース部２１との間に電子部品が実装されることは望ましくない。
また、電源回路１７やＤＲＡＭ１４等の電子部品は、動作時にノイズを伴う可能性がある。これらの電子部品がホストインターフェース部１３３とインターフェース部２１との間に実装されないことで、ホストインターフェース部１３３とインターフェース部２１との間で交換される信号がノイズを拾う可能性を低くし、半導体装置１の動作安定性の向上を図ることができる。
メモリインターフェース部１３４は、ＮＡＮＤメモリ１２と、ＣＰＵ１３２及びバッファ１３１との間に位置する。メモリインターフェース部１３４は、コントローラ１３とＮＡＮＤメモリ１２との間のインターフェース処理を行う。
本実施形態では、メモリインターフェース部１３４はコントローラ１３内において、基板１１のインターフェース部２１とは反対側の方向、すなわち第２縁部１３ｂ側に寄せて配置されている。この場合、メモリインターフェース部１３４とＮＡＮＤメモリ１２との配線距離を短くすることが可能になる。
コントローラ１３から送られる信号は、半田ボール４５ｂを介して基板１１の配線パターンへと伝わり、半田ボール３５ａからメモリチップ３２へと伝えられる。これにより、配線距離が短くなり、半導体装置１の動作安定性の向上が図られる。
尚、本実施形態においては基板１１の第２面１１ｂに実装された２つのＮＡＮＤメモリ１２に関しても基板１１の第２縁部寄りに配置されている。このため基板１１の第１面１１ａに実装されたコントローラ１３から第２面１１ｂ側に配線を引き回す上でも、メモリインターフェース部１３４はコントローラ１３の第２縁部１３ｂ側に位置することが望ましい。
さらに、コントローラ１３のメモリインターフェース部１３４と、基板１１上のＮＡＮＤメモリ１２との間にも、電源回路１７やＤＲＡＭ１４等が実装されないことが望ましい。これは、メモリインターフェース部１３４とインターフェース部２１との間で交換される信号がノイズを拾う可能性を低くし、半導体装置１の動作安定性の向上を図るためである。
図８では、本実施形態における半導体装置１に実装されたコントローラ１３のホストからの命令処理の一例をフローチャートで示す。半導体装置１においてコントローラ１３は、ホスト装置２からライト（書き込み）コマンドやリード（読出し）コマンド、イレース（消去）コマンド等の命令（コマンド）を受け取る。尚以下の説明では、ホスト装置２からライト（書き込み）コマンドを受け取った場合を説明する。
尚、前述したライトコマンドには、ホスト装置２が半導体装置１に対して書き込み処理を行いたいデータの量やデータを書き込む位置を示したアドレス情報等が含まれている。コマンドを受けた半導体装置１は、例えばＮＡＮＤメモリ１２にアクセスしてデータの受け入れが可能か否かの判断を行う。データの受け入れ、すなわち書き込みが可能な場合、書き込みが可能であることを示す応答をホスト装置２に返し、ホスト装置２から書き込み用データを受け取る。図８のフローチャートではこの過程を省略し、ＮＡＮＤメモリ１２への書き込みが可能であるとして、半導体装置１のコントローラ１３がホスト装置２から書き込み用データを受け取った段階から説明を行う。
コントローラ１３は前述の通り、まず書き込み用データをホスト装置２から受け取る。尚、ホスト装置２から受け取った書き込み用データは、一時的にバッファ１３１に記憶される。このときの記憶単位は、例えばページ単位である。
次に、事前に受け取ったライトコマンドによってホスト装置２から指定されたＮＡＮＤメモリ１２に対してデータの書き込み処理を行うが、温度センサ１８はこのとき指定されたＮＡＮＤメモリ１２の温度を測る（Ｓｔｅｐ１）。
尚本実施形態では、半導体装置１は４つのＮＡＮＤメモリ１２（１２ａ、１２ｂ、１２ｃ、１２ｄ）を有しているが、ホスト装置２がライトコマンドを出力する際にどのＮＡＮＤメモリ１２を指定するかは、ホスト装置２によってランダムに決定される。本実施形態ではＮＡＮＤメモリ１２ａへの書き込みがホスト装置２から受けたコマンドで命じられたと仮定する。
Ｓｔｅｐ１でＮＡＮＤメモリ１２ａの温度を確認した後で、ＮＡＮＤメモリ１２ａの温度Ｔ（Ｔａ）が設定された所定の温度Ｔｔ（例えばＴｔ＝７５℃）以下であるかどうかを確認する（Ｓｔｅｐ２）。ＮＡＮＤメモリ１２ａの温度ＴａがＴｔ以下である場合、コマンドにしたがってＮＡＮＤメモリ１２ａに書き込みを行う（Ｓｔｅｐ３）。
一方で、ホスト装置２から指定されたＮＡＮＤメモリ１２ａの温度を測り、ＮＡＮＤメモリ１２ａの温度Ｔが設定された所定の温度Ｔｔ（例えばＴｔ＝７５℃）よりも高い場合は、ホスト装置２から指定されていない他のＮＡＮＤメモリ１２（本実施形態では１２ｂ、１２ｃ、１２ｄ）の温度Ｔ（Ｔｂ、Ｔｃ、Ｔｄ）を測定する（Ｓｔｅｐ４）。その上で、Ｔｔよりも低い温度のＮＡＮＤメモリ１２があるか否かを確認する（Ｓｔｅｐ５）。
Ｓｔｅｐ５において、Ｔｔよりも低い温度のＮＡＮＤメモリがあれば（例えばＮＡＮＤメモリ１２ｄの温度ＴｄのみＴｔを下回っているとする）、そのＮＡＮＤメモリ（ＮＡＮＤメモリ１２ｄ）に対して書き込みを行う（Ｓｔｅｐ６）。
一方で、ＮＡＮＤメモリ１２ｂ、１２ｃ、及び１２ｄの温度Ｔｂ、Ｔｃ、及びＴｄがいずれもＴｔを下回っていない場合は、ホスト装置２から受け取ったコマンドにしたがって、ＮＡＮＤメモリ１２ａに書き込みを行う。この時に書き込み速度（転送レート）を落として処理を行うことで、ＮＡＮＤメモリ１２ａの温度の上昇を抑制する（Ｓｔｅｐ７）。
Ｓｔｅｐ３、Ｓｔｅｐ６、Ｓｔｅｐ７のいずれかの処理が完了した場合、コントローラ１３は、ホスト装置２から受け取ったコマンドに応じた書き込み処理がすべて完了しているか否かを確認する。すなわちコントローラ１３に、処理すべきデータが残っていないことを確認する（Ｓｔｅｐ８）。
データの書き込みがすべて完了していない場合は、Ｓｔｅｐ２に戻り、残りのデータの書き込み処理をコマンドに応じて行う。なお、ここでの「データの書き込みがすべて完了していない場合」とは、初めにホスト装置２から受け取ったコマンドに応じたデータ処理（書き込み処理）が終了していない場合だけでなく、データ処理中に新たなコマンドをホスト装置２から受け取っている場合も含む。すなわち、Ｓｔｅｐ８に入った時にコントローラ１３は、処理対象のデータが有るか否かを確認する。
本実施形態において、温度センサ１８（１８ａ、１８ｂ、１８ｃ、１８ｄ）はＮＡＮＤメモリ１２（１２ａ、２ｂ、１２ｃ、１２ｄ）の温度をそれぞれ監視しており、コントローラ１３はＮＡＮＤメモリ１２の温度を確認する。所定の温度Ｔｔよりも、書き込もうとしているＮＡＮＤメモリ１２の温度Ｔ（Ｔａ）が高い場合、他のＮＡＮＤメモリ１２の中から温度がＴｔよりも低いＮＡＮＤメモリ１２を選択して書き込みを行う。最も温度の低いＮＡＮＤメモリ１２（１２ｄ）を選択し、書き込み処理を行う。
一般にコントローラ１３の動作時には、コントローラチップ４２において発熱する。コントローラチップ４２で生じた該熱は、封止部４４を介してコントローラ１３の外部に放熱される。またコントローラ４２で発生した該熱は、パッケージ基板４１、半田ボール４５を介して基板１１へ放熱される。この放熱によって放出された該熱は、ＮＡＮＤメモリ１２をはじめとした基板１１に搭載される部品へと拡散する。
したがって、ＮＡＮＤメモリ１２の温度は、ＮＡＮＤメモリ１２自体から発生する熱だけでなく、コントローラ１３から放出された熱の影響を受けて変化することになる。このため、半導体装置１に複数のＮＡＮＤメモリ１２が搭載されている場合において、仮に全てのＮＡＮＤメモリ１２に均等に負荷がかかったとしても、基板１１に設けられた配線パターンや、基板１１に実装されるそれぞれのＮＡＮＤメモリ１２の実装位置によって、それぞれのＮＡＮＤメモリ１２の温度は均一ではない。
一方でＮＡＮＤメモリ１２は一般に熱に弱く、環境温度により動作能力が変化する。特に高温の環境下において継続的駆動を続けることでＮＡＮＤメモリ１２の疲弊が進み、その結果、ＮＡＮＤメモリ１２の記憶能力が低減する虞が有る。
このため一般にＳＳＤのような半導体装置１では、コントローラ１３の周囲の温度を温度センサ１８によって監視しており、コントローラ１３の温度が高くなった場合は、転送レートを落としてＮＡＮＤメモリ１２に対して処理を行う。このため、コントローラ１３が高温になった場合、全てのＮＡＮＤメモリ１２に対して転送レートを落として処理を行うため、半導体装置の動作特性が下がってしまうケースがある。
そこで本実施形態では、全てのＮＡＮＤメモリ１２の温度を温度センサ１８によって監視し、常に温度の低いＮＡＮＤメモリ１２を選択して処理を行う。換言すれば、本実施形態の半導体装置１は、複数のＮＡＮＤメモリ１２の其々の温度を測定する複数の温度センサ１８を有し、温度センサ１８の中で第１値（基準値、閾値）よりも温度が低いＮＡＮＤメモリ１２を選択し、選択されたＮＡＮＤメモリ１２の中で最も温度の低いＮＡＮＤメモリ１２（第２値よりも温度の低い唯一のＮＡＮＤメモリ１２）に対してコマンド処理を行う構成である。
このため、コントローラ１３は、ＮＡＮＤメモリ１２に対するコマンド処理実行時に転送レートを落として処理を行う頻度を少なくすることが可能である。また、全てのＮＡＮＤメモリが仮に高温である場合においても、処理対象のＮＡＮＤメモリに対してのみ転送レートを落とすため、半導体装置１の動作特性を落とす頻度を減らすことが可能である。
尚本実施形態において、Ｓｔｅｐ６では、前述の通り温度の低いＮＡＮＤメモリ１２ｄに書き込み処理を行う例を示したが、ＮＡＮＤメモリ１２ｂ、ＮＡＮＤメモリ１２ｃの温度もＴｔを下回っている場合は、例えばＮＡＮＤメモリ１２ｂ、１２ｃ、１２ｄのいずれか一つをランダムに選択し書き込み処理を行っても良い。
また、Ｓｔｅｐ５で複数のＮＡＮＤメモリ１２の温度がＴｔを下回っていた場合、Ｓｔｅｐ６の書き込みを、温度が最も低いＮＡＮＤメモリ１２を選択して行っても良い。最も温度の低いＮＡＮＤメモリを選択して書き込みを行うことで、ＮＡＮＤメモリ１２の温度ＴがＴｔに到達するまでの所要時間が長いＮＡＮＤメモリ１２を選び、書き込むＮＡＮＤメモリ１２を変更する頻度を低減させることもできる。
さらに本実施形態においてＳｔｅｐ７では、コマンドにしたがってＮＡＮＤメモリ１２ａに対して、転送レートを落として書き込みを行ったが、全てのＮＡＮＤメモリ１２の温度がＴｔを超えている場合においても、書き込み対象のＮＡＮＤメモリをランダムに選択しても良い。
前述の通り、ＮＡＮＤメモリ１２は、コントローラ１３から放熱された熱の影響を受けて温度が変化する。本実施形態においては、仮に全てのＮＡＮＤメモリ１２に対して同等の負荷をかけた場合においても、コントローラ１３から最も近くに位置するＮＡＮＤメモリ１２ａの温度は最も上昇しやすく、また、最も下降しにくい。一方で、コントローラ１３から最も遠い位置に実装されたＮＡＮＤメモリ１２ｄの温度は、コントローラ１３の熱の影響を受けにくいため、温度が上昇しにくく下降しやすい。
このため、ＮＡＮＤメモリ１２ｄの温度が全てのＮＡＮＤメモリ１２の中で最も低い状態であるケースが多くなってしまう可能性がある。この場合にＳｔｅｐ６において敢えて最も温度の低いＮＡＮＤメモリ１２ｄに書き込まず、書き込み対象をランダムに選択することで、各ＮＡＮＤメモリに対しての書き込み回数の平準化に貢献できる。
一般にＮＡＮＤメモリは、前述の通り高温環境下で駆動を続けると疲弊が進むが、一方でＮＡＮＤメモリの疲弊の要因は温度だけでなく、書き込み回数も疲弊の要因となる。ＮＡＮＤメモリにおいては、書き込まれる回数が多くなるにつれて疲弊が進むことが知られている。
したがって、Ｓｔｅｐ６及びＳｔｅｐ７において、書き込み対象のＮＡＮＤメモリ１２をランダムに選択することで、コントローラ１３との位置関係によっていずれかのＮＡＮＤメモリ１２に対して書き込み回数が偏ることを抑制し、ＮＡＮＤメモリ１２の疲弊の平準化に貢献することもできる。
さらに、本実施形態において前述の説明ではＳｔｅｐ２における設定温度と、Ｓｔｅｐ５における設定温度を、共にＴｔ（例えばＴｔ＝７５℃）としたが、Ｓｔｅｐ２で用いる設定温度とＳｔｅｐ５で用いる設定温度は異なる温度に設定しても良い。
たとえばＳｔｅｐ５で用いる設定温度をＴｔ２（例えばＴｔ２＝７０℃）として、Ｔｔ（Ｔｔ＝７５℃）よりも低い温度に設定する。この場合、Ｓｔｅｐ６で書き込みを行うＮＡＮＤメモリ１２の温度は、書き込み可能な温度（本実施形態においてはＴｔ＝７５℃）よりも低く、書き込み対象のＮＡＮＤメモリ１２の温度がＴｔに到達するまでの時間をのばすことが可能となり、ひいては他のＮＡＮＤメモリ１２の温度が降下する時間を持たせることも可能となる。
尚上述の説明も書き込み処理を例としたが、これに限らず、読出しや消去に対しても同様のことが言える。
また、本実施形態では、ＮＡＮＤメモリ１２が４個の例を示したが、仮にＮＡＮＤメモリ１２の個数が多い場合は、例えば二つのＮＡＮＤメモリ１２の間に温度センサ１８を配置して、温度センサ１８によって二つのＮＡＮＤメモリ１２の温度を監視する構成としても良い。
さらに、ＮＡＮＤメモリ１２とコントローラ１３との、基板１１上における実装位置の関係によっても、複数のＮＡＮＤメモリ１２の温度を単一のＮＡＮＤメモリ１２によって監視することが可能である。
図９には、基板１１の第１面１１ａにＮＡＮＤメモリ１２が１０個実装される例を示す。尚、図９において波線で囲まれた領域は、その領域内に位置する温度センサ１８の監視領域であるとする。
図９において基板１１の第１縁部１１ｃ寄りに配置された４つのＮＡＮＤメモリ１２においては、其々の温度を監視する温度センサ１８がＮＡＮＤメモリ１２と同数実装されている。対して第２縁部１１ｄ寄りに配置された６つのＮＡＮＤメモリ１２に対しては、２つのＮＡＮＤメモリ１２に対して１つの温度センサ１８が配置されている。
前述の通り、コントローラ１３が発熱した場合、発生した熱がＮＡＮＤメモリ１２の方向に拡散する虞が有り、コントローラ１３との距離が近いＮＡＮＤメモリ１２（図９において第１縁部１１ｃ寄りに位置したＮＡＮＤメモリ１２）の方が、コントローラ１３との距離が遠いＮＡＮＤメモリ１２（図９において第２縁部１１ｄ寄りに位置したＮＡＮＤメモリ１２）よりも該熱の影響を受けやすい。
ここで、基板１１の長軸のうち、電源回路１７側の縁部（図９において上側）を第３縁部１１ｅ、コントローラ１３側の縁部（図９において下側）を第４縁部１１ｆとする。コントローラ１３は第４縁部１１ｆ寄りに配置されているため、基板１１の短軸方向に並んだ一対のＮＡＮＤメモリ１２に着目すると、第３縁部１１ｅ寄りに位置したＮＡＮＤメモリ１２の方がコントローラ１３との距離が遠くなる。
一方で、基板１１の第２縁部１１ｄ寄りに配置された一対のＮＡＮＤメモリ１２においても、第３縁部１１ｅ寄りに位置したＮＡＮＤメモリ１２の方がコントローラ１３との距離が遠くなる。しかしこの場合、第一１縁部１１ｃ側に位置した一対のＮＡＮＤメモリ１２と比較すると、二つのＮＡＮＤメモリ１２の間のコントローラ１３との距離比は小さくなる。すなわち、図９において短軸方向に並んで配置された二つのＮＡＮＤメモリ１２の内、第２縁部１１ｄ寄りのものに関しては、一つの温度センサ１８で監視をしても問題ない。
まとめると、基板１１の面積が大きく、実装されるＮＡＮＤメモリ１２の個数が多い場合、高温のＮＡＮＤメモリ１２と低温のＮＡＮＤメモリ１２との温度差はより顕著となる。この場合、コントローラ１３から十分に離れた位置に実装された複数のＮＡＮＤメモリ１２においては、互いに隣接する複数のＮＡＮＤメモリ１２の間での温度差は小さくなるため、単一の温度センサ１８によってまとめて監視されても良い。
これにより、ＮＡＮＤメモリ１２の実装個数が多い場合において、温度センサ１８の実装個数を低減させることができ、ＮＡＮＤメモリ１２の実装スペースや、基板１１における配線スペースを確保することもできる。
また、前述の説明では温度センサ１８は基板１１に設けられる例を示したが、例えば温度センサ１８は其々のＮＡＮＤメモリ１２上に設けられても良い。具体的には、ＮＡＮＤメモリ１２の封止部３４の表面に設けられても良いし、例えば封止部３４の内部に設けられても良い。
さらに温度センサ１８は、図８中のＳｔｅｐ１及びＳｔｅｐ４でＮＡＮＤメモリ１２の温度を測る構成としたが、少なくともコマンド処理を行う際に対象となる（なり得る）ＮＡＮＤメモリ１２の温度をコントローラ１３が確認できる構成であればよく、例えば温度センサ１８は常にＮＡＮＤメモリ１２の温度を測定していても良いし、所定の周期（例えば数秒毎）でＮＡＮＤメモリ１２の温度を測定する構成としても良い。
（第２実施形態）
図１０に第２実施形態に係る半導体装置１に実装されるコントローラ１３のシステム構成の一例を示す。また、図１１では、第２実施形態における半導体装置１に実装されたコントローラ１３のホストからの命令処理の一例をフローチャートで示す。尚、本実施形態の説明において、第１実施形態と同様の構成については、同様の符号を付して詳細な説明を省略する。また、本実施形態における半導体装置１の外観及び構成は、図４と同様とする。
図１０に示すように本実施形態では、コントローラ１３はデータ監視部１３５を有する。データ監視部１３５は、例えば各ＮＡＮＤメモリ１２に対して書き込んだデータの量（ＮＡＮＤメモリ１２の通算データ量Ｄ）を監視する。
半導体装置１においてコントローラ１３は、ホスト装置２からライト（書き込み）コマンドやリード（読出し）コマンド、イレース（消去）コマンド等の命令（コマンド）を受け取る。尚以下の説明では、第１実施形態と同様に、ホスト装置２からライト（書き込み）コマンドを受け取った場合を説明する。
コントローラ１３は、まず書き込み用データをホスト装置２から受け取り、
次に、事前に受け取ったライトコマンドによってホスト装置２から指定されたＮＡＮＤメモリ１２に対してデータの書き込み処理を行うが、このとき指定されたＮＡＮＤメモリ１２の温度を測る（Ｓｔｅｐ１）。
尚本実施形態においても、半導体装置１は４つのＮＡＮＤメモリ１２（１２ａ、１２ｂ、１２ｃ、１２ｄ）を有しているが、ホスト装置２がライトコマンドを出力する際にどのＮＡＮＤメモリ１２を指定するかは、ホスト装置２によってランダムに決定される。本実施形態ではＮＡＮＤメモリ１２ａへの書き込みがホスト装置２から受けたコマンドで命じられたとする。
Ｓｔｅｐ１でＮＡＮＤメモリ１２ａの温度を測り、ＮＡＮＤメモリ１２ａの温度Ｔ（Ｔａ）が設定された所定の温度Ｔｔ（例えばＴｔ＝７５℃）以下かどうかを次に確認する（Ｓｔｅｐ２）。ＮＡＮＤメモリ１２ａの温度ＴがＴｔ）以下の場合、コマンドにしたがってＮＡＮＤメモリ１２ａに書き込みを行う（Ｓｔｅｐ３）。
一方で、ホスト装置２から指定されたＮＡＮＤメモリ１２ａの温度を確認し、ＮＡＮＤメモリ１２ａの温度Ｔが設定された所定の温度Ｔｔ（例えばＴｔ＝７５℃）よりも高い場合は、ホスト装置２から指定されていないＮＡＮＤメモリ１２（本実施形態では１２ｂ、１２ｃ、１２ｄ）の温度Ｔ（Ｔｂ、Ｔｃ、Ｔｄ）を測定する（Ｓｔｅｐ４）。その後、ホスト装置２から指定されていないＮＡＮＤメモリ１２の中で、温度がＴｔより低いＮＡＮＤメモリ１２が存在するか否かを確認する（Ｓｔｅｐ５）。
Ｓｔｅｐ５において、ＮＡＮＤメモリ１２ａを除く他のＮＡＮＤメモリ１２（１２ｂ、１２ｃ、１２ｄ）の温度Ｔ（Ｔｂ、Ｔｃ、Ｔｄ）のうち少なくても１つがＴｔを下回っていれば、ＮＡＮＤメモリ１２に対して書き込みを行う。
このとき、本実施形態ではコントローラ１３は、データ監視部１３５が監視している各々のＮＡＮＤメモリ１２の通算データ量Ｄ（Ｄａ、Ｄｂ、Ｄｃ、Ｄｄ）を確認し、書き込み候補のＮＡＮＤメモリ１２（１２ｂ、１２ｃ、１２ｄ）の中で、最も書き込まれた通算データ量の少ないＮＡＮＤメモリ１２を選択して書き込みを行う（Ｓｔｅｐ６）。
一方で、最も温度の低いＮＡＮＤメモリ１２ｄの温度ＴｄもＴｔを下回っていない場合においては、ホスト装置２から受け取ったコマンドにしたがわずに、データ監視部１３５が監視している各々のＮＡＮＤメモリ１２の通算データ量Ｄ（Ｄａ、Ｄｂ、Ｄｃ、Ｄｄ）を確認し、書き込み候補のＮＡＮＤメモリ１２（１２ａ、１２ｂ、１２ｃ、１２ｄ）の中で最も書き込まれた通算データの少ないＮＡＮＤメモリ１２を選択して書き込みを行う。この時に書き込み速度（転送レート）を落として処理を行うことで、ＮＡＮＤメモリ１２ａの温度の上昇を抑制する（Ｓｔｅｐ７）。
尚、ここで言う「通算データ量Ｄ」は、例えば半導体装置１の使用開始時期から其々のＮＡＮＤメモリ１２に書き込まれたデータの通算量である。この場合、データ監視部１３５で取得された其々のＮＡＮＤメモリ１２の通算データ量Ｄの情報を、いずれかのＮＡＮＤメモリ１２にその都度保持する構成としても良いし、半導体装置１の起動時はバッファ１３１に該情報を保持し、半導体装置１及びホスト装置２の電源を落とす前に該情報をＮＡＮＤメモリ１３１に退避させる構成としても良い。
また、「通算データ量Ｄ」は、半導体装置１の電源がＯｎになってからＯｆｆになるまでの間に其々のＮＡＮＤメモリ１２に書き込まれたデータの通算量としても良い。このような構成の場合、通算データ量Ｄの情報はＳｔｅｐ６及びＳｔｅｐ７で用いるだけであるので、該情報を必ずしも不揮発化（ＮＡＮＤメモリ１２に保存）する必要は無い。
Ｓｔｅｐ３、Ｓｔｅｐ６、Ｓｔｅｐ７の処理が完了した場合、コントローラ１３は、ホスト装置２から受け取ったコマンドに応じた書き込み処理がすべて完了しているか否かを確認する。すなわちコントローラ１３に、処理すべきデータが残っていないことを確認する（Ｓｔｅｐ８）。
データの書き込みがすべて完了していない場合は、Ｓｔｅｐ２に戻り、残りのデータの書き込み処理をコマンドに応じて行う。なお、ここでの「データの書き込みがすべて完了していない場合」とは、初めにホスト装置２から受け取ったコマンドに応じたデータ処理（書き込み処理）が終了していない場合だけでなく、データ処理中に新たなコマンドをホスト装置２から受け取っている場合も含む。すなわち、Ｓｔｅｐ８に入った時にコントローラ１３は、処理対象のデータが有るか否かを確認する。
本実施形態において、温度センサ１８（１８ａ、１８ｂ、１８ｃ、１８ｄ）はＮＡＮＤメモリ１２（１２ａ、２ｂ、１２ｃ、１２ｄ）の温度を監視しており、コントローラ１３はＮＡＮＤメモリ１２の温度を確認する。所定の温度Ｔｔよりも、書き込もうとしているＮＡＮＤメモリ１２の温度Ｔ（Ｔａ）が高い場合、他のＮＡＮＤメモリ１２の中から温度の低いＮＡＮＤメモリ１２を選択し、書き込み処理を行う。
このため、転送レートを落として処理を行う頻度を少なくすることが可能である。また、全てのＮＡＮＤメモリが仮に高温である場合においても、処理対象のＮＡＮＤメモリに対してのみ転送レートを落とすため、半導体装置１の動作特性を落とす頻度を減らすことが可能である。
さらに本実施形態において、コントローラ１３はデータ監視部１３５を有しており、Ｓｔｅｐ６及びＳｔｅｐ７において、書き込み候補のＮＡＮＤメモリ１２の中で最も書き込まれた通算データ量Ｄの少ないＮＡＮＤメモリ１２を選択して書き込みを行う。換言すれば、ＮＡＮＤメモリ１２の温度だけでなく、４つのＮＡＮＤメモリ１２の其々の通算データ量（例えば第１データ量乃至第４データ量）に応じてコマンド処理を行う。
これは、実装条件等の理由により温度が比較的上昇しにくく下降しやすい特定のＮＡＮＤメモリ１２に書き込みが集中して行われるのを抑制し、温度上昇によるＮＡＮＤメモリ１２の疲弊を抑えるだけでなく、書き込み回数の偏りによって特定のＮＡＮＤメモリ１２が疲弊することを防ぐことができる。
また半導体装置１は、例えばＮＡＮＤメモリ１２が使用されていない状態（半導体装置１が新品の状態）から所定の期間（例えばＮＡＮＤメモリ１２の書き込み回数等に応じて判断）は第１実施形態で示したような動作を行い、所定の期間経過後は第２実施形態で示したような動作を行う構成としても良い。また、必要に応じてデータ監視部１３５で監視した通算データ量Ｄは、コントローラ１３のバッファ１３１に保持されても良いし、ＮＡＮＤメモリ１２に不揮発的に保存されても良い。
尚、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具現化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせてもよい。
１：半導体装置、２：ホスト装置（デタッチャブルノートＰＣ）、３：コネクタ、１１：基板、１２：ＮＡＮＤメモリ、１３：コントローラ、１４：ＤＲＡＭ、１５：オシレータ（ＯＳＣ）、１６：ＥＥＰＲＯＭ、１７：電源回路、１８：温度センサ、１９：他の電子部品、２１：インターフェース部、３１：パッケージ基板、３２：メモリチップ、３３：ボンディングワイヤ、３４：封止部、３５：半田ボール、３８：マウントフィルム、４１：パッケージ基板、４２：コントローラチップ、４３：ボンディングワイヤ、４４：封止部、４５：半田ボール、４８：マウントフィルム、１００：システム、１１０：表示部、１２０：キーボード部、１３０：接続部、１３１：バッファ、１３２：ＣＰＵ、１３３：ホストインターフェース部、１３４：メモリインターフェース部、１３５：データ監視部、２０１：ポータブルコンピュータ、２０２：筐体、２０３：表示モジュール、２０５：マザーボード、２０６：保護板、２０７：ベース、２０８：フレーム、２１０：実装部、２１１：バンパー部、２１２：第１の実装スペース、２１３：第２の実装スペース、２１４：タッチパネル、２２４：基板、２２５：回路部品。

Claims (7)

  1. ホスト装置と電気的に接続可能な基板と、
    前記基板に搭載された第１メモリと、
    前記基板に搭載された第２メモリと、
    前記第１メモリの第１温度を測定する第１温度センサと、前記第２メモリの第２温度を
    測定する第２温度センサと、を含んだ複数の温度センサと、
    前記基板に搭載されるとともに、前記ホスト装置からのコマンドに応じて、
    前記第１温度が第１値よりも大きく、前記第２温度が第１値よりも小さい場合、前記第２
    メモリに対してコマンド処理を実行するコントローラと、
    を有した半導体装置。
  2. 前記基板には、
    第３メモリが搭載され、
    前記複数の温度センサは、
    前記第３メモリの第３温度を測定する第３温度センサを含むことを特徴とする請求項１に
    記載の半導体装置。
  3. 前記コントローラは、
    前記第３温度が前記第１値より小さい場合、前記第２温度及び前記第３温度に応じてコマ
    ンド処理を実行することを特徴とする請求項２に記載の半導体装置。
  4. 前記コントローラは、
    前記第２温度が第２値よりも大きく、前記第３温度が第２値よりも小さい場合、前記第３
    メモリに対してコマンド処理を行うことを特徴とする請求項３に記載の半導体装置。
  5. 前記複数の温度センサは、
    前記第１温度が前記第１値よりも大きいことを前記コントローラが確認した後で、前記
    第２温度及び前記第３温度を測定することを特徴とする請求項３に記載の半導体装置。
  6. 前記コントローラは、
    前記第１メモリに書き込まれた第１データ量と、前記第２メモリに書き込まれた第２デー
    タ量と、前記第３メモリに書き込まれた第３データ量とを監視するデータ監視部を備える
    とともに、
    前記第３温度が前記第１値よりも小さい場合、前記第２データ量及び前記第３データ量に
    応じてコマンド処理を行うことを特徴とする請求項２に記載の半導体装置。
  7. 前記複数の温度センサは、
    其々第１メモリ及び第２メモリと一部が当接することを特徴とする請求項１乃至請求項６
    のいずれか一項に記載の半導体装置。
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