JP6374869B2 - 条件付きリセットのマルチビット読み出しイメージセンサ - Google Patents

Description

技術分野
本開示は、電子イメージセンサの分野に関し、より詳細には、そのようなイメージセンサで使用されるサンプリングアーキテクチャに関する。

背景
ＣＭＯＳ又はＣＣＤセンサ等のデジタルイメージセンサは、複数の感光素子（「フォトセンサ」）を含み、各デジタルイメージセンサは、フォトセンサに入射した光子（「捕捉光」）を電荷に変換するように構成される。次に、電荷を、各フォトセンサによって捕捉された光を表すイメージデータに変換することができる。イメージデータは、捕捉光のデジタル表現を含み、操作又は処理されて、表示装置に表示可能なデジタルイメージを生成し得る。イメージセンサは、複数のピクセル領域（例えば、１つ又は複数のフォトセンサ及び付随する制御回路）に分割し得る物理的表面を有する集積回路（「ＩＣ」）に実装され、各ピクセル領域は、光を電気信号（電荷、電圧、電流等）に変換するように構成される。便宜上、イメージセンサ内のピクセル領域はイメージピクセル（「ＩＰ」）と呼ばれることもあり、ピクセル領域又はイメージピクセルの合計は、イメージセンサ領域と呼ばれる。イメージセンサＩＣは通常、イメージセンサ領域外部にもエリア、例えば、特定のタイプの制御回路、サンプリング回路、又はインタフェース回路を含む。大半のＣＭＯＳイメージセンサは、ピクセル電気信号をデジタルイメージデータに変換するＡ／Ｄ（アナログ／デジタル）回路を含む。Ａ／Ｄ回路は、イメージセンサ領域内又はその周辺に配置される１つ又は複数のＡＤＣ（アナログ／デジタル変換器）であることができる。

図面の簡単な説明
本明細書に開示される様々な実施形態は、限定ではなく例として示され、添付図面の図中、同様の参照番号は同様の要素を指す。

一実施形態によるイメージセンサの一部の断面を示す。 例えば、図１のレイアウトで有用な一実施形態による、複数のピクセル信号閾値を使用するアナログピクセルイメージセンサの部分アレイ回路を示す。 例えば、図１及び図２の実施形態で有用な一実施形態による、ピクセル信号をマルチビットデジタル変換に変換するように構成されるイメージセンサリード回路の一例を示す。 例えば、図１の断面並びに図２及び図３の回路を使用する一実施形態による、マルチビットアーキテクチャを用いるイメージセンサシステムの回路ブロック図の一例を示す。 例えば、図１の断面並びに図２及び図３を使用する一実施形態による、ＩＰアレイの周辺に配置されるリード回路アレイを有するイメージセンサシステムアーキテクチャの回路ブロック図の別の例を示す。 例えば、図２のアレイ回路を使用する一実施形態による、図４及び図５への代替の２層イメージセンサシステムアーキテクチャの一例でのピクセルアレイＩＣの上面図を示す。 例えば、図３のリード回路を使用する一実施形態による、図４及び図５への代替の２層イメージセンサシステムアーキテクチャの一例でのプリプロセッサＩＣの上面図を示す。 一実施形態による、２層イメージセンサシステムアーキテクチャの一例での図６ａのピクセルアレイＩＣ及び図６ｂのプリプロセッサＩＣの部分断面を示す。 一実施形態による、図３のリード回路等のイメージセンサリード回路の動作を示す。 本明細書に記載のシステムで有用な一実施形態によるイメージ捕捉システムでのデータフローを示す。 一実施形態による、図３のリード回路等のイメージセンサリード回路によって使用される様々な時間的サンプリングポリシーを示す。 非破壊的閾値超え検出動作が実行されて、相関二重サンプリングと併せた条件付きリセット動作を可能にする、改変４トランジスタピクセルの一実施形態を示す。 図１０のプログレッシブ読み出しピクセル内の例示的なピクセルサイクルを示すタイミング図である。 下に対応する概略断面図を示す、図１０のフォトダイオード、転送ゲート、及び浮動拡散の例示的な静電電位図を示す。 下に対応する概略断面図を示す、図１０のフォトダイオード、転送ゲート、及び浮動拡散の例示的な静電電位図を示す。 プログレッシブ読み出しピクセルアレイを有するイメージセンサ３００の一実施形態を示す。 感光素子とゲート制御検知ノードとの間に配置され、相関二重サンプリングを可能にする転送ゲートを有する代替の条件付きリセットピクセル実施形態を示す。 図１５の条件付きリセットピクセルのピクセルサイクル内の例示的な動作フェーズを示す。 図１５の条件付きリセットピクセル内の各動作フェーズ中に生成される例示的な制御信号状態を示す、図１６に対応するタイミング図である。 図１６及び図１７に示される動作フェーズ中の図１５の条件付きリセットピクセルの例示的な状態を示す。 図１６及び図１７に示される動作フェーズ中の図１５の条件付きリセットピクセルの例示的な状態を示す。 図１６及び図１７に示される動作フェーズ中の図１５の条件付きリセットピクセルの例示的な状態を示す。 図１６及び図１７に示される動作フェーズ中の図１５の条件付きリセットピクセルの例示的な状態を示す。 図１６及び図１７に示される動作フェーズ中の図１５の条件付きリセットピクセルの例示的な状態を示す。 図１６及び図１７に示される動作フェーズ中の図１５の条件付きリセットピクセルの例示的な状態を示す。 図１６及び図１７に示される動作フェーズ中の図１５の条件付きリセットピクセルの例示的な状態を示す。 図１６〜図１８Ｇを参照して説明される条件付きリセット／条件付きリストア動作を実行可能な条件付きリセットピクセルの代替の実施形態を示す。 デジタル相関二重サンプリング及びアナログ非相関二重サンプリングの両方を通してのサンプリングノイズ低減を可能にする条件付きリセット３トランジスタピクセル及び読み出し回路の一実施形態を示す。 図２０の条件付きリセット３トランジスタピクセル及び読み出しアーキテクチャ内のノイズ低減ピクセル読み出しを達成するために実行し得る、デジタル相関二重サンプリング動作と、１つ又は複数のアナログ非相関二重サンプリング動作との組み合わせを示す流れ図である。 図２０のピクセルアーキテクチャ及び読み出し回路のより詳細な実施形態を示す。 図２０及び図２２に提示されるピクセルアーキテクチャの代替の実施形態を示す。 変動する光強度に関する例示的な残余モード及びフレーム間積分を示す。 図２４に示されるフレーム間積分手法を利用して、低光状況で比較的高いＳＮＲイメージを生成する、静止又は動画撮像システム内で利用し得る例示的なピクセル毎のフレーム処理手法を示す。 図２４及び図２５に概説されるフレーム間積分手法を使用してイメージフレームを生成可能な撮像システムの一実施形態を示す。 図２６の撮像システム内で利用し得る例示的なサブフレーム編成及び時間コード割り当てを示す。 非ゼロサンプル値をもたらさず（すなわち、リセット事象をもたらさず）、ひいては、所与のフレーム中に「コースチング」しているピクセルの出力フレーム値を推定する例示的な手法を示す。 図２４〜図２８を参照して説明されるフレーム間積分技法を実施する、図２６のＩＳＰによって実行し得る例示的なフレーム処理シーケンスを示す。 図２４〜図２９を参照して説明されるフレーム間積分あり及びなしの撮像シミュレーションで達成されるダイナミックレンジ及びＳＮＲを対比する。 拡張露出時間を含む静止フレーム捕捉モードの例示的なサブフレーム編成を示す。

詳細な説明
幾つかのイメージセンサでは、光子応答を表し、ピクセル領域に入射した光から生じる電気情報（本明細書では「ピクセル信号」と呼ばれる）は、リード回路によってデジタルイメージデータ値に変換される。リード回路は、イメージセンサ内に存在することもでき、又はイメージセンサ外部に配置することもできる。幾つかの手法では、リード回路はイメージセンサ内に配置されて、リード回路に隣接するか、又はその近傍の１つ又は複数のピクセル領域がリード回路を使用することができる。イメージセンサ外部に配置されるリード回路の場合、リード回路に関連付けられた１つ又は複数のピクセル領域のピクセル信号をピクセル領域からリード回路に転送することができる。

各リード回路は、ピクセル領域をサンプリングし、サンプリングされたピクセル領域からピクセル信号を受信し、ピクセル信号を、ピクセル信号を表すマルチビットデジタル値に変換する。ピクセル信号又はピクセル信号を表すデジタル値が、サンプリング閾値を超える場合、ピクセル信号に関連付けられたピクセル領域に記憶されたピクセル信号は、リセットされる（例えば、ピクセル領域に関連付けられた感光素子をリセットすることにより）。ピクセル信号又はデジタル値がサンプリング閾値を超えない場合、ピクセル領域に記憶されるピクセル信号はリセットされない。ピクセル領域のサンプリング及びピクセル信号がサンプリング閾値を超える場合のみピクセル領域におけるピクセル信号をリセットすることは、本明細書では「条件付きリセットを用いる非破壊的サンプリング」と呼ばれる。

イメージセンサ概説
図１は、一実施形態で有用なイメージセンサ２５の部分断面を示す。イメージセンサ２５では、マイクロレンズアレイ１０及びカラーフィルタアレイ１２（カラー撮像に有用）を通る光は、イメージセンサのシリコンセクション２０に入射する。マイクロレンズ（又は他の集束光学系）及びカラーフィルタの使用は、任意選択的であり、本明細書では、例示目的のためだけに示される。シリコン２０はフォトダイオード（図示せず）を含み、フォトダイオードは、シリコンによって吸収される光子によって生成される電荷を収集し、フォトダイオードを動作させるトランジスタ（これも図示せず）にアクセスする。ピクセルアレイＩＣ配線１４は、信号及び供給電圧をアレイ内でルーティングするのに使用される接続を提供する。示されるように、イメージセンサ２５は背面照射型（ＢＳＩ）センサであり、その理由は、光が、集積回路の、配線層及び主に能動的な回路構成とは逆側からシリコンに入るためである。任意選択的に、ピクセルアレイＩＣ配線１４は、前面照射型（ＦＳＩ）の場合、カラーフィルタアレイ１２とシリコン２０との間に配置することができる（主な能動回路構成が、図１の向きでシリコンの「上部」内にある）。

イメージセンサ２５は複数のＩＰ（「イメージピクセル」）を含み、ＩＰ１〜ＩＰ３が示され、ＩＰに、マイクロレンズアレイ１０のレンズによって収集された光がそれぞれ入射する。各ＩＰは、シリコン２０内に埋め込まれた１つ又は複数のフォトダイオードを含む。シリコン２０に入る少なくとも幾つかの光子は、シリコン内の電子−正孔対に変換され、その結果生成される電子（又は代替の実施形態では正孔）がＩＰによって収集される。本明細書での説明では、簡潔にするために、このプロセスをＩＰによる光の捕捉及びイメージデータへの変換と呼ぶことにする。イメージセンサの各ＩＰは、イメージセンサの表面面積の一部を表し、イメージセンサのＩＰは、列及び行の様々なアレイに編成し得る。ＣＭＯＳ又はＣＣＤイメージピクセル技術では、各ＩＰ（例えば、各フォトセンサ）は、ＩＰに入射した光を電荷に変換し、電荷を電圧又は電流に変換するように構成される読み出し回路を含む。一実施形態では、イメージセンサの各ＩＰによって捕捉される光は、関連付けられたデジタルイメージのイメージデータの一ピクセルを表すが、他の実施形態では、複数のＩＰからのイメージデータを結合して、より少数（１つ又は複数）のピクセルが表される（ダウンスケーリング）。

イメージセンサ２５は、ＩＰアレイ外部に構成要素を含み得る。同様に、ＩＰアレイの部分は、光を電荷に変換しない構成要素を含み得る。ＩＰによって画定される合計領域をイメージセンサ領域と呼ぶことにする。本明細書に記載のように、イメージセンサは、増幅器と、アナログ／デジタル変換器（「ＡＤＣ」）と、コンパレータと、コントローラと、カウンタと、蓄積器と、レジスタと、トランジスタと、フォトダイオード等を含み得る。異なるアーキテクチャでは、これらの構成要素の幾つかは、イメージセンサ領域内又はイメージセンサ領域外に配置し得る。これらの実施形態では、レンズ（マイクロレンズアレイ１０のレンズ等）は、光を、例えば増幅器、コンパレータ、コントローラ、及び他の構成要素ではなく、ＩＰ内の実際の感光素子に向けるように構成し得る。

上述したように、イメージセンサは複数ＩＰのアレイを含み得る。各ＩＰは、光（例えば、１つ又は複数の光子）に応答して、対応する電荷を捕捉して格納する。一実施形態では、ＩＰをサンプリングすると、ＩＰに格納された電荷を表すピクセル信号がサンプリング閾値を超える場合、ピクセル信号は、ピクセル信号に対応するデジタル値に変換され、ＩＰに格納された電荷はリセットされる。代替的には、ＩＰをサンプリングすると、ＩＰに格納された電荷を表すピクセル信号は、ピクセル信号を表すデジタル値に変換され、デジタル値がサンプリング閾値を超える場合、ＩＰによって格納された電荷はリセットされる。他の実施形態では、アナログ／デジタル変換が開始され、閾値を超えるか否かの判断に十分な変換が完了すると、変換を続けるか否かが判断される。例えば、逐次近似レジスタ（「ＳＡＲ」）ＡＤＣでは、閾値が最上位ビットパターンに等しい場合、パターンが分解されるとすぐに、変換を続けて、ピクセルのリセットを実行するか、それとも変換を止めるかを判断することができる。ピクセル信号又はピクセル信号を表すデジタル値がサンプリング閾値を超えるか否かの判断は、ピクセル信号又はデジタル値をサンプリング閾値と比較するように構成されるコンパレータの使用を通して下すことができる。

図２は、一実施形態による、複数のピクセル信号閾値を用いるアナログピクセルイメージセンサを示す。図２のイメージセンサはＣＭＯＳセンサであり、ＩＰアレイ４０を含む。ＩＰアレイは任意の数の列及び行を含むことができ、列毎及び行毎に任意の数のＩＰを有する。ＩＰアレイ内の完全又は部分的なＩＰ列を表すＩＰ列５０が図２で強調表示される。ＩＰ列５０は、列ライン５５を介して通信可能に結合される複数のＩＰを含む。ＩＰ列６０は、ＩＰアレイ内のＩＰを表すＩＰが図２で強調表示される。

ＩＰ６０は、フォトダイオード６５を、露出の準備としてフォトダイオードをプリチャージし、露出後にサンプリングできるようにする制御要素と一緒に含む。動作に当たり、トランジスタ７０は、オンに切り替えられて、フォトダイオードの陰極を電圧源に結合し、したがって、フォトダイオードの陰極をプリチャージ電圧に「プリチャージ」する。トランジスタ７０は、露出間隔前又はその開始時にオフに切り替えられる。トランジスタ７０がオフである状態で、陰極電圧は、光子衝突に応答して増分的に放電し、検出された光の量に比例してフォトダイオード電位ＶＤＥＴを低減する。露出間隔の終わりに、アクセストランジスタ７２はオンに切り換えられて、フォトダイオード電位を表す信号を、フォロワトランジスタ７４を介して列ライン５５にピクセル信号８０として増幅／駆動できるようにする。

ＡＤＣ８５は、列ライン５５に介してＩＰ列５０に通信可能に結合される。図２の実施形態では、ＡＤＣはピクセルアレイ４０の縁部に配置され、ＩＰアレイが配置されるイメージセンサ内又は外に配置し得る。ＡＤＣは、ＩＰ６０からピクセル信号８０（アナログフォトダイオード電位の表現）を受信する。ＡＤＣは、ピクセル信号をデジタル化して、ピクセル信号を表す３ビットデジタル値（「Ｐｉｘ［２：０］」）にデジタル化する。ＡＤＣは、７ピクセル閾値である閾値１〜閾値７（本明細書では「ＶＴ１〜ＶＴ７」と呼ぶ）を含む。ピクセル信号の大きさが、Ｖｐｒｅ未満であるが、ＶＴ１よりも大きい場合、ＡＤＣはピクセル信号をデジタル値「０００」に変換する。ＶＴ１未満であるが、ＶＴ２よりも大きいピクセル信号はデジタル値「００１」に変換され、ＶＴ２とＶＴ３との間のピクセル信号は「０１０」に変換され、「１１１」に変換されるＶＴ７未満のピクセル信号まで同様である。

図２の実施形態では、連続ピクセル閾値間の電位差は概ね同じである（例えば、ＶＴ３−ＶＴ４≒ＶＴ５−ＶＴ６）。換言すれば、ピクセル閾値はＶＴ１とＶＴ７との間に線形に分布する。さらに、図２の実施形態では、ＶｐｒｅとＶＴ１との電位差は、連続ピクセル閾値間の電位差よりも大きい（例えば、Ｖｐｒｅ−ＶＴ１＞ＶＴ３−ＶＴ４）が、他の実施形態では、全てのステップは等しい。Ｖｐｒｅ−ＶＴ１＞ＶＴ３−ＶＴ４であるようなＶＴ１の選択は、例えば、ＩＰをサンプリングする際の暗騒音の影響を低減する。図２の実施形態でのＶＴ７とＶｆｌｏｏｒとの電位差も、連続ピクセル閾値間の電位差よりも大きくすることができる（例えば、ＶＴ７−Ｖｆｌｏｏｒ＞ＶＴ３−ＶＴ４）。最後に、線形閾値間隔の代わりに、所与の実施形態は閾値を指数的に離間することができ、例えば、各閾値の間隔は下の間隔の２倍である。複数のＡＤＣサンプルを蓄積して、画像を形成するシステムでは、指数的間隔は、蓄積前に線形値に変換される。

Ｖｆｌｏｏｒは、フォトダイオード６５の陰極電圧がもはや、光子衝突に応答して線形に放電しないピクセル飽和閾値を表す。線形感度領域９０内のピクセル信号の場合、デジタル値へのピクセル信号の変換をグラフ９５に示す。検出可能な光子衝突最大数（すなわち、ピクセル飽和点）が、フォトダイオードの容量、ひいてはフォトダイオードの物理的サイズに比例することに留意されたい。したがって、従来のセンサ設計では、フォトダイオードフットプリントは、所与の用途で必要とされるダイナミックレンジによって決まり、縮小するプロセスジオメトリに伴ってあまりスケーリングされない。

イメージの捕捉中、一実施形態では、ＩＰ列５０内の所与の１つ又は複数の行及びＩＰアレイ４０内の互いの列のＩＰが連続してサンプリングされ、それぞれに関連付けられたピクセル信号は、各列に関連付けられた１つ又は複数のＡＤＣを使用してデジタル値に変換される。ＡＤＣによって出力されたデジタル値は、イメージ捕捉期間中に蓄積され（幾つかの実施形態では、以下に説明するように条件付きで）、記憶される。図２に示される以外の他のタイプ及び構成のＩＰをイメージセンサシステムに使用することもできる。例えば、トランジスタ７０、７２、及び７４とは異なる配置のトランジスタを使用することができる。さらに、１つのＡＤＣ８５が、ＩＰ列５０と併せて図２に示されるが、他の実施形態では、２つ以上のＡＤＣをＩＰ列毎に使用することができ、異なるＡＤＣ群が、ＡＤＣ列のアレイ行の異なるセクションにサービングする。ＡＤＣ（リード回路の形態）及びＩＰの追加の組み合わせについて、更に詳細に以下に説明する。最後に、ＡＤＣの出力（例えば、図２の実施形態のＰｉｘ［２：０］）は、任意のマルチビット長であることができ、Ｖ_ｐｒｅとＶ_{ｆｌｏｏｒ}との間で任意のように分布する任意の数の閾値に関連付けることができる。

マルチビットサンプリング及び条件付きリセットを用いるイメージセンサシステム
図３は、一実施形態によりピクセル信号をマルチビットデジタル変換に変換するように構成されるイメージセンサリード回路の一例を示す。図３の実施形態は、ＩＰ１００、ＩＰメモリ１１６、及びリード回路１１０を示し、リード回路はＡＤＣ／コンパレータ回路１１２（以下、「ＡＤＣ／コンパレータ」）及び加算器１１４を含む。他の実施形態では、図３の方法が追加、より少数、及び／又は異なる構成要素を含むことが可能なことに留意されたい。例えば、ＡＤＣ／コンパレータは、別個の構成要素として実施することができ、加算器はリード回路外部に配置することができる。

ＩＰ１００は、イメージセンサ内のＩＰを表し、例えば、図２のＩＰ６０であることができる。ＩＰ１００は、例えば、外部制御論理から１つ又は複数の制御信号を受信する。制御信号は、例えば、ＩＰをＶｐｒｅにリセットし、ＩＰの感光素子の光への露出をイネーブルして、Ｖｐｒｅに相対して電荷を記憶させることにより、ＩＰがイメージ捕捉を開始できるようにし得る。同様に、制御信号は、例えば、イメージ捕捉期間の経過後、ＩＰの感光素子の光への露出をディセーブルすることにより、ＩＰがイメージ捕捉を終えることができるようにし得る。制御信号は、ＩＰによるピクセル信号の出力及びリード回路によるピクセル信号の、ピクセル信号を表すデジタル値への続く変換（本明細書では以下、「ＩＰのサンプリング」又は「ピクセル信号のサンプリング」と呼ぶ）を可能にすることもでき得る。上述したように、ピクセル信号は、積分された電荷（例えば、ソースフォロワ電圧、増幅電圧、又は積分電荷に比例する成分を有する電流）の表現であることができる。

ＩＰ１００は、例えば、外部制御論理からリセット信号を受信する。リセット信号は、例えばイメージ捕捉期間の開始時に、ＩＰによって格納された電荷をＶｐｒｅにリセットする。ＩＰは、条件付きリセット信号もＡＤＣ／コンパレータ１１２から受信する（幾つかの回路では、条件付きリセット及び初期リセットは、共通の回路を使用して供給される）。条件付きリセット信号は、例えば、イメージ捕捉期間中、ＩＰサンプリング時にピクセル信号がサンプリング閾値を超えることに応答して、ＩＰによって格納された電荷をリセットする。他の実施形態では、条件付きリセット信号が異なるエンティティから受信されることに留意されたい。一実施態様では、ＡＤＣ／コンパレータは、ピクセル信号がサンプリング閾値を超えると判断し得、外部制御論理が条件付きリセット信号をＩＰに出力できるようにし得、そのような実施形態では、リセット信号（行毎の信号）及び条件付きリセット信号（列毎の信号）は、ＩＰによってＡＮＤ演算して、全てのリセットを開始し得る。簡潔にするために、残りの説明は、ＡＤＣ／コンパレータが条件付きリセット信号をＩＰに提供する実施形態に制限される。

リード回路１１０は、閾値信号、サンプル信号（又は「サンプルイネーブル信号」）、比較信号（又は「比較イネーブル信号」）、残余信号（又は「残余イネーブル信号」）、及びリセット信号を、例えば、外部制御論理から受信するとともに、ピクセル信号をＩＰ１００から受信する。ＩＰ１００に対応するＩＰメモリ要素１１６は、加算器１１４による読み出し／書き込み及び外部読み出しに選択する読み出し信号を受信する。ＡＤＣ／コンパレータ１１２は、１つ又は複数のサンプル信号の受信に応答して、ＩＰ１００をサンプリングする。イメージ捕捉中、ＡＤＣ／コンパレータは、様々なサンプリング間隔で、例えば、周期的に、又は予め定義されるサンプリング間隔パターン（本明細書では、「サンプリングポリシー」と呼ばれる）に従ってサンプル信号を受信する。代替的には、ＡＤＣ／コンパレータによって受信されるサンプル信号は、サンプリングポリシーを含むことができ、ＡＤＣ／コンパレータは、サンプリングポリシーに基づいてＩＰをサンプリングするように構成することができる。他の実施形態では、ＩＰは１つ又は複数のサンプル信号を受信し、受信したサンプル信号に基づいてピクセル信号を出力する。更に他の実施形態では、受信するサンプリング信号から独立して、ＩＰは、周期的に、若しくはサンプリングポリシーに従ってピクセル信号を出力し、又はＡＤＣ／コンパレータは、周期的に、若しくはサンプリングポリシーに従ってピクセル信号をサンプリングする。ＡＤＣ／コンパレータは、ＩＰからのピクセル信号サンプリング前に、ＩＰからピクセル信号を要求することができる。

ＩＰのサンプリング中、ＡＤＣ／コンパレータ１１２は、ピクセル信号をＩＰから受信し、ピクセル信号を、ピクセル信号を表すマルチビットデジタル値に変換（任意選択的に、幾つかの実施形態では、サンプリング閾値を超えるピクセル信号に基づいて）する。ピクセル信号がサンプリング閾値を超える場合、ＡＤＣ／コンパレータは、ＩＰに格納された電荷をリセットする条件付きリセット信号を出力する。ピクセル信号がサンプリング閾値を超えない場合、ＡＤＣ／コンパレータは、ＩＰに格納された電荷をリセットする条件付きリセット信号を出力しない。サンプリング閾値は、イメージ捕捉中に変更することができ、閾値信号を介して受信することができ、又は所与のイメージ捕捉に予め決定若しくは予め設定することができる。１つのサンプリング閾値を複数のイメージ捕捉中に使用してもよく、異なるサンプリング閾値を異なるイメージ捕捉に使用してもよく、複数のサンプリング閾値を単一のイメージ捕捉中に使用してもよい。一実施形態では、サンプリング閾値は、検出された変化しつつある光の状況に応じて変更される（例えば、サンプリング閾値は、低光状況に応答して低減することができ、高光状況に応答して増大することができる）。

一実施形態では、サンプリング閾値はアナログ信号閾値である。この実施形態では、ＡＤＣ／コンパレータ１１２は、アナログコンパレータを含み、ピクセル信号をサンプリング閾値と比較して、ピクセル信号がサンプリング閾値を超えるか否かを判断する。ピクセル信号が、ＩＰ１００によって格納されている電荷を表す電圧を含む場合、サンプリング閾値は、ピクセル信号がサンプリング閾値未満である場合に超えられる。図２の実施形態を一例として使用して、ＡＤＣ／コンパレータのサンプリング閾値が閾値４である場合、ピクセル信号は、閾値４に関連付けられた電圧未満の電圧を含む場合のみ、サンプリング閾値を超える。

一実施形態では、サンプリング閾値はデジタル信号閾値である。この実施形態では、ＡＤＣ／コンパレータ１１２は、デジタルコンパレータを含み、まず、ピクセル信号を表すデジタル値にピクセル信号を変換する。次に、ＡＤＣ／コンパレータは、デジタル値をサンプリング閾値と比較して、ピクセル信号がサンプリング閾値を超えるか否かを判断する。図２の実施形態を一例として使用して、「１０１」のサンプリング閾値の場合、ＡＤＣ／コンパレータがピクセル信号をデジタル値「００１」に変換する（ピクセル信号が閾値１と閾値２との間にあることを示す）とき、ピクセル信号はサンプリング閾値を超えず、条件付きリセット信号は出力されない。しかし、ＡＤＣ／コンパレータがピクセル信号デジタル値「１１０」に変換する（ピクセル信号が閾値６と閾値７との間にあることを示す）場合、ピクセル信号はサンプリング閾値を超え、条件付きリセット信号が出力される。

別の実施形態では、サンプリング閾値は、ピクセル信号の完全なデジタル変換前に評価することができるデジタル信号閾値である。これは、ピクセルのより高速の条件付きリセット及び／又は必要なＡＤＣ動作を回避することによる電力節減を可能にするため、幾つかの実施形態又は使用事例で有利であり得る。例えば、逐次近似レジスタＡＤＣを用いる場合、複数のクロックサイクルが、ピクセル信号のデジタル表現を分解するために使用される。第１のクロックサイクルは最上位ビットを分解し、第２のクロックサイクルは次の最上位ビットを分解し、全てのビット位置が分解されるまで同様である。図２の実施形態を一例として使用すると、サンプリング閾値「１００」の場合、閾値が満たされるか否かの判断は、第１のＳＡＲ ＡＤＣクロックサイクル後に下すことができる。サンプリング閾値「１１０」の場合、閾値が満たされるか否かの判断は、第２のＳＡＲ ＡＤＣクロックサイクル後に下すことができる。例えば、ビット深度６ビット又は８ビットを有する実施形態では、１つ又は２つの変換サイクル後にリセット判断をすることにより、大きな時間／電力節減に繋がり、これは、０である１つ又は複数のＬＳＢを有するサンプリング閾値を選択することによって実現することができる。

一実施形態では、行毎比較信号が各ＡＤＣ／コンパレータ「比較」信号入力に供給され、ＡＤＣ／コンパレータに、比較の実行に適切なクロックサイクルを通知する。比較信号がアサートされる場合、比較は、アナログ／デジタル変換の現在状態に基づいて実行される。閾値がＡＤＣ／コンパレータ１１２の比較によって満たされる場合、条件付きリセット信号がＩＰ１００及び加算器１１４に対してアサートされ、ＳＡＲ ＡＤＣはピクセル信号の変換を続ける。閾値が満たされない場合、条件付きリセット信号はアサートされず、比較信号と併せて使用されて、ＳＡＲ ＡＤＣのクロック信号をゲーティングして、変換を終了させることができる。

ＡＤＣ／コンパレータ１１２は、受信したピクセル信号を表すデジタル値を加算器１１４に出力する（本明細書では、「デジタル変換」と呼ばれる）。ＡＤＣ／コンパレータ１１２は、デジタル変換に関連付けられたピクセル信号がサンプリング閾値を超えることに応答して、デジタル変換を出力することができる。条件付きリセット信号をイネーブルとして使用して、デジタル変換をロードし、それをＩＰ１００に対応するＩＰメモリ１１６ロケーション（この実施形態では、読み出し線のアドレス選択により、複数のそのようなロケーションから選択される）に追加するように加算器１１４に通知することができる。他の実施形態では、ＡＤＣ／コンパレータは、デジタル変換に関連付けられたピクセル信号がサンプリング閾値を超えるか否かに関係なく、ＩＰ１００の各サンプリング中にデジタル変換を出力する。これらの実施形態では、加算器は、サンプリング閾値を超えるピクセル信号に関連付けられたデジタル変換を蓄積し、サンプリング閾値を超えないピクセル信号に関連付けられたデジタル変換を無視するように構成することができる。代替的に、閾値が、例えば、図２の「００１」に設定される場合、加算器は、ＩＰ１００が読み取られる都度、デジタル変換をＩＰメモリ１１６に無条件で加算することができ、それでもなお正確な結果を生成する。

一実施形態では、ＡＤＣ／コンパレータ１１２は、残余信号アサート（比較信号がアサートされない状態で）の受信に応答して、デジタル変換も出力する。残余信号アサートは、イメージ捕捉の終わりに関連付けられ、デジタル変換に関連付けられたピクセル信号がサンプリング閾値を超えるか否かに関係なく、ＡＤＣ／コンパレータによる完全なデジタル変換の加算器１１４への出力をイネーブルし、条件付きリセットをアサートする。残余信号は、ＩＰ１００によって受信されるが、捕捉期間の終わりに閾値を超えない光に関連付けられたイメージ情報の損失を回避し得ることができる。そうでなければ、受け取ったそのような光を表すピクセル信号がサンプリング閾値を超えない場合、ＡＤＣ／コンパレータは、ピクセル信号に関連付けられたデジタル変換を出力しないことがあり、ＩＰによって格納された電荷は、条件付きリセット信号（残余信号のアサートによってもトリガーされる）によってリセットされない。デジタル変換に関連付けられたピクセル信号がサンプリング閾値を超えるか否かに関係なく、ＡＤＣ／コンパレータがデジタル変換を加算器に出力する実施形態では、加算器は残余信号を受信することができ、信号の受信に応答して、捕捉期間の終わりに受信したピクセル信号に関連付けられたデジタル変換を蓄積するように構成することができる。

加算器１１４は、捕捉期間中に受信したデジタル変換を蓄積するように構成される。上述したように、デジタル変換に関連付けられたピクセル信号がサンプリング閾値を超える場合のみ、ＡＤＣ／コンパレータ１１２がデジタル変換を出力する実施形態では、加算器は、受信した全てのデジタル変換（残余信号の受信に応答して、ＡＤＣ／コンパレータによって出力される追加のデジタル変換を含む）をＩＰメモリ１１６に蓄積する。ＡＤＣ／コンパレータが、各受信ピクセル信号に関連付けられたデジタル変換を出力する実施形態では、加算器は、サンプリング閾値を超えるピクセル信号に関連付けられたデジタル変換に、残余信号の受信に応答して、ＡＤＣ／コンパレータによって出力されるデジタル変換を加えたもののみをＩＰメモリ１１６に蓄積し、そのような実施形態では、加算器が、いつピクセル信号がサンプリング閾値を超えるか、及びいつ残余信号が受信されるかを認識する必要があり、簡潔にするために本明細書でこれ以上考察しない。

加算器１１４は、リセット／加算制御シグナリングを、例えば、外部制御論理から受信する。リセット信号の受信（例えば、イメージ捕捉期間の開始時）に応答して、蓄積器は全てのゼロを選択されたＩＰメモリロケーション１１６に記憶し、受信したデジタル変換の蓄積をイメージデータとして記憶する。加算器は、リセット信号も受信し、受信したデジタル変換の蓄積をリセットする。

代替の実施形態では、加算器はリード回路１１０の外部に配置される。例えば、ＡＤＣ／コンパレータは、変換ストリームを、蓄積機能を供給する別個の回路へのデジタルチャネル（例えば、他のＡＤＣからの他の変換と多重化される）に出力する。そのような場合、ＡＤＣ／コンパレータは、「変換なし」の場合のシンボルも出力しなければならず、これは０であることができる。一可能性は、デジタルチャネルインタフェース内の回路（例えば、図４のＰＨＹ１３４）がデジタル変換を符号化して、帯域幅を低減することである。一実施形態では、「変換なし」は「００」として出力され、上限を超えるＡＤＣ変換は「０１」として出力され、他の全てのＡＤＣ変換は「１ｘｘｘｘｘｘ」として出力され、ここで、ｘはＡＤＣ変換の解決ビットの１つを表し、ｘ位置の数はＡＤＣのビット深度に等しい。

一実施形態では、ＩＰは、同じ線上でピクセル信号を出力し、条件付きリセットを受信するように構成される。この実施形態では、ＩＰ及びＡＤＣ／コンパレータ１１２は代替的に、ピクセル信号及び条件付きリセットを共有線上に駆動する。例えば、ＩＰは、サンプル期間の第１の部分中、ピクセル信号を共有線上で出力することができ、サンプル期間の第２の部分中、条件付きリセットを共有線上で受信することができる。最後に、ＡＤＣ／コンパレータは、閾値信号、サンプル信号、及び残余信号を共有線上で受信することができる。例えば、ＡＤＣ／コンパレータは、イメージ捕捉の開始時に閾値信号を受信することができ、イメージ捕捉期間全体を通してサンプル信号を受信することができ、捕捉期間の終了時に残余信号を受信することができる。ＩＰによって受信されるリセット信号が、蓄積器１１４によって受信されるものと同じリセット信号であることができ、共有線上で受信可能なことにも留意されたい。

図４は、一実施形態における、マルチビットアーキテクチャを使用するイメージセンサシステムの実施形態の一例を示す。図４のイメージセンサシステム１２０は、イメージセンサ領域１２５、リード回路アレイ１３０、制御論理１３０、及び物理シグナリングインタフェース１３４を含む。他の実施形態では、イメージセンサシステムは、図４の実施形態に示されるよりも少数、追加、又は異なる構成要素を含み得る（例えば、回路は集積されたメモリ１１６を有し得る）。図４に示されるイメージセンサシステムは、単一のＩＣとして実施することもでき、又は複数のＩＣとして実施することもできる（例えば、イメージセンサ領域及びリード回路アレイを別個のＩＣに配置することができる）。さらに、様々な構成要素（リード回路アレイ、制御論理、及び物理シグナリングインタフェース等）をイメージセンサ領域１２５内に集積することもできる。

例のために、イメージセンサシステム１２０及びイメージセンサシステムに通信可能に結合されるホストＩＣ（図４に示されず）は、カメラ内のプライマリイメージ取得構成要素（例えば、モバイル装置内の静止画カメラ又はビデオカメラ、コンパクトカメラ、デジタルＳＬＲカメラ、スタンドアロン又はプラットフォームウェブキャム、高精細ビデオカメラ、監視カメラ、自動車カメラ等）を形成すると仮定される。イメージセンサＩＣ及びホストＩＣは、より一般的には、単独で、又は制限ではなく、計測機器、医療機器、ゲームシステム又は他の消費者電子装置、軍事及び産業用撮像システム、輸送関連システム、スペースベースの撮像システム等を含む略あらゆる撮像システム又は装置内の同様若しくは異なる撮像構成要素と一緒に配置することができる。イメージセンサシステムの動作は一般に、光へのＩＰの露出を通してのイメージ又はフレームの捕捉、露出の結果として格納された電荷のイメージデータへの変換、及び記憶媒体へのイメージデータの出力を含む。

イメージセンサ領域１２５は、Ｎ行（０〜Ｎ−１のインデックスを有する）及びＭ列（０〜Ｍ−１のインデックスを有する）を含むＩＰアレイ１２７を含む。物理シグナリングインタフェース１３４は、ホストＩＣ（例えば、汎用プロセッサ、専用プロセッサ、特定用途向け集積回路（ＡＳＩＣ）、又はイメージセンサＩＣを制御するように構成される任意の他の制御構成要素）からコマンド及び構成情報を受信するように構成され、受信したコマンド及び構成情報を制御論理１３２に提供するように構成される。物理シグナリングインタフェースは、リード回路アレイ１３０からイメージデータを受信し、受信したイメージデータをホストＩＣに出力するようにも構成される。

制御論理１３２は、コマンド及び構成情報を物理シグナリングインタフェース１３４から受信するように構成されるとともに、イメージセンサシステム１２０の動作及び機能を操作するように構成される信号を送信するように構成される。例えば、イメージ又はフレームを捕捉するコマンドの受信に応答して、制御論理は、一連の露出信号（ＩＰにリセットさせるように構成される）及びサンプル信号（リード回路アレイ１３０内のリード回路に、ＩＰアレイ１２７内のＩＰからのピクセル信号をサンプリングさせるように構成される）を出力して、イメージセンサシステムによるイメージ又はフレームの捕捉をイネーブルし得る。同様に、イメージセンサシステムを初期化又はリセットするコマンドの受信に応答して、制御論理は、ＩＰアレイ内の各ＩＰをリセットするように構成されるリセット信号を出力して、各ＩＰにあらゆる蓄積電荷を放電させ得る。制御論理によって生成される制御信号は、サンプリングする、ＩＰアレイ内の特定のＩＰを識別し、ＩＰに関連付けられたリード回路の機能を制御するか、又はイメージセンサシステムに関連付けられた任意の他の機能を制御し得る。制御論理は、イメージセンサ領域１２５の外部として図４に示されているが、上述したように、制御論理の全て又は部分は、イメージセンサ領域内でローカルに実施してもよい。

制御論理１３２は、イメージセンサ領域１２５内の各ＩＰの制御信号及びリセット信号を出力する。図４の実施形態に示されるように、イメージピクセルＩＰ［Ｘ］［Ｙ］内の各ＩＰは、未処理並列Ｃｎｔｒｌ［Ｘ］信号（各ＩＰの「行」選択制御信号に対応する）及び未処理並列Ｒｅｓｅｔ［Ｘ］信号を制御論理から受信して、ＩＰをリセットし、ここで、「Ｘ」及び「Ｙ」は、イメージセンサ領域内のＩＰの座標を指す。任意の所与のＩＰで受信される制御信号及びリセット信号はそれぞれ、図４の実施形態でインデックス付与されるように、１ビットのみであるが、そのようなインデックス付与は簡潔にすることのみを目的として行われており、これらの信号が実際には任意の幅又は寸法であり得ることを理解されたい。

リード回路アレイ１３０はＭ個のリード回路を含み、各リード回路は、ＩＰアレイ１２７内のＩＰ列からピクセル信号を受信するように構成される。他の実施形態では、リード回路アレイが、図５ａ、図５ｂ、及び図５ｃで考察されるように、各ＩＰ列からピクセル信号を受信するように構成された複数のリード回路を含むことが可能なことに留意されたい。ピクセル信号バスは、ＩＰアレイ内の各ＩＰ列のＩＰを、リード回路アレイ内のＩＰ列に関連付けられたリード回路に結合する。各ＩＰは、ＩＰによって生成されたピクセル信号をピクセル信号バスに出力するように構成され、各リード回路は、リード回路に関連付けられたＩＰ列内のＩＰからのピクセル信号をサンプリングするように構成される。例えば、リード回路０は、ピクセル信号バス０からのピクセル信号をサンプリングするように構成され、以下同様である。リード回路アレイ内の各リード回路は、リード回路に関連付けられたＩＰ列内のＩＰからピクセル信号を繰り返しサンプリングすることができる（例えば、複数のパスにわたり連続したＩＰからのピクセル信号を順にサンプリングすることにより）か、又は所定の非逐次順に従ってピクセル信号をサンプリングすることができる。一実施形態では、リード回路は、複数のピクセル信号を同時にサンプリングすることができる。図３及び図４の実施形態には示されていないが、リード回路は、蓄積値をイメージデータとして出力する前に、蓄積デジタル値を記憶するように構成されるメモリを更に含むことができる。

条件付きリセットバスは、ＩＰアレイ１２７内の各ＩＰ列のＩＰを、各ＩＰ列に関連付けられたリード回路に結合する。ＩＰ列内のＩＰからのピクセル信号をサンプリングした後、サンプリングされたピクセル信号がサンプリング閾値を超える場合、ＩＰ列に関連付けられたリード回路は条件付きリセット信号を生成する。例えば、ＩＰ列内のＩＰが、そのＩＰをリード回路に結合するピクセル信号バスを介してＩＰ列に関連付けられたリード回路にピクセル信号を出力する場合、及びリード回路により、ピクセル信号がサンプリング閾値を超えると判断される場合、リード回路は、そのリード回路をＩＰに結合する条件付きリセットバスを介して条件付きリセット信号をＩＰに出力し、ＩＰはＩＰに格納されている電荷をリセットする。上述したように、ピクセル信号バス及び条件付きリセットバスは、共有バスで実施することができ、Ｃｎｔｒｌ［Ｘ］は、ピクセル信号を行Ｘから共有バスに出力できるようにし、Ｒｅｓｅｔ［Ｘ］は、共有バスから行Ｘ内のピクセルの条件付きリセットを可能にするが、そのような実施形態については、簡潔にするために本明細書ではこれ以上説明しない。

制御論理１３２は、リード回路アレイ１３０内のリード回路のリード制御信号を生成する。リード制御信号は、リード回路によるＩＰアレイ１２７内のＩＰからのピクセル信号のサンプリング、デジタル値の蓄積、蓄積デジタル値の出力、及び加算器のリセットを制御することができる。リード制御信号は、図３で説明したように、リード回路アレイ内の各リード回路の閾値信号、サンプル信号、比較信号、残余信号、読み出し信号、及びリセット／加算信号を含むことができる。

制御論理１３２は、イメージ捕捉期間にわたりイメージの捕捉をイネーブルする、リード回路アレイ１３０のリード制御信号を生成するように構成される。イメージ捕捉期間前又はイメージ捕捉期間の特定のＩＰメモリロケーションを最初に使用するとき、制御論理は、リセットを生成して、各リード回路１１０の蓄積器にＩＰメモリロケーションをリセットさせることができる。イメージ捕捉期間の開始時、制御論理は、各リード回路の閾値信号を生成することができ、上述したように、各リード回路は閾値信号を使用して、ピクセル信号に関連付けられたＩＰを条件付きでリセットし、ピクセル信号に関連付けられたデジタル値を蓄積するためにピクセル信号が比較される閾値を決定する。イメージ捕捉期間中、制御論理は、リード回路による、リード回路に関連付けられたＩＰからのピクセル信号を、サンプリングをイネーブルするように構成される一連のサンプル信号を生成することができる。一実施形態では、制御信号は、１つ又は複数のサンプリングポリシーに従ってサンプル信号を生成する。サンプリングポリシーについては更に詳細に以下に説明する。イメージ捕捉期間の終了時、被制御論理は残余信号を生成し、この残余信号は、ピクセル信号がサンプリング閾値を超えるか否かに関係なく、各リード回路によるピクセル信号を表すデジタル値の蓄積をイネーブルするように構成される。イメージ捕捉期間後、制御論理は読み出し信号生成し、この読み出し信号は、関連付けられたサンプリング閾値を超えるサンプリングピクセル信号を表す蓄積デジタル値の、各リード回路によるイメージデータとしての出力をイネーブルするように構成される。制御論理は、各イメージ捕捉期間後にリセット信号も生成して、各リード回路内に蓄積されたデジタル値をリセットすることもできる。

制御論理は一時停止・再開信号を生成するように構成することもでき、この一時停止・再開信号は、ＩＰ及びリード回路にイメージ捕捉を一時停止させ再開させ、ＩＰ及びリード回路アレイ内のリード回路の機能を制御するために必要な任意の他の信号を生成するように構成される。リード回路毎に、リード回路によって出力されるイメージデータは、リード回路に関連付けられたＩＰ列内の各ＩＰによって捕捉される光のデジタル表現である。イメージデータは、物理的シグナリングインタフェースによって受信され、続けてホストＩＣに出力される。

図５は、一実施形態による、ＩＰアレイの周辺に配置されたリード回路アレイを有するイメージセンサシステムアーキテクチャの一例を示す。図５のアーキテクチャでは、６つのリード回路アレイ（１４０ａ、１４０ｂ、１４０ｃ、１４０ｄ、１４０ｅ、及び１４０ｆ）が、ＩＰアレイを含むイメージセンサ領域１４５の周囲に配置される。１つのリード回路アレイ１３０がイメージセンサ領域１２５の片側に配置される図４の実施形態とは異なり、図５のリード回路アレイ１４０は、イメージセンサ領域１４５のあらゆる側に配置される。リード回路アレイは、これもまたイメージセンサ領域を含むＩＣ内に配置することもでき、又は１つ若しくは複数の別個のＩＣに配置することもできる。例えば、各リード回路アレイは、イメージセンサＩＣの周辺に配置することもでき、又はイメージセンサＩＣに隣接して配置される専用リード回路アレイＩＣに配置することもできる。

先の図４の実施形態では、リード回路アレイ１３０内の各リード回路は、ＩＰアレイ１２７内のＩＰ列に結合される。図５の実施形態では、各リード回路アレイ１４０ｘは、イメージセンサ領域１４５の部分行及び部分列からの６つ１組のＩＰに結合される。例えば、リード回路アレイ１４０ａは、ＩＰ１、ＩＰ２、ＩＰ３、ＩＰ７、ＩＰ８、及びＩＰ９に結合される。各リード回路アレイ１４０ｘは、１つ又は複数のリード回路を含む。一実施形態では、各リード回路アレイは６つのリード回路を含み、リード回路アレイ内の各リード回路は１つのＩＰに結合される。そのような一実施形態では、各リード回路は、結合されるＩＰのみをサンプリングする。より典型的には、各リード回路は、多数の行及び１つ又は複数の列を含むＩＰのブロックによって共有される。制御論理は、図５の実施形態に示されていないが、各リード回路アレイは、ユニバーサル制御論理に結合することもでき、又は専用制御論理に結合してもよい。さらに、物理的シグナリングインタフェースが図５の実施形態には示されていないが、各リード回路アレイは、共通のバスを介して共通の物理的シグナリングインタフェースにイメージデータを出力してもよく、又は専用バスを介して、各リード回路アレイに結合された専用物理的シグナリングインタフェースにイメージデータを出力してもよい。

図６ａは、一実施形態による２層イメージセンサシステムアーキテクチャの一例でのピクセルアレイＩＣの上面図を示す。図６ａのピクセルアレイＩＣは、ＩＰアレイを囲む周辺回路１６２を含む。ＩＰアレイは、行制御回路１６４と、ＩＰの４つの行群（ＩＰ行群０〜３）とを含む。各ＩＰ行群は、アレイの幅であり、アレイ内の行の１／４を含み、行制御回路は、ＩＰの動作に必要な制御信号及びリセット信号（例えば、ＩＰにリセットにイネーブルさせ、読み出しに選択させるように構成される信号及び本明細書で考察される任意の他の信号）を提供する。

図６ｂは、一実施形態による、２層イメージセンサシステムアーキテクチャの一例でのプリプロセッサＩＣの上面図を示す。図６ｂのプリプロセッサＩＣは、リード回路アレイを囲む周辺回路１７２を含む。リード回路アレイは、物理的シグナリングインタフェース１７５（代替的に、ピクセルアレイＩＣ１６０上にあってもよい）、リード制御回路１７６、４つのリード回路アレイ（リード回路アレイ０〜３）、並びに付随するメモリグループ０Ａ／Ｂ、１Ａ／Ｂ、２Ａ／Ｂ、及び３Ａ／Ｂを含む。各リード回路アレイは、関連付けられたメモリグループ内の対応する行に接続された１つ又は複数のリード回路（ＩＰ列毎にＡＤＣ、加算器、及びリセット論理を含む）を含む。ピクセルアレイＩＣのＩＰ行グループ内の特定のＩＰ行が選択され、対応するメモリグループ内の対応する行が、プリプロセッサＩＣ上で選択される。

図６ｃは、一実施形態による、２層イメージセンサシステムアーキテクチャの一例での図６ａのピクセルアレイＩＣ及び図６ｂのプリプロセッサＩＣの断面を示す。図６ｃの実施形態では、ピクセルアレイＩＣ１６０は、ピクセルアレイＩＣの下面がプリプロセッサＩＣの上面に結合されるように、プリプロセッサＩＣ１７０の上に配置される。マイクロレンズアレイ１８０及びカラーフィルタアレイ１８２は、ピクセルアレイＩＣの上に配置される。ピクセルアレイＩＣ及びプリプロセッサＩＣは、ピクセルアレイＩＣ配線１８４及びプリプロセッサＩＣ配線１８６を介して結合される。ピクセルアレイＩＣをプリプロセッサＩＣの上に配置することにより、ダイのサイズ及び光を捕捉可能なイメージセンサシステム内の表面積の割合が増大する。例えば、ＩＰアレイと、１つ又は複数のリード回路アレイとを含む単層ＩＣアーキテクチャでは、１つ又は複数のリード回路アレイを含む単層ＩＣの部分は、光を捕捉することができず、そのような実施形態は、単層ＩＣに入射した光の捕捉に使用されるシリコンダイの割合を低減する。これには、カメラモジュールのフットプリントをレンズ及び撮像アレイよりも大きくする必要があり、カメラモジュールのコスト及びサイズを増大させる。これとは対照的に、図６ｃの実施形態の上層は、リード回路アレイを含まず、したがって、上部単層ＩＣのダイサイズは、概ねＩＰアレイのサイズまで低減する。上層に入射した光はマイクロレンズアレイ及びカラーフィルタアレイを透過し、ＩＰアレイ内のＩＰによって捕捉され、捕捉された光を表す信号が、ピクセルアレイＩＣ配線及びプリプロセッサＩＣ配線を介してリード回路アレイによってサンプリングされる。

図７は、一実施形態による、図３のリード回路等のイメージセンサリード回路の動作を示す。図７の実施形態例では、イメージは、１６サンプリング間隔の過程にわたって捕捉される。図７の実施形態例のＡＤＣは、ピクセル信号を５ビットデジタル値に変換し、蓄積器は、イメージ捕捉期間中、５ビットデジタル値を蓄積して９ビットデジタル値にする。さらに、図７の実施形態では、ＡＤＣは、ＩＰによって検出される追加の各光子により、デジタル値が１だけ増大するように、受信したピクセル信号を、ピクセル信号を表すデジタル値に変換する。例えば、ＩＰが、リセット後に５つの光子を検出する場合、ＩＰによって生成されるピクセル信号は、ＡＤＣによって値「００１０１」に変換される。他の実施形態では、ＡＤＣが、ＩＰによって検出される複数の追加の光子により、デジタル値が１だけ増大するように、受信したピクセル信号を、ピクセル信号を表すデジタル値に変換することを強調すべきである。図７の実施形態では、ピクセル信号はアナログ電圧であり、したがって、簡潔にするために図７には示されていない。

イメージ捕捉期間の開始時（サンプリング間隔０）、制御信号が受信され、制御信号は、リード回路のＩＰをリセットし、露出を開始するように構成される。図７の実施形態では、「露出開始」制御信号は、ＩＰに対応するメモリ素子に記憶されている値もゼロにリセットする。さらに、閾値信号が受信され、ピクセル信号へのリード回路のサンプリング閾値を２０個の光子に等しく設定する。

最初のサンプリング間隔中、４光子がＩＰによって検出される。次に、ＩＰは、４光子の検出に応答して、同等のＩＰ内の感光素子によって収集された電荷を表すピクセル信号を生成し、ＡＤＣはこのピクセル信号をデジタル値「００１００」に変換する。４検出光子は、２０光子（「１０１００」）のサンプリング間隔をトリガーしないため、蓄積器はデジタル値「００１００」を蓄積せず、ＩＰによって格納された電荷は消散しない（ＩＰはリセットされない）。なお、列「光子（検出−蓄積）」は、最初に、特定のサンプリング間隔中にＩＰによって検出された光子数を示し、次に、ＩＰの最後の条件付きリセットから蓄積された光子数を示す。

サンプリング間隔２中、７つの追加の光子がＩＰによって検出される。ＩＰによって格納された電荷は、サンプリング間隔１中に４光子が検出されることに応答して生成された電荷から、１１個の蓄積光子（サンプリング間隔１中の４光子及びサンプリング間隔２中の７光子）の検出に応答して生成される電荷に増大する。格納されている電荷に応答してＩＰによって生成されるピクセル信号は、デジタル値「０１０１１」に変換される。合計で１１個の光子は２０光子というサンプリング閾値をトリガーしないため、蓄積器はデジタル値「０１０１１」を蓄積せず、ＩＰはリセットされない。同様に、サンプリング間隔３中、２つの追加の光子がＩＰによって検出され、ＩＰによって格納される電荷は、１３個の蓄積光子（サンプリング間隔１中の４光子、サンプリング間隔２中の７、及びサンプリング間隔３中の２）の検出に応答して生成される電荷まで増大する。この格納電荷の増大に応答してＩＰによって生成されるピクセル信号は、デジタル値「０１１０１」に変換される。蓄積された１３個の光子は、２０光子というサンプリング閾値をトリガーしないため、蓄積器はデジタル値「０１１０１」を蓄積せず、ＩＰはリセットされない。

サンプリング間隔４中、１１個の追加の光子がＩＰによって検出される。ＩＰによって格納される電荷は、２４個の蓄積光子（サンプリング間隔１中の４、サンプリング間隔２中の７、サンプリング間隔３中の２、及びサンプリング間隔４中の１１）に等しい電荷まで増大する。格納された電荷に応答してＩＰによって生成されるピクセル信号は、デジタル値「１１０００」に変換される。蓄積された２４個の光子は、２０光子というサンプリング閾値を超えるため、加算器はデジタル値「１１０００」をＩＰのメモリ素子に蓄積し、ＩＰはリセットされる。

サンプリング間隔５中に検出される１４個の光子は、２０というサンプリング間隔を超えないため、ＡＤＣによって生成されるデジタル値「０１１１０」は、蓄積されず、ＩＰはリセットされない。サンプリング間隔６中に検出される８個の光子は、ＩＰによる２２個の光子（サンプリング間隔５中の１４光子及びサンプリング間隔６中の８）の蓄積検出に繋がり、加算器はデジタル値「１０１１０」を蓄積し（その結果、メモリ素子内の合計蓄積値が「０００１０１１１０」になる）、ＩＰはリセットされる。

このプロセスは、１６サンプリング間隔のそれぞれで繰り返される。サンプリング間隔１０、１４、及び１５中にＡＤＣによって生成されるデジタル値は全て、ＩＰによって検出される蓄積光子数が２０光子というサンプリング閾値を超えることに応答して蓄積される。したがって、ＩＰは、これらの間隔（サンプリング間隔１１、１５、及び１６）に続くサンプリング間隔でリセットされる。サンプリング間隔１６中、１９個の光子がＩＰによって検出され、これは、２０光子というサンプリング閾値を超えない。さらに、サンプリング間隔１６中、残余信号が受信され、この信号は、ＡＤＣによって生成されるデジタル値を蓄積するよう蓄積器に命令するように構成される（残余値１９０、「１００１１」）。したがって、加算器は値「１００１１」を、メモリ素子内に保持されている蓄積値「００１１１１０１１」に蓄積して、イメージデータ１９５「０１０００１１１０」を生成する。最後に、サンプリング間隔１６中、リセット信号が受信され、この信号は、リード回路がイメージデータを出力できるようにし、イメージデータの出力に続き、ＡＤＣによって出力され蓄積器に記憶された値をゼロにリセットする。

図８は、一実施形態によるイメージ捕捉システムでのピクセル情報フローを示す。イメージ捕捉期間の過程中、ＩＰ２００は光子を検出し、ピクセル信号２０２をリード回路に出力する。これに応答して、リード回路２０４は受信ピクセル信号を、受信ピクセル信号を表すデジタル値に変換し、サンプリング閾値を超えるピクセル信号に関連付けられたデジタル値毎に、デジタル値を蓄積し、ＩＰをリセットする。イメージ捕捉期間後、蓄積されたデジタル値はイメージデータ２０６として出力される。

後処理モジュール２０８は、イメージデータ２０６を受信し、１つ又は複数の処理動作をイメージデータに対して実行して、処理済みデータ２１０を生成する。一実施形態では、応答関数を使用して、所望の応答に従ってイメージデータ２０６を変換することができる。例えば、イメージデータは、ＩＰによって検出される光の強度に基づいて線形関数又は対数関数を用いて変換することができる。次に、処理済みデータはメモリ２１２に記憶され、続けて検索され処理される。ＩＰ２００、リード回路２０４、後処理モジュール、及びメモリは、ＩＣ内に配置することもでき、又は別個の結合ＩＣ内に配置することもできる。

図９は、一実施形態による、図３のリード回路等のイメージセンサリード回路が使用する様々な時間的サンプリングポリシーを示す。図９の実施形態では、イメージは、１６時間単位に等しいイメージ捕捉期間２２０にわたって捕捉される。示される３つのサンプリングポリシーのそれぞれで、「ｘ」は、リード回路による所与のＩＰのサンプリングを示す。

サンプリングポリシー１では、リード回路は、１６時間単位のそれぞれの後でＩＰをサンプリングする。サンプリングポリシー２では、リード回路は、４時間単位毎にＩＰをサンプリングする。サンプリングポリシー２でのリード回路は、サンプリングポリシー１でのリード回路よりも頻度が低いため、サンプリングポリシー２でのＩＰは、サンプリングポリシー１でのＩＰよりも飽和する可能性が高い。しかし、サンプリングポリシー２（合計で４サンプル）に必要なリソース（処理、帯域幅、及び電力）は、サンプリングポリシー１（合計で１６サンプル）の実施に必要なリソースよりも低くなり得、その理由は、サンプリングポリシー２でのリード回路が、サンプリングポリシー１でのリード回路のわずか２５％の頻度でＩＰをサンプリングするためである。

サンプリングポリシー３では、リード回路は、時間単位１、２、４、８、及び１６の後でＩＰをサンプリングする。サンプリングポリシー３のサンプリングの指数的間隔は、短いサンプリング間隔（例えば、時間単位０〜時間単位１のサンプリング間隔）及び長いサンプリング間隔（例えば、時間単位８〜時間単位１６のサンプリング間隔）を提供する。短いサンプリング間隔及び長いサンプリング間隔の両方を可能にすることで、サンプリングポリシー２と略同じ少数のサンプリング（サンプリングポリシー２の５サンプリングと、サンプリングポリシー２の４サンプリング）を用いてサンプリングポリシー１のダイナミックレンジを維持する。図９に示されていない他のサンプリングポリシーを、本明細書に記載のイメージセンサシステム内のリード回路で実施することも可能である。露出間隔の全体長又は他のシーン若しくはユーザに依存する要因に応じて、異なるサンプリングポリシーを選択して、所望の電力、ＳＮＲ、ダイナミックレンズ、又は他の性能パラメータを満たすことができる。

非破壊的閾値監視を用いる高ＳＮＲイメージセンサ
図２に示される３トランジスタ（３Ｔ）ピクセルアーキテクチャは、多くの用途に適するが、フォトダイオードとソースフォロアとの間（すなわち、感光素子６５のノード「Ｖ_ＤＥＴ」と図２の要素７４との間）に配置される「転送ゲート」を有する４トランジスタ（４Ｔ）設計は、幾つかの利点を提供する。第１に、ソースフォロアのゲートでのここでは絶縁された浮動拡散は、フォトダイオードの電荷状態を妨げずにリセットする（例えば、ＶＤＤに結合する）ことができ、それにより、相関二重サンプリング（ＣＤＳ）動作が可能になり、この動作では、浮動拡散のノイズフロアが、電荷積分前にサンプリングされ、次に、フォトダイオード電位の続くサンプリングから減算され、ノイズを相殺し、ＳＮＲを大幅に改善する。別の利点は、直観に反して、よりコンパクトなピクセル設計であり、その理由は、フォトダイオードとソースフォロアとの切り替えられた接続（すなわち、転送ゲートを介する）により、ソースフォロア、リセットトランジスタ、及びアクセストランジスタを複数のフォトダイオード間で共有できるためである。例えば、共有されるソースフォロア、リセットトランジスタ、及びアクセストランジスタを有する４つの「４Ｔ」ピクセルセット（すなわち、４つの転送ゲートに、３つの共有トランジスタを加えたもの）の実施に必要なトランジスタは、７つのみであり、したがって、ピクセル当たり平均でトランジスタ１．７５個である（１．７５Ｔ）．

ピクセル読み出しに関して、３Ｔピクセルでのフォトダイオードとソースフォロアとの直接接続により、進行中の光電荷積分を妨げずに、フォトダイオードの電荷状態を読み出すことができる。この「非破壊的リード」能力は、上述した条件付きリセット動作の状況で特に有利であり、その理由は、積分間隔後に３Ｔピクセルをサンプリングし得、次に、電荷レベルが所定の閾値未満のままであることをサンプリング動作が示す場合、電荷の積分継続（すなわち、リセットされない）を条件付きで許可するためである。逆に、４Ｔピクセル読み出しの一環としてのフォトダイオードと浮動拡散との間の電荷転送は、フォトダイオードの状態を邪魔し、条件付きリセット動作に問題を呈する。

図１０〜図１４に関連して以下に説明する幾つかの実施形態では、改変された４Ｔピクセルアーキテクチャが、ピクセルサンプル生成からリセット閾値を切り離して、非破壊的（それでもなおＣＤＳ）閾値超え特定を可能にするように動作する。すなわち、フォトダイオード内に蓄積された電荷の正味レベルを読み出し（すなわち、ピクセルサンプリング動作）、その読み出しに基づいてフォトダイオードを条件付きでリセットする（すなわち、３Ｔピクセルサンプリング動作のように）代わりに、予備閾値越えサンプリング動作を実行して、フォトダイオード内の閾値越え状態の検出を可能にし、完全なフォトダイオード読み出し（すなわち、ピクセルサンプル生成）は、予備閾値越え検出結果に従って条件付きで実行される。実際、完全なフォトダイオード読み出しから得られるピクセル値に従ってフォトダイオードを条件付きでリセットする代わりに、完全なフォトダイオード読み出しは、予備の大方は非破壊的な、閾値を超えたか否かの判断の結果で条件付けられ、少なくとも１つの実施形態では、条件付きリセット閾値をピクセル値生成から切り離すことによって手法が可能になる。

図１０は、本明細書では「プログレッシブ読み出しピクセル」と呼ばれる改変４Ｔピクセル２５０の一実施形態を示し、ここでは、非破壊的閾値越え検出動作が実行されて、相関二重サンプリングと併せた条件付きリセット動作を可能にする。より十分に後述するように、閾値越え検出は、フォトダイオードの制限された読み出しを含み、この読み出しは、閾値越え状況が示されると判断される場合、フォトダイオード状態のより完全な読み出しをトリガーする。すなわち、ピクセル２５０は、限られた閾値越え検出読みだしから完全な読み出し（完全な読み出しは、閾値越え検出結果に従って条件付けられる）まで漸次的に実行され、したがって、本明細書ではプログレッシブ読み出しピクセルと呼ばれる。

図１０をなお参照すると、プログレッシブ読み出しピクセル２５０は、フォトダイオード２６０（又は任意の他の実施可能な感光素子）と浮動拡散ノード２６２との間に配置される転送ゲート２５１と、転送ゲート行ライン（ＴＧｒ）と転送ゲート２５１の制御端子（例えば、ゲート）との間に結合される転送イネーブルトランジスタ２５３とを含む。転送イネーブルトランジスタ２５３のゲートは、転送ゲート列ライン（ＴＧｃ）に結合され、それにより、ＴＧｃがアクティブ化されると、ＴＧｒの電位は、転送イネーブルトランジスタ２５３を介して転送ゲート２５１のゲートに印加（任意のトランジスタ閾値を差し引いて）され、ひいては、フォトダイオード２６０内に蓄積された電荷を浮動拡散２６２に転送し、ピクセル読み出し回路によって検知できるようにする。より詳細には、浮動拡散２６２はソースフォロア２５５（増幅及び／又は電荷／電圧変換要素）のゲートに結合され、ソースフォロア２５５自体は、供給レール（この例ではＶ_ＤＤ）と読み出しラインＶｏｕｔとに間に結合され、浮動拡散電位を表す信号をピクセル外の読み出し論理に出力できるようにする。

示されるように、行選択トランジスタ２５７は、ソースフォロアと読み出しラインとの間に結合されて、代表的なピクセル行による読み出しラインへの多重化アクセスを可能にする。すなわち、行選択ライン（「ＲＳ」）が、各ピクセル行内の行選択トランジスタ２５７の制御入力に結合され、ワンホットベースで動作して、検知／読み出し動作に１度に１つのピクセル行を選択する。リセットトランジスタ２５９もプログレッシブ読み出しピクセル内に提供されて、浮動拡散を供給レールに切り替え可能に結合（すなわち、リセットゲートライン（ＲＧ）がアクティブ化されている場合）し、ひいてはリセットできるようにする。フォトダイオード自体は、転送ゲート２５１（例えば、ＴＧｒがハイである間にＴＧｃをアサートすることにより）及びリセットトランジスタ２５９を同時に完全にオンに切り替えることにより、又は単にフォトダイオードをリセット状態浮動拡散に接続することにより、浮動拡散と共にリセットし得る。

図１１は、図１０のブログレッシブ読み出しピクセル内の例示的なピクセルサイクルを示すタイミング図である。示されるように、ピクセルサイクルは、最後の２フェーズで最終的なプログレッシブ読み出しをもたらすために実行される別個の動作に対応する５つの間隔又はフェーズに分割される。第１のフェーズ（フェーズ１）では、論理ハイ信号をＴＧｒ、ＴＧｃ、及びＲＧラインで同時にアサートして、転送イネーブルトランジスタ２５３、転送ゲート２５１、及びリセットトランジスタ２５９をオンに切り替え、それにより、転送ゲート２５１、浮動拡散２６２、及びリセットトランジスタ２５９を介してフォトダイオード２６０を供給レールに切り替え可能に結合することにより、リセット動作がフォトダイオード及び浮動拡散内で実行される（図示のシーケンスは、無条件リセットの状態、例えばフレームの開始時に開始することができ、前の条件付き読み出し／リセット動作から開始することもできる）。リセット動作をまとめると、ＴＧｒ信号及びＲＧ信号（すなわち、同様の名称の信号ラインに適用される信号）はローになり、それにより、転送ゲート２５１（並びに検知ゲート及びリセットトランジスタ）をオフに切り替え、それにより、フォトダイオードは、次の積分フェーズ（フェーズ２）において、入射光に応答して電荷を蓄積（又は積分）することがイネーブルされる。最後に、行選択信号は、図１１に示されるリセット動作中にハイになるが、これは単に、所与の行アドレスが行特定動作に関連して復号化されるときは常に、行選択信号をハイにする（例えば、所与の行に向けられたリセット中、ＴＧｒ信号及びＲＧ信号をハイにする）実施固有の行デコーダの結果である。代替の実施形態では、行デコーダは、図１１で、破線ＲＳパルスで示されるように、リセット中の行選択信号のアサートを抑制する論理を含み得る。

積分フェーズの終わりに、浮動拡散はリセットされ（すなわち、ＲＧ信号をパルスして、浮動拡散を供給レールに結合することにより）、次に、列読み出し回路内のサンプルホールド要素によってサンプリングされる。サンプリング動作は、実際には、浮動拡散のノイズレベルをサンプリングし、リセット状態サンプルホールド信号（ＳＨＲ）をパルスして、浮動拡散の状態を読み出しラインＶｏｕｔを介して列読み出し回路内のサンプルホールド要素（例えば、スイッチアクセス容量性素子）に伝達しながら、関心のあるピクセル行（すなわち、ＲＳｉによって選択される「ｉ番目」のピクセル行）に対して行選択信号をアサートすることによって示される実施形態で実行される。

フェーズ３でノイズサンプルを取得した後、フェーズ４において、転送イネーブルトランジスタ２５３をオンに切り替える（すなわち、論理ハイＴＧｃ信号をアサートすることにより、しかし、この実施形態ではＴＧｃは既にオンである）のと同時に、ＴＧｒラインを部分的にオンの「閾値越え検出」電位ＶＴＧ_{ｐａｒｔｉａｌ}まで上げることにより、閾値越え検出動作が実行される。図１２及び図１３に図で示されるこの動作により、ＶＴＧ_{ｐａｒｔｉａｌ}は、転送ゲート２５１の制御ノードに適用されて、転送ゲートを「部分的オン」状態（「ＴＧ部分的オン」）に切り替える。図１２及び図１３を参照して、フォトダイオード２６０（この例では、ＰＩＮフォトダイオード）、転送ゲート２５１、及び浮動拡散２６２の静電電位図が以下に示される対応する概略断面図。なお、静電電位の図示されるレベルは、実際又はシミュレートされる装置で生成されるレベルの正確な表現であることは意図されず、むしろ、ピクセル読み出しフェーズの動作を示すための大まかな（又は概念的）表現である。ＶＴＧ_{ｐａｒｔｉａｌ}が転送ゲート２５１の制御ノードにて印加されると、相対的に浅いチャネル電位２７１がフォトダイオード２６０と浮動拡散２６２との間に形成される。図１２の例では、閾値越え検出動作（フェーズ４）のときにフォトダイオード内に蓄積される電荷のレベルは、部分的オン転送ゲートの浅いチャネル電位を介する電荷転送を可能にするには不十分である。したがって、蓄積された電荷レベルは、ＶＴＧ_{ｐａｒｔｉａｌ}を転送ゲート２５１の制御ノードに印加することによって確立される溢れ閾値を超えないため、フォトダイオードから浮動拡散への溢れはなく、その代わり、蓄積電荷はフォトダイオード内で影響を受けないままである。これとは対照的に、図１３の例では、より高レベルの蓄積電荷は溢れ閾値を超え、したがって、蓄積電荷の部分（すなわち、転送ゲートの部分的オン静電電位を超える電荷キャリアのサブセット）が、浮動拡散ノード２６２内に溢れ、２７２に示されるように、残余蓄積電荷はフォトダイオード内に留まる。

なお図１１、図１２、及び図１３を参照すると、閾値越えフェーズの終わりに、浮動拡散の電荷レベルはサンプリングされ、信号状態サンプルホールド要素内に保持されて（すなわち、信号ＳＨＳのアサートに応答して）、閾値テストサンプル−信号状態サンプルと前に取得されたリセット状態サンプルとの差−をもたらし、これは条件付きリセット閾値に関して評価される。一実施形態では、条件付きリセット閾値は、サンプリングノイズフロアよりも上であるが、浅い転送ゲートチャネルを介して小さな電荷溢れの検出も可能なように十分低いように設定又はプログラムされるアナログ閾値（例えば、検知増幅器を使用して比較ストローブ信号に応答してアナログ閾値テストサンプルと比較される）である。代替的には、閾値テストサンプルは、変換ストローブ信号のアサートに応答してデジタル化し得（例えば、最終ピクセルサンプル値の生成にも使用されるアナログ／デジタル変換器内）、次に、デジタル条件付きリセット閾値と比較し得、この閾値はここでも、ノイズフロアよりも上であるが、わずかな電荷溢れも検出できるように十分に低いように設定される。いずれの場合でも、閾値テストサンプルにより、検出可能な溢れが発生しなかった（すなわち、閾値テストサンプル値が条件付きリセット溢れ電荷閾値未満である）ことが示される場合、フォトダイオードは、図１２に示される閾値未満状態であると見なされ、ＴＧｃラインは、次の条件付き読み出しフェーズ（フェーズ５、最後のフェーズ）でローに保持され、プログレッシブ読み出し動作の残りにわたって転送ゲート２５１をディセーブルする−実際には、フォトダイオードからの更なる読み出しをディセーブルし、したがって、フォトダイオードが、少なくとも別のサンプリング間隔中に邪魔されることなく、電荷の積分を継続できるようにする。これとは対照的に、閾値テストサンプルが溢れ事象（すなわち、条件付きリセット溢れ電荷閾値よりも大きな閾値テストサンプル）を示す場合、ＴＧｃラインは、ＴＧｒラインに完全オンの「残り転送」電位ＶＴＧ_ｆｕｌｌが印加されるのと同時に、条件付き読み出しフェーズ中にオンにパルスされ、それにより、フォトダイオード２６０内の電荷の残り（２７２）を浮動拡散２６２に、全深度転送ゲートチャネル（２７３）を介して転送できるようにし、それにより、フェーズ４での閾値越え転送とフェーズ５での残り転送との間で、フェーズ１でのハードリセットからフォトダイオード内に蓄積された電荷は完全に、浮動拡散に転送され、これはピクセル読み出し動作で検知し得る。示される実施形態では、ピクセル読み出し動作は、条件付き読み出しフェーズ５中、ＰＨＳ信号及び比較／変換ストローブを順にパルスすることによって行われるが、これらのパルスの一方又は両方を任意選択的に、閾値超え検出がない場合に抑制し得る。なお、フォトダイオードの条件付き読み出し（すなわち、ＴＧｒへのＶＴＧ_ｆｕｌｌの印加と併せてＴＧｃをパルスすることによって行われる）は、条件付き読み出しの抑制により、フォトダイオードの積分状態が邪魔されない状態を保ちながら、フォトダイオードを効果的にリセットする。したがって、条件付き読み出し動作の実行は、続くサンプリング間隔（サブフレーム）での新たな積分の準備としてフォトダイオードをリセットするか、又はフォトダイオードのリセットをやめて、続くサンプリング間隔での累積積分を可能にする。したがって、いずれの場合でも、新しい積分フェーズがフェーズ５に続き、フェーズ２〜５が、全体フレーム（又は露出）間隔の各サブフレームに対して繰り返されてから、新しいフレームでハードリセットが繰り返される。フレーム境界にわたる累積積分が可能な他の実施形態では、ハードリセット動作を実行して、イメージセンサを初期化し得、その後に中間時間期間では省き得る。

図１４は、プログレッシブ読み出しピクセルアレイ３０１と、シーケンシング論理３０３と、行デコーダ／ドライバ３０５と、列読み出し回路３０７とを有するイメージセンサ３００の一実施形態を示す。ピクセルアレイ３０１は、４行及び２列の共有要素ピクセルを含むものとして示されるが、他の実施形態ははるかに多くのピクセル行及び列を含み、例えば、マルチメガピクセル又はギガピクセルイメージセンサを実施し得る。列読み出し回路３０７（読み出し回路のうちの２列が示される）及び行デコーダ／ドライバ３０４も同様に、ピクセルアレイ内のピクセル数に合うようにスケーリングし得る。

示される実施形態では、ピクセルアレイの各列は、共有要素ピクセルで埋められ、各共有要素ピクセルでは、４つ毎のピクセルがクワッドピクセルセル３１０を形成し、各フォトダイオード２６０（ＰＤ１〜ＰＤ４）、転送ゲート２５１、及び転送イネーブルゲート２５３を含むが、浮動拡散ノード３１２、リセットトランジスタ２５９、ソースフォロア２５５、及び行選択トランジスタ２５７を共有する。この構成により、ピクセル当たりの平均トランジスタカウントは２．７５であり（すなわち、トランジスタ１１個／ピクセル４個）、したがって、比較的効率的な２．７５Ｔピクセルイメージセンサをもたらす。

示されるように、行デコーダ／ドライバ３０５は、共有行選択信号（ＲＳ）及びリセットゲート信号（ＲＧ）をクワッドピクセルセル３１０の各行に出力するとともに、独立行転送ゲート制御信号（ＴＧｒ１〜ＴＧｒ４）を各転送イネーブルトランジスタ２５３のドレイン端子に出力する。行デコーダ／ドライバ３０５がアレイの行を通して増分的な順序を有する（例えば、１行が逐次読み出されるような、ピクセルアレイ３０１の行に関するパイプラインリセット動作、積分動作、及びプログレッシブ読み出し動作）一実施形態では、行デコーダ／ドライバは、各行の適切な時間にＲＧ信号、ＲＳ信号、及びＴＧｒ信号をアサートする論理を含み得る（例えば、シーケンシング論理３０３からの行クロックに関してそれらの信号を合成する）。代替的には、行デコーダ／ドライバ３０５は、ＲＧ信号、ＲＳ信号、及びＴＧｒ信号のそれぞれ又は任意の信号に対応する個々のタイミング信号を受信し、任意の個々のイネーブルパルスを選択された行の対応するＲＧライン、ＲＳライン、又はＴＧｒラインに適切なときに多重化し得る。一実施形態では、行デコーダ／ドライバは、図１１、図１２、及び図１３に示されるオフ、部分的オン、及び完全オン状態に対応する転送ゲート制御電圧（すなわち、ＶＴＧ_ｏｆｆ、ＶＴＧ_{ｐａｒｔｉａｌ}、ＶＴＧ_ｆｕｌｌ）を、オンチップ又はオフチッププログラマブル電圧源３０９から受信し、例えば、図１１に示されるように、異なるときに異なる制御電圧のそれぞれを所与の転送ゲート行ラインに切り替え可能に結合する。代替の実施形態では、２つ以上の電圧源３０９をイメージセンサ３００内に提供して、転送ゲート制御電圧をローカルに較正し、ひいては、制御電圧及び／又はピクセルアレイにわたる性能のばらつき（すなわち、非均一性）を補償し得る。

図１４の実施形態をなお参照すると、列読み出し回路３０７は、読み出し回路３１５のバンクを含み、各読み出し回路３１５は、デジタル閾値コンパレータ及び比較的低ビット深度のアナログ／デジタル変換器（例えば、４〜１０ビットＡＤＣであるが、より低い又は高いビット深度のＡＤＣを利用することも可能）を実施して、図１１〜図１３に関連して考察した閾値越え検出及び条件付きサンプリング動作をそれぞれ実行する。一実施態様では、閾値コンパレータ及びＡＤＣは別個の回路によって実施され、それにより、ピクセルサンプル値は、閾値越え判断で適用される条件付きリセット閾値に関係なく生成し得る。この手法を通して、条件付きリセット閾値は、ＡＤＣ変換で使用される参照信号（「ＡＤＣ Ｖｒｅｆｓ」）から切り離され、条件付きリセット閾値及びＡＤＣ参照電圧を解放して、センサ動作中又はセンサ動作前に動的に独立して調整して（例えば、閾値参照生成器の再プログラミングを通して）、変化している動作状況又は最適未満撮像結果の較正及び／又は補償を達成する。代替の実施形態では、閾値コンパレータは、ＡＤＣの一環として実施し得（例えば、条件付きリセット閾値として、デジタルサンプル値の分解に関連して適用される参照を使用して）、潜在的に、よりコンパクトな回路設計を通して列読み出し論理のフットプリントを低減する。

示される実施形態では、シーケンシング論理は、列クロック、サンプルホールドストローブ（ＳＨＲ、ＳＨＳ）、比較／変換ストローブを列読み出し論理に送り、例えば、図１１に示される動作のタイミングをとれるようにする。すなわち、閾値越え検出フェーズ（すなわち、フェーズ３）中、所与のピクセル列の読み出し回路は、ＴＧｃラインをアサート（又はＴＧｃラインのアサートを維持）し、それにより、行デコーダ／ドライバが所与のピクセル行のＴＧｒラインを部分的オン電位（例えば、ピクセル行の転送ゲートに印加されるＶＴＧ_{ｐａｒｔｉａｌ}）に切り替える場合、上述した閾値越え検出動作の実行がイネーブルされる。したがって、各読み出し回路内の閾値コンパレータは、条件付きリセット閾値に関して閾値テストサンプル（所与のフォトダイオードの転送ゲートへのＶＴＧ_{ｐａｒｔｉａｌ}の印加に続けて、共有浮動拡散３１２の状態に従って生成される）の状態を評価して、二進値閾値越え結果をもたらす。閾値越え状況が検出されない場合、読み出し回路は、少し後にＴＧｓ信号を再び上げ（すなわち、完全オンＴＧｒ電位（ＶＴＧ_ｆｕｌｌ）と併せて、条件付き読み出し動作を行い、Ｖｏｕｔへのフォトダイオード状態の完全な読み出しをイネーブルし、フォトダイオードをリセットする）、比較／変換ストローブのアサートに応答してアナログ／デジタル変換動作を事項して、デジタルピクセルサンプルをもたらす。

条件付き電荷リストアを用いる相関二重サンプリング
図１５は、代替の条件付きリセットピクセル実施形態３３０を示し、この実施形態は、感光素子３３１（例えば、ＰＩＮフォトダイオード）とゲート制御検知ノード３３５との間に配置されて、相関二重サンプリングを可能にする。示されるように、検知ノード３３５は、検知ゲート３３７（例えば、検知ゲートの下にあるチャネルが、フォトゲート制御トランジスタ３４１を介してプリチャージ電位ＶＰＧが印加されることに応答して、検知ノードを形成する）によって確立され、検知ゲートのゲート端子を介してソースフォロア３３９のゲートに容量結合される。検知ゲート３３７は、転送ゲート３３３とリセットゲート３４３との間に配置され、後述するように、例えばピクセルの電荷レベル読み出しが条件付きリセット閾値を超えるか否かに応じて、フォトダイオード３３１から検知ノード３３５に転送された電荷を、（ｉ）リセットゲート３４３を介して供給電圧ノード３４０（Ｖｄｄ／Ｖｒｓｔ）に放電して、リセット動作を行うか、又は（ｉｉ）転送ゲート３３３を介して元のフォトダイオード３３１に転送して、更なる電荷積分をイネーブルさせることができる。さらに、検知ノード３３５とフォトダイオード３３１との間への転送ゲートの配置により、相関二重サンプリング動作をイネーブルし、フォトダイオードからの電荷転送前又は電荷転送後に検知ノードをサンプリングして、ソースフォロア３３９及び行選択トランジスタ３２５を介して高ＳＮＲピクセル読み出しをもたらす。したがって、要するに、ピクセルアーキテクチャ３３０は、フォトダイオード電荷状態の低ノイズ相関二重サンプリングを可能にし、その後、読み出し結果が、フォトダイオード３３１内の閾値超え状況を示すか否かに応じて、リセット動作又は電荷リストア動作（すなわち、電荷を元のフォトダイオードに送る）が続く。

図１６は、図１５の条件付きリセットピクセルのピクセルサイクル内の例示的な動作フェーズを示し、図１７は、各動作フェーズ中に生成される例示的な制御信号状態を示す対応するタイミング図を提示する。図１８Ａ〜図１８Ｇは、図１６及び図１７に示される動作フェーズ中の条件付きリセットピクセルの例示的な静電電位状態を示す。図１６及び図１７を参照すると、ハードリセット（３６１）が、プリチャージ電圧源（ＶＰＧ）を論理ハイレベルに設定し、行選択（ＲＳ）信号、転送ゲート（ＴＧ）信号、フォトゲート（ＰＧ）信号、及びリセットゲート（ＲＧ）信号（リセットゲート（ＲＧ）信号は、行制御信号と列制御信号とを論理的にＡＮＤ演算することによって生成し得、ピクセル粒度でのリセットを可能にする）をアサートすることにより、ピクセルサイクルのフェーズ１で実行される。この動作により、転送ゲート、検知ゲート、及びリセットゲートは、オンに切り替えられて（検知ゲートは、フォトゲート制御トランジスタを介する検知ゲート制御ノードのＶＰＧへの結合切り替えにより、オンに切り替えられる）、フォトダイオードと供給電圧レール（例えばＶ_ＤＤ又はＶｒｓｔ）との間に導電チャネルを形成する。リセット動作中の条件付きリセットピクセルの状態は、図１８Ａに示され、導電チャネルは、転送ゲート、ソースゲート、及びリセットゲートの下に形成され、それぞれ３８１、３８３、及び３８５で示される。

リセットフェーズを終え、電荷積分（すなわち、フォトダイオードに入射した光に応答しての電荷蓄積）に準備するために、フォトダイオードと供給電圧レールとの間の導電チャネル（すなわち、３８１／３８３／３８５）は、転送ゲートで開始され、供給レールノードに向かって漸次的にピンチオフする。すなわち、図１８Ｂに示されるように、図１７のＴＧ制御信号、ＰＧ制御信号、及びＲＧ制御信号の連続した立ち下がりエッジにより、最初に転送ゲートがオフに切り替えられ、次に検知ゲート、そして次にリセットゲートがオフに切り替えられ、それにより、残余電荷を崩壊チャネルから供給電圧レールに運ぶ。

フェーズ１でのフォトダイオードリセットを終えた後、転送ゲート、フォトゲート制御トランジスタ、及びリセットゲートは、積分フェーズ３６３（フェーズ２）全体にわたって非導電状態に維持され、積分フェーズ３６３中、電荷は、図１８Ｃの電子集団（「ｅ」）で示されるように、入射光に応答してフォトダイオード内に積分（蓄積）される。

積分フェーズ３６３の直後に、読み出しフェーズ３６５が、フォトゲート制御信号（ＰＧ）をパルスすることによって開始されて、信号検知動作への準備として、検知ノードの形成を行い（すなわち、図１８Ｄの３９１（「ＳＮ」）で示されるように）、行選択信号を上げて、ソースフォロアの出力をＶｏｕｔライン（すなわち、ビットライン）に結合する。なお、ビットラインはこの動作によって近くのＶｄｄにプルアップされ、したがって、読み出し動作への準備としてプリチャージされる。フォトゲート制御信号をパルスして、検知ノードを形成し、Ｖｏｕｔラインをプリチャージした後、相関二重サンプリング動作が実行され、この動作は、（ｉ）リセット状態サンプルホールドストローブ（ＳＨＲ）をパルスして、Ｖｏｕｔラインの状態を記憶することにより、列読み出し回路のリセット状態サンプルホールド要素内のリセット状態サンプルを捕捉し、（ｉｉ）転送ゲート信号（ＴＧ）をパルスして、フォトダイオードと検知ノードとの間に導電路を確立し、それにより、図１８Ｅに示されるように、フォトダイオードから検知ノードへの電荷転送を行い、次に、（ｉｉｉ）信号状態サンプルホールドストローブ（ＳＨＳ）をパルスして、フォトダイオード状態のサンプルを列読み出し回路の信号状態サンプルホールド要素内に記憶し、最後に（ｉｖ）比較／変換信号をパルスして、信号状態サンプルとリセット状態サンプルとの差のＡ／Ｄ変換をトリガーすることによって実行される。

図１６に示されるように、読み出しフェーズ３６５中に得られる相関二重サンプリング結果は、条件付きリセット閾値と比較されて、フォトダイオードをリセットするか、それともフォトダイオードリセットなしで更なる積分をイネーブルし、代替の条件付き動作がフェーズ４で実行されるかを判断する。より詳細には、サンプリング結果が条件付きリセット閾値を超える場合、条件付きリセット３６７が、転送ゲート信号、フォトゲート制御トランジスタ信号、及びリセットゲート信号をハードリセットフェーズ１でパルスすることにより、ピクセルサイクルのフェーズ４で実行される。これとは対照的に、サンプリング結果が条件付きリセット閾値を超えない場合、リセット動作は実行されず（すなわち、ＲＧ信号はローに保たれる）、代わりに、条件付き電荷リストア動作３６９が、検知ノードからの電荷を元のフォトダイオードに排斥する（すなわち、電荷を元のフォトダイオードにプッシュする）レベルまでＶＰＧ電位を下げることによって実行され、それにより、フォトダイオードをそのプリチャージ転送状態にリストアする。この動作は図１８Ｆ（ＶＰＧを下げることにより、検知ノードがなくなる）及び図１８Ｇ（転送ゲートがオフに切り替えられて、電荷を強制的にフォトダイオードに戻す）に示される。したがって、フォトダイオード状態は、読み出しフェーズでサンプリングされたフォトダイオード状態が閾値越え状況を示すか否かに応じて、リセットされて、新しい積分を開始できるようにするか、又はその電荷蓄積状態にリストアされて、累積積分を可能にする（すなわち、フェーズ３の電荷転送動作前に存在したフォトダイオード状態からの積分の継続）。いずれの場合でも、フェーズ４後に更なる積分フェーズが開始され、フェーズ２〜４は、フレーム間隔当たりのサンプリング間隔（又はサブフレーム）数に従って繰り返される。

図１９は、図１６〜図１８Ｇを参照して説明した条件付きリセット／条件付きリストア動作を実行可能な条件付きリセットピクセル４１０のより詳細な実施形態を示す。図１５を参照して説明したフォトダイオード３３１、転送ゲート３３３、検知ゲート３３７、ソースフォロア３３９、フォトゲートトランジスタ３４１、リセットゲート３４３、及び行選択トランジスタ３４５に加えて、条件付きリセットピクセル４１０は、リセットイネーブルトランジスタ４１２を含み、列リセット信号（ＲＳＴ）及び行選択信号（ＲＳ）の論理ＡＮＤ演算を行い、それにより、行の選択された（個々の）ピクセル内のリセットゲート信号（ＲＧ）のアサートを可能にするとともに、リセット動作を個々のピクセル粒度で実行できるようにする。示される実施態様では、リセット信号（ＲＳＴ）は、列ベース信号ラインを介して垂直に（すなわち、列論理から）提供され、切り替え要素４１２内の行選択デバイスと論理的にＡＮＤ演算されて、図１５を参照して説明されるリセットゲート信号（ＲＧ）を生成する。この構成により、ピクセル４１０内のハードリセット及び条件付きリセット動作は、所与のピクセルに関連付けられた行制御信号及び列制御信号（行選択ＲＳ及び列リセットＲＳＴ）の両方の同時アサートを通して、したがって、ピクセル粒度で行われる（すなわち、ピクセルリセット動作のために、ピクセルアレイ内の単一ピクセルを分離し得る）。したがって、ピクセル４１０は、図１６及び図１７を参照して説明されたピクセルサイクルフェーズに関して個々に動作することができ、したがって、非破壊的読み出しでの相関二重サンプリングも提供しながら、任意の個々のピクセルの条件付きリセットを可能にする。この提案される構造は、条件付きリセットピクセルセンサに有利な読み出し方式を達成し、従来のセンサ読み出しから得られるよりもかなり広い信号範囲での所与のピクセルの効率的且つ正確な測定が可能である。図１４の実施形態のように、図１９は、複数のフォトダイオード３３１及び転送ゲート３３３が図１９のその他のピクセル回路を共有するように構成することもできる。

アナログ非相関二重サンプリング及びデジタル相関二重サンプリング
図２０は、条件付きリセット３Ｔピクセル４５０及び読み出し回路４７０の一実施形態を示し、読み出し回路４７０により、デジタル相関二重サンプリング及びアナログ非相関二重サンプリングの両方を通してサンプリングノイズを低減することができる。示されるように、３Ｔピクセルは、フォトダイオード４５１、ソースフォロア４５３、リード選択トランジスタ４５５、及びリセットＡＮＤゲートを含み、リセットＡＮＤゲートは２つのトランジスタ４５７及び４５９を含み、行選択信号と列リセット信号との論理ＡＮＤ演算を実行し、したがって、それらの２つの制御信号がアサートされる場合、フォトダイオードを供給レールに切り替え可能に結合する。読み出し回路４７０は、データ出力ライン４７１（すなわち、結合されて、リード選択トランジスタ４５５を介してフォトダイオード状態を受信する）と、参照ライン４７２（すなわち、オンチップ又はオフチップ参照電圧源に結合される）と、サンプルホールド要素４７３及び４７５と、ＡＤＣ４７７と、選択的相補論理４７９と、メモリ４８１とを含む。

アナログ非相関二重サンプリングでは、積分間隔後、フォトダイオード状態は、信号サンプリング動作で、信号状態サンプルホールド要素４７３内で捕捉され（すなわち、要素４７３内のスイッチを閉じてから開き、電荷レベルをサンプリングして容量性ノードＳに保持し）、列リセット信号（「ｃｏｌ−ｒｅｓｅｔ」）及び行選択信号の同時アサートを通してリセットし、次に、再びサンプリングして、リセット／参照サンプルホールド要素４７５内のフォトダイオードリセット状態をサンプリングして保持され得る。次に、フォトダイオードの電荷蓄積状態とリセット状態（すなわち、要素４７３及び４７５の格納ノードＳ及びＲ内にそれぞれ捕捉される）との差をＡＤＣ４７７内でデジタル化して、最終的なサンプル値を生成し得、このサンプル値では、系統的オフセット（すなわち、フォトダイオード及び／又はソースフォロアのリセット状態の非ゼロであるが、繰り返される部分のオフセット）が相殺される。そうして得られる二重サンプルは、本明細書では「非相関」二重サンプルと呼ばれ、その理由は、信号サンプリング動作後にフォトダイオードリセット動作が続き、リセット動作後のフォトダイオード４５１の任意の残余電荷（例えば、熱ノイズｋＴＣ）が、電荷積分間隔及び信号サンプリング動作に先行する前のリセットでのフォトダイオードの任意の残余電荷と相関せずに行われること意味する。

デジタル相関二重サンプリング動作の場合、フォトダイオード４５１のリセット状態（すなわち、行選択信号及びｃｏｌ−ｒｅｓｅｔ信号の同時アサート直後のフォトダイオード状態）をサンプリングし、ＡＤＣ４７０内でデジタル化し、メモリ素子４７９内に形成されるマイナスの値として記憶される（すなわち、概念上、メモリ４８１への途中で選択的相補論理４７９の相補分岐４８０を通る）。積分間隔が発生した後、フォトダイオード４５１の電荷蓄積状態をサンプリングし、デジタル化し、補完なしで（すなわち、論理４７９の非相補分岐を介して）メモリ４８１に送り、最終的にリセット状態サンプルのマイナスの値と合算して、相関二重サンプルを生成する。本明細書では、全体サンプリング動作は、フォトダイオード４５１のリセット状態及び電荷蓄積状態のデジタル記憶に起因して、デジタル相関二重サンプリングと呼ばれる。デジタル相関二重サンプリングでは、サンプリングは、蓄積前及び後の両方を参照と比較することによって実行される。両事例で、フォトダイオードからの信号はサンプルホールド回路４７３に記憶され、参照はサンプルホールドコンデンサ４７５に記憶され、ＡＤＣは、これらの２つのサンプルホールドコンデンサに記憶されたサンプル間の差を測定する。

図２１は、デジタル相関二重サンプリング動作を、図２０の条件付きリセット３Ｔピクセル及び読み出しアーキテクチャ内でのノイズ低減ピクセル読み出しを達成するために実行し得る１つ又は複数のアナログ非相関二重サンプリング動作と組み合わせたものを示す流れ図である。露出又はフレーム間隔の開始時に、５０１において、ハードリセット動作が実行され、光子誘導電荷積分への準備としてフォトダイオードをリセットし、その後、５０３において、参照信号（例えば、図２の参照ライン４７２を介して送られる）に関してフォトダイオードリセット状態がサンプリングされる。５０５において、その結果生成される「参照に対するサンプル」が、マイナスの値として（すなわち、論理４７９の相補分岐を通る）メモリに記憶される（同じように、５０３でとられたサンプルは、プラスの値として記憶し、後に、第２のサンプルから減算するために呼び戻すことができる）。積分期間の発生（５０７）後、５０９において、フォトダイオード状態は再び、参照に関してサンプリングされる。直前に終わった積分期間が、固定フレーム間隔の最後の積分期間である場合（５１１での肯定判断）、５２１において、５０９において取得されたサンプルはメモリに追加され、デジタル相補二重サンプリングを行う（すなわち、５０５において記憶されたマイナスのリセット状態サンプルと、５２１において記憶されたプラスの蓄積電荷サンプルとの差を確立（又は特定できるように）する）。５０７における積分期間が、露出間隔での最後の積分期間ではない場合（５１１における否定判断）、５０９において取得されたサンプルは、判断動作５１３において、条件付きリセット閾値（θ）と比較される。フォトダイオード内の蓄積電荷が閾値未満であることがサンプルにより示される場合（５１３における否定判断）、５０７、５０９、及び５１１での動作を繰り返して、別の積分期間を通して、電荷蓄積をフォトダイオードで再開できるようにし（すなわち、フォトダイオードリセットなし）、その後、最後の積分期間が発生したか否かを再び判断し、最後の積分期間ではない場合、条件付きリセット閾値を超えたか否かを判断する。

図２１をなお参照すると、５０９において取得されたサンプルが、条件付きリセット閾値を超えた（すなわち、蓄積フォトダイオード電荷＞θ）ことを示す場合、５１５において、リセット動作が実行されて、フォトダイオードをリセットし、その後、５１７において、リセット電位に対する信号サンプルが生成される。より詳細には、５０９における直前のサンプリング動作後、信号状態サンプルは信号状態サンプルホールド要素（すなわち、図２０の要素４７３）内に留まり、したがって、リセット／参照サンプルホールド要素（例えば、図２０の要素４７５）の入力ソースを参照ラインからＶｏｕｔラインに切り替え、リセット／参照サンプルホールド要素内のＶｏｕｔラインをサンプリングすることにより、前に取得した信号状態サンプル及び新たに取得したリセット状態サンプルを差動的に（すなわち、信号状態−リセット信号）にアナログ／デジタル変換医に送り、アナログ非相関二重サンプリングをデジタル化し得る。実際には、ピクセル状態をリセットすべきであるとの判断（すなわち、５１３における肯定判断）は、リセット／参照サンプルホールド要素内の参照サンプルのフォトダイオードリセット状態サンプルでの置換をトリガーし、したがって、アナログ非相関二重サンプルを生成できるようにする。

示されるように、アナログ非相関二重サンプルのデジタル値は、５１９においてメモリに追加され、次に、新しい積分期間及び続く動作が、５０７において開始される。最後の積分間隔において、５０９において取得される参照に対するサンプルは、５２１において、上述したようにメモリに追加され、それにより、露出間隔が終わる。したがって、何らかの非ゼロ数（Ｎ−１）の条件付きリセット動作５１５が所与の露出間隔内で実行されると仮定すると、蓄積サンプルセットは、

になる。式中、「ＳＳ」は信号状態（すなわち、電荷蓄積フォトダイオードの状態に、前のリセット状態を加算したもの）サンプルであり、「ＲＳ」はリセット状態サンプルであり、「Ｒｅｆ」は参照ライン状態サンプルであり、「−」及び「＋」はそれぞれ減算及び加算を示す。すなわち、Ｎ−１個のアナログ非相関二重サンプリング動作は、デジタル相関二重サンプリング動作によって締めくくられる。さらに、各アナログ非相関二重サンプリング動作自体は、２つの異なるリセット動作（すなわち、ＳＳサンプルでサンプリングされた積分値に先行するリセット動作及び中間ＳＳサンプリング後のリセット動作５１５）に関連付けられたノイズ（例えば、ｋＴＣノイズ）の捕捉及び区別を含み、１つのアナログ非相関二重サンプルに関して捕捉されるリセット状態は実際には、後続する非相関二重サンプルに関して捕捉される信号状態に相関する。すなわち、ＳＳ（ｉ）＝ＲＳ（ｉ−１）＋ＣＩ（ｉ）を定義することによって上記式（１）を拡張することにより、

がもたらされ、式中、ＣＩは、最後のリセット動作以来積分された電荷に、量子化／他の非定常ノイズを加えたものであり、この式は、再度関連付けされると、

として表され得る。したがって、アナログ非相関二重サンプリング動作と、デジタル相関二重サンプリング動作との組み合わせは、実際に、１組の完全相関二重サンプリング動作を、積分間隔の開始時及び終了時に取得される参照信号サンプル間の差と共にもたらされ、この差は、比較的、一時的にノイズのない参照源の場合にはごく小さい。

図２２は、図２０のピクセルアーキテクチャ及び読み出し回路のより詳細な実施形態を示し、（１）図２１の５０３及び５０９に示される参照に対するサンプリング動作並びに（２）図２１の５１７に示されるリセットに対するサンプリング動作中の信号状態及びリセット／参照サンプルホールド要素内の例示的なスイッチ設定を示す。図２２に示されるように、読み出し回路は、本明細書に開示される全ての読み出し回路のように、利得要素５０１を含み、１よりも大きいか、又は１に略等しい利得を提供し得る。また、列ライン相互接続を示すために、１つではなく２つのピクセル４５０（４５０_０及び４５０_１として示される）が示される。図２３は、図２０及び図２２に提示されるピクセルアーキテクチャの代替の実施形態を示す。示されるように、リセットトランジスタ５５３及び５５７は、フォトダイオードと供給電圧ノードとの間に直列に配置されて、論理ＡＮＤゲートを形成する。また、専用行リセット信号（「ｒｏｗ＿ｒｓｔ」）が提供されて、トランジスタ５５７をオン／オフ切り換えし、したがって、行選択信号によって制御される場合に生じるおそれがある熱ノイズ注入を回避する。

これまで考察した条件付きリセットイメージセンサ実施形態では、無条件リセット動作が、全体フレーム（又は露出）間隔内の最後ではない各サブフレームの終わりに実行され、任意の残余ピクセル値（すなわち、条件付きリセット閾値を超えるか否かに関係のない、蓄積電荷レベル）は、最後のサブフレームの終わりで読み出される。本明細書では「残余モード」読み出しと呼ばれるこの動作を通して、最後ではないサブフレーム読み出し及び残余読み出しを使用して（例えば、合算し、ルックアップテーブルを参照することにより）、フレーム毎に最終ピクセル値を構築し得る。

図２４の６０１に示される３つの異なる電荷蓄積パターンでの例示的な残余モード読み出しシーケンスを参照すると、極端な低光強度（すなわち、強度１）では、Ｎ個の各フレームで蓄積される合計電荷が決して、ノイズフロアをはるかに超えることがなく、比較的ノイズの多い暗ピクセルを生成することがわかり、それらのピクセルはビデオフレームの場合に特に目立つ。かなりより明るい強度２では、フレーム毎の電荷蓄積はなお、条件付きリセット閾値（「Ｔｈ」）を超えないが、少なくとも妥当なＳＮＲをもたらすのに十分、ノイズ上に上がる。さらに明るい強度３では、フレーム毎の電荷蓄積は、フレーム終了の少し前に条件付きリセット閾値を満たすが、低値であり、ひいては低ＳＮＲのフレーム終了時残余を残し、これはイメージフレームの全体ＳＮＲを低下させる傾向を有する。

図２４は、対照のために、本明細書ではフレーム間積分モード（ＩＦＩ）又はダイナミックレンジ拡張モード（ＤＲＸ）と呼ばれる代替の読み出しモードの、同じ３つの光強度への適用も示す。フレーム間積分モードでは、ピクセル毎に無条件リセットを各フレームの開始時に実行する代わりに、所与のピクセルの所与のフレームの終了時に残っている積分電荷が、最後のフレーム読み出しで閾値を超えない場合、次のフレームに持ち越され、ピクセルが電荷を続けて積分することができる最大持続時間を効率的に拡張する。この動作を通して、低レベル光強度を、一連のフレームを通して積分し、ノイズフロアを優に超えて上昇して、最終的なリセットをもたらすか、又はフレーム間積分が固定数フレームに制限される場合には、有意な残余読み出しをもたらす。例えば、強度１でのＩＦＩ間隔にわたる蓄積読み出し読み出しの場合、残余モードで取得される低ＳＮＲ読み出しシーケンスとは対照的に、電荷積分は、最終的なリセット事象まで一連のＮ個のフレームを通して続けられ、それにより、高ＳＮＲ結果を生成する。強度２では、フレーム間積分は、一般に残余モードの性能に一致する、高ＳＮＲ読み出しの生成に使用し得る安定した一連のリセット事象をもたらす。より高い強度３では、ＩＦＩ手法は、各フレームの終了時の小さなレベルの残余電荷が、次のフレームでの電荷積分に寄与できるようにし、それにより、低ＳＮＲ残余読み出しによる質低下の影響を回避する。

図２４で反映されるように、フレーム間積分が実際には、イメージピクセル値をまとめる分界点としてのフレーム境界をなくし、不完全なフレーム間積分に鑑みて、フレーム終了時ピクセル値生成の要件をいかに満たすかについてジレンマを呈する（例えば、定常出力フレームレートをもたらすビデオ撮像システムにおいて）ことがわかる。詳細図６１５は、本明細書に提示される幾つかの実施形態で利用される手法を示し、リセット事象のタイムスタンプを記録して、所与のフレームＮ内の最後のリセット事象（「フレーム内リセット」）と、前のフレームからの最新リセット（「プレフレーム」リセット）との間の経過「フレーム間積分間隔」（ＩＦＩ間隔又はＩＦＩ期間）を特定できるようにし、（ｉｉ）ＩＦＩ間隔中に１つ又は複数のリセット事象で取得されたピクセルサンプル値を総計して、ＩＦＩ間隔にわたりピクセル内に積分された合計電荷を特定し、次に、（ｉｉｉ）ＩＦＩ間隔及びその間隔にわたって積分された合計電荷に基づいて、フレーム終了時ピクセル値を推定又は予測することを含む。フレーム終了時ピクセル値の推定は、１つ又は複数の連続イメージフレームが全体的に、リセット事象を有さず、したがって、所与のピクセルに非ゼロサンプルを含まない（例えば、図２４の強度１又は２の例でのように）場合、特に困難である。幾つかの実施形態では、更に詳細に後述するように、そのようなフレーム内のピクセル値は、最新のリセット事象で特定されたピクセル値に基づいて推定され、最後に特定されたピクセル値が古くなるにつれて、潜在的に推定値を減衰させる。

図２５は、例示的なピクセル毎のフレーム処理手法を示し、この手法は、静止又はビデオ撮像システム内で利用し得、図２４に示されるフレーム間積分手法を利用して、低光状況で比較的高いＳＮＲイメージを生成する。示されるように、２つの高レベル動作が実行される。まず、１つ又は複数のフレーム内リセット事象が実際に発生した場合、最後のリセット事象が対象となるイメージフレーム内で発生したことに応答して、６２５において、更新された参照ピクセル値が生成され、対応する参照タイムスタンプが記録される。次に、６２７において、参照ピクセル値及び参照タイムスタンプに基づいて、イメージフレームの出力ピクセル値が推定される。

動作６２５内の参照ピクセル生成及びタイムスタンプ付与は、６３１及び６３３に示される構成要素動作によって実施し得る。より詳細には、６３１に示されるように、現在のフレーム中に少なくとも１つの非ゼロ読み出しを示す（すなわち、条件付きリセットが実行されたことを示す）ピクセル毎に、撮像システムは、ＩＦＩ間隔として、フレーム内リセットと、最新のプレフレームリセットとの間の経過時間を特定するとともに、現在のフレーム中に取得された全ての非ゼロ読み出し値を合算して、ＩＦＩ結果（又はＩＦＩ値）として、ＩＦＩ間隔にわたってピクセル内に積分された電荷の正味量の値を生成する。６３３において、参照ピクセル値が、ＩＦＩ間隔の持続時間及びＩＦＩ結果の大きさに基づいて決定され（例えば、テーブル参照及び／又は計算又はヒューリスティックを通して）、最後のフレーム内リセット（すなわち、最新のリセット事象、ひいてはＩＦＩ間隔の終了時）のタイムスタンプが、参照ピクセルタイムスタンプとして記録される。高レベル動作６２７に対応する構成要素動作６３５に続き、参照ピクセル値と、最新のリセット事象（すなわち、参照ピクセルタイムスタンプによって示される）から経過した時間とに基づいて推定ピクセル値を生成し、参照ピクセルタイムスタンプにより、現在フレームでＩＦＩ結果が得られなかったことが示され、経過時間により、先行フレーム推定によって示される光強度が低下したことが示される場合、参照ピクセル値に相対して現在フレームのピクセル推定値を減衰させる（且つ新しい推定値を反映するように、参照ピクセル値を更新する）。本明細書では「ピクセル減衰コースチング（coasting pixel attenuation）」と呼ばれるこの後者の状況について、図２８を参照して更に詳細に後述する。

図２６は、図２４及び図２５で概説されるフレーム間積分手法を使用してイメージフレームを生成可能な撮像システム６５０の一実施形態を示す。示されるように、撮像システム６５０は、イメージセンサＩＣ６５１（「イメージャ」）、イメージ信号プロセッサＩＣ６５３（「ＩＳＰ」）、及びメモリＩＣ６５５を含む。離散した集積回路構成要素として示されるが、代替の実施形態では、ＩＣのうちの１つ又は複数によって実行される機能は、別のＩＣと統合してもよく、且つ／又はＩＣは、例えば、イメージャ６５１のダイが接地され（又はラップされるか、若しくは他の様式で薄化され）て、背面照射を可能にし、ＩＳＰ６５３及び／又はメモリ６５５内の要素への接点側相互接続を有する三次元ＩＣスタック（３Ｄ ＩＣ）を含め、様々な異なるマルチチップパッケージ内の相互接続された構成要素であってもよい。

示される実施形態では、イメージャ６５１は、未処理フレームデータをＩＳＰ６５３に出力し、少なくとも概念上、読み出しデータのサブフレームを逐次（ｓｆ_０〜ｓｆ_ｍ−１）出力する（実際には、ローリングシャッタ制約及び／又は異なる行に異なる方式は、そのような順序正しい手法を除外し得る）。一実施形態では、イメージャ６５１及びＩＳＰ６５３はそれぞれ、所定のサブフレーム持続時間及び行読み出し順を仮定し、それにより、イメージャは、未処理データ出力内に（又は未処理データ出力に関連して）サブフレーム識別子又は行識別子を提供する必要がない。代替の実施形態では、イメージャ６５１は、必要に応じて、行識別子及びタイムスタンプで未処理フレームデータをタグ付けして、フレームデータ編成を明確に示し得る。何れの場合でも、ＩＳＰ６５３は、例えば、データを処理して、出力フレーム値を生成することができるようになるまで、各入力未処理フレームデータを（メモリ６５５内の）未処理フレームデータバッファ６６１内に記憶する。一実施形態では、ＩＳＰ６５３は、新しい未処理フレームデータを受信してバッファ６６１にロードするのと同時に、バッファ６６１内の未処理フレームデータのサブフレーム及びサブフレーム行に対して動作し、例えば、イメージャによって確立されるフレームレートで、イメージャ６５１からの未処理フレームデータの受信に伴って新しい出力フレーム生成をパイプライン処理する。代替の実施形態では、ＩＳＰ６５３は、入力未処理フレームデータが受信されると、その入力未処理フレームデータの全て又は部分に対して動作し、必要に応じて中間データ（すなわち、部分的に処理されたデータ）をバッファリングし、最終的な出力フレーム「フレーム出力」を生成し得る。

単に説明を目的として、未処理フレームデータの一部としてイメージャ６５１によって出力される各ピクセル値は、１６個のサブフレーム読み取り値によってそれぞれ生成される８個の１２ビットピクセルサンプルを含むものと仮定され（すなわち、１６ｘ時間的オーバーサンプリング及びイメージャ６５１内の１０ビットＡＤＣであり、サブフレーム出力の幾つかは、後述するように、未処理サブフレーム送信前にイメージャによって予め合算される）、したがって、未処理フレームデータバッファ６６１は、ピクセル毎に９６ビット（９６ｂｐｐ）を記憶することができるようなサイズである。より大きな又はより小さな未処理フレームデータバッファを実施して（又は製造時若しくは実行時モードレジスタプログラミングを通して設定して）、フレーム毎に異なる数のサブフレーム及び／又は異なるビット深度ＡＤＣ実施又は構成に対応し得る。

最終フレーム残余読み出しがないＩＦＩ動作モード（例えば、ビデオ撮像ＩＦＩモード）では、閾値越え事象（ひいてはピクセルリセット）に関連して取得されたピクセルサンプルのみが非ゼロ値になる。したがって、少なくとも低光状況において、ピクセルサンプルの大多数はゼロ値になり、チップからチップへのデータ送信での大きな圧縮が可能である（幾つかの例では、中間サブフレーム圧縮を、ピクセル出力当たり１ビットのオーダで生成することができる）。逆に、図２４の６０１に示される残余動作モードでは、残余読み出しは、各フレームの最終サブフレームの終わりで実行され、本例では、確実に未処理フレームデータの少なくとも１２％（１／８）が非ゼロになると見られ、容易に圧縮可能ではないため、撮像システム６５０内に、より高い平均チップ−チップシグナリング帯域幅及びメモリ帯域幅を必要とする。なお、最終フレーム残余読み出しは、静止撮像ＩＦＩモードに関連して実行し得る。例えば、有限数（Ｎ−１）の未処理フレームは、ＩＦＩデータのみを含み得る（残余読み出しを含まない）、これらは、後述するように処理された後、最終サブフレーム残余読み出しを含む最終（Ｎ番目の）未処理フレームとアルゴリズム的に結合される。Ｎの値は、手元の条件に従って撮像システムオペレータによって設定し得（すなわち、ＩＳＰ６５３又は撮像システム６５０内の別のＩＣに結合されたユーザインタフェースを介して）、それにより、残余読み出しで終わるＮ個のフレーム全体を通しての低光蓄積が可能であり、静止出力画像が最終化される。

データをイメージャ６５１から未処理フレームデータバッファ６６１にロードすることに加えて、ＩＳＰ６５３は、リセットタイムスタンプバッファ６６３内の各ピクセルのリセット事象の最後のタイムスタンプを追跡するとともに、最後フレームバッファ６５５（例えば、示される例では１２ｂｐｐに分解されるが、代替の実施態様では、より高い又はより低いビット出力ピクセル分解能を生成し、記録してもよい）内の最新出力フレームの推定ピクセル値も保持し、いずれも、示されるようにメモリ６５５内で実施してもよく、又は別個のメモリ素子で実施してもよい。手短に上述し、以下に更に詳細に説明するように、コースチングピクセル（すなわち、処理中のフレーム内で参照ピクセル値が特定されないピクセル）の場合、タイムスタンプを使用して、ＩＦＩ間隔を特定し、「最後フレーム」値がピクセル値推定に適用される。図２７に関連して更に詳細に説明される一実施形態では、３ビットタイムスタンプコードを使用して、各フレーム内の８つの実際又は近似のサブフレーム終了時間を区別し、５ビットフレーム番号を使用して前のフレームを識別し、したがって、最新の３２フレーム内の近似サブフレーム終了時間に分割される８ｂｐｐタイムスタンプをもたらす。代替の実施形態では、より大きなタイムスタンプ（すなわち、より多くのｂｐｐ）を記録して、より大きなフレーム履歴ウィンドウ及び／又はフレーム毎により高い時間的分解能を可能にし、又はタイムスタンプは準浮動フォーマットを使用し得、このフォーマットでは、より粗い分解能及びより大きな範囲を使用して、３２フレームよりも古いタイムスタンプを記録し得る。

図２７は、図２６の撮像システム内で利用し得る例示的なサブフレーム編成及び時間コード割り当てを示す。示されるように、個々のサブフレーム（そのうちの長いサブフレームｓｆ_０、ｓｆ_８、及びｓｆ_１５のみが明示的に記される）は、サンプリング事象が時間でクラスタ化され（例えば、長いサブフレームｓｆ_０の後に４つの比較的短いサブフレームｓｆ_１〜ｓｆ_４が続き、長いサブフレームｓｆ_８の後に４つの比較的短いサブフレームｓｆ_９〜ｓｆ_１２が続く）、したがって、５サブフレームの２つの群（ｓｆ_０〜ｓｆ_４及びｓｆ_８〜ｓｆ_１２）の近似終了時間をそれぞれ１つのタイムスタンプコードで表すことができるように編成される。そのような実施形態では、イメージャは、一時的バッファを所与の行の各ピクセルに割り振り、ＩＳＰへの送信前にｓｆ_０〜ｓｆ_４の結果を合算し、そしてまた、送信前にｓｆ_８〜ｓｆ_１２の結果を合算し得る（バッファがこの行に必要ない時間中、バッファを他の行の同様の合算に割り振ることができる）。合算演算に起因して、ＩＳＰは、合算された５つのサンプルのうちのどの１つ又は複数が実際に、所与のピクセルで閾値を超えたかを知ることができないことがある。しかし、サブフレームのこれらの２つの群はそれぞれ、フレーム時間のわずか２．６％及び３．６％にわたって収集されるため、時間的分解能（これらの間隔の半分のみの不確実性を有する）はあまり影響を受けない。しかし、同時に、合算により、イメージャ側での、イメージアレイのサイズの約１／１６の共有合算バッファのプロビジョニングを犠牲として、ＩＳＰに渡される未処理データのサブフレーム数を半分に低減することができる。この設計により、サブフレーム終了時間の分解に必要なビット数は、４から３に低減される−実際には、所与のタイムスタンプビット深度でフレーム履歴ウィンドウのサイズが２倍になる。代替の実施形態、例えば、複数のサブフレームのイメージャ集計がない実施形態では、サブフレーム終了時間は、サブフレーム時間コードによって完全に分解し得る（例えば、ｌｏｇ_２Ｎビットがサブフレーム時間コードに割り振られて、Ｎ個のサブフレームを分解する）。また、非均一サブフレーム間隔（すなわち、非均一サンプリング間隔）が示されるが、代替の実施形態では、均一サンプリング間隔を使用し得る。さらに、全ての行に同じサブフレーム間隔（均一であるか否かに関係なく）が仮定されるが、以下の例でのイメージピクセル場合、異なるサブフレーム間隔プログレッションを利用し得、且つ／又は間隔プログレッションを行毎にずらし得る。そのような実施形態では、各行に、ピクセル読み出し時間に関連する相対又は絶対タイムスタンプをタグ付けして、ＩＳＰが露出間隔を計算できるようにし得る。

フレームの開始時及び終了時に比較的長いサブフレームを用いて定義されたフレームを有することには幾つかの利点がある。１つは、上述した動作に示されている−長いサブフレームの後に幾つかの短いサブフレームが続くことにより、イメージャ側で全ての効率的に合算可能であり得る。第２に、短いサブフレームを、一端部ではなくフレームのより中央に配置することにより、フレームの遠く離れた部分で分解されるトーンを有する異なるトーンを有する移動オブジェクトによって生じる動きアーチファクトを低減し得る。第３に、長いサブフレームを短いサブフレームの前に配置することで、かなりの照明を受けているピクセルが各ショートシーケンスの開始時にリセットされることが略保証され、それにより、高光トーンの場合での予測可能性及び性能が増大する。第４に、長いサブフレームをフレームの末尾に配置することにより、高光トーンが閾値を超え、フレーム終了時にリセットされることが略保証される。高光トーンはイメージャ応答曲線の非線形領域に存在するため、これらのトーンをイメージャフレーム単位で計算して、複雑性の追加を回避することが好ましい。

図２８は、非ゼロサンプル値をもたらし（すなわち、リセット事象なし）、したがって、所与のフレーム中、「コースチング」されるピクセルの出力フレーム値を推定する例示的な手法を示す。示される実施形態では、参照ピクセル値は、コースチングピクセルの初期推定値として適用されるが、参照ピクセル値が古くなるにつれて減衰し得る。この手法により、閾値越え事象が急に止まる（すなわち、シーン要素及び／又は撮像プラットフォームが移動しているか、又は光源が移動したか、若しくはオフに切り換えられた）初期高強度ピクセル値（明るい点を示す）は、出力フレームシーケンスで徐々に減光される。一実施形態では、例えば、コースチングピクセルによって達成された可能性がある最大フレーム終了時ピクセル値を特定し（すなわち、ピクセルがフレーム終了時の閾値越え事象の先端にあったと仮定して）、その理論最大値又は「コースト値」を、参照ピクセル値（すなわち、参照ピクセル値はフレーム毎に更新されるため、最後フレームバッファからの値）を有するフィルタに適用することにより、フィルタリング動作が実行される。例えば、一実施形態では、無限インパルス応答フィルタが利用されるが、有限インパルス応答フィルタ（ＦＩＲ）又は任意の他のフィルタリング技法若しくはヒューリスティックを使用してもよい）。前は高強度であったが、現時点ではコースチングピクセルである場合の図２８に示される推定プロファイルを参照すると、最初のフレーム（場合によっては、直前の参照ピクセルフレームの残余部分も加わる）でのコースチングの後、推定強度が、条件付きリセット閾値をフレーム内の経過時間で除算したものに等しいコースト値に従って降下することがわかる。第２のフレームでのコースチング後、コースト値及びフィルタリングされたピクセル推定値はより低い値に降下し（すなわち、２つのフレームはここで、閾値越え事象ないで通過し、したがって、光子がピクセル内に蓄積される理論的最大速度もそれに従って低くなる）、続くフレームでも同様である。わかるように、正味の影響は、コースチングピクセルの推定ピクセル値のフレーム毎の減衰である。なお、同じ影響がより低い強度のピクセルでも生じるが、コースト値は、先行フレームに推定されるピクセル値（すなわち、最も新しく更新された参照ピクセル値）未満に下がるまで、推定値のフィルタリングに適用されない。

図２９は、例示的なフレーム処理シーケンス７００を示し、このシーケンスは、図２６のＩＳＰによって実行されて、図２４〜図２８を参照して説明したフレーム間積分技法を実施し得る。一般に、ＩＳＰは、一度に１行の出力フレームデータを生成し、そうして、全てのサブフレーム（すなわち、未処理フレームデータバッファから得られる）からの行_ｉデータを処理してから、行_ｉ＋１のデータの処理に進む。したがって、ＩＳＰは、所与の行に関する全てのサブフレームを通ることによって内部「サブフレームループ」を実行してから、行毎の外部「行ループ」に進む。特に示されていないが、追加の「列ループ」がサブフレームループ内で実行されて、所与の行内の各ピクセルを処理する。このループは、列インデックス「ｃｏｌ」によって図２９で暗に示されており、このインデックスは、各行処理動作内で０からＮ−１まで連続する（Ｎはイメージャ内のピクセル列数）。

なお図２９を参照すると、新しいフレームの開始時に、７０１に示されるように、行インデクス（「ｒｏｗ」）、サブフレームインデックス（「ＳＦ」）、フレーム内タイムスタンプ（「ＦＴＳ」）、及びＩＦＩ値（「ＩＦＩ」）がゼロに初期化される。その後、７０３において、サブフレームインデックス及び行インデクスによって指定される未処理イメージデータの行が、未処理フレームバッファから読み出される。未処理イメージデータが所与のピクセルで非ゼロである場合（すなわち、列ループ内で検出されるように、７０５における否定判断）、フレーム内タイムスタンプは、サブフレームインデックスに対応する時間コードを反映するように更新され、未処理イメージデータ（すなわち、ピクセル値）はＩＦＩ値内に蓄積され、これらは両方とも７０７において示される。タイムスタンプ付与及びＩＦＩ値蓄積は、ゼロ値データの場合（７０５における肯定判断）にはスキップされる。７０９において、サブフレームインデックスが評価されて、現在の行インデックスの全てのサブフレームが処理されたか否かが判断される。まだ全ては処理されていない場合、サブフレームインデックスはインクリメントされ、７０３、７０５、及び７０７での動作が繰り返される。

所与のピクセル行に対応する全てのサブフレームが処理された後、ＩＳＰはＩＦＩ値を評価して、処理中のフレーム中に任意の閾値越え事象が発生したか否かを判断する。１つ又は複数の閾値越え事象が発生した場合（すなわち、非ゼロＩＦＩ値、ひいては７１５における否定判断）、７１７において、フレーム内タイムスタンプと参照タイムスタンプとの間の経過時間に基づいて、ＩＦＩ間隔が特定される。示される実施形態では、「ｔｉｍｅ（）」関数が呼び出されて、例えば、現在フレームの番号のタプル及びサブフレームの時間コードに基づいて、最終フレーム内リセット事象のフレーム参照タイムスタンプを生成するが、他の技法を使用してもよい。７１９において、ピクセル（すなわち、少なくも、非ゼロＩＦＩ値を有するピクセル）の現在行のＩＦＩ値及びＩＦＩ間隔は、各イメージピクセル計算に適用され（これは、少なくとも部分的に、「Ｉｍａｐ（）」関数によって示されるテーブルルックアップ動作を通して達成し得る）、各結果イメージピクセル値は、推定出力イメージピクセル値として割り当てられるとともに、新しい参照ピクセル値として記録される。７２１において、フレーム参照フレーム内タイムスタンプは、新しい参照ピクセルタイムスタンプとして割り当てられる。

判断７１５に戻ると、現在フレームでコースチングされているピクセル（すなわち、ゼロＩＦＩ値を有する）の場合、７１５での肯定判断に繋がり、その後、７２５でのコースト時間の特定（Ｔｉｍｅ（ＦＴＳ［ＳＦ］）」によって返される現在フレームの終了と参照ピクセルタイムスタンプとの間の経過間隔）及び７２７でのコースト値の判断（条件付きリセット閾値をコースト時間で除算したもの）が続く。コースト値が参照ピクセル値よりも大きい場合（すなわち、７２９での肯定判断）、参照ピクセル値は、７３３において、現在フレームの推定出力ピクセル値であるように割り当てられる。その他の場合、推定出力ピクセル値は、７３１において、例えば、コースト値及び参照ピクセル値をブレンドするフィルタリング動作で、又は単にコースト値を推定出力ピクセル値であるように割り当てることにより、コースト値に基づいて決定される。

現在の行の推定出力ピクセル値及び任意の参照ピクセル値／タイムスタンプ更新が記録された後、７３５において、行インデックスがインクリメントされ、サブフレーム、フレーム内タイムスタンプ、及びＩＦＩ値は、未処理フレームデータの次の行を処理する準備としてリセットされる。

図３０は、上述したフレーム間積分あり及びなしの、所与のイメージャパラメータセットで達成可能なダイナミックレンジ及びＳＮＲを対比する。図３０は、ＩＦＩあり及びなしの有効フレーム速度も対比する。示されるように、ＩＦＩ手法は、この例では、より高い光強度での残余モード動作のダイナミックレンジプロファイルに収束しながら、４つのＦストップにより、低光感度（１５ｄｂ ＳＮＲを維持）まで拡張されるかなり改善されたダイナミックレンジを示す。フレーム速度は残余読み出しでは定常であるが（示される例では、新しいデータが６０Ｈｚフレーム速度であらゆるフレームのピクセル毎に取得される）、ＩＦＩ手法での有効フレーム速度は、ピクセルリセット事象間の経過時間が長くなるにつれて、光強度に伴って低下する。フレーム速度のロールオフ及び漸近的ＳＮＲフロアは、条件付きリセットピクセルの読み出し事象を生じさせるために必要な電荷キャリアの閾値数によって決まる。示される例では、閾値は６０であり、平均変換光子到着率が公称フレーム毎に３０である場合、ピクセルの有効フレーム速度は半分になる。閾値が高いほど、これらの数はシフトする（例えば、閾値２５６は、ＳＮＲを約２４ｄＢで平坦化させ、平均変換光子到着率１２８でのフレーム速度の半分である（残余モードは約２０ｄＢのＳＮＲを生成する）。

所与の実施形態では、様々なメカニズムを使用して、応答曲線を更に調整することができる。例えば、システムは、６フレーム毎等のベースフレーム速度の所与の割合で残余読み出しを強制して、所与のピクセルでのフレーム速度の低減を制限することができる。システムはまた、２つの閾値を使用するなど、残余読み出しを強制せずに、「よりソフトな」推奨を使用することもできる。例えば、図２７のシーケンスでは、１０２４個の光子という閾値をサブフレーム０〜１４に使用することができ、６４個の光子という閾値をフレーム１５に使用することができ、それにより、はるかに高いＳＮＲ読み出しが、フレームの最後のサブフレーム以外の全てで得られる。フレーム速度低減ピクセルでは、新しい出力値への遷移も、遷移フレームでの古いピクセル値及び新しいピクセル値の時間的組み合わせによって平滑化することができる。

前の説明はビデオモード動作でレイアウトされるが、同じ原理を静止フレーム捕捉に適用することもできる。例えば、ユーザは、低光強化静止フレームモードを選択することができ、このモードでは、ベースシャッタ速度が、延長露出時間が付随する基本露出時間を定義する。一例として、１／６０秒のベースシャッタ速度は、例えば、１６サブフレームで１６．７ｍｓの基本露出時間及び例えば、追加の５フレームで５０ｍｓの拡張露出時間をもたらす。基本露出時間の終わりまでに上記閾値読み出しを生成しなかった低光ピクセルの場合、それらのピクセルは、拡張露出時間の終わり（終わりの時点で、全てのピクセルの残余読み出しが生成される）まで、積分を続けることができる。ＩＳＰは、例えば、ベース時間中に少なくとも１回、閾値を超えたピクセルの基本露出時間、延長露出時間中に閾値を最初に超えたピクセルの最初の超過、及び残余読み出しのみを生成したピクセルの合計露出時間に基づいて、イメージを構築する。

追加の考慮事項
本明細書に開示される様々な回路が、コンピュータ支援設計ツールを使用して記述し、挙動、レジスタ転送、論理構成要素、トランジスタ、レイアウトジオメトリ、及び／又は他の特徴に関して様々なコンピュータ可読媒体で具現されるデータ及び／又は命令として表現する（又は表す）ことができることに留意されたい。そのような回路表現を実施することができるファイル及び他のオブジェクトのフォーマットとしては、Ｃ、Ｖｅｒｉｌｏｇ、及びＶＨＤＬ等の挙動言語をサポートするフォーマット、ＲＴＬのようなレジスタレベル記述言語をサポートするフォーマット、ＧＤＳＩＩ、ＧＤＳＩＩＩ、ＧＤＳＩＶ、ＣＩＦ、ＭＥＢＥＳ等のジオメトリ記述言語をサポートするフォーマット、並びに任意の他の適するフォーマット及び言語が挙げられるが、これらに限定されない。そのようなフォーマットデータ及び／又は命令を具現することができるコンピュータ可読媒体としては、様々な形態のコンピュータ記憶媒体（例えば、そのように独立して分散するか、それともオペレーティングシステムの「原位置」に記憶されるかに関係なく、光学、磁気、又は半導体記憶媒体）が挙げられるが、これに限定されない。

上述した回路のそのようなデータ及び／又は命令ベースの表現は、１つ又は複数のコンピュータ可読媒体を介してコンピュータシステム内で受信されると、ネットリスト生成プログラム、プレースアンドホールドプログラム等を含むが、これらに限定されない１つ又は複数の他のコンピュータプログラムの実行と併せて、コンピュータシステム内の処理エンティティ（例えば、１つ又は複数のプロセッサ）によって処理して、そのような回路の物理的発現の表現又はイメージを生成することができる。その後、そのような表現又はイメージは、例えば、装置製造プロセスで回路の様々な構成要素の形成に使用される１つ又は複数のマスクの生成を可能にすることにより、装置製造で使用することができる。

上記説明及び添付図面では、特定の用語及び図面記号が、開示される実施形態の完全な理解を提供するために記載された。幾つかの場合では、用語及び記号は、それらの実施形態の実施に必要ない特定の詳細を暗示し得る。例えば、ビット、信号路幅、シグナリング又は動作周波数、構成要素回路又は装置等の特定の数はいずれも、代替の実施形態では、上述した数と異なってもよい。さらに、集積回路デバイス又は内部回路素子若しくはブロック間のリンク又は他の相互接続は、バス又は単一の信号線として示されることがある。各バスは代替として、単一の信号線であってもよく、単一の各信号線は代替として、バスであってもよい。しかし、示されるか、又は説明される信号及びシグナリングリンクは、シングルエンド又は差動であってもよい。信号駆動回路は、信号駆動回路と信号受信回路との間に結合される信号線上で信号駆動回路が信号をアサートする（又は明示的に述べられるか、又は状況によって示される場合には、デアサートする）場合、信号を信号受信回路に「出力」すると言える。本明細書では、「結合」という用語は、直接接続及び１つ又は複数の介在回路又は構造を通しての接続を表すために使用される。集積回路デバイスの「プログラミング」は、限定ではなく例として、ホスト命令に応答して、又はワンタイムプログラミング動作（例えば、装置製造中の構成回路内のヒューズが飛ぶこと）を通して、集積回路デバイス内のレジスタ又は他の記憶回路に制御値をロードすること（ひいては、デバイスの動作側面を制御し、且つ／又はデバイス構成を確立すること）、及び／又は１つ又は複数の選択されたピン又はデバイスの他の接点構造を参照電圧ラインに接続して（ストラッピングとも呼ばれる）、特定のデバイス構成又はデバイスの動作側面を確立することを含むことができる。放射線への適用に使用される「光」という用語は、可視光に限定されず、センサ機能の説明に使用される場合、特定のピクセル構造（任意の対応するフィルタを含む）が感度を有する１つ又は複数の波長帯への適用が意図される。また、「し得る」及び「できる」という用語は同義で使用されて、任意選択的（可能な）趣旨を示す。これらのいずれの用語もないことは、所与の特徴又は技法が必要とされることを意味するものとして解釈されるべきではない。

上記詳細な説明でのセクションの見出しは単に、参照の便宜上、提供されており、決して、対応するセクションの範囲若しくは広がり又は本明細書に提示される任意の実施形態を定義、限定、解釈、又は記述するものではない。また、本開示のより広い趣旨及び範囲から逸脱せずに、本明細書に提示される実施形態に様々な変形及び変更を行うことができる。例えば、任意の実施形態の特徴又は態様は、少なくとも実施可能な場合、任意の他の実施形態と組み合わせて、又はその相手方特徴若しくは態様の代わりに適用することができる。したがって、本明細書及び図面は、限定の意味ではなく例示の意味で考えられるべきである。

Claims (37)

1. 入射光に応答して電荷を蓄積する感光素子と、
   読み出し回路であって、
   前記感光素子内に蓄積された前記電荷が第１の閾値を超えるか否かを判断し、
   前記蓄積された電荷が前記第１の閾値を超えると判断される場合、前記蓄積された電荷を表すアナログ読み出し信号を、前記アナログ読み出し信号の大きさに比例した数値を有するマルチビットデジタル値に変換し、
   前記蓄積された電荷が前記第１の閾値を超えると判断される場合、更なる電荷蓄積の準備として、前記感光素子を公称放電状態にリセットし、
   前記蓄積された電荷が前記第１の閾値を超えないと判断される場合、前記マルチビットデジタル値を生成することを止め、かつ、前記感光素子を公称放電状態にリセットすることを止める、
   読み出し回路と、
   を含む、集積回路イメージセンサ。
2. 前記読み出し回路は、
   読み出しノードと、
   制御回路と、
   を含み、
   前記制御回路は、（ｉ）前記第１の閾値を超える電荷を前記感光素子から前記読み出しノードに転送できるようにし、（ｉｉ）前記第１の閾値を超える電荷の前記転送を可能にした後、前記読み出しノードの電荷レベルを検知し、（ｉｉｉ）前記読み出しノードの前記検知電荷レベルに基づいて、前記感光素子内に蓄積された前記電荷が前記第１の閾値を超えるか否かを判断し、（ｉｖ）前記感光素子内に蓄積された前記電荷が前記第１の閾値を超えるとの判断に応答して、前記公称放電状態を超える電荷を前記感光素子から前記読み出しノードに転送できるようにし、（ｖ）前記公称放電状態を超える電荷を前記読み出しノードに転送できるようにした後、前記読み出しノードの電荷レベルに従って前記アナログ読み出し信号を生成する、請求項１に記載の集積回路イメージセンサ。
3. 前記制御回路は、
   前記感光素子と前記読み出しノードとの間に結合される電荷転送切り替え要素と、
   スイッチ制御回路と、
   を含み、
   前記スイッチ制御回路は、第１の制御信号を前記電荷転送切り替え要素に適用して、前記第１の閾値を超える前記電荷を前記感光素子から前記読み出しノードに転送できるようにするとともに、第２の制御信号を前記電荷転送切り替え要素に適用して、前記公称放電状態を超える前記電荷を前記感光素子から前記読み出しノードに転送できるようにする、請求項２に記載の集積回路イメージセンサ。
4. 前記電荷転送切り替え要素は、各時、前記第１の制御信号及び前記第２の制御信号を受信するように結合され、前記第１の制御信号に応答して第１の静電電位を有し、前記第２の制御信号に応答して第２の静電電位を有する、前記感光素子と前記読み出しノードとの間の導電チャネルをもたらす制御端子を含み、前記第２の静電電位は前記第１の静電電位よりも大きい、請求項３に記載の集積回路イメージセンサ。
5. 前記読み出し回路はアナログ／デジタル変換器を含み、前記アナログ／デジタル変換器は、前記アナログ読み出し信号のデジタル表現を、前記マルチビットデジタル値として生成する、請求項２に記載の集積回路イメージセンサ。
6. 前記制御回路はリセット回路を含み、前記リセット回路は、前記感光素子内に蓄積された前記電荷が前記第１の閾値を超え、前記読み出しノードの前記電荷レベルが検知されて、前記マルチビットデジタル値の生成を可能にしたと前記制御回路が判断した後、前記感光素子をリセット電圧ノードに切り替え可能に結合する、請求項５に記載の集積回路イメージセンサ。
7. 前記読み出し回路は、（ｉ）前記蓄積された電荷を前記感光素子から検知ノードに転送し、前記蓄積された電荷を表す前記アナログ読み出し信号の生成を可能にし、（ｉｉ）前記アナログ読み出し信号が前記第１の閾値を超えないことが示されることに応答して、前記蓄積された電荷を元の前記感光素子に転送する回路を含む、請求項１に記載の集積回路イメージセンサ。
8. 前記読み出し回路は第１の切り替え要素を含み、前記第１の切り替え要素は、前記アナログ読み出し信号が前記第１の閾値を超えることが示されることに応答して、前記検知ノードを電圧源ノードに切り替え可能に結合して、前記検知ノードをリセットする、請求項７に記載の集積回路イメージセンサ。
9. 前記読み出し回路は、前記感光素子と前記検知ノードとの間に配置される第１のトランジスタと、（ｉ）前記第１のトランジスタの制御端子で第１のパルスをアサートして、前記蓄積された電荷を前記感光素子から前記検知ノードに転送し、（ｉｉ）前記第１のトランジスタの前記制御端子で第２のパルスをアサートして、前記蓄積された電荷を元の前記感光素子に転送する制御回路とを含む、請求項７に記載の集積回路イメージセンサ。
10. 前記読み出し回路は、前記検知ノードに容量結合される増幅器を含み、前記増幅器は、前記検知ノードに転送される前記蓄積された電荷に対応する、前記容量結合を介して前記検知ノードから受信される信号の増幅表現を、前記蓄積された電荷を表す前記アナログ読み出し信号として生成する、請求項７に記載の集積回路イメージセンサ。
11. 集積回路イメージセンサ内の動作方法であって、
    入射光に応答して、感光素子内に電荷を蓄積すること、
    前記感光素子内に蓄積された前記電荷が第１の閾値を超えるか否かを判断すること、
    前記蓄積された電荷が前記第１の閾値を超えると判断される場合、前記蓄積された電荷を表すアナログ読み出し信号を、前記アナログ読み出し信号の大きさに比例した数値を有するマルチビットデジタル値に変換すること、
    前記蓄積された電荷が前記第１の閾値を超えると判断される場合、更なる電荷蓄積の準備として、前記感光素子を公称放電状態にリセットすること、及び、
    前記蓄積された電荷が前記第１の閾値を超えないと判断される場合、前記マルチビットデジタル値を生成することを止め、かつ、前記感光素子を公称放電状態にリセットすることを止めること
    を含む、方法。
12. 前記感光素子内に蓄積された電荷が第１の閾値を超えるか否かを判断することは、
    前記第１の閾値を超える電荷を前記感光素子から読み出しノードに転送できるようにすること、
    前記第１の閾値を超える電荷の転送を可能にした後、前記読み出しノードの電荷レベルを検知すること、及び、
    前記読み出しノードの前記検知された電荷レベルに基づいて、前記感光素子内に蓄積された前記電荷が前記第１の閾値を超えるか否かを判断すること、
    を含む、請求項１１に記載の方法。
13. 前記蓄積された電荷が前記第１の閾値を超えると判断される場合、前記蓄積された電荷を表す前記アナログ読み出し信号を前記マルチビットデジタル値に変換することは、前記公称放電状態を超える電荷を前記感光素子から前記読み出しノードに転送できるようにすることを含む、請求項１２に記載の方法。
14. 前記蓄積された電荷が前記第１の閾値を超えると判断される場合、前記蓄積された電荷を表す前記アナログ読み出し信号を前記マルチビットデジタル値に変換することは、前記公称放電状態を超える電荷を前記読み出しノードに転送できるようにした後、前記蓄積された電荷を表す前記アナログ読み出し信号として、前記読み出しノードの前記電荷レベルに対応する信号をアナログ／デジタル変換器に出力することを更に含む、請求項１３に記載の方法。
15. 前記蓄積された電荷が前記第１の閾値を超えると判断される場合、更なる電荷蓄積の準備として、前記感光素子を公称放電状態にリセットすることは、前記読み出しノードの前記電荷レベルに対応する前記信号を前記アナログ／デジタル変換器に出力した後、前記感光素子をリセット電圧ノードに切り替え可能に結合することを更に含む、請求項１４に記載の方法。
16. 前記第１の閾値を超える電荷を前記感光素子から前記読み出しノードに転送できるようにすることは、第１の制御信号を、前記感光素子と前記読み出しノードとの間に結合される電荷転送切り替え要素に適用することを含み、前記公称放電状態を超える電荷を前記感光素子から前記読み出しノードに転送できるようにすることは、第２の制御信号を前記電荷転送切り替え要素に適用して、前記公称放電状態を超える前記電荷を前記感光素子から前記読み出しノードに転送できるようにすることを含む、請求項１３に記載の方法。
17. 前記第１の制御信号及び前記第２の制御信号を前記電荷転送切り替え要素に適用することは、各時、前記第１の制御信号及び前記第２の制御信号を前記電荷転送切り替え要素の制御入力に適用して、前記感光素子と前記読み出しノードとの間に、第１の静電電位及び第２の静電電位のそれぞれを有する導電チャネルをもたらすことを含み、前記第２の静電電位は前記第１の静電電位よりも大きい、請求項１６に記載の方法。
18. 前記感光素子内に蓄積された前記電荷が第１の閾値を超えるか否かを判断することは、前記蓄積された電荷を前記感光素子から検知ノードに転送して、前記蓄積された電荷を表す前記アナログ読み出し信号を生成できるようにすることと、前記アナログ読み出し信号が前記第１の閾値を超えるか否かを超えるか否かを判断することとを含み、前記方法は、前記アナログ読み出し信号が前記第１の閾値を超えないとの判断に応答して、前記蓄積された電荷を元の前記感光素子に転送することを更に含む、請求項１１に記載の方法。
19. 前記蓄積された電荷を前記感光素子から前記検知ノードに転送することは、前記感光素子と前記検知ノードとの間に配置される第１のトランジスタの制御端子に結合される信号線上に第１のパルスを生成することを含み、前記蓄積された電荷を元の前記感光素子に転送することは、前記第１のトランジスタの前記制御端子に結合された前記信号線上に第２のパルスを生成することを含む、請求項１８に記載の方法。
20. 集積回路イメージセンサであって、
    感光素子を含むピクセルと、
    参照ノードと、
    第１のサンプルホールド回路及び第２のサンプルホールド回路であって、前記第１のサンプルホールド回路は、前記ピクセルに切り替え可能に結合して、前記感光素子のサンプリングを可能にし、前記第２のサンプルホールド回路は、前記ピクセルに切り替え可能に結合して、前記感光素子内に蓄積される電荷を表す信号を受信できるようにするとともに、前記参照ノードに切り替え可能に結合して、前記参照ノードをサンプリングできるようにする、第１のサンプルホールド回路及び第２のサンプルホールド回路と、
    を含む、集積回路イメージセンサ。
21. 制御回路を更に含み、前記制御回路は、光が前記ピクセル内に蓄積されるフレーム間隔内の様々な時間で、前記第１のサンプルホールド回路及び第２のサンプルホールド回路内でのサンプリング動作をトリガーし、前記様々な時間は、
    前記感光素子の第１のリセット後、及び前記フレーム間隔の終了時でも再び、前記第１のサンプルホールド回路及び第２のサンプルホールド回路内の前記感光素子及び前記参照ノードのそれぞれをサンプリングすること、及び、
    それぞれ、中間集積間隔後に前記第１のサンプルホールド回路及び第２のサンプルホールド回路内の中間リセット動作前後に前記感光素子をサンプリングすること、
    を含む、請求項２０に記載の集積回路イメージセンサ。
22. 前記第１のサンプルホールド回路及び第２のサンプルホールド回路内のサンプリング値間の差を表すデジタル値を生成するアナログ／デジタル変換器と、
    前記アナログ／デジタル変換器から前記デジタル値を受信し、選択的相補値として、（ｉ）前記デジタル値のマイナスの値又は（ｉｉ）前記デジタル値のいずれかを出力する選択的相補回路と、
    を更に含む、請求項２０に記載の集積回路イメージセンサ。
23. メモリを更に含み、前記メモリは、前記選択的相補回路から前記選択的相補値を受信し、それぞれの時間及び記憶ロケーションに前記選択的相補値のインスタンスを記憶するように結合される、請求項２２に記載の集積回路イメージセンサ。
24. 前記ピクセルと前記第１及び第２のサンプルホールド回路との間に結合される読み出し信号線を更に含み、前記感光素子はフォトダイオードであり、前記ピクセルは、前記フォトダイオードの陰極に直接結合されるゲート端子と、読み出し選択トランジスタを介して前記読み出し信号線に結合される出力端子とを有するトランジスタ増幅器を更に含む、請求項２０に記載の集積回路イメージセンサ。
25. 前記第１のサンプルホールド回路は、第１の容量ノードと、前記第１の容量ノードと前記読み出し信号線との間に配置される第１の切り替え要素とを含み、前記第１の切り替え要素は、（ｉ）前記ピクセルから前記第１のサンプルホールド回路を切り替え可能に切断する開状態と、（ｉｉ）前記第１のサンプルホールド回路を前記ピクセルに切り替え可能に結合する閉状態とで切り替え可能であり、前記第２のサンプルホールド回路は第２の容量ノードと、前記第２の容量ノードと前記読み出し信号線との間に配置される第２の切り替え要素と、前記第２の容量ノードと前記参照ノードとの間に配置される第３の切り替え要素とを含み、前記第２の切り替え要素は、（ｉ）前記ピクセルから前記第２のサンプルホールド回路を切り替え可能に切断する開状態と、（ｉｉ）前記第２のサンプルホールド回路を前記ピクセルに切り替え可能に結合する閉状態とで切り替え可能であり、前記第３の切り替え要素は、（ｉ）前記参照ノードから前記第２のサンプルホールド回路を切り替え可能に切断する開状態と、（ｉｉ）前記第２のサンプルホールド回路を前記参照ノードに切り替え可能に結合する閉状態とで切り替え可能である、請求項２４に記載の集積回路イメージセンサ。
26. 撮像システム内の動作方法であって、
    ピクセルの第１のリセットと前記ピクセルの第２のリセットとの間の経過時間を特定することであって、前記ピクセルの前記第１及び第２のリセットはそれぞれ、重複しない第１及び第２のフレーム間隔内で発生し、少なくとも幾つかのインスタンスでの前記経過時間は、非整数のフレームを含む、経過時間を特定すること、
    前記ピクセルの前記第１のリセットと前記第２のリセットとの間で、前記ピクセルに関して取得される読み出し値の和を生成すること、及び、
    少なくとも部分的に、前記経過時間及び前記読み出し値の和に基づいて、前記ピクセルの第１の出力ピクセル値を生成すること、
    を含む、方法。
27. 前記ピクセルの前記第１のリセットと前記ピクセルの前記第２のリセットとの間の前記経過時間を特定することは、前記撮像システムのメモリ内にタイムスタンプを記録することを含み、前記タイムスタンプは、前記ピクセルの前記第１のリセットの発生時刻を示す、請求項２６に記載の方法。
28. 前記第２のフレーム間隔中に取得されるイメージデータの第１の入力フレームを、前記撮像システムのメモリに記憶することであって、イメージデータの前記第１の入力フレームは、前記第１のリセットと前記第２のリセットとの間で、前記ピクセルに関して取得される前記読み出し値を含む、メモリに記憶すること、及び、
    前記第１の入力フレームを表すものとして、前記第１の出力ピクセル値を含む第１の出力フレームを生成すること、
    を更に含む、請求項２６に記載の方法。
29. 第３のフレーム間隔に関連して、前記第３のフレーム間隔中に前記ピクセルがリセットされなかったことを示すイメージデータの第２の入力フレームを受信すること、及び、
    前記第２の入力フレームを表すものとして、少なくとも部分的に前記第１の出力ピクセル値に基づいて、前記ピクセルに生成された第２の出力ピクセル値を含む第２の出力フレームを生成すること、
    を更に含む、請求項２６に記載の方法。
30. 少なくとも部分的に、ピクセルリセットを生じさせずに前記第３のフレーム間隔中に前記ピクセル内で集積された可能性がある理論的電荷量に基づいて、理論的ピクセル値を特定すること、及び、
    前記理論的ピクセル値を前記第１の出力ピクセル値と比較すること
    を更に含み、
    前記第２の出力ピクセル値を含む前記第２の出力フレームを生成することは、前記第１の出力ピクセル値が前記理論的ピクセル値未満である場合、前記第１の出力ピクセル値を含む前記第２の出力フレームを生成することを含む、請求項２９に記載の方法。
31. 前記理論的ピクセル値が前記第１の出力ピクセル値未満である場合、少なくとも部分的に前記理論的ピクセル値に基づいて特定される前記第２の出力ピクセル値を含む前記第２の出力フレームを、前記第２の入力フレームを表すものとして生成することを更に含む、請求項３０に記載の方法。
32. 撮像システムであって、
    ピクセルアレイと、各フレーム間隔内の前記ピクセルアレイの個々のピクセルに関する読み出し値を生成して出力する回路とを有する撮像構成要素と、
    イメージプロセッサと、
    を含み、
    前記イメージプロセッサは、
    前記ピクセルアレイのピクセルの第１のリセットと、前記ピクセルの第２のリセットとの間の経過時間を特定することであって、前記ピクセルの前記第１及び第２のリセットはそれぞれ、重ならない第１及び第２のフレーム間隔内で発生し、少なくとも幾つかのイン
    スタンスでの前記経過時間は、非整数のフレームを含む、特定することと、
    前記ピクセルの前記第１のリセットと前記第２のリセットとの間で、前記ピクセルに関して前記撮像構成要素によって生成される前記読み出し値の和を生成すること、及び、
    少なくとも部分的に、前記経過時間及び読み出し値の前記和に基づいて、前記ピクセルの第１の出力ピクセル値を生成することと、
    を含む、撮像システム。
33. メモリを更に含み、前記イメージプロセッサは、前記ピクセルの前記第１のリセットと前記第２のリセットとの間の前記経過時間を特定することの一環として、タイムスタンプを前記メモリに記憶する、請求項３２に記載の撮像システム。
34. メモリを更に含み、前記イメージプロセッサは、
    前記メモリ内に、前記第２のフレーム間隔中に前記撮像構成要素によって取得されるイメージデータの第１の未処理フレームを記憶することであって、前記イメージデータの未処理フレームは、前記第１のリセットと前記第２のリセットとの間で、前記ピクセルに関して取得された前記読み出し値を含む、記憶すること、及び、
    前記イメージデータの第１の未処理フレームを表すものとして、前記第１の出力ピクセル値を含む第１の出力フレームを生成すること、
    を更に行う、請求項３２に記載の撮像システム。
35. 前記イメージプロセッサは、
    第３のフレーム間隔中に前記撮像構成要素によって取得されるイメージデータの第２の未処理フレームを受信することであって、前記イメージデータの第２の未処理フレームは、前記ピクセルが前記第３のフレーム間隔中にリセットされなかったことを示す、受信すること、及び、
    前記イメージデータの第２の未処理フレームを表すものとして、少なくとも部分的に前記第１の出力ピクセル値に基づいて、前記ピクセルに生成される第２の出力ピクセル値を含む第２の出力フレームを生成すること、
    を更に行う、請求項３２に記載の撮像システム。
36. 前記イメージプロセッサは、
    少なくとも部分的に、ピクセルリセットを生じさせずに前記第３のフレーム間隔中に前記ピクセル内で集積された可能性がある理論的電荷量に基づいて、理論的ピクセル値を特定すること、及び、
    前記理論的ピクセル値を前記第１の出力ピクセル値と比較すること
    を更に行い、
    前記第２の出力ピクセル値を含む前記第２の出力フレームを生成することは、前記第１の出力ピクセル値が前記理論的ピクセル値未満である場合、前記第１の出力ピクセル値を含む前記第２の出力フレームを生成することを含む、請求項３５に記載の撮像システム。
37. 前記イメージプロセッサは更に、前記理論的ピクセル値が前記第１の出力ピクセル値未満である場合、少なくとも部分的に前記理論的ピクセル値に基づいて特定される第２の出力ピクセル値を含む前記第２の出力フレームを、前記イメージデータの第２の未処理フレームを表すものとして生成する、請求項３６に記載の撮像システム。

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