CN105474400A - 双极非穿通功率半导体装置 - Google Patents

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Abstract

本发明涉及双极非穿通功率半导体装置(1)和对应制造方法。该装置包括半导体晶片(2)以及在晶片(2)的第一主侧(3)上形成的第一电极(35)和在与第一主侧相对的晶片的第二主侧(4)上形成的第二电极(45)。晶片包括不同导电类型的一对层，例如第一导电类型的漂移层(5)以及第二导电类型的第一层(6)，其对第一主侧设置在漂移层上，并且接触第一电极。晶片包括内区(7)以及包围内区的外区(8)。漂移层具有大于或等于外区中的厚度(562)的内区中的厚度(561)。第一层的厚度在内区与外区之间的过渡区(11)的范围上从内区中的第一层的第一段(61)的厚度(615)增加到外区中的最大厚度(625)，其中过渡区的宽度大于第一层的第一段的所述厚度的5倍。

Description

双极非穿通功率半导体装置
技术领域
本发明涉及功率电子装置领域，以及更具体来说涉及阻塞电压为至少2500V的双极非穿通功率半导体装置以及用于制造这种半导体装置的方法。
背景技术
由于对能量效率的增长需求，半导体装置、例如相控晶闸管处于能量传输和分配所需的许多设备的核心位置。这些装置允许成本、可靠性和效率方面的良好性能。特别地，双极半导体功率装置因其与极低导通损耗相组合的极高功率能力而用于应用中。例如，对于非穿通装置类型，低(n-)掺杂漂移层、即(n-)基区(其是装置的最厚层)无法减小到低于某个极限。但是，p掺杂第一层、即p阳极或p基区的厚度能够减小。这在负斜面结端接(negativebeveljunctiontermination)的情况下会是有益的，其因为若干原因而消耗沿横向方向的大体积，并且第一层因此必须比在正斜面概念中要厚。
具有负斜面的结端接具有实际重要性，因为与正斜面相反，它在装置内部的阻塞条件下保持峰值电场。因此，表面钝化没有遭受极高电场，表面泄漏电流较小，并且取得高可靠性。这极为重要，因为例如在高压直流HVDC应用中的雪崩放电的条件下，反向电流的高幅值在雪崩反向击穿生成。换言之，保持负斜面具有如下优点：当显著电流可在周边流经结端接但是尚未接近装置表面时的达到击穿电压的健壮反向阻塞。因此，对于这类应用需要负斜面的使用。但是，晶闸管需要着眼于使总损耗为最小并且使装置的额定功率为最大来开发。
为了在具有厚阳极和基极层的现有技术装置保持正向和反向阻塞，能够在端接区使用局部深p掺杂端接层。深端接层允许具有带单或双负斜面(其基本上提供HVDC应用中所需的高雪崩放电能力)的结端接。
例如按照WO2012/041836A1的早期晶闸管设计10建议包括内区7和外区8的晶片2。在第一主侧3上，具有内区7中的第一段和外区8中的第二段62的p掺杂第一层6设置在(n-)漂移层5上。第一层6的第二段62按照现有技术具有比第一层6的第一段61要大许多的深度。两个段61、62在第一主侧3上延伸到相同平坦平面，仅在外区8中以负斜面角倾斜。在与第一主侧3相对的第二主侧4上，第二层16按照与第一层6相同的方式来构成，其中具有第一段161和第二段162。在主侧3、4之一上，p+掺杂短流路（p+shorts）18和n+掺杂阴极层23设置在p掺杂第一段61或161中，这些层18、23接触电极35或45。在外区8中，负斜面对晶片2的边缘端接装置。
与其他现有技术装置相比，第一和第二层6、16的这种设计产生内区中的第一段61、161的减小厚度，而没有增加泄漏电流和降低击穿电压，并且产生较低通态电压降VT。另外，例如反向恢复电荷Qrr、截止时间tq和最大浪涌电流等的其他参数得到改进。总装置厚度因第一和第二层6、16的较薄第一段而能够减小，同时反向和正向阻塞能力通过具有轻掺杂P型端接层和负斜面的修改结端接来保持。
但是，早期设计导致装置中的局部高电场，因为第一层6的厚度从内区7中的第一厚度改变成外区8中的第二厚度，其可能厚达第一厚度的数倍。在生产过程期间，第一层6从内区7到外区8的阶跃变化在到漂移层5的结上创建。(n-)掺杂漂移层5与p掺杂第一层6之间的边界的这个变化引起装置的局部较大电场和较高泄漏电流。
EP030046A1描述一种GTO晶闸管，其包括薄但高掺杂的中心p层和厚但低掺杂的外p层，其使中心p层凸出。在外区中，晶闸管具有负斜面。
发明内容
因此，本发明的一个目的是避免装置中的高电场，进一步降低泄漏电流，并且增加击穿电压和降低损耗。这个目的通过如权利要求1所述的双极非穿通功率半导体装置以及如权利要求7所述的用于制造这种装置的方法来实现。示范实施例通过从属专利权利要求是显而易见的，其中权利要求从属性将不是被理解为排除其它有意义权利要求组合。
按照本发明，示范地具有至少2500V的阻塞电压的双极非穿通功率半导体装置包括半导体晶片以及在晶片的第一主侧上形成的第一电极和在与第一主侧相对的晶片的第二主侧上形成的第二电极。此外，半导体晶片包括具有不同导电类型的层的至少二层结构，该至少二层结构包括第一导电类型的漂移层和第二导电类型(其与第一导电类型不同)的第一层，其中具有从第一主侧到第一层与漂移层之间的结所测量的深度，其中第一层按照到第一主侧的正交投影对第一主侧设置在漂移层上并且接触第一电极。
如专业人员众所周知，非穿通功率半导体装置是一种装置，其漂移层设置成与第一层直接相邻。因此，低掺杂漂移层接触到第一层，它们之间没有又称作缓冲层的第一导电类型的高掺杂层。非穿通装置的阻塞条件中的电场是三角形，并且在漂移层中停止。空间电荷区没有达到第一层。
示范地，漂移层可具有恒定低掺杂浓度。其中，漂移层3的基本上恒定的掺杂浓度表示掺杂浓度在整个漂移层上是基本上同质的，但是没有排除大约为一至五倍的漂移层中的掺杂浓度的波动因例如拉取原始硅晶体的过程中的波动而也许可能存在。因应用需要而选择最终漂移层厚度和掺杂浓度。漂移层5的示范掺杂浓度在5×1012cm-3与5×1014cm-3之间。
漂移层在第一与第二主侧之间所测量的内区中的厚度大于或等于外区中的厚度。示范地，漂移层的厚度在内区、示范地也在外区中是恒定的。
半导体晶片还包括具有在第一与第二主侧之间所测量的厚度、即平均厚度的内区以及包围内区的外区，其中具有在第一与第二主侧之间所测量的外区中的晶片的最大厚度。示范地，内区中的厚度是恒定的。外区中的厚度可在第一主侧或第二主侧或者在第一和第二主侧上采用负斜面、即朝晶片边缘的倾斜边缘来减小。斜面在晶片具有其最大厚度的外区中的区域之外开始，并且延伸达到示范地在斜面区中的晶片的边缘，晶片厚度朝晶片边缘线性减小。第一主侧在晶片的表面上将处于设置第一电极的侧面并且处于达到晶片边缘的表面上的周围区域，即，对于发明装置，第一主侧不是平坦区域，它而是具有弯曲表面，示范地具有内区中的平坦区域、在达到最大厚度的过渡区中的线性升高轮廓以及然后在外区中的倾斜区域。
第一层具有内区中的第一段和外区中的第二段。第一层的厚度在内区与外区之间(即，第一层的第一段与第二段之间)的过渡区中从内区中的厚度增加到外区中的最大厚度。第一层的厚度在过渡区范围上线性增加，其中过渡区的宽度大于第一层的第一段的厚度的5倍(厚度作为第一层的第一段从第一主侧延伸的深度来测量)，示范地为第一层的第一段的厚度的10至20倍。换言之，轮廓从内区到外区的过渡是缓慢或平滑的，但是没有伸展至跨越装置以引起装置的功能的任何扰动。这样，按照本发明的装置通过降低在过渡区的峰值电场来降低装置的泄漏电流，并且由此增加击穿电压。这个优点也能够用于减小装置厚度，同时得到原始击穿电压。装置然后具有较低通态和切换损耗，并且因而装置比现有技术装置更为有效。
在示范实施例中，外区和过渡区的厚度、即晶片厚度的至少最大值在第一主侧上比内区的厚度、即晶片厚度要大优选地达到100μm。换言之，从内区转到外区，达到100μm的上升在第一主侧上出现。这个扩大的厚度、即较大深度是外区或过渡区中的第一层的组成部分。这样，按照现有技术在深度上比内区中的第一层要大的外区中的第一层的至少部分没有促成内区中的有效单元的厚度。这样，内区中的漂移层和外区中的漂移层甚至可具有相似厚度或者甚至内区中略大的厚度，使得截面轮廓沿到第一主侧的正交方向具有比现有装置中要小的变化或者甚至没有截面轮廓的变化，即，第一层到漂移层的结可以是整个区域的平面表面，同时比第一段要深的第二段仍然在发明装置中是可实现的。这样，装置中的峰值电场能够显著降低。
另外，这样，第一层、即内区中的第一层的第一段的深度可相对现有技术进一步减小。发明装置1与现有技术装置相比第一层的减小厚度产生如图9所示的降低的通态电压降VT。另外，例如反向恢复电荷Qrr、截止时间tq和最大浪涌电流等的其他参数得到改进。与现有技术相比，这种改进通过第一层的第一段的进一步薄化来实现。总装置厚度因第一层的较薄第一段而能够减小，同时反向和正向阻塞能力通过具有轻掺杂P型端接层和负斜面的修改结端接来改进(图10，示出图左侧的反向偏置和右侧的正向偏置)。保持负斜面具有如下优点：当显著电流可在周边流经结端接但是尚未接近装置表面时的达到击穿电压的健壮反向阻塞的优点。这例如对于能够以反向I-V曲线的拐点之后的高电流进行操作的HVDC的晶闸管中的高雪崩放电能力是必需的。
例如，与具有第二导电类型的层(即，第二边缘层和阳极层，或者第一边缘层和基极层，或者甚至边缘层的较低深度)的共同深度的现有技术晶闸管相比，相控晶闸管(PCT)具有达到极高电流的较低通态电压降VT，其中同时具有极高正向和反向阻塞能力。较低VT意味着例如HVDC***的较高能量节省和销售价格，但是对于其他应用中的其他参数也会是有益的。
通过本发明，PCT能够对于给定电压类采用薄许多的起始硅晶片来处理，因而产生较低VT和Qrr。因为PCT是具有对称阻塞、即正向和反向阻塞的非穿通装置，所以具有场终止（fieldstop）或缓冲层的较薄漂移层的应用不可适用。因此，必须对于给定电压类保存漂移层的厚度。通过本发明，装置还可在晶片的两个主侧上包括内区中的第二导电类型的逐渐薄化层，即，阳极和基极层。例如，如果阳极和P基极层的厚度减小到现有技术装置的厚度的大约25%，则VRRM=8.5kV的PCT的晶片厚度能够减小大约15%。
示范地，通过外区在第一主侧上凸出超过内区100μm，第一主侧上的外区中的晶片的最大厚度比其在内区中的厚度要大达到100μm。它可以比内区中的厚度要高至少12μm、示范地要高至少24μm。示范地，内区中的厚度是恒定的。在过渡区中，晶片厚度线性增加到厚度的最大值。到外区中的装置的边缘，厚度则可减小到超出最大厚度直到晶片边缘的负斜面。
在又一示范实施例中，内区中的第一层具有35μm至55μm的厚度，其中例如内区中的漂移层具有内区中的第一层的第一段的厚度的9至24倍的厚度。
在示范实施例中，内区中的第一层的第一段的最大掺杂浓度高于外区中的第一层的第二段的最大掺杂浓度。
在本发明的示范实施例中，对称地制造半导体装置，其中第二导电类型的第二层对第二主侧设置在漂移层之下，并且接触具有第一与第二主侧之间所测量的厚度的第二电极。第二层可按照与第一层相同的方式来构成，并且晶片厚度也可与在第一主侧上相似地在第二主侧上增加。
可相应地形成第二主侧，其中具有第二层(例如p掺杂)，其具有设置在内区中的第二层的第一段以及设置在外区中的第二层的第二段。
第二层的厚度在内区与外区之间的过渡区中从内区中的第二层的第一段的厚度增加到外区中的第二层的第二段的最大厚度。第二层的厚度在过渡区范围上线性增加，其中过渡区的宽度大于第二层离内区中的第二主侧的深度的5倍，示范地为内区中的第二层的深度的10至20倍。
示范地，内区中的第二层的第一段的最大掺杂浓度高于外区中的第二层的第二段的最大掺杂浓度。
在另一实施例中，晶片厚度在外区中采用负斜面相对最大厚度减小，其具有具体地为最多5°的单个角度或者具有更接近内区的具体地为最多5°的第一角度以及更接近晶片边缘的具体地为最多15°的第二角度。
在改进例如VT、Qrr、tq和浪涌电流能力的相关装置参数的同时，本发明将HVDC相关的其他参数、例如雪崩放电能力保持在现有技术装置的水平。另外，本发明还可适用于其他装置，例如具有较低击穿电压的工业PCT和整流器二极管。
本发明的其他优点是热预算、即生产成本的降低，因为较薄层的生产要求较低扩散时间。由于掺杂剂沉积能够由离子束注入来替代，所以要求较少高温吸杂、即时间，由此还节省热预算。
与现有技术装置相比，本发明的又一个优点是外区中的第一层的第一段具有又称作耗尽区或耗尽带的延长空间电荷区。这样，装置中的施加电场的位置向内横向移动到晶片，其中冷却更好地产生负斜面的改进阻塞能力。横向将是与第一层和内区中的漂移层之间的结的平面垂直的方向。
本发明还涉及一种用于制造双极非穿通功率半导体装置的方法，其中双极非穿通功率半导体装置包括：半导体晶片和晶片的第一主侧上的第一电极和与第一主侧相对的晶片的第二主侧上的第二电极；以及至少二层结构，具有不同导电类型的层，包括第一导电类型的漂移层和第二导电类型(其与第一导电类型不同)的第一层。第一层对第一主侧设置在漂移层上，并且接触第一电极。该方法至少包括下列制造步骤：
-提供第一导电类型的晶片，该晶片包括在完成的装置中具有在第一与第二主侧之间所测量的厚度的内区以及包围内区、具有在第一与第二主侧之间所测量的最大厚度的外区；
-为了形成第一层，在第一主侧上施加第二导电类型的第一离子，使得与内区中相比第一离子的至少更高浓度设置在晶片的外区中或者使得第一离子限制性地设置在外区中，其中外区包围内区；
-然后通过将外区中的第一离子扩散到晶片中达到第一层的第二段离外区中的第一主侧的预期深度以使得第一层的第二段具有外区中的最大厚度，在外区中创建第一层的第二段；
-然后在第一主侧上施加第二导电类型的第二离子，使得与外区中相比第二离子的至少更高浓度设置在内区中或者使得第二离子限制性地设置在内区中；
-然后通过将内区中的第二离子扩散到晶片中达到第一段的预期深度以使得第一层的第一段具有内区中的厚度，在内区中创建第一层的第一段；
-然后在晶片的第一和第二主侧上施加第一和第二电极。
执行施加第一和第二离子并且创建第一层的第一和第二段，使得第一层的厚度在内区与外区之间的过渡区中在第一主侧上从第一段的较低厚度增加到第二段的较高厚度。第一层的厚度在过渡区范围上线性增加，其中过渡区的宽度大于第一层的第一段的厚度的5倍，优选地为第一层的第一段的厚度的10至20倍。通过发明方法，内区中的漂移层具有大于或等于外区中的漂移层的厚度的厚度。
在另一示范实施例中，制造方法以晶片开始，其最初在第一主侧上具有比内区中的厚度要大的外区中的厚度。第一主侧上的外区中的更大厚度表示厚度差通过外区凸出超过内区来实现。厚度在第一主侧上要大最多100μm，具体地要大至少12μm或者至少24μm。晶片可在内区中具有恒定厚度，其在过渡区中仅在一个主侧上或者在过渡区中朝外区(其中晶片具有其最大厚度)在两侧上增加。因此，外区在第一主侧或者两个主侧上凸出超过内区。因此，与内区中相比，外区中的晶片厚度在完成的装置中可比上述值要厚总共达到两倍、即达到200μm，其中各外区从对应侧凸出超过内区最多100μm。
在第一主侧上实现具有较低厚度的内区与具有较高厚度的外区之间的厚度差的另一种方式是在施加了第一离子之后在第一主侧上施加覆盖外区的掩模。然后例如通过从第一主侧上的内区表面进行蚀刻、磨削或磨平去除材料，使得晶片的厚度在第一主侧上的内区中减小，从而具有外区的最大厚度的晶片处于面向过渡区的一侧上。示范地，这个步骤中的晶片厚度在内区中是恒定的，在过渡区中增加并且再次是恒定的，但是在外区中更大。创建厚度大于内区的厚度的外区的这个蚀刻步骤可与蚀刻步骤相组合，以在施加离子之后去除不需要的离子。此后，去除掩模。
在另一实施例中，第一离子的施加在整个第一主侧范围上进行。此后，第一离子在内区中完全去除，或者它们部分减小，使得离子的深度在第一主侧上的内区中减小。这在外区中留下较大数量的第一离子。在该方法的示范实施例中，在第一主侧上包围内区的外区中施加第一离子被进行达到0.1μm至10μm、优选地为2μm至4μm的离子的沉积深度。
在另一个实施例中，第二离子的施加在整个第一主侧范围上进行。此后，第二离子在外区中完全去除，或者它们部分减小，使得离子的深度在第一主侧上的外区中减小。这在内区中留下较大数量的第二离子。在该方法的示范实施例中，在第一主侧上包围内区的外区中施加第二离子被进行达到0.1μm至10μm、优选地为2μm至4μm的离子的沉积深度。
在第二主侧上，第二层的结构能够与第一主侧上的第一层的结构相应地制作，其中在第二主侧上施加第三和第四离子而不是第一和第二离子，因而创建第二层的第一和第二段。
该方法还可包括下列步骤：通过从外区中的第一主侧部分去除晶片材料以使得晶片厚度朝晶片边缘稳定减小，在第一主侧的外区中创建晶片的负斜面。
可实现双极非穿通功率半导体装置以及用于制造该装置的方法，其中第一层在外区中具有比在内区中要深的轮廓或者具有第一或第二层与漂移层之间的边界的平坦平面轮廓。在这种情况下，p-n结也是平面的。对于一些应用，这可足以降低损耗并且增加装置的额定功率。
又一实施例包括将第一/第三离子扩散到外区的晶片中达到从第一主侧进入第二主侧上的第一层的第二段和/或第二层的第二段的预期深度的150μm。
又一个实施例包括将第二/第四离子扩散到内区中的晶片中达到从第一主侧进入第二主侧上的第一层的第一段和/或第二层的第一段的预期深度的35至55μm。
用于第一主侧和第二主侧上的层的创建的所有过程能够接连进行，或者所有步骤能够同时进行。
附图说明
下文中将参照附图示出的示范实施例更详细地说明本发明主题，附图包括：
图1至图7示意示出发明半导体装置的制造步骤或制造；
图8示意示出按照本发明的半导体装置；
图9示出发明半导体装置与现有技术半导体装置相比反向恢复电荷和通态电压降VT；
图10示出发明半导体装置与现有技术半导体装置相比正向和反向阻塞特性；以及
图11示出现有技术半导体装置。
附图所使用的参考标号及其含意在参考标号的列表中以概括形式列示。原则上，附图中，相同部件提供有相同参考标号。
具体实施方式
图8示出示范地具有至少2500V的阻塞电压的双极非穿通功率半导体装置1，其中装置1包括半导体晶片2以及在晶片2的第一主侧3上形成的第一电极35和在与第一主侧3相对的晶片2的第二主侧4上形成的第二电极45。晶片2包括又称作(n-)基极层的(n-)掺杂漂移层5以及例如采取p掺杂基极层形式、具有在第一主侧3到漂移层5之间所测量的厚度的p掺杂第一层6，其中第一层6对第一主侧3设置在漂移层5上，并且接触第一电极35。厚度从第一主侧到第一层6与漂移层5之间的结的深度来测量。第一层6具有内区7中采取p掺杂基极层形式、具有厚度615的第一段61以及外区中具有厚度625、例如达到结端接的第二段62。
如图1所示的装置1的初始制造步骤开始于半导体晶片2，例如n型半导体、如硅。晶片2可以是方石（ashlar），其中第一主侧3和第二主侧4是平面区域。备选地，晶片2可提供有内区7(其示范地为平面区域)中的厚度75。朝晶片2的横向边缘，晶片的厚度在过渡区11中在第一主侧3上增加，并且在包围内区7和过渡区11的外区8中达到最大厚度85。在这个初始阶段，最大厚度85示范地在外区8中是恒定的。第一主侧3上的晶片厚度的增加将被理解为使得晶片2具有第一主侧3上的内区7中的凹口，以使得外区8凸出超过内区7示范地最多100μm。示范地，外区8在第一主侧4上凸出超过内区7至少12μm、示范地为至少24μm。
将P型第一离子64施加在晶片2的第一主侧3上，例如达到0.1μm至5μm、示范地为2μm至4μm的离子的深度。第一离子64可通过在第一主侧3(图2)上的晶片的整个表面范围上进行注入或沉积来施加。为了创建内区7和外区8，掩模、例如蚀刻掩模施加在晶片2的第一主侧3上，覆盖外区8。在例如通过蚀刻、磨削或磨平去除内区7中的材料的同时，创建内区7，其具有通过蚀刻步骤降低达到例如对其施加离子64的深度、例如达到5μm(图3)的最大值的厚度。第一离子64通过内区7中的这个蚀刻步骤部分或完全去除。
备选地，第一离子64可例如通过经过掩模(其覆盖晶片的内区7)的注入或沉积来施加，使得第一离子64限制性地施加到外区8(图3)。
由于离子施加步骤，与内区7中相比第一离子64的更高浓度设置在外区8中，或者第一离子64限制性地设置在外区8中。在第一主侧3上施加第二导电类型的第一离子以使得与在内区7中相比离子的至少更高浓度设置在晶片的外区8中的术语还将涵盖第一离子在第一主侧3上的晶片的整个表面范围上来施加并且此后在内区7中部分或完全去除的方法。
在制造装置1的下一个步骤，去除掩模，并且为了创建第一层6的第二段62，最初施加的第一离子64然后扩散到晶片2中达到外区8中的第一层6的第二段62的预期深度625。示范地，第一层6的第二段62的预期深度625是离第一主侧3的达到150μm。
然后将p型第二离子66施加在晶片2的第一主侧3上，例如达到0.1μm至10μm、示范地为2μm至4μm的第二离子66的深度。第二离子66可通过在第一主侧3(图5)上的晶片的整个表面范围上进行注入或沉积来施加。掩模、例如蚀刻掩模可施加在晶片2的第一主侧3上，覆盖内区7。可例如通过示范地蚀刻到对其施加了第二离子66的深度、例如达到5μm的最大值(图6)，在外区8中去除材料。第二离子66可通过这个蚀刻步骤在外区8中部分或完全去除。第二离子66也可例如通过经过掩模(其覆盖晶片的外区8)的注入或沉积来施加，使得第二离子66限制性地施加在内区7(图6)中。因此，与外区8中相比，第二离子66的至少更高浓度可设置在内区7中，或者第二离子66可限制性地设置在内区7中。在第一主侧3上施加第二导电类型的第二离子以使得与在外区7中相比离子的至少更高浓度设置在晶片的内区7中的术语还将涵盖第二离子在第一主侧3上的晶片的整个表面范围上来施加并且此后在外区8中部分或完全去除的方法。
这时通过将内区7中的第二离子66扩散到晶片2中达到第一段61的预期深度615，在内区7中创建第一层6的第一段61。
第一或第二离子64、66的注入(或沉积)剂量根据第二或第一段625、615的最大掺杂浓度和最终厚度来选择。
因此创建第一层的第一和第二段61、62，并且提供晶片，使得第一层6的厚度在晶片的内区7与外区8之间的过渡区11中在第一主侧3上从第一层的第一段61的较低厚度增加到第一层的第二段62的较高厚度，其中内区7中的漂移层5具有大于或等于外区8中的漂移层5的厚度562，以及第一层6的厚度在过渡区11范围上线性增加，其中过渡区11的宽度大于第一层6的第一段61的厚度的5倍、优选地为第一层6的第一段61的厚度的10至20倍。第一层的第一段将是设置在内区中的第一层的这种区域，以及第二段将是设置在晶片的外区中的第一层的这种区域。
此外，在第一主侧3上的内区7中，第一电极35施加在晶片2上，以及在第二主侧4上施加第二电极45。
示范地，第一层的第一段61的最大掺杂浓度比第一层的第二段62要高。第一段61的最大掺杂浓度可在8×1015cm-3与5×1017cm-3之间的范围中，以及对于第二段61在5×1014cm-3与5×1015cm-3之间的范围中。
在第二主侧4上，第二层16可按照与第一层6相同的方式来创建。第二层16可同时创建，但是有可能相互独立地、例如接连产生层。由于主要制造步骤是相同的，所以下面仅描述有区别步骤。
为了创建第二层16的第二段162，p型第三离子164施加在晶片2的第二主侧4上。为了创建第二层16的第二段62(例如采取结端接形式)，最初施加的第三离子164则扩散到晶片2中，使得第二层6的第二段具有外区8中的最大厚度1625。
然后，p型第四离子166施加在晶片2的第二主侧4上。然后，第二层16的第一段161(例如采取阳极层形式)在内区7中通过将内区7中的第四离子166扩散到晶片2中以使得第二层的第一段161具有内区中的厚度1615在内区7中创建。
示范地，第一主侧3上的晶片的负斜面9可通过在(一个或多个)电极35、45的创建之前或之后从外区8中的第一主侧3部分去除晶片材料在外区8中创建。对于斜面9，晶片2的部分例如通过蚀刻、磨削、磨平或激光切割，以使得负斜面9以与第一主侧3倾斜的至少一个角度形成，在外区8中被去除。厚度朝装置边缘从接近过渡区11的外区中的最大厚度85倾斜。稳定地去除晶片材料，以便在另一个示范实施例中创建外区8中的晶片厚度的减小，使得晶片表面从晶片具有其最大厚度85的区域倾斜最多5°的单个恒定角，因而产生达到晶片2的边缘的均匀厚度减小。在另一个实施例中，稳定地去除晶片材料，以便创建外(端接)区8中的晶片厚度的减小，使得晶片侧从第一主侧3(和/或第二主侧4)倾斜最多5°和15°的两个恒定角。通过这两个倾斜角，形成双负斜面。
在本发明的示范实施例中，通过创建内区7与外区8之间的第一层6的厚度的增加(用以实现p-n结，其具有内区7与外区8之间的平滑过渡)，来降低装置1中的损耗。厚度在内区7与外区8之间的过渡区11中发生变化，使得创建从外区8中的漂移层5的厚度562到内区7中的漂移层5的更高厚度561的平滑过渡。示范地，外区8中的漂移层5的厚度562是恒定的，以及内区7中的漂移层5的厚度是恒定的，但是在中间过渡区11中发生变化。此外，内区7中的漂移层5的厚度可大于外区8中的漂移层5的厚度。
此外，第一层6的厚度在过渡区11范围上线性变化，其中过渡区11的宽度大于第一层6的第一段61的厚度的5倍，优选地为第一层6的第一段61的厚度615的10至20倍。宽度将是过渡区11在与内区7和外区8之间的第一电极平行的平面中的延伸，因而过渡区11的宽度对应于内区7与外区8之间的距离。厚度将是第一主侧3与第二主侧4之间的层的最大延伸。
这样，轮廓的过渡充分平滑，以便降低装置1中的任何峰值电场，但是没有伸展到装置范围上以损害适当功能。
此外，取决于装置类型和所需阻塞电压、例如2500V至9000V，内区7中的第一层6的第一段61具有35μm至55μm的厚度615。厚度615对于较高所需阻塞电压略微更高。第一段61的厚度615从第一主侧3、即晶片2的表面到第一段61的最大深度延伸、即到第一段61与漂移层5之间的结来测量。但是，内区7中的漂移层5的厚度561随较高所需阻塞电压而更强地增加，示范地，内区7中的漂移层5具有第一层6的第一段61的厚度的9至24倍的厚度561，这取决于所需阻塞电压。
此外，图8中，发明装置1在第一主侧3上具有交替设置的p++短流路18和阴极层23，其两者均接触第一电极35。短流路18和阴极层23设置在第一电极35与第一层6之间。p++沟道终止24可设置在这些层与过渡区11之间与p++短流路18相同的平面中。
在第二主侧4上，还可存在p++阳极接触层14，其设置在充当阳极层的第二层16与第二电极45之间。与第一层6相似，第二层16可包括第一段161和第二段162。第二层16的第一段161确保所需反向阻塞。p++接触层14将空穴注入漂移层5中，并且它经过高掺杂，使得高注入级确保低正向电压降、即低通态损耗。此外，采取p基极层形式的第一层6的第一段61确保装置的所需正向阻塞和触发、即闩锁的实现。p++短流路18分布于第一主侧3的表面范围上，并且确保切换期间的电子-空穴等离子体的均匀扩展。p++短流路18还确保阳极电压的快速变化、即dV/dt以及阳极电流的变化、即dI/dt，即，装置甚至在来自应用电路的阳极电压或电流的快速变化存在时也不会以零栅电流进行切换。n+阴极层23将电子注入漂移层5中，并且它经过高掺杂，使得高注入级确保低正向电压降、即低通态损耗。p++沟道终止24中断在表面的自由载流子的沟道，以确保没有MOS效应发生，其引起高泄漏电流和降低的击穿电压。p++掺杂层、即接触层14、短流路18或沟道终止24的任一个的最大掺杂浓度示范地在1×1019cm-3与1×1021cm-3之间的范围中。
备选地，p++接触层14可设置在第一主侧3上，以及p++短流路18、阴极层23和p++沟道终止24可设置在第二主侧4上。
在另一示范实施例中，外区8中的第一层6的第二段62具有沿外区8的整个表面伸展的空间电荷区。换言之，与现有技术装置相比，延长沿外区8中的表面的空间电荷区。此外，电场的位置横向向内移动到晶片2，其中冷却是更好的。这使用离子、即P型掺杂剂的扩散的相同热预算来改进负斜面的阻塞能力。
在所示示范实施例中，装置具有对称设计，其中具有第一主侧3上的第一层6和第二主侧4上的第二层16。第二层16然后可按照与如上所述第一层6相同的方式或者甚至与第一层同时地制作，但是发明结构也可仅设置在装置的一个主侧上，其中在另一主侧上具有本领域的技术人员众所周知的现有结构。
当然，全部层的导电类型能够反转，即，第一导电类型的层、例如漂移层在这种情况下为p型，而第二导电类型的层、例如第一层为n型。
标号列表
1装置
2晶片
3第一主侧
4第二主侧
5漂移层
6第一层
61第一层的第一段
615第一层的第一段的深度
62第一层的第二段
625第一层的第二段的深度
64第一离子
66第二离子
7内区
75内区的厚度
8外区
85外区的最大厚度
9负斜面
11过渡区
14P++阳极接触层
16第二层
161第二层的第一段
1615第二层的第一段的深度
162第二层的第二段
1625第二层的第二段的深度
164第三离子
166第四离子
18P++短流路
19负斜面
23阴极层
24P++沟道终止。

Claims (20)

1.一种双极非穿通功率半导体装置(1)，包括半导体晶片(2)以及在所述晶片(2)的第一主侧(3)上形成的第一电极(35)和在与所述第一主侧(3)相对的所述晶片(2)的第二主侧(4)上形成的第二电极(45)，
所述半导体晶片(2)包括具有不同导电类型的层的至少二层结构，
所述至少二层结构包括
-第一导电类型的漂移层(5)，
-与所述第一导电类型不同的第二导电类型的第一层(6)，其中所述第一层(6)对所述第一主侧(3)设置在所述漂移层(5)上，并且接触所述第一电极(35)，以及
所述半导体晶片(2)还包括
-具有厚度(75)的内区(7)和包围所述内区(7)、具有最大厚度(85)的外区(8)，
-其中所述漂移层(5)具有大于或等于所述外区(8)中的所述漂移层(5)的厚度(562)的所述内区(7)中的厚度(561)，
-其中所述第一层(6)具有所述内区(7)中的第一段(61)和所述外区(8)中的第二段(62)，以及
-其中所述第一层(6)的厚度在所述内区(7)与所述外区(8)之间的过渡区(11)中从所述第一层(6)的所述第一段(61)的厚度(615)增加到所述第一层(6)的所述第二段(62)的最大厚度(625)，其特征在于
-其中所述第一层(6)的所述厚度在所述过渡区(11)范围上线性增加，其中所述过渡区(11)的宽度大于所述第一层(6)的所述第一段(61)的厚度(615)的5倍，优选为所述第一层(6)的所述第一段(61)的所述厚度(615)的10至20倍。
2.如权利要求1所述的半导体装置(1)，其中，在所述第一主侧(3)上，所述外区(8)凸出超过所述内区(7)达100μm，优选超过所述内区(7)至少12μm或至少24μm。
3.如权利要求1或2中的任一项所述的半导体装置(1)，其特征在于，所述晶片的厚度在所述外区(8)中采用负斜面(9，19)相对所述最大厚度(85)来减小，具体地所述负斜面(9，19)具有具体地为最多5°的单个角度，或者具体地其具有更接近所述内区的具体地为最多5°的第一角度以及更接近所述晶片(2)的边缘的具体地为最多5°的第二角度。
4.如权利要求1至3中的任一项所述的半导体装置(1)，其中，下列至少一个：
-所述第一层(6)的所述第一段(61)具有35μm至55μm的厚度(615)，或者
-所述漂移层(5)在所述内区(7)中具有所述第一层(6)的所述第一段(61)的所述厚度(615)的9至24倍的厚度(561)。
5.如权利要求1至4中的任一项所述的半导体装置(1)，其中，所述第一层(6)的所述第一段(61)的最大掺杂浓度高于所述第一层(6)的所述第二段(62)的最大掺杂浓度。
6.如权利要求1至5中的任一项所述的半导体装置，其中，第二导电类型的第二层(16)对所述第二主侧(4)设置在所述漂移层(5)之下，并且接触所述第二电极(45)，其中所述第二层(16)具有所述内区(7)中的第一段(161)和所述外区(8)中的第二段(162)，
-其中所述第二层(16)的厚度在所述过渡区(11)中从所述第二层(16)的所述第一段(161)的厚度(1615)增加到所述第二层(16)的所述第二段(162)的最大厚度(1625)，以及
-其中所述第二层(6)的所述厚度在所述过渡区(11)范围上线性增加，其中所述过渡区(11)的宽度大于所述第二层(16)的所述第一段(161)的所述厚度(1615)的5倍，优选为所述第二层(16)的所述第一段(161)的所述厚度(1615)的10至20倍。
7.一种用于制造双极非穿通功率半导体装置(1)的方法，所述半导体装置(1)包括半导体晶片(2)以及所述晶片(2)的第一主侧(3)上的第一电极(35)和与所述第一主侧(3)相对的所述晶片(2)的第二主侧(4)上的第二电极(45)，所述半导体晶片(2)包括具有不同导电类型的层的至少二层结构，其包括第一导电类型的漂移层(5)和与所述第一导电类型不同的第二导电类型的第一层(6)，其中所述第一层(6)对所述第一主侧(3)设置在所述漂移层(5)上并且接触所述第一电极(35)，
其中所述方法至少包括下列制造步骤：
-提供所述第一导电类型的晶片(2)，所述晶片(2)在完成的装置(1)中包括具有厚度(75)的内区(7)和包围所述内区(7)、具有最大厚度(85)的外区(8)；
-在所述第一主侧(3)上施加所述第二导电类型的第一离子(64)用于形成所述第一层(6)，使得与所述内区(7)中相比所述第一离子的至少更高浓度设置在所述外区(8)中或者使得所述第一离子(64)限制性地设置在所述外区(8)中；其特征在于
-然后通过将所述外区(8)中的所述第一离子(64)扩散到所述晶片(2)中使得所述第一层(6)的所述第二段(62)具有所述外区(8)中的最大厚度(625)，来创建所述外区(8)中的所述第一层(6)的第二段(62)；
-然后在第一主侧(3)上施加所述第二导电类型的第二离子(66)使得与所述外区(8)中相比所述第二离子的至少更高浓度设置在所述内区(7)中或者使得所述第二离子限制性地设置在所述内区(7)中；
-然后通过将所述内区(7)中的所述第二离子(66)扩散到所述晶片(2)中使得所述第一层(6)的所述第一段(61)具有所述内区(7)中的厚度(615)，来创建所述内区(7)中的所述第一层(6)的第一段(61)；
其中创建所述第一层的所述第一和第二段(61，62)，使得所述第一层(6)的厚度在所述内区(7)与所述外区(8)之间的过渡区(11)中在所述第一主侧(3)上从所述第一层(6)的所述第一段(61)的厚度(615)增加到所述第一层(6)的所述第二段(62)的最大厚度(625)，
其中所述第一层(6)的厚度在所述过渡区(11)范围上线性增加，其中所述过渡区(11)的宽度大于所述第一层(6)的所述第一段(61)的所述厚度(615)的5倍，优选为所述第一层(6)的所述第一段(61)的所述厚度(615)的10至20倍；以及
其中所述内区(7)中的所述漂移层(5)具有大于或等于所述外区(8)中的所述漂移层(5)的厚度(562)的厚度(561)，
-然后在所述晶片(2)上在所述第一和第二主侧(3，4)上施加所述第一和第二电极(35，45)。
8.如权利要求7所述的用于制造双极非穿通功率半导体装置(1)的方法，还包括提供所述晶片(2)，其中在所述第一主侧(3)上，所述外区凸出超过所述内区(7)，其中具体地所述外区(8)凸出超过所述内区(7)最多100μm，具体地至少12μm或者至少24μm。
9.如权利要求7或8中的任一项所述的用于制造双极非穿通功率半导体装置(1)的方法，还包括在施加所述第一离子(64)之后并且在创建所述第一主侧(3)上的所述第一层(6)的所述第二段(62)之前，通过下列步骤创建在所述第一主侧(3)上凸出超过所述内区(7)的所述外区(8)或者增加差，由于所述差，在所述第一主侧(3)上所述外区(8)凸出超过所述内区(7)：
-在所述第一主侧(3)上施加覆盖所述外区(8)的掩模；
-从所述第一主侧(3)上的所述内区(7)的表面去除材料，使得所述晶片的厚度在所述第一主侧(3)上的所述内区(7)中减小，以及
-去除所述掩模。
10.如权利要求7至9所述的用于制造双极非穿通功率半导体装置(1)的方法，还包括下列制造步骤：
-在所述第二主侧(4)上施加所述第二导电类型的第三离子(164)用于形成第二层(16)，使得与所述内区(7)中相比所述第三离子(164)的至少更高浓度设置在所述外区(8)中或者使得所述第三离子(164)限制性地设置在所述外区(8)中；
-然后通过将所述外区(8)中的所述第三离子(164)扩散到所述晶片(2)中使得所述第二层(16)的所述第二段(162)具有所述外区(8)中的最大厚度(1625)，来创建所述外区(8)中的所述第二层(16)的第二段(162)；
-然后在第二主侧(4)上施加所述第二导电类型的第四离子(166)，使得与所述外区(8)中相比所述第四离子的至少更高浓度设置在所述内区(7)中或者使得所述第四离子限制性地设置在所述内区(7)中；
-然后通过将所述内区(7)中的所述第四离子(166)扩散到所述晶片(2)中使得所述第二层(16)的所述第一段(161)具有所述内区(7)中的厚度(1615)，来创建所述内区(7)中的所述第二层(16)的第一段(161)，
其中创建所述第二层(16)的所述第一和第二段(161，162)，使得所述第二层(16)的厚度在所述过渡区(11)中在所述第二主侧(4)上从所述第二层(16)的所述第一段(161)的所述厚度(1615)增加到所述第二层(16)的所述第二段(162)的所述厚度(1625)，以及
其中所述第二层(16)的所述厚度在所述过渡区(11)范围上线性增加。
11.如权利要求7至10中的任一项所述的用于制造双极非穿通功率半导体装置(1)的方法，还包括通过从所述外区(8)中的所述第一主侧(3)或第二主侧(4)部分去除晶片材料，至少在所述第一主侧(3)或者所述第二主侧(4)上创建所述外区(8)中的所述晶片的负斜面(9，19)。
12.如权利要求7至11中的任一项所述的用于制造双极非穿通功率半导体装置(1)的方法，其中将所述第一或第二离子(64，66)的至少一种施加在所述第一主侧(3)上达到0.1μm至10μm、优选为2μm至4μm的所述离子的深度。
13.如权利要求7至12中的任一项所述的用于制造双极非穿通功率半导体装置(1)的方法，其中，在整个第一主侧(3)范围上施加所述第一离子(64)，并且此后完全去除所述内区(7)中的所述第一离子(64)，或者去除所述内区(7)中的所述第一离子(64)，使得在所述内区(7)中，所述第一离子(64)的所述深度在所述第一主侧(3)上减小。
14.如权利要求7至13中的任一项所述的用于制造双极非穿通功率半导体装置(1)的方法，其中，在整个第一主侧(3)范围上施加所述第二离子(66)，并且此后完全去除所述外区(8)中的所述第二离子(66)，或者去除所述外区(8)中的所述第二离子(66)，使得所述第二离子(66)的所述深度在所述第一主侧(3)上的所述外区(8)中减小。
15.如权利要求7至14中的任一项所述的用于制造双极非穿通功率半导体装置(1)的方法，其中，所述外区(8)中的所述第一离子(64)扩散到所述晶片(2)中被进行达到离所述第一主侧(3)的150μm。
16.如权利要求10所述的用于制造双极非穿通功率半导体装置(1)的方法，其中将所述第三或第四离子(164，166)施加在所述第二主侧(4)上达到0.1μm至10μm、优选为2μm至4μm的所述离子的深度。
17.如权利要求10或16中的任一项所述的用于制造双极非穿通功率半导体装置(1)的方法，其中，在整个第二主侧(4)范围上施加所述第三离子(164)，并且此后完全去除所述内区(7)中的所述第三离子(164)，或者去除所述内区(7)中的所述第三离子(164)，使得在所述内区(7)中的至少一个，所述第三离子(164)的所述深度在所述第二主侧(4)上减小。
18.如权利要求10、16或17中的任一项所述的用于制造双极非穿通功率半导体装置(1)的方法，其中，在整个第二主侧(4)范围上施加所述第四离子(166)，并且此后完全去除所述外区(8)中的所述第四离子(166)，或者去除所述外区(8)中的所述第四离子(166)，使得所述第四离子(166)的所述深度的至少一个在所述第二主侧(4)上的所述外区(8)中减小。
19.如权利要求10或16－18中的任一项所述的用于制造双极非穿通功率半导体装置(1)的方法，其中，所述外区(8)中的所述第三离子(164)扩散到所述晶片(2)中被进行达到离所述第二主侧(3，4)的150μm。
20.如权利要求10或16－19中的任一项所述的用于制造双极非穿通功率半导体装置(1)的方法，还包括在施加所述第三离子(164)之后并且在创建所述第二主侧(4)上的所述第二层(16)的所述第二段(162)之前，通过下列步骤创建在所述第二主侧(4)上凸出超过所述内区(7)的所述外区(8)或者增加差，由于所述差，所述外区(8)在所述第二主侧(4)上凸出超过所述内区(7)：
-在所述第二主侧(4)上施加覆盖所述外区(8)的掩模；
-从所述第二主侧(4)上的所述内区(7)的表面去除材料，使得所述晶片的厚度在所述第二主侧(4)上的所述内区(7)中减小，以及
-去除所述掩模。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111755501A (zh) * 2020-06-18 2020-10-09 清华大学 一种具有边缘深结结构的晶圆芯片结构
CN116504825A (zh) * 2023-06-27 2023-07-28 清华大学 功率半导体器件及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4388635A (en) * 1979-07-02 1983-06-14 Hitachi, Ltd. High breakdown voltage semiconductor device
US5710442A (en) * 1995-02-03 1998-01-20 Hitachi, Ltd. Semiconductor device and method of manufacturing same
JP3195944B2 (ja) * 1991-09-20 2001-08-06 オイペック、オイロペイツシエ、ゲゼルシヤフト、フユア、ライスツングスハルプライター、ミツト、ベシユレンクテル、ハフツング、ウント、コンパニ、コマンデイート、ゲゼルシヤフト サイリスタ
CN103222056A (zh) * 2010-09-27 2013-07-24 Abb技术有限公司 双极非穿通功率半导体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0303046B1 (de) * 1987-08-11 1992-01-02 BBC Brown Boveri AG Gate-Turn-Off-Thyristor
US8987858B2 (en) * 2013-03-18 2015-03-24 General Electric Company Method and system for transient voltage suppression

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4388635A (en) * 1979-07-02 1983-06-14 Hitachi, Ltd. High breakdown voltage semiconductor device
JP3195944B2 (ja) * 1991-09-20 2001-08-06 オイペック、オイロペイツシエ、ゲゼルシヤフト、フユア、ライスツングスハルプライター、ミツト、ベシユレンクテル、ハフツング、ウント、コンパニ、コマンデイート、ゲゼルシヤフト サイリスタ
US5710442A (en) * 1995-02-03 1998-01-20 Hitachi, Ltd. Semiconductor device and method of manufacturing same
CN103222056A (zh) * 2010-09-27 2013-07-24 Abb技术有限公司 双极非穿通功率半导体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111755501A (zh) * 2020-06-18 2020-10-09 清华大学 一种具有边缘深结结构的晶圆芯片结构
CN116504825A (zh) * 2023-06-27 2023-07-28 清华大学 功率半导体器件及其制作方法
CN116504825B (zh) * 2023-06-27 2023-09-19 清华大学 功率半导体器件及其制作方法

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