JP6362449B2 - 半導体集積回路装置の製造方法 - Google Patents
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Description
(1)まず、半導体ウエハの第1の主面上に、ハードマスク膜を成膜し、第1の主面上の第1の領域内の前記ハードマスク膜に第1の開口を形成する。
(2)その後、第1の開口のハードマスク膜の側面にサイドウォール絶縁膜を形成する。
(3)その後、ハードマスク膜およびサイドウォール絶縁膜をマスクとして、第1の開口内の第1の主面の半導体領域表面に第1のシャロートレンチを形成する。
(4)その後、第1のシャロートレンチの内面、および第1の開口内の第1の主面の半導体領域表面の内、少なくとも露出した部分を酸化する。
(5)その後、第1のシャロートレンチ、および第1の開口を絶縁膜で埋め込む。
(6)その後、第1の開口内の前記第1のシャロートレンチ外に絶縁膜が残るように、第1のシャロートレンチの外部の絶縁膜を除去することにより、第1のシャロートレンチの内外に亘りドレインオフセットSTI絶縁膜を形成する。
(7)その後、ドレインオフセットSTI絶縁膜に隣接する第1のアクティブ領域のゲート絶縁膜上から前記ドレインオフセットSTI絶縁膜上に亘って、第1のゲート電極を形成する各工程を含む半導体集積回路装置の製造方法である。
先ず、本願において開示される代表的な実施の形態について概要を説明する。
(a)半導体ウエハの第1の主面上に、ハードマスク膜を成膜し、前記第1の主面上の第1の領域内の前記ハードマスク膜に第1の開口を形成する工程;
(b)前記第1の開口の前記ハードマスク膜の側面にサイドウォール絶縁膜を形成する工程;
(c)前記ハードマスク膜および前記サイドウォール絶縁膜をマスクとして、前記第1の開口内の前記第1の主面の半導体領域表面に第1のシャロートレンチを形成する工程;
(d)前記工程(c)の後、前記第1のシャロートレンチの内面、および前記第1の開口内の前記第1の主面の前記半導体領域表面の内、少なくとも露出した部分を酸化する工程;
(e)前記工程(d)の後、前記第1のシャロートレンチ、および前記第1の開口を絶縁膜で埋め込む工程;
(f)前記工程(e)の後、前記第1の開口内の前記第1のシャロートレンチ外に絶縁膜が残るように、前記第1のシャロートレンチの外部の絶縁膜を除去することにより、前記第1のシャロートレンチの内外に亘りドレインオフセットSTI絶縁膜を形成する工程;
(g)前記工程(f)の後、前記ドレインオフセットSTI絶縁膜に隣接する第1のアクティブ領域のゲート絶縁膜上から前記ドレインオフセット絶縁膜上に亘って、第1のゲート電極を形成する工程。
(h)前記工程(c)の後であって前記工程(d)の前に、前記第1の主面上の第2の領域内の前記ハードマスク膜に第2の開口を形成し、前記第2の開口内の前記第1の主面の半導体領域表面に第2のシャロートレンチを形成する工程、
ここで、前記工程(d)においては、前記第2のシャロートレンチの内面の少なくとも露出した部分が酸化され、
前記工程(e)においては、前記第2のシャロートレンチおよび前記第2の開口が絶縁膜で埋め込まれ、
前記工程(f)においては、前記第2のシャロートレンチの外部の絶縁膜を除去することにより、前記第2のシャロートレンチに素子間STI絶縁膜が形成され、
前記工程(g)においては、前記第2のシャロートレンチに隣接する第2のアクティブ領域のゲート絶縁膜上に第2のゲート電極が形成される。
(i)前記工程(f)の後であって前記工程(g)の前に、前記窒化シリコン系絶縁膜を除去する工程。
(j)前記工程(c)の後であって前記工程(d)の前に、前記サイドウォール絶縁膜を除去する工程。
(a)半導体ウエハの第1の主面上に、ハードマスク膜を成膜し、前記第1の主面上の第1の領域内の前記ハードマスク膜に第1の開口を形成する工程;
(b)前記第1の開口の前記ハードマスク膜の側面にサイドウォール絶縁膜を形成する工程;
(c)前記ハードマスク膜および前記サイドウォール絶縁膜をマスクとして、前記第1の開口内の前記第1の主面の半導体領域表面に第1のシャロートレンチを形成する工程;
(d)前記工程(c)の後、前記第1の主面上の第2の領域内の前記ハードマスク膜に第2の開口を形成し、前記第2の開口内の前記第1の主面の半導体領域表面に第2のシャロートレンチを形成する工程;
(e)前記工程(d)の後、前記第1のシャロートレンチの内面、前記第2のシャロートレンチの内面、および前記第1の開口内の前記第1の主面の前記半導体領域表面の内、少なくとも露出した部分を酸化する工程;
(f)前記工程(e)の後、前記第1のシャロートレンチ、前記第2のシャロートレンチ、前記第1の開口および前記第2の開口を絶縁膜で埋め込む工程;
(g)前記工程(f)の後、前記第1の開口内の前記第1のシャロートレンチ外に絶縁膜が残るように、前記第1のシャロートレンチおよび前記第2のシャロートレンチの外部の絶縁膜を除去することにより、前記第1のシャロートレンチの内外に亘りドレインオフセットSTI絶縁膜を、前記第2のシャロートレンチに素子間STI絶縁膜を、それぞれ形成する工程;
(h)前記工程(g)の後、前記ドレインオフセットSTI絶縁膜に隣接する第1のアクティブ領域のゲート絶縁膜上から前記ドレインオフセット絶縁膜上に亘って、第1のゲート電極を、前記第2のシャロートレンチに隣接する第2のアクティブ領域のゲート絶縁膜上に第2のゲート電極を、それぞれ形成する工程。
(i)前記工程(g)の後であって前記工程(h)の前に、前記窒化シリコン系絶縁膜を除去する工程。
(j)前記工程(c)の後であって前記工程(e)の前に、前記サイドウォール絶縁膜を除去する工程。
(a)半導体ウエハの第1の主面上に、ハードマスク膜を成膜し、前記第1の主面上の第1の領域内の前記ハードマスク膜に第1の開口を形成する工程;
(b)前記第1の開口の前記ハードマスク膜の側面にサイドウォール絶縁膜を形成する工程;
(c)前記工程(b)の後、前記第1の主面上の第2の領域内の前記ハードマスク膜に第2の開口を形成する工程;
(d)前記ハードマスク膜および前記サイドウォール絶縁膜をマスクとして、前記第1の開口内の前記第1の主面の半導体領域表面に第1のシャロートレンチを、前記第2の開口内の前記第1の主面の半導体領域表面に第2のシャロートレンチをそれぞれ形成する工程;
(e)前記工程(d)の後、前記第1のシャロートレンチの内面、前記第2のシャロートレンチの内面、および前記第1の開口内の前記第1の主面の前記半導体領域表面の内の露出した部分を酸化する工程;
(f)前記工程(e)の後、前記第1のシャロートレンチ、前記第2のシャロートレンチ、前記第1の開口および前記第2の開口を絶縁膜で埋め込む工程;
(g)前記工程(f)の後、前記第1の開口内の前記第1のシャロートレンチ外に絶縁膜が残るように、前記第1のシャロートレンチおよび前記第2のシャロートレンチの外部の絶縁膜を除去することにより、前記第1のシャロートレンチの内外に亘りドレインオフセットSTI絶縁膜を、前記第2のシャロートレンチに素子間STI絶縁膜を、それぞれ形成する工程;
(h)前記工程(g)の後、前記ドレインオフセットSTI絶縁膜に隣接する第1のアクティブ領域のゲート絶縁膜上から前記ドレインオフセット絶縁膜上に亘って、第1のゲート電極を、前記第2のシャロートレンチに隣接する第2のアクティブ領域のゲート絶縁膜上に第2のゲート電極を、それぞれ形成する工程。
(i)前記工程(g)の後であって前記工程(h)の前に、前記窒化シリコン系絶縁膜を除去する工程。
(j)前記工程(d)の後であって前記工程(e)の前に、前記サイドウォール絶縁膜を除去する工程。
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
以下の例では、一例として、P型単結晶シリコンウエハ(半導体基板)上に、たとえば、これよりも不純物濃度が低いP型Siエピタキシャル層(エピタキシャル層としては、SiGeエピタキシャル層等のSi系エピタキシャル層でもよい)を形成したエピタキシャルSiウエハ(「P型Siエピタキシャルウエハ」という)を用いたプロセスを説明する。しかし、ウエハとしては、エピタキシャルSi系ウエハのほか、バルクSi系ウエハでもよい。また、基板構造としては、P型半導体基板上に、N型Siエピタキシャル層等を形成したものでもよいし、N型半導体基板上に、N型Siエピタキシャル層等を形成したものでも、P型Siエピタキシャル層等を形成したものでもよい。
また、半導体基板の構造としては、エピタキシャルウエハのほか、P型またはN型バルク(Bulk)ウエハでもよい。更に、半導体基板の構造としては、エピタキシャルウエハ、バルクウエハのほか、セクション7等に示すように、SOIウエハでもよい。
このセクションで説明する例は、セクション1で説明した基本例の図5のトレンチエッチング工程に関する変形例である。したがって、その他の部分については、セクション1で説明したところと全く同じであるので、このセクションにおいては、原則として、異なる部分のみを説明する。
このセクションで説明する例は、セクション1で説明した基本例のたとえば図1及び図2に示すハードマスク膜9の構成及び図5のトレンチエッチング工程に関する変形例である。したがって、その他の部分については、セクション1で説明したところと全く同じであるので、このセクションにおいては、原則として、異なる部分のみを説明する。
このセクションで説明する例は、セクション1で説明した基本例のハードマスク膜9(図1)の構成に関する変形例である。したがって、その他の部分については、セクション1で説明したところと全く同じであるので、このセクションにおいては、原則として、異なる部分のみを説明する。
このセクションで説明する例は、セクション1で説明した基本例の図6と図7で説明した工程の間の工程に関する変形例である。したがって、その他の部分については、セクション1で説明したところと全く同じであるので、このセクションにおいては、原則として、異なる部分のみを説明する。
このセクションで説明する例は、セクション1で説明した基本例の図5、図6、図7及び図8のプロセスに関する変形例である。したがって、その他の部分については、セクション1で説明したところと全く同じであるので、このセクションにおいては、原則として、異なる部分のみを説明する。
図49は本願の前記一実施の形態の半導体集積回路装置の製造方法のアウトラインを説明するためのプロセスブロックフロー図である。図50は本願の前記一実施の形態(変形例を含む)におけるチップレイアウトの一例を示すチップ全体上面図である。図51は本願の前記一実施の形態(変形例を含む)における素子分離構造等の一例を示す図50のA−B断面に対応するデバイスの模式断面図(DTI分離構造)である。なお、図1,3から7,9,11,13,15,17,19,21,24,26,28および30は、図51の高耐圧デバイス領域断面切り出し部R3に対応し、図2,8,10,12,14,16,18,20,22,23,25,27,29及び31は、図51の低耐圧デバイス領域断面切り出し部R4に対応する。
図52は図50の高耐圧デバイス領域上面切り出し部R1の拡大チップ上面図である。図53は図50の低耐圧デバイス領域上面切り出し部R2の拡大チップ上面図である。図54は本願の前記一実施の形態(変形例を含む)における素子分離構造等のその他の一例を示す図50のA−B断面に対応するデバイスの模式断面図(DTI&SOI分離構造)である。これらに基づいて、前記実施の形態(変形例を含む)に関する補足的説明並びに全般についての考察を行う。
先にも説明したように、高耐圧MOSFET等(たとえば、LDMOSFET)において、素子分離その他の分離目的で、LOCOS型フィールド絶縁膜等を使用すると、処理工程が長くなる等のために、製造コストが増大する。一方、STI型フィールド絶縁膜等を使用すると、ドレイン分離絶縁膜底部コーナ部近傍において、インパクトイオン化による高エネルギ電子が発生し、高耐圧MOSFET等の信頼性が劣化することが、本願発明者らによって明らかにされた。この傾向は、高耐圧P型LDMOSFETにおいて特に顕著である。
(a)ドレインオフセット部分離絶縁膜の底コーナ部近傍でのインパクトイオン化によるホットキャリアの発生;
(b)ドレイン側分離絶縁膜上サイド部におけるディボット(Divot)による実質的ゲート絶縁膜の薄膜化及び電界集中等である。
そこで、前記一実施の形態の半導体集積回路装置の製造方法のアウトラインは、図49に示すように、以下の工程を含むものである。すなわち、
(a)半導体ウエハの第1の主面上に、ハードマスク膜を成膜し、第1の主面上の第1の領域内の前記ハードマスク膜に第1の開口を形成する工程(ハードマスク1次加工工程101);
(b)第1の開口のハードマスク膜の側面にサイドウォール絶縁膜を形成する工程(サイドウォール形成工程102);
(c)ハードマスク膜およびサイドウォール絶縁膜をマスクとして、第1の開口内の第1の主面の半導体領域表面に第1のシャロートレンチを形成する工程(シャロートレンチ1次形成工程103);
(d)前記工程(c)の後、第1のシャロートレンチの内面、および第1の開口内の前記第1の主面の前記半導体領域表面の内、少なくとも露出した部分を酸化する工程(内壁等酸化工程104);
(e)工程(d)の後、第1のシャロートレンチ、および第1の開口を絶縁膜で埋め込む工程(絶縁膜埋め込み工程105);
(f)工程(e)の後、第1の開口内の第1のシャロートレンチ外に絶縁膜が残るように、第1のシャロートレンチの外部の絶縁膜を除去することにより、第1のシャロートレンチの内外に亘りドレインオフセットSTI絶縁膜を形成する工程(埋め込み絶縁膜除去工程016);
(g)工程(f)の後、ドレインオフセットSTI絶縁膜に隣接する第1のアクティブ領域のゲート絶縁膜上からドレインオフセット絶縁膜上に亘って、第1のゲート電極を形成する工程(ゲート電極形成工程107)である。
(i)高耐圧部のドレインオフセット分離(ドレインオフセットSTI絶縁膜)、およびCMOS低耐圧デバイス領域内の素子間分離を、それぞれSTI構造としている。
(ii)これに加えて、高耐圧部のドレインオフセット分離の分離酸化膜のアクティブ領域方向に延在(Elongate)する構造を有している。
(iii)さらに、ドレインオフセット分離(ドレインオフセットSTI絶縁膜)の底のコーナ部、すなわち、その部分のトレンチの底の端部が丸まった構造を有している。
前記一実施の形態(変形例を含む)におけるチップレイアウトの一例を図50に示す。図50に示すように、半導体チップ2の表面1aには、たとえば、DTI(Deep Trench Isolation)領域38a,38b、すなわち深溝分離領域等で分離された高耐圧デバイス領域11(第1の領域)、低耐圧デバイス領域12(第2の領域)等が設けられている。高耐圧デバイス領域11には、たとえば、高耐圧デバイスが設けられている。一方、低耐圧デバイス領域12には、たとえば、高耐圧デバイスよりも、耐圧が低い低耐圧デバイス等より構成されたCMISロジック回路、CMISアナログ回路等のCMIS制御回路等が設けられている。
次に、図50のA−B断面の一例を図51に示す。なお、図51の高耐圧デバイス領域断面切り出し部R3は、図1、図3から7、図9、図11、図13、図15、図17、図19、図21、図24、図26、図28、図30、図33から38、図40、図42、図45及び図47に対応する。
図50の高耐圧デバイス領域上面切り出し部R1の拡大平面図を図52に示す。なお、図1、図3から7、図9、図11、図13、図15、図17、図19、図21、図24、図26、図28、図30、図33から38、図40、図42、図45及び図47は、図52のC−D断面に対応する断面図である。
図50の低耐圧デバイス領域上面切り出し部R2の拡大平面図を図53に示す。なお、図2、図8、図10、図12、図14、図16、図18、図20、図22、図23、図25、図27、図29、図31、図39、図41、図43、図46および、図48は、図53のE−F断面に対応する断面図である。
前記一実施の形態(変形例を含む)におけるチップ断面の大域的構造としては、図51に示したもののほか、種々適用可能であるが、SOI分離を用いた例を図54に示す。この例は、図51の変形例であり、以下では、原則として、異なる部分のみを説明する。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
1a (ウエハまたはチップの)表面(第1の主面、表面側)
1b (ウエハまたはチップの)裏面(第2の主面、裏面側)
1e (ウエハまたはチップの表面側の)半導体領域(P型エピタキシャル領域)
1s 半導体基板(ウエハまたはチップの半導体基板層、P型半導体基板層)
2 半導体チップ(半導体基板、半導体基体、Si基板)
3p P型ディープウエル領域
4n N型ウエル領域
4p P型ウエル領域
5 下地絶縁膜
6 下地ポリシリコン膜
7 窒化シリコン系ハードマスク膜
8 ハードマスク膜の開口(第1の開口)
9 ハードマスク膜
10 ゲート絶縁膜
11 高耐圧デバイス領域(第1の領域)
12 低耐圧デバイス領域(第2の領域)
14n N型ボディ領域
14p P型低濃度ドレイン領域
15 加工用サイドウォール酸化シリコン系絶縁膜
16 加工用サイドウォール絶縁膜
17 素子分離部等のシャロートレンチ加工用レジスト膜
18a,18b ハードマスク膜の開口(第2の開口)
19 内壁酸化膜
20p Pチャネル型高耐圧LDMOSFETのゲート電極(高耐圧トランジスタのゲート電極)
21 オフセットドレイン部シャロートレンチ(第1のシャロートレンチ)
22a,22b 素子分離部等のシャロートレンチ(第2のシャロートレンチ)
23p P型オフセットドレイン領域(P型ドリフト領域)
24 埋め込み絶縁膜
25 ドレインオフセットSTI絶縁膜
25c (ドレインオフセットSTI絶縁膜の)主要部
25d (ドレインオフセットSTI絶縁膜の)ドレイン側部(両端部)
25s (ドレインオフセットSTI絶縁膜の)ソース側部(両端部)
26a,26b 素子間STI絶縁膜
27 ゲートポリシリコン膜(主ゲート電極膜)
28 ハードマスク上半部ポリシリコン膜
29 ハードマスク中間酸化シリコン系絶縁膜
30n Nチャネル型MISFET
30p Pチャネル型MISFET
31 ソース側アクティブ領域(第1のアクティブ領域)
32n N型LDD領域
32p P型LDD領域
33 ゲートサイドウォール絶縁膜
34p P型高濃度ドレイン領域
35p P型高濃度ソース領域
36n N型高濃度ソースドレイン領域
36p P型高濃度ソースドレイン領域
37d,37ds、37g,37s シリサイド膜
38a,38b DTI領域(深溝分離領域)
39 埋め込みN型領域
40n Nチャネル型低耐圧MISFETのゲート電極(低耐圧トランジスタのゲート電極)
40p Pチャネル型低耐圧MISFETのゲート電極(低耐圧トランジスタのゲート電極、第2のゲート電極)
41 窒化シリコン系プリメタル絶縁膜
42 酸化シリコン系プリメタル絶縁膜
43 タングステンプラグ
44n N型ボディコンタクト領域
45 埋め込み絶縁膜
46 半導体領域表面
47 コンタクトホール
48 ドレイン側アクティブ領域
51n アクティブ領域
51p アクティブ領域(第2のアクティブ領域)
101 ハードマスク1次加工工程
102 サイドウォール形成工程
103 シャロートレンチ1次形成工程
104 内壁等酸化工程
105 絶縁膜埋め込み工程
106 埋め込み絶縁膜除去工程
107 ゲート電極形成工程
Qcn Nチャネル型低耐圧MISFET
Qcp Pチャネル型低耐圧MISFET
Qhp Pチャネル型高耐圧LDMOSFET
R1 高耐圧デバイス領域上面切り出し部
R2 低耐圧デバイス領域上面切り出し部
R3 高耐圧デバイス領域断面切り出し部
R4 低耐圧デバイス領域断面切り出し部
Wo オーバハング幅
Wr サイドウォール下基板残留部幅
Ws 加工用サイドウォール絶縁膜間の幅
Wt トレンチの幅(第1のトレンチの幅)
Claims (19)
- 以下の工程を含む半導体集積回路装置の製造方法:
(a)半導体ウエハの第1の主面上に、ハードマスク膜を成膜し、前記第1の主面上の第1の領域内の前記ハードマスク膜に第1の開口を形成する工程;
(b)前記第1の開口の前記ハードマスク膜の側面にサイドウォール絶縁膜を形成する工程;
(c)前記ハードマスク膜および前記サイドウォール絶縁膜をマスクとして、前記第1の開口内の前記第1の主面の半導体領域表面に第1のシャロートレンチを形成する工程;
(d)前記工程(c)の後、前記第1のシャロートレンチの内面、および前記第1の開口内の前記第1の主面の前記半導体領域表面の内、少なくとも露出した部分を酸化する工程;
(e)前記工程(d)の後、前記第1のシャロートレンチ、および前記第1の開口を絶縁膜で埋め込む工程;
(f)前記工程(e)の後、前記第1の開口内の前記第1のシャロートレンチ外に絶縁膜が残るように、前記第1のシャロートレンチの外部の絶縁膜を除去することにより、前記第1のシャロートレンチの内外に亘りドレインオフセットSTI絶縁膜を形成する工程;
(g)前記工程(f)の後、前記ドレインオフセットSTI絶縁膜に隣接する第1のアクティブ領域のゲート絶縁膜上から前記ドレインオフセットSTI絶縁膜上に亘って、第1のゲート電極を形成する工程。 - 請求項1に記載の半導体集積回路装置の製造方法において、更に以下の工程を含む:
(h)前記工程(c)の後であって前記工程(d)の前に、前記第1の主面上の第2の領域内の前記ハードマスク膜に第2の開口を形成し、前記第2の開口内の前記第1の主面の半導体領域表面に第2のシャロートレンチを形成する工程、
ここで、前記工程(d)においては、前記第2のシャロートレンチの内面の少なくとも露出した部分が酸化され、
前記工程(e)においては、前記第2のシャロートレンチおよび前記第2の開口が絶縁膜で埋め込まれ、
前記工程(f)においては、前記第2のシャロートレンチの外部の絶縁膜を除去することにより、前記第2のシャロートレンチに素子間STI絶縁膜が形成され、
前記工程(g)においては、前記第2のシャロートレンチに隣接する第2のアクティブ領域のゲート絶縁膜上に第2のゲート電極が形成される。 - 請求項1に記載の半導体集積回路装置の製造方法において、前記ハードマスク膜は、窒化シリコン系絶縁膜を主要な構成膜とする。
- 請求項3に記載の半導体集積回路装置の製造方法において、更に以下の工程を含む:
(i)前記工程(f)の後であって前記工程(g)の前に、前記窒化シリコン系絶縁膜を除去する工程。 - 請求項1に記載の半導体集積回路装置の製造方法において、前記ハードマスク膜は、その上半部の主要部がポリシリコン膜で構成されている。
- 請求項1に記載の半導体集積回路装置の製造方法において、前記工程(d)を開始する際の前記第1のシャロートレンチの幅は、前記工程(c)が完了した時点の前記サイドウォール絶縁膜間の幅よりも広い。
- 請求項1に記載の半導体集積回路装置の製造方法において、更に以下の工程を含む:
(j)前記工程(c)の後であって前記工程(d)の前に、前記サイドウォール絶縁膜を除去する工程。 - 以下の工程を含む半導体集積回路装置の製造方法:
(a)半導体ウエハの第1の主面上に、ハードマスク膜を成膜し、前記第1の主面上の第1の領域内の前記ハードマスク膜に第1の開口を形成する工程;
(b)前記第1の開口の前記ハードマスク膜の側面にサイドウォール絶縁膜を形成する工程;
(c)前記ハードマスク膜および前記サイドウォール絶縁膜をマスクとして、前記第1の開口内の前記第1の主面の半導体領域表面に第1のシャロートレンチを形成する工程;
(d)前記工程(c)の後、前記第1の主面上の第2の領域内の前記ハードマスク膜に第2の開口を形成し、前記第2の開口内の前記第1の主面の半導体領域表面に第2のシャロートレンチを形成する工程;
(e)前記工程(d)の後、前記第1のシャロートレンチの内面、前記第2のシャロートレンチの内面、および前記第1の開口内の前記第1の主面の前記半導体領域表面の内、少なくとも露出した部分を酸化する工程;
(f)前記工程(e)の後、前記第1のシャロートレンチ、前記第2のシャロートレンチ、前記第1の開口および前記第2の開口を絶縁膜で埋め込む工程;
(g)前記工程(f)の後、前記第1の開口内の前記第1のシャロートレンチ外に絶縁膜が残るように、前記第1のシャロートレンチおよび前記第2のシャロートレンチの外部の絶縁膜を除去することにより、前記第1のシャロートレンチの内外に亘りドレインオフセットSTI絶縁膜を、前記第2のシャロートレンチに素子間STI絶縁膜を、それぞれ形成する工程;
(h)前記工程(g)の後、前記ドレインオフセットSTI絶縁膜に隣接する第1のアクティブ領域のゲート絶縁膜上から前記ドレインオフセットSTI絶縁膜上に亘って、第1のゲート電極を、前記第2のシャロートレンチに隣接する第2のアクティブ領域のゲート絶縁膜上に第2のゲート電極を、それぞれ形成する工程。 - 請求項8に記載の半導体集積回路装置の製造方法において、前記ハードマスク膜は、窒化シリコン系絶縁膜を主要な構成膜とする。
- 請求項9に記載の半導体集積回路装置の製造方法において、更に以下の工程を含む:
(i)前記工程(g)の後であって前記工程(h)の前に、前記窒化シリコン系絶縁膜を除去する工程。 - 請求項8に記載の半導体集積回路装置の製造方法において、前記ハードマスク膜は、その上半部の主要部がポリシリコン膜で構成されている。
- 請求項8に記載の半導体集積回路装置の製造方法において、前記工程(e)を開始する際の前記第1のシャロートレンチの幅は、前記工程(c)が完了した時点の前記サイドウォール絶縁膜間の幅よりも広い。
- 請求項8に記載の半導体集積回路装置の製造方法において、更に以下の工程を含む:
(j)前記工程(c)の後であって前記工程(e)の前に、前記サイドウォール絶縁膜を除去する工程。 - 以下の工程を含む半導体集積回路装置の製造方法:
(a)半導体ウエハの第1の主面上に、ハードマスク膜を成膜し、前記第1の主面上の第1の領域内の前記ハードマスク膜に第1の開口を形成する工程;
(b)前記第1の開口の前記ハードマスク膜の側面にサイドウォール絶縁膜を形成する工程;
(c)前記工程(b)の後、前記第1の主面上の第2の領域内の前記ハードマスク膜に第2の開口を形成する工程;
(d)前記ハードマスク膜および前記サイドウォール絶縁膜をマスクとして、前記第1の開口内の前記第1の主面の半導体領域表面に第1のシャロートレンチを、前記第2の開口内の前記第1の主面の半導体領域表面に第2のシャロートレンチをそれぞれ形成する工程;
(e)前記工程(d)の後、前記第1のシャロートレンチの内面、前記第2のシャロートレンチの内面、および前記第1の開口内の前記第1の主面の前記半導体領域表面の内の露出した部分を酸化する工程;
(f)前記工程(e)の後、前記第1のシャロートレンチ、前記第2のシャロートレンチ、前記第1の開口および前記第2の開口を絶縁膜で埋め込む工程;
(g)前記工程(f)の後、前記第1の開口内の前記第1のシャロートレンチ外に絶縁膜が残るように、前記第1のシャロートレンチおよび前記第2のシャロートレンチの外部の絶縁膜を除去することにより、前記第1のシャロートレンチの内外に亘りドレインオフセットSTI絶縁膜を、前記第2のシャロートレンチに素子間STI絶縁膜を、それぞれ形成する工程;
(h)前記工程(g)の後、前記ドレインオフセットSTI絶縁膜に隣接する第1のアクティブ領域のゲート絶縁膜上から前記ドレインオフセットSTI絶縁膜上に亘って、第1のゲート電極を、前記第2のシャロートレンチに隣接する第2のアクティブ領域のゲート絶縁膜上に第2のゲート電極を、それぞれ形成する工程。 - 請求項14に記載の半導体集積回路装置の製造方法において、前記ハードマスク膜は、窒化シリコン系絶縁膜を主要な構成膜とする。
- 請求項15に記載の半導体集積回路装置の製造方法において、更に以下の工程を含む:
(i)前記工程(g)の後であって前記工程(h)の前に、前記窒化シリコン系絶縁膜を除去する工程。 - 請求項14に記載の半導体集積回路装置の製造方法において、前記ハードマスク膜は、その上半部の主要部がポリシリコン膜で構成されている。
- 請求項14に記載の半導体集積回路装置の製造方法において、前記工程(e)を開始する際の前記第1のシャロートレンチの幅は、前記工程(d)が完了した時点の前記サイドウォール絶縁膜間の幅よりも広い。
- 請求項14に記載の半導体集積回路装置の製造方法において、更に以下の工程を含む:
(j)前記工程(d)の後であって前記工程(e)の前に、前記サイドウォール絶縁膜を除去する工程。
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US9666709B2 (en) * | 2015-01-29 | 2017-05-30 | Globalfoundries Inc. | Non-planar semiconductor structure with preserved isolation region |
US20170084628A1 (en) * | 2015-09-18 | 2017-03-23 | Qualcomm Incorporated | Substrate-transferred, deep trench isolation silicon-on-insulator (soi) semiconductor devices formed from bulk semiconductor wafers |
US20170250211A1 (en) * | 2016-02-25 | 2017-08-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor image sensor device and manufacturing method of the same |
KR102534578B1 (ko) * | 2016-10-31 | 2023-05-19 | 삼성디스플레이 주식회사 | 발광 소자 및 이를 포함하는 발광 표시 장치 |
US10580789B2 (en) * | 2017-07-10 | 2020-03-03 | Macronix International Co., Ltd. | Semiconductor device having etching control layer in substrate and method of fabricating the same |
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KR100508535B1 (ko) * | 2003-02-04 | 2005-08-17 | 동부아남반도체 주식회사 | 반도체 소자의 게이트 전극 형성 방법 |
US6984553B2 (en) * | 2003-03-12 | 2006-01-10 | Macronix International Co., Ltd. | Method for forming shallow trench isolation with control of bird beak |
JP4223026B2 (ja) * | 2005-06-03 | 2009-02-12 | 株式会社ルネサステクノロジ | 半導体装置 |
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US20080057612A1 (en) * | 2006-09-01 | 2008-03-06 | Doan Hung Q | Method for adding an implant at the shallow trench isolation corner in a semiconductor substrate |
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