JP6362153B1 - Mosfet及び電力変換回路 - Google Patents
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Abstract
本発明のMOSFET100は、スーパージャンクション構造117を有する半導体基体110と、半導体基体110の第1主面側にゲート絶縁膜124を介して形成されたゲート電極126とを備え、スーパージャンクション構造117における所定深さ位置の深さxを横軸とし、スーパージャンクション構造117の所定深さ位置における平均正電荷密度ρ(x)を縦軸としたときに、MOSFETをターンオフしてスーパージャンクション構造117が空乏化したときの、スーパージャンクション構造117の所定深さ位置における平均正電荷密度ρ(x)は、上に凸の右上がりの曲線で表されることを特徴とする。
本発明のMOSFET100によれば、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
本発明のMOSFET100によれば、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
Description
本発明は、MOSFET及び電力変換回路に関する。
従来、n型コラム領域及びp型コラム領域から構成されたスーパージャンクション構造を有する半導体基体を備えるMOSFETが知られている(例えば、特許文献1参照。)。
なお、本明細書中、スーパージャンクション構造とは、所定の断面で見たときにn型コラム領域とp型コラム領域とが交互に繰り返し配列されている構造をいう。
従来のMOSFET900は、図17に示すように、n型コラム領域914及びp型コラム領域916から構成されたスーパージャンクション構造917と、第1主面の表面、かつ、p型コラム領域916の表面上の全部及びn型コラム領域914の表面上の一部に形成されたベース領域918と、第1主面の表面、かつ、n型コラム領域914の表面上にベース領域918に隣接するように形成されたn型表面高濃度領域919と、ベース領域918の表面に形成されたn型のソース領域920とを有する半導体基体910と、ソース領域920とn型表面高濃度領域919とに挟まれたベース領域918の表面上にゲート絶縁膜934を介して形成されたゲート電極936とを備えるプレーナーゲート型のMOSFETである。
従来のMOSFET900において、n型コラム領域914及びp型コラム領域916は、n型コラム領域914の不純物総量とp型コラム領域916の不純物総量とが等しくなるように形成されている。すなわち、n型コラム領域914及びp型コラム領域916は、チャージバランスが取れている。また、n型コラム領域914の不純物濃度及びp型コラム領域916の不純物濃度はいずれも、深さによらず一定となっている。さらにまた、n型コラム領域914の側壁は、第1主面側が狭いテーパ形状となっており、p型コラム領域916の側壁は、底が狭いテーパ形状となっている。
なお、本明細書中、「不純物総量」とは、MOSFET内の構成要素(n型コラム領域又はp型コラム領域)の不純物の総量をいう。
従来のMOSFET900は、n型コラム領域914及びp型コラム領域916から構成されたスーパージャンクション構造917を有する半導体基体910を備えるため、低オン抵抗、かつ、高耐圧のスイッチング素子となる。
ところで、従来のMOSFET900においては、ゲート周辺のチャージバランスにバラツキがあると、ターンオフしたときのスイッチング特性のバラツキが大きくなる、という問題がある。
そこで、本発明は、上記した問題を解決するためになされたものであり、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくできるMOSFET及びこれを用いた電力変換回路を提供することを目的とする。
[1]本発明のMOSFETは、n型コラム領域及びp型コラム領域から構成されたスーパージャンクション構造を有する半導体基体と、前記半導体基体の第1主面側にゲート絶縁膜を介して形成されたゲート電極とを備えるMOSFETであって、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記MOSFETをターンオフしてスーパージャンクション構造が空乏化したときの、前記スーパージャンクション構造における所定深さ位置の深さxを横軸とし、前記MOSFETをターンオフして前記スーパージャンクション構造が空乏化したときの、以下の式(1)で表される、前記スーパージャンクション構造の前記所定深さ位置における平均正電荷密度ρ(x)を縦軸としたときに、当該平均正電荷密度ρ(x)は、上に凸の右上がりの曲線で表されており、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さをaとしたときに、x=0のときの当該平均正電荷密度ρ(0)の値が負であり、かつ、x=aのときの当該平均正電荷密度ρ(a)の値が正であり、当該平均正電荷密度ρ(x)を表す曲線、x=0の直線及び前記横軸で囲まれた領域の面積は、当該平均正電荷密度ρ(x)を表す曲線、x=aの直線及び前記横軸で囲まれた領域の面積と等しいことを特徴とするMOSFET。
(式(1)中、wn(x)は、前記n型コラム領域の前記所定深さ位置における幅を示し、Nd(x)は、前記MOSFETをターンオフして前記スーパージャンクション構造が空乏化したときの、前記n型コラム領域の前記所定深さ位置における正電荷の平均密度を示し、wp(x)は、前記p型コラム領域の前記所定深さ位置における幅を示し、Na(x)は、前記MOSFETをターンオフして前記スーパージャンクション構造が空乏化したときの、前記p型コラム領域の前記所定深さ位置における負電荷の平均密度を示し、qは、電気素量を示し、wは、wn(x)+wp(x)=2wを満たす正の定数を示す。)
なお、本明細書中、「スーパージャンクション構造における所定深さ位置の深さ」とは、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置を基準としたスーパージャンクション構造内の所定の深さ位置の深さのことをいう。従って、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置においては、当該深さxは0になる。また、「第2主面」とは、第1主面とは反対側の主面のことをいう。また、「n型コラム領域の・・・正電荷の平均密度」は、MOSFETをターンオフしてn型コラム領域が空乏化したときの、n型コラム領域のドナーに起因した正電荷の平均密度を示し、「p型コラム領域の・・・負電荷の平均密度」は、MOSFETをターンオフしてp型コラム領域が空乏化したときの、p型コラム領域のアクセプタに起因した負電荷の平均密度を示す。さらにまた、「スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ(x)は、上に凸の右上がりの曲線で表される」とは、当該平均正電荷密度が上に凸の単調な右上がりの曲線で表される場合のみならず、当該平均正電荷密度が階段状(但し、階段の角の部分を結んだ線(包絡線)が上に凸の単調な右上がりの曲線になる)で表される場合や、当該平均正電荷密度が凹凸を繰り返す曲線(但し、包絡線が上に凸の単調な右上がりの曲線になる)で表される場合を含むものとする。
[2]本発明のMOSFETにおいては、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第2主面側の空乏層の表面のうち最も浅い深さ位置の深さをaとし、前記スーパージャンクション構造における、前記平均正電荷密度ρ(x)が0になる深さ位置の深さをdとしたときに、0<d<a/2を満たすことが好ましい。
[3]本発明のMOSFETにおいては、前記スーパージャンクション構造における前記所定深さ位置の深さxを横軸とし、前記n型コラム領域の前記所定深さ位置における幅wn(x)又は前記p型コラム領域の前記所定深さ位置における幅wp(x)を縦軸としたときに、前記n型コラム領域の前記所定深さ位置における幅wn(x)は、上に凸の右上がりの曲線で表され、前記p型コラム領域の前記所定深さ位置における幅wp(x)は、下に凸の右下がりの曲線で表されることが好ましい。
[4]本発明のMOSFETにおいては、前記スーパージャンクション構造における所定深さ位置の深さxを横軸とし、前記MOSFETをターンオフして前記スーパージャンクション構造が空乏化したときの、前記n型コラム領域の前記所定深さ位置における正電荷の平均密度Nd(x)又は前記p型コラム領域の前記所定深さ位置における負電荷の平均密度Na(x)を縦軸としたときに、前記MOSFETをターンオフして前記スーパージャンクション構造が空乏化したときの、前記n型コラム領域の前記所定深さ位置における正電荷の平均密度Nd(x)は、上に凸の右上がりの曲線で表され、前記MOSFETをターンオフして前記スーパージャンクション構造が空乏化したときの、前記p型コラム領域の前記所定深さ位置における負電荷の平均密度Na(x)は、下に凸の右下がりの曲線で表されることが好ましい。
[5]本発明のMOSFETにおいては、前記半導体基体は、前記n型コラム領域及び前記p型コラム領域の表面上に形成されたp型のベース領域と、前記ベース領域の表面に形成されたn型のソース領域とをさらに有し、前記MOSFETは、平面的に見て前記n型コラム領域が位置する領域内において、前記半導体基体の第1主面の表面から前記ベース領域の最深部よりも深い深さ位置まで、かつ、前記ソース領域の一部が内周面に露出するように形成されたトレンチをさらに備え、前記ゲート絶縁膜は、前記トレンチの内周面に形成されており、前記ゲート電極は、前記ゲート絶縁膜を介して前記トレンチの内部に埋め込まれてなることが好ましい。
[6]本発明のMOSFETにおいては、前記半導体基体は、前記半導体基体の前記第1主面の表面、かつ、前記p型コラム領域の表面上の全部及び前記n型コラム領域の表面上の一部に形成されたベース領域と、前記半導体基体の前記第1主面の表面、かつ、前記n型コラム領域の表面上に前記ベース領域に隣接するように形成されたn型表面高濃度領域と、前記ベース領域の表面に形成されたn型のソース領域とをさらに有し、前記ゲート電極は、前記ソース領域と前記n型表面高濃度領域とに挟まれた前記ベース領域の表面上に前記ゲート絶縁膜を介して形成されていることが好ましい。
[7]本発明のMOSFETにおいては、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、深さ方向に沿った軸をx軸とし、前記ベース領域の最下面の深さ位置のx座標を−tとし、前記p型コラム領域の最下部の深さ位置のx座標をbとし、前記平均正電荷密度ρ(x)が0になる深さ位置のx座標をdとしたときに、0<t+d<(t+b)/2を満たすことが好ましい。
[8]本発明の電力変換回路は、リアクトルと、前記リアクトルに電流を供給する電源と、前記電源から前記リアクトルに供給する電流を制御する上記[1]〜[7]のいずれかに記載のMOSFETと、前記電源から前記リアクトルに供給する電流又は前記リアクトルからの電流の整流動作を行う整流素子とを少なくとも備えることを特徴とする。
[9]本発明の電力変換回路においては、前記整流素子は、ファスト・リカバリー・ダイオードであることが好ましい。
[10]本発明の電力変換回路においては、前記整流素子は、前記MOSFETの内蔵ダイオードであることが好ましい。
[11]本発明の電力変換回路においては、前記整流素子は、シリコンカーバイド・ショットキーバリアダイオードであることが好ましい。
本発明のMOSFET及び電力変換回路によれば、MOSFETをターンオフしてスーパージャンクション構造が空乏化したときの、スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ(x)は、上に凸の右上がりの曲線で表されるため、ゲート周辺の深さ位置(xが0に近い領域)においては、当該平均正電荷密度ρ(x)が従来のMOSFET900よりも小さく(負側に大きく)、p型コラム領域の負電荷の電荷量とn型コラム領域の正電荷の電荷量との差が従来のMOSFET900よりも大きくなる。従って、(1)ゲート周辺のn型コラム領域が従来のMOSFET900よりも空乏化されやすくなるため、ドレイン電圧が上昇してもゲート周辺のn型コラム領域の電位が高くなり難くなる。また、(2)n型コラム領域における空乏化されていない領域とゲート電極との間隔が従来のMOSFET900よりも長くなり、帰還容量Crss(ゲート・ドレイン間容量Cgdと等しい)が従来のMOSFET900よりも小さくなるため、MOSFETをターンオフしたときにドレイン電圧が上昇するのに伴ってn型コラム領域(n型コラム領域のうちの空乏化されていない領域)の電位が上昇しても、ゲート電極がn型コラム領域の電位変化の影響を受け難くなる。その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
また、本発明のMOSFETによれば、MOSFETをターンオフしてスーパージャンクション構造が空乏化したときの、スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ(x)は、上に凸の右上がりの曲線で表されるため、ゲート周辺の深さ位置においては、当該平均正電荷密度ρ(x)が小さく(負側に大きく)、p型コラム領域の負電荷の電荷量がn型コラム領域の正電荷の電荷量よりも大きくなる。従って、当該p型コラム領域の負電荷によってp型コラム領域のゲート周辺のホールを引き抜き易くなり、その結果、L負荷アバランシェ破壊耐量を従来よりも大きくすることができる。
また、本発明のMOSFETによれば、n型コラム領域及びp型コラム領域から構成されたスーパージャンクション構造を有する半導体基体を備えるため、従来のMOSFET900の場合と同様に、低オン抵抗、かつ、高耐圧のスイッチング素子となる。
さらにまた、本発明のMOSFETによれば、x=0のときの当該平均正電荷密度ρ(0)の値が負であり、かつ、x=aのときの当該平均正電荷密度ρ(a)の値が正であるため、p型コラム領域の底部付近の深さ位置においては、p型コラム領域の不純物総量がn型コラム領域の不純物総量よりも少なくなる(n過多になる)。従って、MOSFETをターンオフしたときにp型コラム領域から発生した空乏層が第2主面側に向かって広がり難くなる。従って、リーチスルーモードのブレークダウンが発生し難く耐圧が低下し難いMOSFETとなる。
なお、特許文献2においては、p型コラム領域816の幅がp型コラム領域816の深さ方向中央部から底部において広がるMOSFET902が記載されています(図18参照。)。しかしながら、特許文献2に係るMOSFET902の平均正電荷密度ρ(x)は、下に凸の右上がりの曲線で表されることとなるため、特許文献2に係るMOSFET902は、平均正電荷密度ρ(x)が上に凸の右上がりの曲線で表されることとなる本願発明のMOSFETとは異なります。
以下、本発明のMOSFET及び電力変換回路について、図に示す実施形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の寸法を厳密に反映したものではない。
[実施形態1]
1.実施形態1に係る電力変換回路1の構成及び動作
実施形態1に係る電力変換回路1は、DC−DCコンバータやインバータ等の構成要素であるチョッパ回路である。実施形態1に係る電力変換回路1は、図1に示すように、リアクトル10と、電源20と、実施形態1に係るMOSFET100と、整流素子30とを備える。
1.実施形態1に係る電力変換回路1の構成及び動作
実施形態1に係る電力変換回路1は、DC−DCコンバータやインバータ等の構成要素であるチョッパ回路である。実施形態1に係る電力変換回路1は、図1に示すように、リアクトル10と、電源20と、実施形態1に係るMOSFET100と、整流素子30とを備える。
リアクトル10は、流れる電流によって形成される磁場にエネルギーを蓄えることができる受動素子である。
電源20は、リアクトル10に電流を供給する直流電源である。MOSFET100は、電源20からリアクトル10に供給する電流を制御する。具体的には、MOSFET100は、ドライブ回路(図示せず)からMOSFET100のゲート電極に印加されるクロック信号に応答してスイッチングし、オン状態になると、リアクトル10と電源20の負極との間を導通させる。MOSFET100の具体的な構成については、後述する。
整流素子30は、電源20からリアクトル10に供給する電流の整流動作を行うファスト・リカバリー・ダイオードである。具体的には、整流素子30は、ライフタイムコントロールされたpinダイオードである。
電源20は、リアクトル10に電流を供給する直流電源である。MOSFET100は、電源20からリアクトル10に供給する電流を制御する。具体的には、MOSFET100は、ドライブ回路(図示せず)からMOSFET100のゲート電極に印加されるクロック信号に応答してスイッチングし、オン状態になると、リアクトル10と電源20の負極との間を導通させる。MOSFET100の具体的な構成については、後述する。
整流素子30は、電源20からリアクトル10に供給する電流の整流動作を行うファスト・リカバリー・ダイオードである。具体的には、整流素子30は、ライフタイムコントロールされたpinダイオードである。
電源20の陽極(+)は、リアクトル10の一方端12及び整流素子30のカソード電極と電気的に接続されており、電源20の負極(−)は、MOSFET100のソース電極と電気的に接続されている。また、MOSFET100のドレイン電極は、リアクトル10の他方端14及び整流素子30のアノード電極と電気的に接続されている。
このような電力変換回路1において、MOSFET100がオン状態のときは、電源20の正極(+)からリアクトル10及びMOSFET100を経由して負極(−)に至る電流経路が形成され、当該電流経路に電流が流れる。このとき、リアクトル10には電源20の電気エネルギーが蓄積される。
そして、MOSFET100をターンオフしたときには、電源20の正極(+)からリアクトル10及びMOSFET100を経由して負極(−)に至る電流経路を流れる電流が減少し、やがて0になる。一方、リアクトル10は、自己誘導作用により、電流変化を妨げる向きに起電力を発生させる(リアクトル10に蓄積された電気エネルギーが放出される)。リアクトル10の起電力により発生した電流は整流素子30に向かい、整流素子30に順方向電流が流れる。
なお、MOSFET100を流れる電流量と整流素子30を流れる電流量の和は、リアクトル10に流れる電流量に等しい。そして、MOSFET100のスイッチング期間は短い(長く見積もっても100nsec)ため、その期間内においてリアクトル10を流れる電流量はほとんど変化しない。従って、MOSFET100を流れる電流量と整流素子30を流れる電流量の和は、オン状態、ターンオフ期間、オフ状態のいずれの場合でもほとんど変化しない。
そして、MOSFET100をターンオフしたときには、電源20の正極(+)からリアクトル10及びMOSFET100を経由して負極(−)に至る電流経路を流れる電流が減少し、やがて0になる。一方、リアクトル10は、自己誘導作用により、電流変化を妨げる向きに起電力を発生させる(リアクトル10に蓄積された電気エネルギーが放出される)。リアクトル10の起電力により発生した電流は整流素子30に向かい、整流素子30に順方向電流が流れる。
なお、MOSFET100を流れる電流量と整流素子30を流れる電流量の和は、リアクトル10に流れる電流量に等しい。そして、MOSFET100のスイッチング期間は短い(長く見積もっても100nsec)ため、その期間内においてリアクトル10を流れる電流量はほとんど変化しない。従って、MOSFET100を流れる電流量と整流素子30を流れる電流量の和は、オン状態、ターンオフ期間、オフ状態のいずれの場合でもほとんど変化しない。
ところで、このような電力変換回路1において、MOSFETとして、n型コラム領域914の側壁が、第1主面側が狭いテーパ形状となっており、かつ、p型コラム領域916の側壁が、底が狭いテーパ形状となっているMOSFET(例えば、従来のMOSFET900)を用いた場合には、ゲート周辺のチャージバランスにバラツキがあると、ターンオフしたときのスイッチング特性のバラツキが大きくなるという問題がある(後述する図6参照。)。
そこで、本発明においては、MOSFETとして、下記の実施形態1に係るMOSFET100を用いる。
2.実施形態1に係るMOSFET100の構成
実施形態1に係るMOSFET100は、図2に示すように、半導体基体110と、トレンチ122と、ゲート電極126と、層間絶縁膜128と、ソース電極130と、ドレイン電極132とを備えるトレンチゲート型のMOSFETである。MOSFET100のドレイン・ソース間耐圧は、300V以上であり、例えば600Vである。
実施形態1に係るMOSFET100は、図2に示すように、半導体基体110と、トレンチ122と、ゲート電極126と、層間絶縁膜128と、ソース電極130と、ドレイン電極132とを備えるトレンチゲート型のMOSFETである。MOSFET100のドレイン・ソース間耐圧は、300V以上であり、例えば600Vである。
半導体基体110は、n型の低抵抗半導体層112、低抵抗半導体層112上に形成され低抵抗半導体層112よりも不純物濃度が低いn型のバッファ層113、バッファ層113上に水平方向に沿って交互に配列されたn型コラム領域114及びp型コラム領域116から構成されたスーパージャンクション構造117、n型コラム領域114及びp型コラム領域116の表面上に形成されたp型のベース領域118、並びに、ベース領域118の表面に形成されたn型のソース領域120を有する。なお、バッファ層113及びn型コラム領域114は一体的に形成されており、バッファ層113とn型コラム領域114とでn型半導体層115を構成している。
n型コラム領域114の不純物総量は、p型コラム領域116の不純物総量と等しいが、p型コラム領域116の不純物総量よりも多くてもよいし、p型コラム領域116の不純物総量よりも少なくてもよい。
n型コラム領域114及びp型コラム領域116は、スーパージャンクション構造における所定深さ位置の深さxを横軸とし、n型コラム領域の所定深さ位置における幅wn(x)又はp型コラム領域の所定深さ位置における幅wp(x)を縦軸としたときに、当該幅wn(x)は、上に凸の右上がりの曲線で表され、当該幅wp(x)は、下に凸の右下がりの曲線で表される(図5(a)参照。)。すなわち、n型コラム領域114は、断面で見ると伏せたグラスのような形状をしており、p型コラム領域116は、断面で見るとトランペットのような形状をしている。n型コラム領域114の不純物濃度及びp型コラム領域116の不純物濃度はいずれも深さによらず一定である(図5(b)参照。)。
n型コラム領域114、p型コラム領域116、ソース領域120、トレンチ122及びゲート電極126はいずれも、平面的に見てストライプ状に形成されている。
低抵抗半導体層112の厚さは、例えば100μm〜400μmの範囲内にあり、低抵抗半導体層112の不純物濃度は、例えば1×1019cm−3〜1×1020cm−3の範囲内にある。n型半導体層115の厚さは、例えば5μm〜120μmの範囲内にある。n型半導体層115の不純物濃度は、例えば5×1013cm−3〜1×1016cm−3の範囲内にある。p型コラム領域116の不純物濃度は、例えば5×1013cm−3〜1×1016cm−3の範囲内にある。ベース領域118の最深部の深さ位置は、例えば0.5μm〜4.0μmの範囲内にあり、ベース領域118の不純物濃度は、例えば5×1016cm−3〜1×1018cm−3の範囲内にある。ソース領域120の最深部の深さ位置は、例えば0.1μm〜0.4μmの範囲内にあり、ソース領域120の不純物濃度は、例えば5×1019cm−3〜2×1020cm−3の範囲内にある。
トレンチ122は、平面的に見てn型コラム領域114が位置する領域内に、半導体基体110の第1主面の表面からベース領域118の最深部よりも深い深さ位置まで、ソース領域120の一部が内周面に露出するように形成されている。トレンチ122の深さは、例えば5μmである。
ゲート電極126は、トレンチ122の内周面に形成されたゲート絶縁膜124を介してトレンチ122の内部に埋め込まれてなる。ゲート絶縁膜124は、熱酸化法により形成された厚さが例えば100nmの二酸化珪素膜からなる。ゲート電極126は、CVD法及びイオン注入法により形成された低抵抗ポリシリコンからなる。
層間絶縁膜128は、ソース領域120の一部、ゲート絶縁膜124及びゲート電極126を覆うように形成されている。層間絶縁膜128は、CVD法により形成された厚さが例えば1000nmのPSG膜からなる。
ソース電極130は、ベース領域118、ソース領域120の一部、及び、層間絶縁膜128を覆うように形成され、ソース領域120と電気的に接続されている。ドレイン電極132は、低抵抗半導体層112の表面上に形成されている。ソース電極130は、スパッタ法により形成された厚さが例えば4μmのアルミニウム系の金属(例えば、Al−Cu系の合金)からなる。ドレイン電極132は、Ti−Ni−Auなどの多層金属膜により形成されている。多層金属膜全体の厚さは、例えば0.5μmである。
3.スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ(x)について
MOSFETをターンオフしたときの、n型コラム領域114の正電荷の電荷量及びp型コラム領域116の負電荷の電荷量を評価するために、MOSFETをターンオフしてスーパージャンクション構造が空乏化したときの、スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ(x)(以下、単に平均正電荷密度ρ(x)という。)を用いる。
MOSFETをターンオフしたときの、n型コラム領域114の正電荷の電荷量及びp型コラム領域116の負電荷の電荷量を評価するために、MOSFETをターンオフしてスーパージャンクション構造が空乏化したときの、スーパージャンクション構造の所定深さ位置における平均正電荷密度ρ(x)(以下、単に平均正電荷密度ρ(x)という。)を用いる。
MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、スーパージャンクション構造117における所定深さ位置の深さ(以下、単に深さxという)をxとすると、平均正電荷密度ρ(x)は、以下の式(1)で表される。
(式(1)中、wn(x)は、n型コラム領域114の所定深さ位置における幅を示し、Nd(x)は、MOSFETをターンオフしてスーパージャンクション構造117が空乏化したときの、n型コラム領域114の所定深さ位置における正電荷の平均密度を示し、wp(x)は、p型コラム領域の所定深さ位置における幅を示し、Na(x)は、MOSFETをターンオフしてスーパージャンクション構造117が空乏化したときの、p型コラム領域116の所定深さ位置における負電荷の平均密度を示し、qは、電気素量を示し、wは、wn(x)+wp(x)=2wを満たす正の定数を示す。図3参照。)
なお、実施形態1においては、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの、第1主面側の空乏層の表面のうち最も深い深さ位置をx=0とし、第2主面側の空乏層の表面のうち最も浅い深さ位置の深さをaとしたときの、0≦x≦aの範囲内における平均正電荷密度ρ(x)を評価する。
また、MOSFETをターンオフしてスーパージャンクション構造117が空乏化したときの、スーパージャンクション構造117の所定深さ位置における電界E(x)(以下、単に電界E(x)という。)は、MOSFETをターンオフしてスーパージャンクション構造117が空乏化したときの、n型コラム領域114の所定深さ位置における正電荷(ドナー)及びp型コラム領域116の所定深さ位置における負電荷(アクセプタ)から発生する電界を表したものであり、以下の式(3)で表される。
(式(3)中、εは、半導体基体の材料(例えばシリコン)の誘電率を示す。)
次に、実施形態1に係るMOSFET100を説明するために、まず、比較例1に係るMOSFET800を説明する。
比較例1に係るMOSFET800(図8参照。)は、基本的には実施形態1に係るMOSFET100と同様の構成を有するが、従来のMOSFET900と同様に、n型コラム領域814の側壁は、第1主面側が狭いテーパ形状となっており、p型コラム領域816の側壁は、底が狭いテーパ形状となっている点で、実施形態1に係るMOSFET100とは異なる。
比較例1に係るMOSFET800(図8参照。)は、基本的には実施形態1に係るMOSFET100と同様の構成を有するが、従来のMOSFET900と同様に、n型コラム領域814の側壁は、第1主面側が狭いテーパ形状となっており、p型コラム領域816の側壁は、底が狭いテーパ形状となっている点で、実施形態1に係るMOSFET100とは異なる。
比較例1に係るMOSFET800においては、深さxを横軸とし、n型コラム領域814の所定深さ位置における幅wn(x)又はp型コラム領域816の所定深さ位置における幅wp(x)を縦軸としたときに、当該幅wp(x)は、右下がりの直線で表され、当該幅wn(x)は、右上がりの直線で表される(図4(a)参照。)。
また、比較例1に係るMOSFET800においては、実施形態1に係るMOSFET100と同様に、n型コラム領域814の不純物濃度及びp型コラム領域816の不純物濃度は深さによらず一定である(図4(b)参照。)。
また、比較例1に係るMOSFET800においては、実施形態1に係るMOSFET100と同様に、n型コラム領域814の不純物濃度及びp型コラム領域816の不純物濃度は深さによらず一定である(図4(b)参照。)。
これらのことから、比較例1に係るMOSFET800において、平均正電荷密度ρ(x)は、右上がりの直線で表される(図4(c)参照。)。
平均正電荷密度ρ(x)を表す直線について詳しく見ると、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、深さ方向に沿った軸をx軸とし、ベース領域の最下面の深さ位置のx座標を−tとし、p型コラム領域の最下部の深さ位置のx座標をbとし、平均正電荷密度ρ(x)が0になる深さ位置のx座標をdとし、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置のx座標をaとすると、以下の(1)〜(3)が成り立つ。
(1)d=a/2を満たす。すなわち、当該平均正電荷密度ρ(x)が0になる深さ位置の深さは、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置を基準としたとき、当該平均正電荷密度ρ(x)が0になるときの所定深さ位置の深さdは、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さaの半分の深さとなる。(すなわち、x=a/2のときの深さ位置においてチャージバランスが取れている)。
(2)x=0のときの当該平均正電荷密度ρ(0)の値が負であり、かつ、x=aのときの当該平均正電荷密度ρ(a)の値が正である。
(3)当該平均正電荷密度ρ(x)を表す直線、x=0の直線及び横軸(x軸)で囲まれた領域の面積は、当該平均正電荷密度ρ(x)を表す直線、x=aの直線及び横軸(x軸)で囲まれた領域の面積と等しい。
平均正電荷密度ρ(x)を表す直線について詳しく見ると、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、深さ方向に沿った軸をx軸とし、ベース領域の最下面の深さ位置のx座標を−tとし、p型コラム領域の最下部の深さ位置のx座標をbとし、平均正電荷密度ρ(x)が0になる深さ位置のx座標をdとし、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置のx座標をaとすると、以下の(1)〜(3)が成り立つ。
(1)d=a/2を満たす。すなわち、当該平均正電荷密度ρ(x)が0になる深さ位置の深さは、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置を基準としたとき、当該平均正電荷密度ρ(x)が0になるときの所定深さ位置の深さdは、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さaの半分の深さとなる。(すなわち、x=a/2のときの深さ位置においてチャージバランスが取れている)。
(2)x=0のときの当該平均正電荷密度ρ(0)の値が負であり、かつ、x=aのときの当該平均正電荷密度ρ(a)の値が正である。
(3)当該平均正電荷密度ρ(x)を表す直線、x=0の直線及び横軸(x軸)で囲まれた領域の面積は、当該平均正電荷密度ρ(x)を表す直線、x=aの直線及び横軸(x軸)で囲まれた領域の面積と等しい。
また、比較例1に係るMOSFET800において、電界E(x)は、x=a/2を頂点とする下に凸の二次関数となる(図4(d)参照。)。なお、電界E(x)が負になるということは、xが0に近づく向きに電界ベクトルが向いているということになる。
これに対して、実施形態1に係るMOSFET100においては、深さxを横軸とし、n型コラム領域の所定深さ位置における幅wn(x)又はp型コラム領域の所定深さ位置における幅wp(x)を縦軸としたときに、当該幅wn(x)は、上に凸の単調な右上がりの曲線で表され、当該幅wp(x)は、下に凸の単調な右下がりの曲線で表される(図5(a)参照。)。
また、実施形態1に係るMOSFET100においては、n型コラム領域114の不純物濃度及びp型コラム領域116の不純物濃度は深さによらず一定である(図5(b)参照。)。
また、実施形態1に係るMOSFET100においては、n型コラム領域114の不純物濃度及びp型コラム領域116の不純物濃度は深さによらず一定である(図5(b)参照。)。
これらのことから、実施形態1に係るMOSFET100において、平均正電荷密度ρ(x)は、上に凸の単調な右上がりの曲線で表される(図5(c)参照。)。
平均正電荷密度ρ(x)を表す曲線について詳しく見ると、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、深さ方向に沿った軸をx軸とし、ベース領域の最下面の深さ位置のx座標を−tとし、p型コラム領域の最下部の深さ位置のx座標をbとし、平均正電荷密度ρ(x)が0になる深さ位置のx座標をdとし、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置のx座標をaとすると、以下の(1)〜(4)が成り立つ。
(1)0<d<a/2を満たす。すなわち、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置を基準としたとき、当該平均正電荷密度ρ(x)が0になるときの所定深さ位置の深さdは、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さaの半分の深さよりも浅い。(すなわち、チャージバランスが取れている深さ位置が比較例1に係るMOSFET800におけるチャージバランスが取れている深さ位置よりも浅い)。
(2)x=0のときの当該平均正電荷密度ρ(0)の値が負であり、かつ、x=aのときの当該平均正電荷密度ρ(a)の値が正である。
(3)当該平均正電荷密度ρ(x)を表す曲線、x=0の直線及び横軸(x軸)で囲まれた領域の面積は、当該平均正電荷密度ρ(x)を表す曲線、x=aの直線及び横軸(x軸)で囲まれた領域の面積と等しい。
(4)0<t+d<(t+b)/2を満たす。
平均正電荷密度ρ(x)を表す曲線について詳しく見ると、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、深さ方向に沿った軸をx軸とし、ベース領域の最下面の深さ位置のx座標を−tとし、p型コラム領域の最下部の深さ位置のx座標をbとし、平均正電荷密度ρ(x)が0になる深さ位置のx座標をdとし、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置のx座標をaとすると、以下の(1)〜(4)が成り立つ。
(1)0<d<a/2を満たす。すなわち、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置を基準としたとき、当該平均正電荷密度ρ(x)が0になるときの所定深さ位置の深さdは、MOSFETをターンオフしてスーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さaの半分の深さよりも浅い。(すなわち、チャージバランスが取れている深さ位置が比較例1に係るMOSFET800におけるチャージバランスが取れている深さ位置よりも浅い)。
(2)x=0のときの当該平均正電荷密度ρ(0)の値が負であり、かつ、x=aのときの当該平均正電荷密度ρ(a)の値が正である。
(3)当該平均正電荷密度ρ(x)を表す曲線、x=0の直線及び横軸(x軸)で囲まれた領域の面積は、当該平均正電荷密度ρ(x)を表す曲線、x=aの直線及び横軸(x軸)で囲まれた領域の面積と等しい。
(4)0<t+d<(t+b)/2を満たす。
また、電界E(x)は、x=dを頂点とする下に凸の関数となる(図5(d)参照。)。このとき、x<dのとき、当該E(x)は急激に減少し、x>dのとき、当該E(x)は緩やかに増加する。
4.ターンオフしたときのMOSFET100の動作・波形について
実施形態1に係る電力変換回路1において、MOSFET100の代わりに比較例1に係るMOSFET800を用いた場合、比較例1に係るMOSFET800は、以下のように動作する。
(1)ドレイン電流Id
n型コラム領域の不純物総量とp型コラム領域の不純物総量とが等しい場合(以下、Justの場合という)、ドレイン電流Idが減少し始めてからドレイン電流Idが最初に0となるまでの間に、一時的にドレイン電流Idが上昇する期間がわずかに出現するように動作する(ドレイン電流Idの波形にコブ波形がわずかに出現するように動作する。図6のId(Just)参照。)。ドレイン電流Idが減少し始めてからドレイン電流Idが最初に0となるまでの間は約0.02usec(20nsec)である。
n型コラム領域の不純物総量がp型コラム領域の不純物総量よりも大きくなるようにチャージバランスのバラツキがあった場合(以下、n過多の場合という)、ドレイン電流Idが減少し始めてからドレイン電流Idが最初に0となるまでの間に、一時的にドレイン電流Idが上昇する期間が出現するように動作する(ドレイン電流Idの波形に大きなコブ波形が出現するように動作する。図6のId(n過多)参照。)。当該コブ波形においては、ドレイン電流IdがJustの場合よりも高い電流値まで増加し、かつ、ドレイン電流Idが0になるまでの期間がJustの場合よりも大幅に長くなる(Justの場合が約0.02usec(20nsec)であるのに対して、n過多の場合には約0.04usec(40nsec)である。)。
また、p型コラム領域の不純物総量がn型コラム領域の不純物総量よりも大きい場合(以下、p過多の場合という)、ドレイン電流Idは単調に減少するように動作する(ドレイン電流Idの波形にコブ波形が出現しないように動作する。図6のId(p過多)参照。)。
(2)ドレイン・ソース間電圧Vds
n過多の場合、ドレイン・ソース間電圧VdsはJustの場合よりも緩やかに約350Vまで上昇し、その後、緩やかに減少して電源電圧(300V)で安定するように動作する。ドレイン・ソース間電圧Vdsが上昇し始めてから安定するまでにかかる時間はJustの場合よりも長く約0.05usec(50nsec)である(図6のVds(n過多)参照。)。
p過多の場合、ドレイン・ソース間電圧VdsがJustの場合よりも急激に約370Vまで増加した後、電源電圧(300V)で安定するように動作する(図6のVds(p過多)参照。)。ドレイン・ソース間電圧Vdsが上昇してから安定するまでにかかる時間は約0.02usec(20nsec)である。
(3)ゲート・ソース間電圧Vgs
n過多の場合、ゲート・ソース間電圧Vgsは、ミラー期間終了後に一時的に上昇する期間がわずかに出現するように動作する(図6のVgs(n過多)参照。)。一方、Justの場合及びp過多の場合、ゲート・ソース間電圧Vgsは、ほとんど変化せず単調に減少するように動作する(図6のVgs(p過多)及びVgs(Just)参照。)。
実施形態1に係る電力変換回路1において、MOSFET100の代わりに比較例1に係るMOSFET800を用いた場合、比較例1に係るMOSFET800は、以下のように動作する。
(1)ドレイン電流Id
n型コラム領域の不純物総量とp型コラム領域の不純物総量とが等しい場合(以下、Justの場合という)、ドレイン電流Idが減少し始めてからドレイン電流Idが最初に0となるまでの間に、一時的にドレイン電流Idが上昇する期間がわずかに出現するように動作する(ドレイン電流Idの波形にコブ波形がわずかに出現するように動作する。図6のId(Just)参照。)。ドレイン電流Idが減少し始めてからドレイン電流Idが最初に0となるまでの間は約0.02usec(20nsec)である。
n型コラム領域の不純物総量がp型コラム領域の不純物総量よりも大きくなるようにチャージバランスのバラツキがあった場合(以下、n過多の場合という)、ドレイン電流Idが減少し始めてからドレイン電流Idが最初に0となるまでの間に、一時的にドレイン電流Idが上昇する期間が出現するように動作する(ドレイン電流Idの波形に大きなコブ波形が出現するように動作する。図6のId(n過多)参照。)。当該コブ波形においては、ドレイン電流IdがJustの場合よりも高い電流値まで増加し、かつ、ドレイン電流Idが0になるまでの期間がJustの場合よりも大幅に長くなる(Justの場合が約0.02usec(20nsec)であるのに対して、n過多の場合には約0.04usec(40nsec)である。)。
また、p型コラム領域の不純物総量がn型コラム領域の不純物総量よりも大きい場合(以下、p過多の場合という)、ドレイン電流Idは単調に減少するように動作する(ドレイン電流Idの波形にコブ波形が出現しないように動作する。図6のId(p過多)参照。)。
(2)ドレイン・ソース間電圧Vds
n過多の場合、ドレイン・ソース間電圧VdsはJustの場合よりも緩やかに約350Vまで上昇し、その後、緩やかに減少して電源電圧(300V)で安定するように動作する。ドレイン・ソース間電圧Vdsが上昇し始めてから安定するまでにかかる時間はJustの場合よりも長く約0.05usec(50nsec)である(図6のVds(n過多)参照。)。
p過多の場合、ドレイン・ソース間電圧VdsがJustの場合よりも急激に約370Vまで増加した後、電源電圧(300V)で安定するように動作する(図6のVds(p過多)参照。)。ドレイン・ソース間電圧Vdsが上昇してから安定するまでにかかる時間は約0.02usec(20nsec)である。
(3)ゲート・ソース間電圧Vgs
n過多の場合、ゲート・ソース間電圧Vgsは、ミラー期間終了後に一時的に上昇する期間がわずかに出現するように動作する(図6のVgs(n過多)参照。)。一方、Justの場合及びp過多の場合、ゲート・ソース間電圧Vgsは、ほとんど変化せず単調に減少するように動作する(図6のVgs(p過多)及びVgs(Just)参照。)。
上記(1)〜(3)からわかるように、比較例1に係るMOSFET800においては、ゲート周辺のチャージバランスのバラツキがあった場合(Justがn過多になったり、p過多になったりする場合等)に、ターンオフしたときのスイッチング特性、特にドレイン電流Id及びドレイン・ソース間電圧Vdsのバラツキが大きくなる。チャージバランスがn過多にばらついた場合、スイッチング特性のバラツキは特に大きくなる。
これに対して、実施形態1に係る電力変換回路1において、実施形態1に係るMOSFET100は、以下のように動作する。
(1)ドレイン電流Id
Justの場合、n過多の場合及びp過多の場合の全ての場合において、ターンオフ期間が短くなり、どの場合においても似たような波形になるように動作する(図7の各Id参照。)。特に、n過多の場合には、ドレイン電流Idの波形にコブ波形がほとんど出現しなくなり、Justの場合及びp過多の場合の波形に近くなるように動作する。
(2)ドレイン・ソース間電圧Vds
Justの場合、n過多の場合及びp過多の場合の全ての場合において、ターンオフ期間が短くなり、どの場合においても似たような波形になるように動作する(図7の各Vds参照。)。p過多の場合にはリンギングが発生しているが、このリンギングはスナバ回路等のリンギングを除去する機構を設けることによって小さくすることができる。
(3)ゲート・ソース間電圧Vgs
Justの場合、n過多の場合及びp過多の場合の全ての場合において、ゲート・ソース間電圧Vgsの波形にほとんど違いがないように動作する(図7の各Vgs参照。)。
(1)ドレイン電流Id
Justの場合、n過多の場合及びp過多の場合の全ての場合において、ターンオフ期間が短くなり、どの場合においても似たような波形になるように動作する(図7の各Id参照。)。特に、n過多の場合には、ドレイン電流Idの波形にコブ波形がほとんど出現しなくなり、Justの場合及びp過多の場合の波形に近くなるように動作する。
(2)ドレイン・ソース間電圧Vds
Justの場合、n過多の場合及びp過多の場合の全ての場合において、ターンオフ期間が短くなり、どの場合においても似たような波形になるように動作する(図7の各Vds参照。)。p過多の場合にはリンギングが発生しているが、このリンギングはスナバ回路等のリンギングを除去する機構を設けることによって小さくすることができる。
(3)ゲート・ソース間電圧Vgs
Justの場合、n過多の場合及びp過多の場合の全ての場合において、ゲート・ソース間電圧Vgsの波形にほとんど違いがないように動作する(図7の各Vgs参照。)。
上記(1)〜(3)からわかるように、実施形態1に係るMOSFET100においては、ゲート周辺のチャージバランスのバラツキ(Justからn過多になったり、p過多になったりする等)があったときしても、ターンオフしたときのスイッチング特性のバラツキを小さくすることができる。
次に、MOSFETをターンオフしたときに、実施形態1に係るMOSFET100及び比較例1に係るMOSFET800の波形が上記のような波形になる理由を説明する。
まず、比較例1に係るMOSFET800において、MOSFETをターンオフすると、p型コラム領域816(及びベース領域818)とn型コラム領域814との間のpn接合から空乏層がn型コラム領域814及びp型コラム領域816に広がる。しかしながら、比較例1に係るMOSFET800においては、(空乏層がトレンチ直下まで広がるものの)空乏層がドレイン電極側に広がり難いため、n型コラム領域814における空乏化されていない領域とゲート電極826の間隔を長くすることが難しく、帰還容量Crssを小さくすることが難しくなる(図8参照。)。このため、ゲート電極826がn型コラム領域814の電位変化の影響を受け易く、ゲート周辺のチャージバランスのバラツキがあったときには、ターンオフしたときのスイッチング特性のバラツキを小さくすることが難しい。
まず、比較例1に係るMOSFET800において、MOSFETをターンオフすると、p型コラム領域816(及びベース領域818)とn型コラム領域814との間のpn接合から空乏層がn型コラム領域814及びp型コラム領域816に広がる。しかしながら、比較例1に係るMOSFET800においては、(空乏層がトレンチ直下まで広がるものの)空乏層がドレイン電極側に広がり難いため、n型コラム領域814における空乏化されていない領域とゲート電極826の間隔を長くすることが難しく、帰還容量Crssを小さくすることが難しくなる(図8参照。)。このため、ゲート電極826がn型コラム領域814の電位変化の影響を受け易く、ゲート周辺のチャージバランスのバラツキがあったときには、ターンオフしたときのスイッチング特性のバラツキを小さくすることが難しい。
これに対して、実施形態1に係るMOSFET100においては、空乏層がドレイン電極側にも広がり易いため、n型コラム領域114における空乏化されていない領域とゲート電極126との間隔を長くし易く、帰還容量Crssを小さくすることが容易となる(図9参照。)。このため、ゲート電極126がn型コラム領域114の電位変化の影響を受け難くすることができ、ゲート周辺のチャージバランスのバラツキがあったときには、ターンオフしたときのスイッチング特性のバラツキを小さくすることができる。
次に、等電位線の面から上記理由を説明する。
なお、比較例2に係るMOSFET700は、ソース電極とコンタクトする部分がソース領域の最下部の深さ位置まで掘り込まれている点以外は比較例1に係るMOSFET800と同様の構成を有するMOSFETであり(図10(a)参照。)、実施例に係るMOSFET100Aは、ソース電極とコンタクトする部分がソース領域の最下部の深さ位置まで掘り込まれている点以外は、実施形態1に係るMOSFET100と同様の構成を有するMOSFETである(図10(b)参照。)。
なお、比較例2に係るMOSFET700は、ソース電極とコンタクトする部分がソース領域の最下部の深さ位置まで掘り込まれている点以外は比較例1に係るMOSFET800と同様の構成を有するMOSFETであり(図10(a)参照。)、実施例に係るMOSFET100Aは、ソース電極とコンタクトする部分がソース領域の最下部の深さ位置まで掘り込まれている点以外は、実施形態1に係るMOSFET100と同様の構成を有するMOSFETである(図10(b)参照。)。
比較例2に係るMOSFET700において、MOSFETをターンオフしたときには、トレンチの底部の等電位線の間隔が狭い状態となっている(図11(a)参照。)。これは、n型コラム領域714における空乏化されていない領域とゲート電極726との間隔が短いためである。従って、トレンチの底部付近の電位勾配が大きくなり、ゲート電極726がn型コラム領域714の電位変化の影響を受け易くなる。従って、ゲート周辺のチャージバランスのバラツキがあったときには、ターンオフしたときのスイッチング特性のバラツキを小さくすることが難しい。
これに対して、実施例に係るMOSFET100Aにおいて、MOSFETをターンオフしたときには、トレンチ122の底部付近の等電位線の間隔が広い状態となっている(図11(b)参照。)。これは、n型コラム領域114における空乏化されていない領域とゲート電極126との間隔が長いためである。これにより、トレンチ122の底部付近の電位勾配が小さくなり、ゲート電極126がn型コラム領域114の電位変化の影響を受け難くなる。従って、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを小さくすることができる。
5.実施形態1に係るMOSFET100及び電力変換回路1の効果
実施形態1に係るMOSFET100及び電力変換回路1によれば、MOSFETをターンオフしてスーパージャンクション構造117が空乏化したときの、スーパージャンクション構造117の所定深さ位置における平均正電荷密度ρ(x)は、上に凸の右上がりの曲線で表されるため、ゲート周辺の深さ位置(xが0に近い領域)においては、当該平均正電荷密度ρ(x)が従来のMOSFET900よりも小さく(負側に大きく)、p型コラム領域116の負電荷の電荷量とn型コラム領域114の正電荷の電荷量との差が従来のMOSFET900よりも大きくなる。従って、(1)ゲート周辺のn型コラム領域114が従来のMOSFET900よりも空乏化されやすくなるため、ドレイン電圧が上昇してもゲート周辺のn型コラム領域114の電位が高くなり難くなる。また、(2)n型コラム領域114における空乏化されていない領域とゲート電極126との間隔が従来のMOSFET900よりも長くなり、帰還容量Crss(ゲート・ドレイン間容量Cgdと等しい)が従来のMOSFET900よりも小さくなるため、MOSFETをターンオフしたときにドレイン電圧が上昇するのに伴ってn型コラム領域114(n型コラム領域114のうちの空乏化されていない領域)の電位が上昇しても、ゲート電極126がn型コラム領域114の電位変化の影響を受け難くなる。その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
実施形態1に係るMOSFET100及び電力変換回路1によれば、MOSFETをターンオフしてスーパージャンクション構造117が空乏化したときの、スーパージャンクション構造117の所定深さ位置における平均正電荷密度ρ(x)は、上に凸の右上がりの曲線で表されるため、ゲート周辺の深さ位置(xが0に近い領域)においては、当該平均正電荷密度ρ(x)が従来のMOSFET900よりも小さく(負側に大きく)、p型コラム領域116の負電荷の電荷量とn型コラム領域114の正電荷の電荷量との差が従来のMOSFET900よりも大きくなる。従って、(1)ゲート周辺のn型コラム領域114が従来のMOSFET900よりも空乏化されやすくなるため、ドレイン電圧が上昇してもゲート周辺のn型コラム領域114の電位が高くなり難くなる。また、(2)n型コラム領域114における空乏化されていない領域とゲート電極126との間隔が従来のMOSFET900よりも長くなり、帰還容量Crss(ゲート・ドレイン間容量Cgdと等しい)が従来のMOSFET900よりも小さくなるため、MOSFETをターンオフしたときにドレイン電圧が上昇するのに伴ってn型コラム領域114(n型コラム領域114のうちの空乏化されていない領域)の電位が上昇しても、ゲート電極126がn型コラム領域114の電位変化の影響を受け難くなる。その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
また、実施形態1に係るMOSFET100によれば、MOSFETをターンオフしてスーパージャンクション構造117が空乏化したときの、スーパージャンクション構造117の所定深さ位置における平均正電荷密度ρ(x)は、上に凸の右上がりの曲線で表されるため、ゲート周辺の深さ位置においては、平均正電荷密度ρ(x)が小さく(負側に大きく)、p型コラム領域116の負電荷の電荷量がn型コラム領域の正電荷の電荷量よりも大きくなる。従って、当該p型コラム領域116の負電荷によってゲート周辺のホールを引き抜きやすくなり、その結果、L負荷アバランシェ破壊耐量を大きくすることができる。
また、実施形態1に係るMOSFET100によれば、n型コラム領域114及びp型コラム領域116から構成されたスーパージャンクション構造117を有する半導体基体110を備えるため、従来のMOSFET900の場合と同様に、低オン抵抗、かつ、高耐圧のスイッチング素子となる。
また、実施形態1に係るMOSFET100によれば、x=0のときの当該平均正電荷密度ρ(0)の値が負であり、かつ、x=aのときの当該平均正電荷密度ρ(a)の値が正であるため、p型コラム領域116の底部付近の深さ位置においては、p型コラム領域116の不純物総量がn型コラム領域114の不純物総量よりも少なくなる(n過多になる)。従って、MOSFETをターンオフしたときにp型コラム領域116から発生した空乏層が第2主面側に向かって広がり難くなる。従って、リーチスルーモードのブレークダウンが発生し難く耐圧が低下し難いMOSFETとなる。
また、実施形態1に係るMOSFET100によれば、MOSFETをターンオフしてスーパージャンクション構造117に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、MOSFETをターンオフしてスーパージャンクション構造117に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さをaとし、スーパージャンクション構造117における、平均正電荷密度ρ(x)が0になる深さ位置の深さをdとしたときに、0<d<a/2を満たすため、ゲート周辺の深さ位置においてp型コラム領域116の負電荷の電荷量とn型コラム領域114の正電荷の電荷量との差が大きくなり、ゲート周辺のn型コラム領域114が空乏化しやすくなるため、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキをより一層小さくすることができる。
また、実施形態1に係るMOSFET100によれば、スーパージャンクション構造117における所定深さ位置の深さxを横軸とし、n型コラム領域114の所定深さ位置における幅wn(x)又はp型コラム領域116の所定深さ位置における幅wp(x)を縦軸としたときに、当該幅wp(x)は、下に凸の右下がりの曲線で表され、当該幅wn(x)は、上に凸の右上がりの曲線で表されるため、半導体装置を製造する過程において不純物を導入する際に、深さごとに導入する不純物濃度を変えるといった複雑な工程を実施しなくても済む。
実施形態1に係るMOSFET100はトレンチゲート型のMOSFETである。このような構成とすることにより、プレーナーゲート型のMOSFETよりもゲート電極とドレイン電極が近く、ゲート周辺のn型コラム領域114の電位が上がり易いトレンチゲート型のMOSFETであっても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
また、実施形態1に係るMOSFET100によれば、MOSFETをターンオフしてスーパージャンクション構造117に空乏層が最も広がったときの第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、深さ方向に沿った軸をx軸とし、ベース領域11の最下面の深さ位置のx座標を−tとし、p型コラム領域116の最下部の深さ位置のx座標をbとし、平均正電荷密度ρ(x)が0になる深さ位置のx座標をdとしたときに、0<t+d<(t+b)/2を満たすため、このような構成とすることによっても、ゲート周辺の深さ位置においてp型コラム領域116の負電荷の電荷量とn型コラム領域114の正電荷の電荷量との差が大きくなり、ゲート周辺のn型コラム領域114が空乏化しやすくなる。その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキをより一層小さくすることができる。
実施形態1に係る電力変換回路1によれば、整流素子が、ファスト・リカバリー・ダイオードであるため、ターンオフ期間が短く、MOSFETをターンオフしたときに、ドレイン電圧に伴ってn型コラム領域114の電位が上がり難くなる。従って、ゲート電極の電位も上がり難くなり、その結果、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
[実施形態2]
実施形態2に係るMOSFET102は、基本的には実施形態1に係るMOSFET100と同様の構成を有するが、n型コラム領域の所定深さ位置における幅wn(x)及びp型コラム領域の所定深さ位置における幅wp(x)ではなく、MOSFETをターンオフしてスーパージャンクション構造が空乏化したときの、n型コラム領域の所定深さ位置における正電荷の平均密度Nd(x)、及び、p型コラム領域の所定深さ位置における負電荷の平均密度Na(x)を変化させた点で実施形態1に係るMOSFET100の場合とは異なる。すなわち、実施形態2に係るMOSFET102においては、図12に示すように、深さxを横軸とし、n型コラム領域114の所定深さ位置における正電荷の平均密度Nd(x)及びp型コラム領域116の所定深さ位置における負電荷の平均密度Na(x)を縦軸としたときに、当該正電荷の平均密度Nd(x)は、上に凸の単調な右上がりの曲線で表され、当該負電荷の平均密度Na(x)は、下に凸の単調な右下がりの曲線で表される(図12(c)参照。)。なお、n型コラム領域114の幅及びp型コラム領域116の幅はいずれも、深さによらず一定である(図12(b)参照。)。
実施形態2に係るMOSFET102は、基本的には実施形態1に係るMOSFET100と同様の構成を有するが、n型コラム領域の所定深さ位置における幅wn(x)及びp型コラム領域の所定深さ位置における幅wp(x)ではなく、MOSFETをターンオフしてスーパージャンクション構造が空乏化したときの、n型コラム領域の所定深さ位置における正電荷の平均密度Nd(x)、及び、p型コラム領域の所定深さ位置における負電荷の平均密度Na(x)を変化させた点で実施形態1に係るMOSFET100の場合とは異なる。すなわち、実施形態2に係るMOSFET102においては、図12に示すように、深さxを横軸とし、n型コラム領域114の所定深さ位置における正電荷の平均密度Nd(x)及びp型コラム領域116の所定深さ位置における負電荷の平均密度Na(x)を縦軸としたときに、当該正電荷の平均密度Nd(x)は、上に凸の単調な右上がりの曲線で表され、当該負電荷の平均密度Na(x)は、下に凸の単調な右下がりの曲線で表される(図12(c)参照。)。なお、n型コラム領域114の幅及びp型コラム領域116の幅はいずれも、深さによらず一定である(図12(b)参照。)。
このように、実施形態2に係るMOSFET102は、p型コラム領域の所定深さ位置における幅wp(x)及びn型コラム領域の所定深さ位置における幅wn(x)ではなく、MOSFETをターンオフしてスーパージャンクション構造が空乏化したときの、n型コラム領域の所定深さ位置における正電荷の平均密度Nd(x)、及び、p型コラム領域の所定深さ位置における負電荷の平均密度Na(x)を変化させた点で実施形態1に係るMOSFET100の場合とは異なるが、実施形態1に係るMOSFET100の場合と同様に、MOSFETをターンオフしてスーパージャンクション構造117が空乏化したときの、スーパージャンクション構造117の所定深さ位置における平均正電荷密度ρ(x)は、上に凸の右上がりの曲線で表されるため、ゲート周辺の深さ位置(xが0に近い領域)においては、当該平均正電荷密度ρ(x)が従来のMOSFET900よりも小さく(負側に大きく)、p型コラム領域116の負電荷の電荷量とn型コラム領域114の正電荷の電荷量との差が従来のMOSFET900よりも大きくなる。従って、(1)従来のMOSFET900よりもゲート周辺のn型コラム領域114が空乏化されやすくなるため、ドレイン電圧が上昇してもゲート周辺のn型コラム領域114の電位が高くなり難くなる。また、(2)n型コラム領域114における空乏化されていない領域とゲート電極126との間隔が長くなり、帰還容量Crssが従来のMOSFET900よりも小さくなるため、MOSFETをターンオフしたときにドレイン電圧が上昇するのに伴ってn型コラム領域114(n型コラム領域のうちの空乏化されていない領域)の電位が上昇しても、ゲート電極126がn型コラム領域114の電位変化の影響を受け難くなる。従って、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
なお、実施形態2に係るMOSFET102は、n型コラム領域の所定深さ位置における幅wn(x)及びp型コラム領域の所定深さ位置における幅wp(x)ではなく、MOSFETをターンオフしてスーパージャンクション構造が空乏化したときの、n型コラム領域の所定深さ位置における正電荷の平均密度Nd(x)、及び、p型コラム領域の所定深さ位置における負電荷の平均密度Na(x)を変化させた点以外の点においては実施形態1に係るMOSFET100と同様の構成を有するため、実施形態1に係るMOSFET100が有する効果のうち該当する効果を有する。
[実施形態3]
実施形態3に係るMOSFET200は、基本的には実施形態1に係るMOSFET100と同様の構成を有するが、トレンチゲート型のMOSFETではなくプレーナーゲート型のMOSFETである点で実施形態1に係るMOSFET100の場合とは異なる。すなわち、実施形態3に係るMOSFET200において、半導体基体210は、図13に示すように、半導体基体210の第1主面の表面、かつ、p型コラム領域216の表面上の全部及びn型コラム領域214の表面上の一部に形成されたベース領域218と、半導体基体210の第1主面の表面、かつ、n型コラム領域214の表面上にベース領域218に隣接するように形成されたn型表面高濃度領域219と、ベース領域218の表面に形成されたn型のソース領域220とを有し、ゲート電極236は、ソース領域220とn型表面高濃度領域219とに挟まれたベース領域218の表面上にゲート絶縁膜234を介して形成されている。なお、n型表面高濃度領域219の深さ位置は、1.0μm〜4.0μmの範囲内にあり、n型表面高濃度領域219の不純物濃度は、1×1014cm−3〜1×1016cm−3の範囲内にある。
実施形態3に係るMOSFET200は、基本的には実施形態1に係るMOSFET100と同様の構成を有するが、トレンチゲート型のMOSFETではなくプレーナーゲート型のMOSFETである点で実施形態1に係るMOSFET100の場合とは異なる。すなわち、実施形態3に係るMOSFET200において、半導体基体210は、図13に示すように、半導体基体210の第1主面の表面、かつ、p型コラム領域216の表面上の全部及びn型コラム領域214の表面上の一部に形成されたベース領域218と、半導体基体210の第1主面の表面、かつ、n型コラム領域214の表面上にベース領域218に隣接するように形成されたn型表面高濃度領域219と、ベース領域218の表面に形成されたn型のソース領域220とを有し、ゲート電極236は、ソース領域220とn型表面高濃度領域219とに挟まれたベース領域218の表面上にゲート絶縁膜234を介して形成されている。なお、n型表面高濃度領域219の深さ位置は、1.0μm〜4.0μmの範囲内にあり、n型表面高濃度領域219の不純物濃度は、1×1014cm−3〜1×1016cm−3の範囲内にある。
このように、実施形態3に係るMOSFET200は、トレンチゲート型のMOSFETではなく、プレーナーゲート型のMOSFETである点で実施形態1に係るMOSFET100の場合とは異なるが、実施形態1に係るMOSFET100の場合と同様に、MOSFETをターンオフしてスーパージャンクション構造217が空乏化したときの、スーパージャンクション構造217の所定深さ位置における平均正電荷密度ρ(x)は、上に凸の右上がりの曲線で表されるため、ゲート周辺の深さ位置(xが0に近い領域)においては、当該平均正電荷密度ρ(x)が従来のMOSFET900よりも小さく(負側に大きく)、p型コラム領域216の負電荷の電荷量とn型コラム領域214の正電荷の電荷量との差が従来のMOSFET900よりも大きくなる。従って、(1)従来のMOSFETよりもゲート周辺のn型コラム領域214が空乏化されやすくなるため、ドレイン電圧が上昇してもゲート周辺のn型コラム領域214の電位が高くなり難くなる。また、(2)n型コラム領域214における空乏化されていない領域とゲート電極236との間隔が長くなり、帰還容量Crssが従来のMOSFETよりも小さくなるため、MOSFETをターンオフしたときにドレイン電圧が上昇するのに伴ってn型コラム領域214(n型コラム領域のうちの空乏化されていない領域)の電位が上昇しても、ゲート電極236がn型コラム領域214の電位変化の影響を受け難くなる。従って、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
なお、実施形態3に係るMOSFET200は、トレンチゲート型のMOSFETではなく、プレーナーゲート型のMOSFETである点以外の点においては実施形態1に係るMOSFET100と同様の構成を有するため、実施形態1に係るMOSFET100が有する効果のうち該当する効果を有する。
[実施形態4]
実施形態4に係る電力変換回路2は、基本的には実施形態1に係る電力変換回路1と同様の構成を有するが、電力変換回路がフルブリッジ回路である点で実施形態1に係るMOSFET100の場合とは異なる。すなわち、実施形態4に係る電力変換回路2は、図14に示すように、MOSFETとして、4つのMOSFET100(100a〜100d)を備え、整流素子として、各MOSFETの内蔵ダイオードを備える。
実施形態4に係る電力変換回路2は、基本的には実施形態1に係る電力変換回路1と同様の構成を有するが、電力変換回路がフルブリッジ回路である点で実施形態1に係るMOSFET100の場合とは異なる。すなわち、実施形態4に係る電力変換回路2は、図14に示すように、MOSFETとして、4つのMOSFET100(100a〜100d)を備え、整流素子として、各MOSFETの内蔵ダイオードを備える。
このように、実施形態4に係る電力変換回路2は、電力変換回路がフルブリッジ回路である点で実施形態1に係る電力変換回路1の場合とは異なるが、実施形態1に係る電力変換回路1の場合と同様に、MOSFETをターンオフしてスーパージャンクション構造117が空乏化したときの、スーパージャンクション構造117の所定深さ位置における平均正電荷密度ρ(x)は、上に凸の右上がりの曲線で表されるため、ゲート周辺の深さ位置(xが0に近い領域)においては、当該平均正電荷密度ρ(x)が従来のMOSFET900よりも小さく(負側に大きく)、p型コラム領域116の負電荷の電荷量とn型コラム領域114の正電荷の電荷量との差が従来のMOSFET900よりも大きくなる。従って、(1)従来のMOSFETよりもゲート周辺のn型コラム領域114が空乏化されやすくなるため、ドレイン電圧が上昇してもゲート周辺のn型コラム領域114の電位が高くなり難くなる。また、(2)n型コラム領域114における空乏化されていない領域とゲート電極126との間隔が長くなり、帰還容量Crssが従来のMOSFETよりも小さくなるため、MOSFETをターンオフしたときにドレイン電圧が上昇するのに伴ってn型コラム領域114(n型コラム領域のうちの空乏化されていない領域)の電位が上昇しても、ゲート電極126がn型コラム領域114の電位変化の影響を受け難くなる。従って、ゲート周辺のチャージバランスのバラツキがあったとしても、ターンオフしたときのスイッチング特性のバラツキを従来よりも小さくすることができる。
また、実施形態4に係る電力変換回路2によれば、MOSFETをターンオフしてスーパージャンクション構造117が空乏化したときの、スーパージャンクション構造117の所定深さ位置における平均正電荷密度ρ(x)は、上に凸の右上がりの曲線で表されるため、上記したように、MOSFETをターンオフしたときにドレイン電圧が上昇するのに伴ってn型コラム領域114(n型コラム領域114のうちの空乏化されていない領域)の電位が上昇しても、ゲート電極126がn型コラム領域114の電位変化の影響を受け難くなる。このため、フォールス・ターンオン(誤オン)と呼ばれる現象が発生し難くなる。
なお、フォールス・ターンオン(誤オン)と呼ばれる現象は、2個以上のMOSFETが接続されている回路において、どちらか一方のMOSFETがターンオンするとき、電位変化によって、もう一方のMOSFETも誤ってターンオンする現象である。
さらにまた、実施形態4に係る電力変換回路2によれば、整流素子が、MOSFETの内蔵ダイオードであるため、別途整流素子を準備する必要がない。
なお、実施形態4に係る電力変換回路2は、電力変換回路がフルブリッジ回路である点以外の点においては実施形態1に係る電力変換回路1と同様の構成を有するため、実施形態1に係る電力変換回路1が有する効果のうち該当する効果を有する。
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
(1)上記実施形態において記載した構成要素の数、材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
(2)上記実施形態1及び3においては、n型コラム領域の所定深さ位置における幅wn(x)を上に凸の単調な右上がりの曲線で表し、かつ、p型コラム領域の所定深さ位置における幅wp(x)を下に凸の単調な右下がりの曲線で表したが、本発明はこれに限定されるものではない。例えば、n型コラム領域の所定深さ位置における幅wn(x)を、階段状(但し、階段の角の部分を結んだ線(包絡線)が上に凸の単調な右上がりの曲線になる)で表し、かつ、p型コラム領域の所定深さ位置における幅wpを、階段状(但し、階段の角の部分を結んだ線(包絡線)が下に凸の単調な右下がりの曲線になる)で表してもよいし(図15参照。)、n型コラム領域の所定深さ位置における幅wn(x)を、凹凸を繰り返す曲線(但し、包絡線が上に凸の単調な右上がりの曲線になる)で表し、かつ、p型コラム領域の所定深さ位置における幅wpを、凹凸を繰り返す曲線(但し、包絡線が下に凸の単調な右下がりの曲線になる)で表してもよい(図16参照。)。
(3)上記実施形態2においては、n型コラム領域の所定深さ位置における正電荷の平均密度Nd(x)を上に凸の単調な右上がりの曲線で表したが、本発明はこれに限定されるものではない。例えば、n型コラム領域の所定深さ位置における正電荷の平均密度Nd(x)を、階段状(但し、階段の角の部分を結んだ線が上に凸の単調な右上がりの曲線になる)で表してもよいし、凹凸を繰り返す曲線(但し、包絡線が上に凸の単調な右上がりの曲線になる)で表してもよい。
(4)上記実施形態2においては、p型コラム領域の所定深さ位置における負電荷の平均密度Na(x)を下に凸の単調な右下がりの曲線で表したが、本発明はこれに限定されるものではない。例えば、p型コラム領域の所定深さ位置における負電荷の平均密度Na(x)を、階段状(但し、階段の角の部分を結んだ線が下に凸の単調な右下がりの曲線になる)で表してもよいし、凹凸を繰り返す曲線(但し、包絡線が下に凸の単調な右下がりの曲線になる)で表してもよい。
(5)上記各実施形態においては、n型コラム領域114、p型コラム領域116、トレンチ122、ゲート電極126を平面的に見てストライプ状に形成したが、本発明はこれに限定されるものではない。n型コラム領域114、p型コラム領域116、トレンチ122、ゲート電極126を平面的に見て、円状(立体的に見て柱状)、四角形の枠状、円形の枠状又は格子状等に形成してもよい。
(6)上記各実施形態においては、電源として、直流電源を用いたが、本発明はこれに限定されるものではない。電源として、交流電源を用いてもよい。
(7)上記実施形態1〜3においては、電力変換回路として、チョッパ回路を用い、実施形態4においては、電力変換回路としてフルブリッジ回路を用いたが、本発明はこれに限定されるものではない。電力変換回路として、ハーフブリッジ回路、三相交流コンバータ、非絶縁型フルブリッジ回路、非絶縁型ハーフブリッジ回路、プッシュプル回路、RCC回路、フォワードコンバータ、フライバックコンバータその他の回路を用いてもよい。
(8)上記実施形態1〜3においては、整流素子として、pinダイオードを用い、実施形態4においては、MOSFETの内蔵ダイオードを用いたが、本発明はこれに限定されるものではない。整流素子として、JBS、MPSその他のファスト・リカバリー・ダイオード、シリコンカーバイド・ショットキーバリアダイオードその他のダイオードを用いてもよい。
(9)上記実施形態4においては、整流素子として、MOSFETの内蔵ダイオードのみを用いたが、本発明はこれに限定されるものではない。内蔵ダイオードのリカバリ損失が大きすぎる場合は、MOSFETと並列に別途整流素子を接続してもよい。
1,2…電力変換回路、10…リアクトル、12…第1端子、14…第2端子、20…電源、30…整流素子、100,100A,100a,100b,100c,100d,102,104,106,200,700,800,900…MOSFET、110,210,710,910…半導体基体、112,212,712,912…低抵抗半導体層、113,213,713,913…バッファ層、114,214,714,814,914…n型コラム領域、115,215,715,915…n型半導体層、116,216,716,816,916…p型コラム領域、117,217,717,917…スーパージャンクション構造、118,218,718,818,918…ベース領域、219,919…n型表面高濃度領域、120,220,720,920…ソース領域、122,722,822…トレンチ、124,234,724,824,934…ゲート絶縁膜、126,236,726,826,936…ゲート電極、128,238,728…層間絶縁膜、130,230,730,930…ソース電極、132,232,732,932…ドレイン電極
Claims (9)
- n型コラム領域及びp型コラム領域から構成されたスーパージャンクション構造を有する半導体基体と、
前記半導体基体の第1主面側にゲート絶縁膜を介して形成されたゲート電極とを備えるMOSFETであって、
前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記MOSFETをターンオフしてスーパージャンクション構造が空乏化したときの、前記スーパージャンクション構造における所定深さ位置の深さxを横軸とし、前記MOSFETをターンオフして前記スーパージャンクション構造が空乏化したときの、以下の式(1)で表される、前記スーパージャンクション構造の前記所定深さ位置における平均正電荷密度ρ(x)を縦軸としたときに、
当該平均正電荷密度ρ(x)は、上に凸の右上がりの曲線で表されており、
前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの第2主面側の空乏層の表面のうち最も浅い深さ位置の深さをaとしたときに、
x=0のときの当該平均正電荷密度ρ(0)の値が負であり、かつ、x=aのときの当該平均正電荷密度ρ(a)の値が正であり、
当該平均正電荷密度ρ(x)を表す曲線、x=0の直線及び前記横軸で囲まれた領域の面積は、当該平均正電荷密度ρ(x)を表す曲線、x=aの直線及び前記横軸で囲まれた領域の面積と等しく、
前記スーパージャンクション構造における所定深さ位置の深さxを横軸とし、前記MOSFETをターンオフして前記スーパージャンクション構造が空乏化したときの、前記n型コラム領域の前記所定深さ位置における正電荷の平均密度N d (x)又は前記p型コラム領域の前記所定深さ位置における負電荷の平均密度N a (x)を縦軸としたときに、
前記MOSFETをターンオフして前記スーパージャンクション構造が空乏化したときの、前記n型コラム領域の前記所定深さ位置における正電荷の平均密度N d (x)は、上に凸の右上がりの曲線で表され、
前記MOSFETをターンオフして前記スーパージャンクション構造が空乏化したときの、前記p型コラム領域の前記所定深さ位置における負電荷の平均密度N a (x)は、下に凸の右下がりの曲線で表されることを特徴とするMOSFET。
- 前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第2主面側の空乏層の表面のうち最も浅い深さ位置の深さをaとし、前記スーパージャンクション構造における、前記平均正電荷密度ρ(x)が0になる深さ位置の深さをdとしたときに、0<d<a/2を満たすことを特徴とする請求項1に記載のMOSFET。
- 前記半導体基体は、前記n型コラム領域及び前記p型コラム領域の表面上に形成されたp型のベース領域と、前記ベース領域の表面に形成されたn型のソース領域とをさらに有し、
前記MOSFETは、
平面的に見て前記n型コラム領域が位置する領域内において、前記半導体基体の第1主面の表面から前記ベース領域の最深部よりも深い深さ位置まで、かつ、前記ソース領域の一部が内周面に露出するように形成されたトレンチをさらに備え、
前記ゲート絶縁膜は、前記トレンチの内周面に形成されており、
前記ゲート電極は、前記ゲート絶縁膜を介して前記トレンチの内部に埋め込まれてなることを特徴とする請求項1又は2に記載のMOSFET。 - 前記半導体基体は、前記半導体基体の前記第1主面の表面、かつ、前記p型コラム領域の表面上の全部及び前記n型コラム領域の表面上の一部に形成されたベース領域と、前記半導体基体の前記第1主面の表面、かつ、前記n型コラム領域の表面上に前記ベース領域に隣接するように形成されたn型表面高濃度領域と、前記ベース領域の表面に形成されたn型のソース領域とをさらに有し、
前記ゲート電極は、前記ソース領域と前記n型表面高濃度領域とに挟まれた前記ベース領域の表面上に前記ゲート絶縁膜を介して形成されていることを特徴とする請求項1又は2に記載のMOSFET。 - 前記MOSFETをターンオフして前記スーパージャンクション構造に空乏層が最も広がったときの前記第1主面側の空乏層の表面のうち最も深い深さ位置を基準として、深さ方向に沿った軸をx軸とし、前記ベース領域の最下面の深さ位置のx座標を−tとし、前記p型コラム領域の最下部の深さ位置のx座標をbとし、前記平均正電荷密度ρ(x)が0になる深さ位置のx座標をdとしたときに、0<t+d<(t+b)/2を満たすことを特徴とする請求項3又は4に記載のMOSFET。
- リアクトルと、
前記リアクトルに電流を供給する電源と、
前記電源から前記リアクトルに供給する電流を制御する請求項1〜5のいずれかに記載のMOSFETと、
前記電源から前記リアクトルに供給する電流又は前記リアクトルからの電流の整流動作を行う整流素子とを少なくとも備えることを特徴とする電力変換回路。 - 前記整流素子は、ファスト・リカバリー・ダイオードであることを特徴とする請求項6に記載の電力変換回路。
- 前記整流素子は、前記MOSFETの内蔵ダイオードであることを特徴とする請求項6に記載の電力変換回路。
- 前記整流素子は、シリコンカーバイド・ショットキーバリアダイオードであることを特徴とする請求項6に記載の電力変換回路。
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