JP6357804B2 - 画像処理装置、集積回路、及び画像形成装置 - Google Patents
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Description
<画像形成装置:概略構成>
図1は、第1実施形態に係る画像形成装置の概略構成の一例を示す図である。図1の例では、画像形成装置の主要な構成を中心に説明する。図1に示す画像形成装置10は、例えばプリンタ、スキャナ、コピー機、FAX等の機能を有するMFP(Multifunction Peripheral)等の複合機である。画像形成装置10は、例えばエンジン部20と、コントローラ部30とを有する。
図2は、第1実施形態に係る制御シーケンスの一例を示す図である。図2の例では、例えばエンジン処理部22の制御シーケンスとして、エンジンCPU24と、画像処理モジュール43と、パラメータDMAC45と、DRAM23との間における信号又は指令の出力順を示している。
図3は、画像処理パラメータを書き込むまでの動作を説明する図である。図3の例は、図2のS15〜S18等の処理を示し、エンジンCPU24がパラメータDMAC45を起動して、パラメータDMAC45が各画像処理モジュール43のパラメータレジスタに、画像処理パラメータを書き込むまでの動作を説明する。
図4は、画像処理パラメータの書き込みの一例を示す図である。図4の例では、DRAM23に格納された画像処理パラメータと、画像処理モジュール43に書き込まれた画像処理パラメータとの関係について説明する。
図5は、画像処理パラメータの他の書き込み例を示す図である。図5の例では、複数のディスクリプタ情報に基づく画像処理パラメータの書き込み例を説明する。
次に、第2実施形態について説明する。第2実施形態では、第1実施形態におけるエンジンCPU24(第1の制御手段)やパラメータDMAC45のレジスタアクセスを制御する第2の制御手段の一例として、例えばCPU I/Fを用いる。
図6は、第2実施形態に係る画像形成装置の概略構成の一例を示す図である。図6に示す画像形成装置10'は、エンジン部20'と、コントローラ部30とを有する。エンジン部20'は、例えば、スキャナ21と、エンジン処理部22'と、DRAM23と、エンジンCPU24と、プロッタ25とを有する。
図7は、SRAMに画像処理パラメータを格納するまでの動作を説明する図である。なお、図7の例は、上述した図2のS12の処理を第2実施形態に適用した例を示し、エンジンCPU24からの要求に応じて、CPU I/F81がSRAM84に画像処理パラメータとアドレス情報とを格納するまでの動作を示している。
ここで、SRAM_MODEレジスタに「0」が設定された場合の動作について説明する。アドレスデコーダ92は、エンジンCPU24から画像処理モジュール43のパラメータレジスタに対するライトアクセス(例えば「cpu_add」)を受け付けると、アクセス対象の画像処理モジュール43を特定する。
次に、SRAM_MODEレジスタに「1」が設定された場合の動作について説明する。アドレスデコーダ92は、エンジンCPU24から画像処理モジュール43のパラメータレジスタに対するライトアクセス(例えば「cpu_add」)を受け付けると、アクセス対象の画像処理モジュール43を特定する。また、アドレスデコーダ92は、画像処理モジュール43を特定するチップセレクト(例えば「cs_a」、「cs_b」)とアドレス(例えば「add_a」、「add_b」、「SRAMIF_A」)を生成する。このとき、アクセス対象のモジュールのアドレスを、「SRAMIF_A」として生成する。例えば、エンジンCPU24がライトアクセスしたいモジュールが画像処理モジュール43Aの場合には、「cs_a=1、cs_b=0」となり、「SRAMIF_A」には、add_aの値が代入される。
20,20' エンジン部(画像処理装置の一例)
21 スキャナ
22,22' エンジン処理部(集積回路の一例)
23 DRAM(第1の記憶手段の一例)
24 エンジンCPU(第1の制御手段の一例)
25 プロッタ
30 コントローラ部
40 スキャナ特性補正部
41 両面原稿制御部
42 アービタ兼DRAM制御部
43 画像処理モジュール(画像処理手段の一例)
44,60 PCIE I/F
45,82 パラメータDMAC(メモリアクセス手段の一例)
46,64 CPU I/F
47 プロッタ出力処理部
50 コントローラ処理部
51 DRAM
52 HDD
53 コントローラCPU
61,80 DRAM制御部
62 蓄積制御部
63 画像処理部
70 アドレス制御部
71 データ制御部
72 内部バッファ
73 アドレス生成部
74 ベースアドレステーブル
81 CPU I/F(第2の制御手段の一例)
83 アービタ
84 SRAM(第2の記憶手段の一例)
90 SRAM_MODEレジスタ(設定手段の一例)
91 SRAM_ADDレジスタ
92 アドレスデコーダ
93 SRAM出力選択部
94 モジュール出力選択部
95 SRAM I/F
Claims (8)
- 画像処理パラメータに応じた画像処理を実行する画像処理手段と、
前記画像処理手段により用いられる前記画像処理パラメータと、前記画像処理パラメータを前記画像処理手段に格納するためのアドレス情報とを、前記画像処理手段が実行する画像処理ごとに対応付けて、第1の記憶手段に記憶させる第1の制御手段と、
前記第1の記憶手段から読み出した画像処理パラメータを、前記画像処理パラメータと対応付けられた前記アドレス情報に基づき、前記画像処理手段の前記画像処理ごとに書き込むメモリアクセス手段とを有し、
前記メモリアクセス手段は、
前記画像処理の対象である原稿の表面と裏面とで異なる前記画像処理パラメータに対して、前記画像処理手段に対する前記画像処理パラメータの書き換えを行うことを特徴とする画像処理装置。 - 前記第1の制御手段からの要求を受け、前記画像処理パラメータと、前記アドレス情報とを対応付けて、第2の記憶手段に記憶させる第2の制御手段を有することを特徴とする請求項1に記載の画像処理装置。
- 前記第2の制御手段は、
前記第2の記憶手段を使用するか否かを設定する設定手段を有し、前記設定手段により前記第2の記憶手段を使用すると設定されている場合に、前記画像処理パラメータと前記アドレス情報とを、前記第2の記憶手段に記憶させることを特徴とする請求項2に記載の画像処理装置。 - 前記第2の制御手段は、
前記設定手段により前記第2の記憶手段を使用すると設定されていない場合に、前記画像処理パラメータを、前記アドレス情報に基づき、前記画像処理手段の前記画像処理ごとに書き込むことを特徴とする請求項3に記載の画像処理装置。 - 前記メモリアクセス手段は、
前記第1の記憶手段、又は前記第2の記憶手段から読み出した画像処理パラメータを、前記アドレス情報に基づき、前記画像処理手段の前記画像処理ごとに書き込むことを特徴とする請求項2又は3に記載の画像処理装置。 - 前記メモリアクセス手段は、
前記第1の記憶手段、又は前記第2の記憶手段から取得した前記アドレス情報と、前記画像処理手段が実行する画像処理ごとのベース情報とから得られるアドレス情報に基づき、前記画像処理パラメータを書き込むことを特徴とする請求項2又は3に記載の画像処理装置。 - 画像処理パラメータに応じた画像処理を実行する画像処理手段と、
前記画像処理手段により用いられる前記画像処理パラメータと、前記画像処理パラメータを前記画像処理手段に格納するためのアドレス情報とが、前記画像処理手段が実行する画像処理ごとに対応付けて記憶された第1の記憶手段から、前記画像処理パラメータを読み出し、読み出した画像処理パラメータを前記アドレス情報に基づき、前記画像処理手段の前記画像処理ごとに書き込むメモリアクセス手段とを有し、
前記メモリアクセス手段は、
前記画像処理の対象である原稿の表面と裏面とで異なる前記画像処理パラメータに対して、前記画像処理手段に対する前記画像処理パラメータの書き換えを行うことを特徴とする集積回路。 - 請求項1乃至6のいずれか一項に記載の画像処理装置を有する画像形成装置。
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