JP6356689B2 - ショットキーダイオード及びその製造方法 - Google Patents
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Description
本開示はショットキーダイオードに関する。
[背景技術]
ショットキーダイオードは、ショットキー障壁をもたらし、金属層と半導体ドープ層との間に形成される金属・半導体接合を利用している。N型半導体層を有するショットキーダイオードの場合、金属層は陽極として、N型半導体層は陰極として作用する。一般的には、ショットキーダイオードは、順方向バイアスの方向の電流を容易に流し、逆方向バイアスの方向の電流を妨げることにより、通常のpn接合ダイオードのように動作する。金属・半導体接合において生じたショットキー障壁は、pn接合ダイオードに対して特有の利点を2つ提供する。1つ目は、ショットキー障壁は、順方向電圧降下の低下に関連する、バリアハイトの低下に関わってくる。このように、装置を立ち上げて電流が順方向バイアスの方向に流れるようにするためには、より低い順方向電圧が必要になる。2つ目は、ショットキー障壁は、一般的には同等のpn接合ダイオードよりも容量が小さい。容量が小さいということは、pn接合ダイオードよりもスイッチング速度が高速と言い換えられる。ショットキーダイオードは多数キャリアによる装置であり、スイッチング損失につながる少数キャリアの挙動は示さない。
本開示は、優れたサージ特性と逆バイアスリーク電流の低減との両方を提供するショットキーコンタクトを有する半導体デバイスに関する。ある好適な実施形態において、半導体デバイスはショットキーダイオードであり、より好適には炭化ケイ素(Silicon Carbide:SiC)ショットキーダイオードである。しかし、半導体デバイスは、より一般的には、例えば金属酸化物半導体電界効果トランジスタ(Metal−Oxide−Semiconductor Field Effect Transistor:MOSFET)等の、ショットキーコンタクトを有する任意の種類の半導体デバイスであってもよい。
接合障壁遮蔽エピタキシャル領域によって、優れたサージ特性が得られるとともに、逆バイアスリーク電流を小さくできる。
本明細書に組み込まれるとともに本明細書の一部を構成する各添付図面は、本開示のいくつかの態様を図示したものであり、その説明とともに、本開示の原理を明らかにする役割を果たす。
以下に説明する各実施形態は、当業者が実施形態を実行できるために必要な情報を示すとともに、各実施形態を実行する最良の形態を図示している。当業者であれば、以下の説明を添付図面に照らして考察すると、本開示の概念を理解し、本明細書では特に論じていないこれらの概念の適用例を認識するであろう。これらの概念及び適用例が本開示及び添付の請求項の範囲の範疇にあることは理解されるべきである。
特に定めがない限り、本明細書で使用する全ての語(技術用語及び科学用語を含む)は、本開示が属する技術の当業者が一般に理解している意味と同じ意味を有する。さらに、本明細書で使用する語は、本明細書及び関連技術の文脈におけるこれらの語の意味と整合性のある意味を有すると解釈すべきであり、本明細書で明確に定義しない限り、理想的な又は過度に形式的な意味で解釈されるものではないと理解されよう。 優れたサージ特性を有するショットキーダイオード(例えば、ショットキーダイオードの定格電流の少なくとも10倍の電流に対処可能なショットキーダイオード)が必要とされている。従来のショットキーダイオードは、優れたサージ特性は有していない。より具体的には、従来のショットキーダイオードでは、ショットキーダイオードの微分オン抵抗は電圧及び温度に伴って増大する。したがって、サージ状態では、順方向電流の変化が小さくても順方向電圧は比較的大きく増大し、その結果、順方向電流の増大が小さくても電力が比較的大きく増大する。結果として、極度のサージ状態では、従来のショットキーダイオードには、ショットキーダイオードが対処できる最大電力密度をはるかに超える電力密度が施される。さらに、従来のショットキーダイオードは、逆バイアスリーク電流が大きいことに悩まされている。
Claims (17)
- 半導体デバイスであって、
第1導電型のドリフト層であって、該ドリフト層にあり該ドリフト層における活性領域内の複数の接合障壁遮蔽要素用凹部と、前記複数の接合障壁遮蔽要素用凹部のうちの対応する1つから該ドリフト層内へと延びる複数の注入領域であって前記第1導電型とは導電型が逆である第2導電型の複数の注入領域と、を有するドリフト層と、
前記複数の接合障壁遮蔽要素用凹部に隣接するドリフト層上にあるサージ電流注入エピタキシャル領域であって、前記第2導電型に高濃度にドープされたサージ電流注入エピタキシャル領域と、
ショットキー層であって、前記ドリフト層上にあり、当該ショットキー層と前記ドリフト層との間でショットキー接合を形成するショットキー層と、を備え、
前記ショットキー層は、前記複数の注入領域が、前記ショットキー接合の下の前記ドリフト層において、接合障壁遮蔽領域からなるアレイを構成するように、前記複数の接合障壁遮蔽要素用凹部の上方に延びており、
前記サージ電流注入エピタキシャル領域の前記ドリフト層とは反対側の表面上のオーミック層を備え、前記ショットキー層が、前記オーミック層の、前記サージ電流注入エピタキシャル領域とは反対側の表面の上方に延びており、
前記ショットキー層の、前記オーミック層とは反対側の表面上の拡散バリア層を備える、
半導体デバイス。 - 前記サージ電流注入エピタキシャル領域と前記ドリフト層との間に形成されたpn接合の立ち上がり電圧は、前記ショットキー層と前記ドリフト層との間の前記ショットキー接合の立ち上がり電圧よりも高い、請求項1記載の半導体デバイス。
- 前記サージ電流注入エピタキシャル領域と前記ドリフト層との間に形成された前記pn接合の前記立ち上がり電圧は、当該半導体デバイスが、当該半導体デバイスの順方向電圧が所定のしきい値電圧よりも高いサージ状態であるときに、前記サージ電流注入エピタキシャル領域と前記ドリフト層との間に形成された前記pn接合が立ち上がるような電圧である、請求項2記載の半導体デバイス。
- 前記所定のしきい値電圧は、当該半導体デバイスの定格電流における当該半導体デバイスの前記順方向電圧よりも高い、請求項3記載の半導体デバイス。
- 前記複数の接合障壁遮蔽要素用凹部の各々の深さは0.3マイクロメートル以上であり、前記複数の注入領域の追加の深さは0.2マイクロメートル以上である、請求項1記載の半導体デバイス。
- 前記複数の接合障壁遮蔽要素用凹部の各々の深さは0.5マイクロメートル以上であり、前記複数の注入領域の追加の深さは0.2マイクロメートル以上である、請求項1記載の半導体デバイス。
- 前記ショットキー層はさらに前記サージ電流注入エピタキシャル領域の前記ドリフト層とは反対側の前記表面の上方に延びている、請求項1記載の半導体デバイス。
- 前記ショットキー層の前記表面上にある陽極コンタクトをさらに備える、請求項7記載の半導体デバイス。
- 前記拡散バリア層は、前記ショットキー層と前記陽極コンタクトとの間において前記ショットキー層の表面にある、請求項8記載の半導体デバイス。
- 前記ドリフト層は炭化ケイ素でできている、請求項1記載の半導体デバイス。
- 前記半導体デバイスはショットキーダイオードである、請求項1記載の半導体デバイス。
- 前記半導体デバイスは炭化ケイ素ショットキーダイオードである、請求項1記載の半導体デバイス。
- 前記半導体デバイスは、前記ショットキーダイオードの定格電流の少なくとも10倍の電流を導通させながら、1平方センチメートルあたり300ワット未満の電力密度を維持することができる炭化ケイ素ショットキーダイオードである、請求項1記載の半導体デバイス。
- 半導体デバイスを製造する方法であって、
第1導電型のドリフト層を設けるステップと、
前記ドリフト層上のサージ電流注入エピタキシャル領域と、前記ドリフト層内の複数の接合障壁遮蔽要素用凹部とを形成するステップであって、前記サージ電流注入エピタキシャル領域は前記第1導電型とは導電型が逆である第2導電型に高濃度にドープされるステップと、
前記第2導電型のドーパントを前記複数の接合障壁遮蔽要素用凹部内にイオン注入するステップであって、これにより前記複数の接合障壁遮蔽要素用凹部のうちの対応する1つから前記ドリフト層内へと延びる複数の注入領域を形成するステップと、
前記サージ電流注入エピタキシャル領域の前記ドリフト層とは反対側の表面上にオーミック層を形成するステップと、
前記ドリフト層上、および前記オーミック層の前記サージ電流注入エピタキシャル領域とは反対側の表面上にショットキー層を形成するステップであって、これにより前記ショットキー層と前記ドリフト層との間にショットキー接合を形成するステップと、を含み、
前記ショットキー層は、前記複数の注入領域が、前記ショットキー接合の下の前記ドリフト層において、接合障壁遮蔽領域からなるアレイを構成するように、前記複数の接合障壁遮蔽要素用凹部の上方に延びており、
前記ショットキー層の前記オーミック層とは対側の表面上に拡散バリア層を形成するステップ、を含む
方法。 - 前記ドリフト層上のサージ電流注入エピタキシャル領域と、前記ドリフト層内の複数の接合障壁遮蔽要素用凹部とを形成するステップは、
前記ドリフト層上に前記第2導電型のエピタキシャル層を形成するステップと、
前記ドリフト層の反対側の前記エピタキシャル層内に、前記ドリフト層における前記複数の接合障壁遮蔽要素用凹部のための所望の位置に対応する位置に、複数の凹部をエッチングするステップと、
前記エピタキシャル層のうちの、前記サージ電流注入エピタキシャル領域として機能する前記エピタキシャル層の所望の領域に対応する部分上にマスクを設けるステップと、
前記エピタキシャル層のうちの前記マスクによって露出した部分をエッチングし、これにより前記ドリフト層上に前記サージ電流注入エピタキシャル領域及び前記複数の接合障壁遮蔽要素用凹部を形成するステップと、を含む、請求項14記載の方法。 - 前記エピタキシャル層内に前記複数の凹部をエッチングするステップは、前記エピタキシャル層内に前記複数の凹部をエッチングしながら、前記エピタキシャル層内に1つ以上のアライメントマークをエッチングするステップを含む、請求項15記載の方法。
- 前記複数の接合障壁遮蔽要素用凹部のそれぞれの深さは、0.3マイクロメートル以上であり、前記複数の注入領域の追加的な深さは0.2マイクロメートル以上である、請求項1に記載の半導体デバイス。
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