JP6355775B2 - ゲートドライバ、及びスイッチング方法 - Google Patents
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Description
従来のインバータやコンバータなどの電力制御回路では、IGBT(Insulated Gate Bipolar Transistor)やパワーMOSなどのパワートランジスタのゲート端子と、ゲートドライバの出力端子の間に、ゲート抵抗を設ける。ゲート抵抗の役割は、例えば次の2点である。
(a)寄生インダクタンスの影響によるゲート電圧のオーバーシュート・アンダーシュートおよびリンギングを抑えること。
(b)パワートランジスタのエミッタ−コレクタ間(またはドレイン−ソース間)に印加される電圧または電流のスルーレートを適正な値に抑えること。
このようなゲート抵抗を備える電力制御回路において、例えば、次のような問題がある。
・第一に、IGBTまたはパワーMOSなどのパワートランジスタのスイッチング損失が発生することである(第一の問題点)。
・第二に、ゲート抵抗によるジュール損失が発生することである(第二の問題点)。
・第三に、ゲート抵抗を外付け部品として用意しなければならないことである(第三の問題点)。
・ゲート配線の寄生インダクタンス(図1のLG)によって、ゲート電圧のオーバーシュート、アンダーシュート、リンギングが発生する(第一の課題)。
・パワートランジスタに流れる電流のスルーレートが制限されないため、大きなサージ電圧が生じ(第二の課題)、パワートランジスタが破壊される場合や、インバータが発生する放射ノイズが大きくなる(第三の課題)という課題である。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
タイミング制御部20は、第1乃至第4の期間が経過したタイミングを検出し、検出したタイミングで駆動信号の信号レベルの切り替えを論理部30へ指示する。
論理部30は、タイミング制御部20が出力する信号に応じて、駆動信号を第1のレベルと第2のレベルとの間で切り替える。
第1乃至第4の期間は、あらかじめ定めた一定期間である。第1乃至第4の期間は、その期間経過後に駆動信号の信号レベルを切り替えることからパルス幅を決定するパラメータとして用いる。
例えば、ゲート駆動部40は、第1スイッチ部41と第2スイッチ部42とにより実現する。ゲート駆動部40は、第1及び第2スイッチ部41、42とのいずれかをON状態にして駆動信号を増幅して出力する。
図1において、ゲートドライバ1の左側の波形は、制御信号の一例を示し、右側の波形は、駆動信号の一例を示す。
一実施形態を説明するにあたって、まず、従来の技術の問題点を図面を参照して説明し、その後、一実施形態について具体的な構成を示して説明する。
まず、第一の問題点、IGBTまたはパワーMOSなどのパワートランジスタのスイッチング損失が発生することについて説明する。パワートランジスタ90は通常、ON状態またはOFF状態で使用される。ON状態では、コレクタ−エミッタ間またはドレイン−ソース間の抵抗は、数mΩ〜数十mΩである。ON状態では電流が流れるが、コレクタ−エミッタ間またはドレイン−ソース間の電圧VCEがほぼゼロになる。そのため、パワートランジスタの電力損失PLOSS=VCE×ICEはそれほど大きくない。また、OFF状態ではコレクタ−エミッタ間またはドレイン−ソース間の電流ICEがゼロなので電力損失が発生しない。一方、パワートランジスタ90がOFF状態からON状態に遷移する時、またはON状態からOFF状態に遷移する時に、途中でハーフON状態になる。ハーフON状態とは、ON状態とOFF状態との間の状態である。このハーフON状態では、コレクタ−エミッタ間またはドレイン−ソース間の電圧VCEと電流ICEとの両方が印加されている状態になる。このため、パワートランジスタ電力損失PLOSS=VCE×ICEが瞬間的に大きくなる。
まず、電力制御回路95では、ゲート配線の寄生インダクタンスLGによって、ゲート電圧のオーバーシュート、アンダーシュート、リンギングが発生する(第一の課題)。パワートランジスタ90のON状態でのオーバーシュートは、定格電圧超えてしまうとゲート破壊を招く。これに対して、OFF状態でのリンギングは、意図しないON状態を発生させてしまう。図2の電力制御回路93ではゲート抵抗RGがダンピング要素として働き、オーバーシュート、アンダーシュートを抑えている。図5にゲート抵抗が無い電力制御回路95のパワートランジスタ90のゲート電圧の変動例を表すタイミングチャートを示す。ゲートドライバ出力電圧VOUTが上昇すると、パワートランジスタ90のゲート電圧VGEがオーバーシュートを起こし、ゲート電圧VGEに定格外の電圧が印加され破壊の恐れがある。また、ゲートドライバ出力電圧VOUTが降下すると、パワートランジスタ90のゲート電圧VGEが降下し、アンダーシュートやリンギングが発生する。このような場合、閾値VTH付近で電圧が変動すると、パワートランジスタ90に意図しないON状態/OFF状態の切り替えが発生する。図5に示すように、パワートランジスタの立ち上がり、立ち下がりは早くなり、図3に示す期間TR,TFは短くなるが、定格外の電圧による破壊や意図しないON/OFFの切り替えが発生するという問題がある。
まず、図2、4のように負荷RLがモーターやコイルなどの誘導性負荷(V=LdI/dt)の場合には、大きな電流スルーレートdICE/dtによって、パワートランジスタ90のコレクタ−エミッタ間またはドレイン−ソース間の電圧VCEに大きなサージ電圧が現れる。その結果、電流スルーレート(dICE/dt)が大きくなる。これは、電力制御回路93、95において、ゲート抵抗RGが小さいもしくはゲート抵抗RGがないとゲート電圧VGEの変化が急峻になるからである。この時の電圧の変化を図6に示す。図6では、パワートランジスタのゲート電圧VGE(一点破線)、コレクタ−エミッタ間またはドレイン−ソース間の電流ICE(破線)及び電圧VCE(実線)、及び電流スルーレート(dICE/dt)(点線)を示す。コレクタ−エミッタ間またはドレイン−ソース間の電圧VCEは矢印で示すサージ電圧が生じた場合であり、点線で理想的な電圧VCEを示している。
このサージ電圧が定格電圧を超えると、パワートランジスタ90が破壊される場合がある。
負荷RLの誘導性負荷の影響でコレクタ−エミッタ間またはドレイン−ソース間の電圧VCEのオーバーシュートが大きくなる。このとき、コレクタ−エミッタ間またはドレイン−ソース間の電圧VCEが定格電圧を超えると、パワートランジスタ90が正常に動作しなくなる。
上述した課題が発生するため、ゲート抵抗RGの抵抗値の低減には限界がある。適正なゲート抵抗RGはIGBTの電気特性や負荷に依存する。
図7は実施形態1のゲートドライバを備える電力制御回路の構成例を示す図である。
電力制御回路101は、パワートランジスタ90とゲートドライバ(スイッチング回路)100とを備える。パワートランジスタ90とゲートドライバ100との間には、ゲート抵抗を備えない。入力端子INからは、外部からゲートドライバ100へ制御信号が入力され、出力端子OUTから駆動信号が出力される。
パワートランジスタ90は、例えば、IGBTやパワーMOSなどにより構成される。本実施形態では、パワートランジスタ90がIGBTから構成されることを前提として説明する。以降の説明で参照する図面において、説明を容易にするため、パワートランジスタ90についてゲートドライバ100と関連する構成要素を示し、例えば負荷RLなどの構成要素を適宜省略して示すことがある。
ゲートドライバ100は、タイミング回路(タイミング制御部)121及び論理回路(論理部)131、132を有する駆動制御部110と、第1トランジスタ(第1スイッチ部)141及び第2トランジスタ(第2スイッチ部)142を有するゲート駆動部140とを備える。
駆動制御部110とゲート駆動部140とは、図1の駆動制御部10とゲート駆動部40とを実現する一構成例である。
論理回路131は、出力が第1トランジスタ141のゲートへ接続される。また、論理回路132は、出力が第2トランジスタ142のゲートへ接続される。論理回路131、132は、入力した制御信号を、第1トランジスタ141のゲートへ出力する。加えて、論理回路131、132は、制御信号のレベルを、タイミング回路121から通知される第1乃至第4の期間の経過に応じて切り替える。
電力制御回路101は、ゲート抵抗を用いない構成例を示すが、これに限られることはない。一実施形態(本実施形態及び以降で説明する各実施形態を含む)のゲートドライバは、ゲート抵抗が従来の電力制御回路に比べて非常に小さい抵抗値を有するゲート抵抗を用いる電力制御回路にも適用可能である。非常に小さい抵抗値とは、例えば、上述したゲート抵抗がない場合の第一乃至第三の課題が発生するような値である。
パワートランジスタ90をON状態に遷移させる際(ターンオン)に、ゲートドライバ100は、駆動信号を第1のレベルから第2のレベルに変化させ、その後期間Taが経過したときに一旦第1のレベルに戻す。さらに期間Tbが経過したときに再び第2のレベルに戻す。また、パワートランジスタをOFF状態に遷移させる際(ターンオフ)に、ゲートドライバ100は、駆動信号を第2のレベルから第1のレベルに変化さえ、その後期間Tcが経過したときに一旦第2のレベルに戻す。さらに期間Tdが経過したときに再び第1のレベルに戻す。
電力制御回路201は、パワートランジスタ90とゲートドライバ200とを備える。ゲートドライバ200以外の構成は図7と同様であるため、説明を省略する。
ゲートドライバ200は、タイミング回路221〜224、論理回路231〜233を有する駆動制御部210と、第1トランジスタ241、第2トランジスタ242、及びNOT回路243、244を有するゲート駆動部240とを備える。
駆動制御部110とゲート駆動部140とは、図1の駆動制御部10とゲート駆動部40とを実現する一構成例である。
タイミング回路221は、入力端子INから入力された制御信号を受け、制御信号を期間Taの時間遅延させた第1遅延信号を出力する遅延素子から構成される。タイミング回路223は、タイミング回路221と同様であり、制御信号を期間Tcの時間遅延させた第3遅延信号を出力する点が異なる。
タイミング回路222は、第1遅延信号を受け、第1遅延信号を期間Tbの時間遅延させた第2遅延信号を出力する遅延素子から構成される。タイミング回路224は、第3遅延信号を受け、第3遅延信号を期間Tdの時間遅延させた第4遅延信号を出力する遅延素子から構成される。
論理回路232は、制御信号、第3遅延信号、及び第4遅延信号を受け、排他的論理和演算を行った第2演算結果を出力するXOR回路から構成される。
論理回路233は、制御信号に応じて、第1演算結果と第2演算結果との一方をPREOUTとして出力するセレクタ回路から構成される。
第1及び第2トランジスタ241、242は、論理回路233が出力する制御信号に応じて、ON状態とOFF状態とが切り替わるように構成される。
第1トランジスタ241はソース端子が電源VCCに接続し、ドレイン端子が第2トランジスタ242に接続し、ゲート端子がNOT回路243に接続するPMOSトランジスタから構成される。第2トランジスタ142は、ソース端子がグランドGNDに接続し、ドレイン端子が第1トランジスタに接続し、ゲート端子がNOT回路244に接続するNMOSトランジスタから構成される。第1及び第2トランジスタのON状態に応じて、ゲートドライバ出力電圧VOUTの電圧が決定される。
入力端子INから入力される制御信号がロウレベル(L)からハイレベル(H)に変わると、論理回路233は論理回路231の出力(第1演算結果)を選択する。タイミング回路221は、制御信号がロウレベルからハイレベルに変わった直後から期間Taが経過するまで、出力をロウレベルに維持する。期間Taが経過するまでの間、論理回路231の入力は、図9の上からLLHとなる。従って、論理回路231の出力及び論理回路233の出力PREOUTはハイレベルを出力する。期間Taが経過すると、論理回路231の入力はHLHになるので、出力PREOUTは、ロウレベルとなる。さらに期間Tbが経過すると、タイミング回路222の出力もハイレベルになる。従って、論理回路231の入力はHHHになるので、出力PREOUTはハイレベルになる。図8に示すように、期間Taではハイレベル、期間Tbではロウレベル、その後ハイレベルに遷移する。
上述したように動作するため、期間Ta〜Tdの時間は、駆動信号に形成するパルス幅を決定することになる。
図10及び図11は、図9に示したゲートドライバ200のゲートドライブ方式を用いてパワートランジスタ90をON状態またはOFF状態に遷移させた場合のSpice(Simulation Program with Integrated Circuit Emphasis)シミュレーション波形の例である。図10及び図11は、実施形態1の電力制御回路201の波形に加え、ゲート抵抗を有する電力制御回路(例えば、図2の電力制御回路93)の波形、及び、ゲート抵抗を備えない電力制御回路(例えば、図4の電力制御回路95)の波形を示す。
図10は、パワートランジスタ90をON状態に遷移させたときの波形例であり、図11は、パワートランジスタ90をOFF状態に遷移させたときの波形例である。
図10、11には、ゲートドライバ出力電圧VOUT[V]、IGBTゲート電圧VGE[V]、ゲート電流IG[A]の波形を示す。図中、実線は、図9の電力制御回路201の波形例であり、一点破線は、図2のゲート抵抗有の電力制御回路93の波形例、点線は、図4のゲート抵抗無の電力制御回路95の波形例である。なお、各線が重なる領域あるため、実線に対して、点線全体を少し上にずらし、一点破線全体を下にずらし、実際の値とは少しずれた位置に示している。実際の値としては、例えば、時間‐0.5から0μsecまでは、三つの線が重なった状態で示される。
図10では、期間Taを400ns、期間Tbを75ns、図11では、期間Taを215ns、期間Tbを170nsに設定した場合を示す。
ゲート抵抗無の電力制御回路95ゲートドライブ方式では、ゲート抵抗を省略することで330ns程度に削減できるが、ゲート電圧VGEのオーバーシュートが起こる。その結果、20V程度(定格外)の電圧がかかってしまうので素子の破壊が起こり得る。
本実施形態の電力制御回路201のゲートドライブ方式では、ゲート抵抗が無い場合と同等の立ち上がり時間(従来方式に比べて1/3)を実現しながら、ゲート電圧VGEのオーバーシュートを無くしている。本実施形態ではターンオンに要する時間を、電力制御回路93を用いる場合の1100nsから330nsに短縮し、30%の時間削減を実現している。加えて、電力制御回路95のようにリンキングを発生させることがない。
ゲート無の電力制御回路95ゲートドライブ方式では、ゲート抵抗を省略することで300ns程度に削減できるが、ゲート電圧VGEのアンダーシュートが起こる。その結果、−30V程度(定格外)の電圧がかかってしまうので素子の破壊が起こり得る。加えて、リンギングの発生により、意図しないターンオンが起こり得る。
本実施形態の駆動方式では、ゲート抵抗が無い場合と同等の立ち下がり時間(350ns従来方式に比べて1/2)を実現しながら、ゲート電圧VGEのアンダーシュートを無くしている。本実施形態ではターンオンに要する時間を、電力制御回路93を用いる場合の800nsから350nsに短縮し、44%の時間削減を実現している。加えて、電力制御回路95のようにリンキングを発生させることがない。
(1−a)パワートランジスタ90のゲート電圧の立ち上がり、立ち下がりが遅く、ハーフON状態の期間TR及びOFF状態に遷移するハーフON状態の期間TFが長くなるため、パワートランジスタ90の電力損失が大きい。
(2−a)コレクタ−エミッタ間またはドレイン−ソース間の電圧VCEのオーバーシュートが発生しないように、ゲート抵抗の抵抗値を調整する。
(3−a)ゲート抵抗の熱損失が発生するため、ゲートドライバの消費電力が大きくなる。
(4−a)電力制御回路を利用する利用者に対して、外付けするゲート抵抗のコスト、面積、設計工数が発生する。
(5−a)複数のゲートドライブ方法(通常ON/OFF、ソフトターンオフ、クランプ)に対してそれぞれのドライバ回路が必要となる。
(1−b)パワートランジスタ90のゲート電圧の立ち上がり、立ち下がりが速く、ハーフON状態の期間TR及びOFF状態に遷移するハーフON状態の期間TFが短くなるため、パワートランジスタ90の電力損失が小さい。
(2−b)高速でゲートをチャージしながらも、コレクタ−エミッタ間またはドレイン−ソース間の電圧VCEのオーバーシュートが発生しないように、部分的にゲートのチャージ速度を制限する。チャージ速度の制限は、駆動信号に挿入するパルス幅で調整するとともに、寄生インダクタンスLGの影響を駆動信号の出力波形で補償する。加えて、ゲート抵抗を使用しないで実現する構成である。
(3−b)ゲートドライバの消費電力が小さい。加えて、パワートランジスタ90のゲート電荷の回生が可能である。これについては図15を参照して説明する。
(4−b)電力制御回路を利用する利用者に対して、外付けするゲート抵抗のコスト、面積、設計工数が発生しない。
(5−b)複数のゲートドライブ方法を1つのドライバ回路で実現可能である。
一実施形態のゲートドライバを用いることにより、パワートランジスタ90のゲート電圧のチャージ時間が短縮される。その結果、図13に示す電流ICEの立ち上がり及び立ち下がりの時間、及びゲート電圧の立ち下がり及び立ち上がりの時間が、図3に比べて短縮される。言い換えると、スイッチング時間TR及びTFが短縮されることになり、パワートランジスタ90の電力損失が削減できる。このように、一実施形態のゲートドライバによれば、ゲート抵抗を用いるときに発生する第1の問題点である電力損失を抑制することができる。
図14に示すように、一実施形態では、図13を参照して説明した通り、電力損失を抑制することができることに加え、ゲート抵抗を備えない場合に電力制御回路に発生する課題も解決することが可能である。具体的には、ゲート抵抗無の電力制御回路のゲート電流IG及びゲート電圧VGEの波形に示されるゲート電圧VGEのオーバーシュート、アンダーシュート、リンギングを回避することができる。
一実施形態の電力制御回路は、ゲート抵抗を使用しないことから、ジュール損失が生じない。その結果、ゲートドライブに要する電力が減少する。加えて、パワートランジスタのゲートに充電された電荷は、ジュール熱ではなく、再び電力として電源へ回生される。その結果消費電力を削減することができる。図15を参照してゲートドライバが電力wo回生させるように構成されていることを説明する。
図15には、上段に、ゲートドライバ出力電圧VOUTと、パワートランジスタのゲート電流IG及びゲート電圧VGEの波形を示す。また、下段に、期間Ta〜Tdについて、電力制御回路内のパワートランジスタ90のゲートへの電荷の充電元と放電先とを説明する図を示す。図15では、電力制御回路の構成を、説明に関係する素子を中心に簡略化して示す。具体的には、パワートランジスタ90とゲートドライバとを示し、ゲートドライバに関して、第1スイッチ部として働くPMOSトランジスタSW1、第2スイッチ部として働くNMOSトランジスタSW2を示す。PMOSトランジスタSW1及びNMOSトランジスタSW2は、図8に示す第1及び第2スイッチ部の状態遷移と同様に、いずれか一方がON状態に他方がOFF状態になる。また、太い実線の矢印は電流の流れを示し、点線の矢印はリターン電流の流れを示す。
期間Tbにおいて、ゲートドライバにおいて、NMOSトランジスタSW2がON状態であり、寄生インダクタンスLGのエネルギーによって、NMOSトランジスタSW2を介してグランドGNDからパワートランジスタ90に電流が流れる。そのため、パワートランジスタ90のゲートは、グランドGNDから電荷がチャージされる。このとき、リターン電流は、パワートランジスタ90からグランドGNDに流れる。
期間Tdにおいて、ゲートドライバにおいて、PMOSトランジスタSW1がON状態であり、寄生インダクタンスLGのエネルギーによって、PMOSトランジスタSW1を介してパワートランジスタ90から電源VCCに電流(回生電流)が流れる。そのため、パワートランジスタ90のゲートは、電荷が電源VCCへディスチャージされる。ディスチャージされた電荷は電源VCCで利用される回生電力となる。このとき、リターン電流は、グランドGNDからパワートランジスタ90に流れる。
まず、ゲート抵抗RGがなくなることにより、外付け抵抗が不要になる。これにより、部品コスト、実装面積、設計工数の削減ができる。
加えて、一実施形態では、ゲートドライバの回路面積を削減することもできる。図16A及び図16Bを参照して説明する。図16Aは、アクティブミラークランプを有する、ゲート抵抗RGを用いるゲートドライバの構成例を示す図である。ゲート抵抗RGを用いるゲートドライバでは、パワートランジスタ90のゲートを低抵抗でグランドGNDにクランプしなければ、寄生カップリングによるセルフターンONが発生する。パワートランジスタ90をOFFするときにセルフターンONを防ぐため、ゲートドライバは、アクティブミラークランプを備える。アクティブミラークランプは、制御ロジック96からの指令がパワートランジスタ90をOFF状態に遷移させ、且つゲート電圧が1.5V以下の場合に低抵抗でゲートをグランドGNDにクランプする。
図16Bは、一実施形態のゲートドライバのアクティブミラークランプの機能を説明する図である。一実施形態のゲートドライバでは、ゲート抵抗RGを備えない構成であるため、ゲートドライバ本体のローサイドトランジスタで十分にグランドGNDにクランプできる。言い換えると、ゲートドライブ方式は1系統の回路で全てのゲート抵抗に対応できる。このため、アクティブミラークランプ専用のトランジスタが不要になる。従って、アクティブミラークランプとして機能するNMOSトランジスタSW3の面積を削減することが可能になる。
本実施形態の説明、例えば、図12B,図13乃至図16Bの説明において、一実施形態のゲートドライバには、図1、7、9のゲートドライバ1、100、200に加え、以降の各実施形態で説明するゲートドライバ、または、これらのゲートドライバに基づいて適宜変更した構成を含む。同様に、一実施形態の電力制御回路には、図7,9の電力制御回路101、201に加え、以降の各実施形態で説明する電力制御回路、または、これらの電力制御回路に基づいて適宜変更した構成を含む。
実施形態2では、駆動信号のパルス幅の調整について説明する。
図7,9に示したゲートドライバ100、200が実施するスイッチング方式の制御では、駆動信号に形成するパルス幅は、期間Ta〜Tdの時間に応じて決まる。本実施形態では、パルス幅を決定する期間Ta、Tb、Tc、Tdの決定方法を説明する。
図17は駆動信号のパルス幅を決定する方法の一例を示している。本実施形態のスイッチング方式では、期間Ta、Tbが終了した後の時点t2で、パワートランジスタのゲート電圧VGEが所望の電圧に収束し、ゲート電流IGがゼロに収束することが望ましい。そのため、期間Ta、Tbが終了した後の時点t2での、ゲート電圧VGEとゲート電流IGを測定し、測定した値を所望の値と比較する。比較結果に基づいて、パルス幅が広すぎるのか狭すぎるのか、言い換えると、期間Ta、Tbが長いのか短いのかを判別する。判別した結果に基づいて、期間Ta、Tbの長さを決定する。図18に駆動信号のパルス幅を調整する手順の一例を示す。図18では、パワートランジスタのゲート電圧VGEの所望の電圧が15Vである場合を一例として示す。例えば、ゲート電圧VGEが15Vより小さく(VGE<15V)、かつ、ゲート電流IGがゼロより小さい(IG<0)場合には、期間Taを広げ、期間Tbを狭める。言い換えると期間Taを長くし、期間Tbを短くする。他の値をとるゲート電圧VGE及びゲート電流IGの場合ついても図18に示す手順によって期間Ta、Tbを調整する。期間Ta、Tbを調整することによって、ゲート電圧VGEが15Vに、ゲート電流IGがゼロに収束するように調整する。
図17乃至19を用いて説明した方法により、期間Ta〜Tdを調整することによって、駆動信号の信号レベルを変更する。これにより、駆動信号に形成するパルス幅を適切な長さに調整することができる。
ゲート電圧センサ351は、ゲート電圧VGEを測定するセンサである。
ゲート電流センサ352は、ゲート電流IGを測定するセンサである。
キャリブレーションブロック353は、センサが測定したゲート電圧VGEとゲート電流IGとに基づいて、期間Ta〜Tdを調整するブロックである。キャリブレーションブロック353は、図18,19に示す手法に従って、期間Ta〜Tdを調整する。
タイミング回路221〜224は、遅延が可変の遅延素子から構成され、遅延素子の遅延がキャリブレーションブロック353によって調整される。
キャリブレーション機能を有することにより、ゲートドライバ300は、測定したゲート電圧VGEとゲート電流IGとに基づいて、期間Ta〜Td、言い換えるとパルス幅を適切な値に調整することが可能になる。
ゲート抵抗が無い電力制御回路の場合に発生する、電流スルーレートの制御に関連する第二及び第三の課題を解決するためには、パワートランジスタのゲート電圧のスルーレートを調整する必要がある。
例えば、図2に示す電力制御回路93では、ゲート抵抗の値を変えることでスルーレートを調整する。一方、一実施形態の電力制御回路では、ゲート抵抗を用いない、または非常に小さい抵抗値のゲート抵抗を用いることを想定している。このため、一実施形態の電力制御回路は、スルーレートを調整するため、ゲート抵抗以外の手段を必要とする。
図21に、一実施形態のゲートドライバの駆動信号とパワートランジスタのゲート電圧のスルーレートとの関係を説明する図を示す。図21は、ゲート電圧のスルーレートを調整するためのゲートドライバの出力波形を示している一実施形態では、ゲート電圧VGEを第1のレベルから第2のレベルに遷移させる過程で、所々に第1のレベルのパルスを挿入する。これにより、ゲート電圧のスルーレートの調整が可能となる。ゲート電圧VGEが所望の第2のレベルに到達した後は、ゲートドライバ出力電圧VOUTを第2のレベルで固定する。
図21に示すように、駆動信号に挿入するパルス幅及びパルスの数によってゲート電圧のスルーレートを調整する。駆動信号に挿入するパルスの数を増やすことにより、ゲート電圧の立ち上がりを遅くし、スルーレートを小さくする、言い換えるとスルーレートを寝かせる。加えて、第1のレベル(逆極性)のパルス幅を大きくすることによりゲート電圧の立ち上がりを遅くすることもできる。
図21は、パワートランジスタをOFF状態からON状態に切り替えるときの、ゲートドライバ出力電圧VOUTとパワートランジスタのゲート電圧VGEとを示す。パワートランジスタをON状態からOFF状態に切り替える場合も図21と同様に調整することができる。
スルーレートを寝かせることで、図6に示したようなサージ電圧の抑制は可能となる。一方で、スイッチング時間が長くなるためパワートランジスタのスイッチング損失が増えてしまう。そこで、図22に示すように、サージ電圧が現れる領域の手前まではゲート電圧を高速に充放電し(ゲート電圧のスルーレートを大きくし、大電流とする)、サージ電圧が現れる領域では、ゲート電圧をゆっくりと充放電する(スルーレートを寝かせ、ゲート電流IGを抑制する)制御を行う。言い換えると、コレクタ−エミッタ間またはドレイン−ソース間の電圧VCEのオーバーシュートと関係ない領域はゲート電圧VGEのスルーレートを上げてゲート電荷を素早く充放電する。一方、コレクタ−エミッタ間またはドレイン−ソース間の電圧VCEのオーバーシュートに関わる部分はゲート電圧VGEのスルーレートを下げる。このように、領域によってゲート電流IG(dVGE/dt)の電流スルーレートを制御することで、次の二つの有利な効果を両立させることができる。
(1)スイッチング時間を短くしてスイッチング損失を低減すること、及び、
(2)サージ電圧を抑制してオーバーシュートを小さくし、パワートランジスタへの影響を回避すること。
このように、一実施形態のように、ゲート抵抗を用いることなく、スルーレートを領域に応じて調整できないゲートドライバでは、動作の途中でゲート抵抗の値を変えることができない。このため、一実施形態のように、領域によって能動的にゲート電流IGを制御するという機能を実現することができない。なお、可変電流制御を行えば実現する可能性があるが、ゲートドライバへの分圧比が大きくなるので熱的な問題から好ましくない。
実施形態4では、実施形態2で説明したパルス幅の調整を容易にする態様を説明する。
実施形態2では、図17に示すように、駆動信号へ逆極性のパルス(逆パルス)を一つ挿入ことによって、時点t2でゲート電圧VGEとゲート電流IGの両方が同時に所望の値になることを想定している。この手法では、時点t2でゲート電圧VGEとゲート電流IGの両方が同時に所望の値にする合わせ込みに、パルス幅を決定するパラメータを厳密に調整する必要がある。
そこで、本実施形態では、最初の逆極性のパルス挿入が終了する頃までにゲート電圧VGEとゲート電流IGが所望の値に近似するように粗く合わせ込んでおき、残りの期間で小さなゲート電流IGによってゲート電圧の収束を図るものである。
上段に示す実施形態2のパルス幅の調整では、時点t2で電流をゼロに、ゲート電圧を所望の値(例えば15V)に一致するように、時点t0からt1(第1の期間)及び時点t1からt2(第2の期間)のパルス幅を調整する。パルス幅の調整が適切に実施されない場合には、スイッチング時間の増大、及びゲート電圧のオーバーシュートが発生し、その結果、スイッチング損失の増大とパワートランジスタ90へのストレスの増大につながっていた。
下段に示す本実施形態では、最初の逆極性のパルスの挿入によって、所望の値の近傍まで合わせこみ、その後逆極性のパルスを一つ以上挿入することによって、所望の値に合わせこむ。図23では、時点t12で電流がゼロ付近、ゲート電圧が15V付近になるように、時点t0からt11(第1の期間)及び時点t11からt12(第2の期間)のパルス幅を調整する。その後、時点t12からt16では、デューティ比が大きいパルスを細かく挿入し、電流がゼロ、ゲート電圧が15Vに収束させる。
本実施形態は、例えば、図9、20において、駆動制御部210が有するタイミング回路221〜224の数を増やし、各タイミング回路を構成する遅延素子の遅延量を調整して適切なパルス幅のパルスを駆動回路に形成させる構成により実現することが可能である。
本実施形態のように駆動信号に挿入するパルスの数を調整することで、パルス幅を決定するパラメータのキャリブレーションに要求される精度を緩和することができる。
実施形態5では、ゲート電圧のスルーレートを調整する場合のゲートドライバの構成例を、ゲート抵抗RGを用いるゲートドライバと比較して説明する。
図24は、ゲート抵抗RGを用いるゲートドライバであって、スルーレートの調整機能を備える構成例を示す図である。ゲートドライバ98は、一実施形態のゲート駆動部40に相当する構成として、PMOSトランジスタSW1、及びNMOSトランジスタSW2〜SW4を備える。
図25は、一実施形態のゲートドライバであって、スルーレートの調整機能を備える構成例を示す図である。ゲートドライバ400は、駆動制御部410とゲート駆動部440とを備える。駆動制御部410は、ゲート電圧のスルーレートを制御する機能として第1乃至第3スルーレート制御部411〜412を少なくとも備える。例えば、第1乃至第3スルーレート制御部411〜412は、駆動信号に形成するパルスの数に応じて遅延素子を備える。ゲート駆動部440は、PMOSトランジスタSW1、及びNMOSトランジスタSW2を備える。
図24、25において、制御信号(ゲート制御信号)はパワートランジスタ90の通常のターンオン、ターンオフを制御する信号である。また、異常検出信号は、異常を検出したことを通知する信号である。制御信号及び異常検出信号は入力端子からゲートドライバ98、400へ入力される。
第2スルーレート制御部412は、パワートランジスタ90の通常のターンオフを制御する。そのため、第2スルーレート制御部412は、パワートランジスタ90をOFF状態への切り替える制御信号を受けると、駆動信号を生成するように構成される。
第3スルーレート制御部413は、異常検出時のソフトターンオフを制御する。そのため、第3スルーレート制御部413は、異常検出信号を受けると、駆動信号を生成するように構成される。
コンパレータ414は、パワートランジスタ90がOFF状態に遷移したことを検出する。
図24、25を参照して説明したように、一実施形態では、ゲート電圧/ゲート電流のスルーレートを制御するような機能を有する場合にも、ゲート抵抗を用いる構成に比べて、トランジスタの数を削減することが可能である。そのため、回路規模を抑制することができる。
実施形態2でパルス幅を調整するキャリブレーションブロックを備えるゲートドライバの一例を説明した。実施形態6では、パルス幅を調整する機能を備えるゲートドライバの他の構成例を説明する。図26A乃至26Cは、パルス幅を調整する機能を有するゲートドライバから構成される電力制御回路の一例を示す図である。図26A乃至26Cでは、図7の電力制御回路101の駆動制御部110の構成を変更した例を示す。そのため、図7と同じ符号の構成は同様であるため説明を省略する。また、図26A乃至26Cに示す駆動制御部の構成例は、図7の電力制御回路101に組み込むだけでなく、図1、図9に示すような他の電力制御回路に組み込むことも可能であることは言うまでもない。
駆動制御部510Aは、レジスタファイル512が保持する情報を書き換えることにより、バルス幅を調整することが可能になる。そのため、ゲートドライバ500Aを利用する外部の装置からバルス幅を適切な長さに調整することが可能になる。
センサ機能は、パワートランジスタ90のゲートの近くのゲート電圧VGEおよびゲート電流IGを検出し、ゲート電圧センス信号とゲート電流センス信号をキャリブレーション回路513へ出力する。電圧センサ機能を追加した場合であっても、電圧センサに流れる電流Iまたはその時間微分dI/dtの値が小さいため、寄生抵抗514と寄生インダクタンス515の影響は小さい。
キャリブレーション回路513は、ゲート電圧センス信号とゲート電流センス信号に基づいてパルス幅を調整する。パルス幅の調整は、例えば図18,19に示す手法を用いてもよい。キャリブレーション回路513は、調整した結果をレジスタファイル512へ書き込む。
論理回路511の動作は図26Aと同様である。
駆動制御部510Bは、キャリブレーション回路513及びセンサ機能によって、レジスタファイル512が保持する情報を書き換えることにより、バルス幅を調整することが可能になる。そのため、パワートランジスタ90の稼働状況に応じて、パルス幅を調整することができる。この場合には、ゲートドライバ500Bを利用する装置がパルス幅を調整する必要がなくなる。
コマンドデータ517は、レジスタ設定信号の情報をレジスタファイルに設定し、制御信号を論理回路511へ出力するように構成される。
論理回路511の動作は図26Aと同様である。
駆動制御部510Cは、コマンド信号を受け、コマンドデータ517に保持することにより、レジスタファイル512にパルス幅を調整する情報を設定することが可能になる。そのため、ゲートドライバ500Cとは異なる電源ドメインで動作する外部の装置(マイコン等)から入力されるコマンド信号によって、バルス幅を適切な長さに調整することが可能になる。
2 入力端子
3 出力端子
10、110、210、410 駆動制御部
20、 タイミング制御部
30 論理部
40、140、240、440 ゲート駆動部
90 パワートランジスタ
93、95、101、201、301、401、501
96、11 制御ブロック
99、414 コンパレータ
121、221〜224 タイミング回路
131、132、231〜233、511 論理回路
141、241 第1トランジスタ
142、242 第2トランジスタ
243、244 NOT回路
351 ゲート電圧センサ
352 ゲート電流センサ
353 キャリブレーションブロック
411 第1スルーレート制御部
412 第2スルーレート制御部
413 第3スルーレート制御部
512 レジスタファイル
513 キャリブレーション回路
514 寄生抵抗
515 寄生インダクタンス
516 アイソレータ
517 コマンドデータ
LG 寄生インダクタンス
RG ゲート抵抗
RL 負荷
SW1 PMOSトランジスタ
SW2、SW3、SW4 NMOSトランジスタ
Claims (17)
- パワートランジスタを導通状態へ切り替える制御信号を受けると、前記パワートランジスタのゲート電圧を制御する駆動信号を、第1のレベルから第2のレベルへ切り替え、前記駆動信号を、第1の期間経過後に前記第1のレベルへ切り替え、さらに第2の期間経過後に前記第2のレベルへ切り替えるように制御し、前記パワートランジスタを遮断状態へ切り替える制御信号を受けると、前記駆動信号を前記第2のレベルから前記第1のレベルへ切り替え、前記駆動信号を、第3の期間経過後に前記第2のレベルへ切り替え、さらに第4の期間経過後に前記第1のレベルへ切り替えるように制御する駆動制御部と、
前記駆動信号を増幅して出力するゲート駆動部と、
前記第1及び第2の期間が経過したときに、前記パワートランジスタのゲート電圧とゲート電流とを検出し、前記第1及び第2の期間の調整をし、前記第3及び第4の期間が経過したときに、前記パワートランジスタのゲート電圧とゲート電流とを検出し、前記第3及び第4の期間の調整をするキャリブレーション部と、
を備えるゲートドライバ。 - 前記第1の期間及び前記第2の期間は、前記第1の期間に電源から電流を供給し、前記第2の期間に前記電源からの電流の供給を停止することによって、前記第2の期間経過後に前記パワートランジスタのゲート電圧が所望の電圧レベルに到達するように調整され、
前記第3の期間及び前記第4の期間は、前記第3の期間にグランドへ電流を放出し、前記第4の期間に前記電源へ電流を回生させることによって、前記第4の期間経過後に前記ゲート電圧がグランドレベルに到達するように、調整される請求項1記載のゲートドライバ。 - 前記ゲート駆動部は、
前記駆動信号が前記第1のレベルのときにはOFF状態に、前記第2のレベルのときにはON状態に制御される第1スイッチ部と、
前記駆動信号が前記第1のレベルのときにはON状態に、前記第2のレベルのときにはOFF状態に制御される第2スイッチ部と、を備える請求項1記載のゲートドライバ。 - 前記第1スイッチ部は、一端が電源に接続され、
前記第2スイッチ部は、一端が前記第1スイッチ部の他端に接続され、他端がグランドに接続され、
前記第1スイッチ部は、前記第1の期間には、前記電源から前記パワートランジスタのゲートへ電荷を供給し、前記第4の期間には、前記パワートランジスタのゲートから電荷を前記電源へ回生させ、
前記第2スイッチ部は、前記第2の期間には、前記グランドから前記パワートランジスタのゲートへ電荷を供給し、前記第3の期間には、前記パワートランジスタのゲートから電荷を放電させる請求項3記載のゲートドライバ。 - 前記駆動制御部は、
前記第1乃至第4の期間が経過したタイミングを検出すると、前記駆動信号の切り替えを指示するタイミング制御部と、
前記タイミング制御部からの指示に応じて、前記駆動信号を前記第1のレベルと前記第2のレベルとの間で切り替えを制御する論理部と、を備える請求項1記載のゲートドライバ。 - 前記キャリブレーション部は、前記第1及び第2の期間が経過したときに、前記パワートランジスタのゲート電圧とゲート電流とを検出し、検出した値を所望の値と比較して前記第1及び第2の期間の調整の要否を判定し、前記第3及び第4の期間が経過したときに、前記パワートランジスタのゲート電圧とゲート電流とを検出し、検出した値を所望の値と比較して前記第3及び第4の期間の調整の要否を判定し、判定結果に応じて、前記第1乃至第4の期間を調整する請求項1記載のゲートドライバ。
- 前記キャリブレーション部は、前記第1及び第2の期間が経過したときに、前記ゲート電圧が所望の値より小さい場合には、前記第1の期間を広げ、前記ゲート電流が所望の値より小さい場合には、前記第2の期間を縮め、前記ゲート電圧が所望の値より大きい場合には、前記第1の期間を縮め、前記ゲート電流が所望の値より大きい場合には、前記第2の期間を広げるように制御する請求項6記載のゲートドライバ。
- 前記駆動制御部は、前記第1及び第2の期間、または前記第3及び第4の期間経過後、さらに前記駆動信号を前記第1のレベルと前記第2のレベルとの切り替えるように制御する請求項1記載のゲートドライバ。
- 前記駆動制御部は、前記駆動信号を前記第1のレベルと前記第2のレベルとの切り替えを繰り返し、前記第1のレベルと前記第2のレベルとの切り替えを前半と後半とで長さを変化させる請求項8記載のゲートドライバ。
- 前記第1の期間及び前記第2の期間は、前記第1の期間に電源から電流を供給し、前記第2の期間に前記電流の供給を停止することによって、前記第2の期間後に前記パワートランジスタのゲート電圧が所望の電圧レベルより低い任意の範囲に到達するように調整され、
前記第3の期間及び前記第4の期間は、前記第3の期間にグランドへ電流を放出し、前記第4の期間に前記電源への電流の回生させることによって、前記第4の期間後に前記ゲート電圧がグランドレベルより高い任意の範囲に到達するように、調整され、
前記駆動制御部は、前記第2の期間経過後、前記第1のレベルのパルスの挿入を複数回繰り返し、前記第4の期間経過後、前記第2のレベルのパルスの挿入を複数回繰り返す請求項1記載のゲートドライバ。 - 前記駆動制御部は、
前記パワートランジスタを前記導通状態への切り替える制御信号を受けると、前記駆動信号を前記第1のレベルから前記第2のレベルへ切り替えた後、前記駆動信号の信号レベルを切り替えて、前記駆動信号に逆極性のパルスを少なくとも一つ形成するように制御する第1スルーレート制御部と、
前記パワートランジスタを遮断状態へ切り替える制御信号を受けると、前記駆動信号を前記第2のレベルから前記第1のレベルへ切り替えた後、前記駆動信号の信号レベルを切り替えて、前記駆動信号に逆極性のパルスを少なくとも一つ形成するように制御する第2スルーレート制御部と、
異常が検出されたことが通知されたときに、前記第2スルーレート制御部が制御する前記駆動信号より、前記パワートランジスタのゲート電圧のスルーレートが低くなるように制御する第3スルーレート制御部と、を備える請求項1記載のゲートドライバ。 - 前記第2の期間は、前記第1の期間とは異なる長さであり、前記第4の期間は、前記第3の期間とは異なる長さである請求項1記載のゲートドライバ。
- パワートランジスタを制御する制御信号を受け、
前記制御信号が導通状態への切り替えを指示する場合には、前記パワートランジスタのゲートを制御する駆動信号を第1のレベルから第2のレベルへ切り替えて出力した後、前記駆動信号を、第1の期間経過後に前記第1のレベルへ切り替え、さらに第2の期間経過後に前記第2のレベルへ切り替え、
前記制御信号が遮断状態への切り替えを指示する場合には、前記駆動信号を第2のレベルから第1のレベルへ切り替えて出力した後、前記駆動信号を、第3の期間経過後に前記第2のレベルへ切り替え、さらに第4の期間経過後に前記第1のレベルへ切り替え、
前記第1及び第2の期間が経過したときに、前記パワートランジスタのゲート電圧とゲート電流とを検出し、前記第1及び第2の期間の調整をし、
前記第3及び第4の期間が経過したときに、前記パワートランジスタのゲート電圧とゲート電流とを検出し、前記第3及び第4の期間の調整をする
スイッチング方法。 - パワートランジスタを導通状態へ切り替える制御信号を受けると、前記パワートランジスタのゲート電圧を制御する駆動信号を、第1のレベルから第2のレベルへ切り替え、前記駆動信号を、第1の期間経過後に前記第1のレベルへ切り替え、さらに第2の期間経過後に前記第2のレベルへ切り替えるように制御する駆動制御部と、
前記駆動信号を増幅して出力するゲート駆動部と、
前記第1及び第2の期間が経過したときに、前記パワートランジスタのゲート電圧とゲート電流とを検出し、前記第1及び第2の期間の調整をするキャリブレーション部と、
を備えるゲートドライバ。 - 前記駆動制御部は、前記パワートランジスタを遮断状態へ切り替える制御信号を受けると、前記駆動信号を前記第2のレベルから前記第1のレベルへ切り替え、前記駆動信号を、第3の期間経過後に前記第2のレベルへ切り替え、さらに第4の期間経過後に前記第1のレベルへ切り替えるように制御し、
前記キャリブレーション部は、前記第3及び第4の期間が経過したときに、前記パワートランジスタのゲート電圧とゲート電流とを検出し、前記第3及び第4の期間の調整をする請求項14記載のゲートドライバ。 - 前記第2の期間は、前記第1の期間とは異なる長さである請求項14記載のゲートドライバ。
- 前記第4の期間は、前記第3の期間とは異なる長さである請求項15記載のゲートドライバ。
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