JP6355182B2 - Ｔｆｔアレイ基板 - Google Patents

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Description

この発明は、液晶表示技術に関し、特にＴＦＴアレイ基板に関する。
画像表示技術の領域において、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＬＣＤ）、もしくは有機ＥＬ表示装置（Ｏｒｇａｎｉｃ Ｅｍｉｔｉｎｇ Ｄｉｏｄｅ、ＯＥＬＤ）などのフラットパネルタイプのディスプレーは、すでにＣＲＴ表示装置に取って代わろうとしていて、液晶テレビ、携帯電話機、パーソナル・ディジタル・アシスト、ディジタルカメラ、電子計算機、又はパーソナルコンピュータなどのディスプレーに幅広く応用されている。
表示パネルは、ＬＣＤ、又はＯＬＥＤの主要な構成部分であって、ＬＣＤによる表示パネルであろうと、ＯＬＥＤによる表示パネルであろうと、通常は薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｔｏｒ、ＴＦＴ）アレイ基板を具える。このＴＦＴアレイ基板には、アレイ状に配置されるＲ、Ｇ、Ｂの複数のサブ画素と、複数の走査線と、及び複数のデータ線とが形成される。それぞれのサブ画素は、対応する走査線を介して走査信号を受信し、かつ対応するデータ線を介してデータ信号を受信して画像を表示する。
図１は、従来のＴＦＴアレイ基板の構造を示した説明図である。
図面に開示する従来のＴＦＴアレイ基板は、複数のデータ線と、走査線と、及びサブ画素とを含む。
複数のデータ線は、互いに平行し、かつ上下方向に順に配列される。
例えばＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５などである。
複数の走査線は、互いに平行し、かつ水平方向に順に配列される。
例えばＧ１、Ｇ２、Ｇ３、Ｇ４などである。
複数のサブ画素は、アレイ状に配列される。
同一の行に位置するそれぞれのサブ画素は、ＴＦＴを介して当該行のサブ画素上方の走査線に電気的に接続する。
例えば、第１行に位置するそれぞれのサブ画素は、ＴＦＴを介して走査線Ｇ１に電気的に接続する。
第２行に位置するそれぞれのサブ画素は、ＴＦＴを介して走査線Ｇ２に電気的に接続し、その他は、これを以って推類する。
同一列に位置するそれぞれの画素はＴＦＴを介してサブ画素左側のデータ線に電気的接続する。例えば第１列に位置するそれぞれのサブ画素はＴＦＴを介してデータ線Ｄ１に電気的に接続し、第２列に位置するそれぞれのサブ画素はＴＦＴを介してデータ線Ｄ２に電気的に接続し、その他は、これを以って推類する。
図２は、従来のデータ線共有タイプ（Ｄａｔｅ Ｌｉｎｅ Ｓｈａｒｅ、ＤＬＳ）ＴＦＴアレイ基板の構造を示した説明図である。
図面に開示するＤＬＳタイプのＴＦＴアレイ基板は、サブ画素２列毎に対応する１本のデータ線を配置し、１行のサブ画素には、その上下両側に計２本の対応する走査線を配置する。
同一行のサブ画素は、それぞれのデータ線の左右両側に位置する偶数列のサブ画素と奇数列のサブ画素とが、それぞれＴＦＴを介して該データ線に共同して電気的に接続する。即ち、該データ線を共有する。
同時に、同一行のサブ画素は、偶数列のサブ画素が一列毎にＴＦＴを介して該行のサブ画素上側の走査線に電気的に接続し、奇数列のサブ画素が一列毎にＴＦＴを介して該行のサブ画素下側の走査線に電気的に接続する。例えば、第２列と第３列とのサブ画素がデータ線Ｄ２を共用し、第４列と第５列とのサブ画素がデータ線Ｄ３を共用し、その他は、これを以って推類する。
第１行のサブ画素における偶数列のサブ画素は、一列毎にＴＦＴを介して第１行のサブ画素上側の走査線Ｇ１に電気的に接続し、第１行のサブ画素における奇数列のサブ画素は、一列毎にＴＦＴを介して第１行のサブ画素下側の走査線Ｇ２に電気的に接続し、第２行のサブ画素における偶数列のサブ画素は、一列毎にＴＦＴを介して第２行のサブ画素上側の走査線Ｇ３に電気的に接続し、第２行のサブ画素における奇数列のサブ画素は、一列毎にＴＦＴを介して第２行のサブ画素下側の走査線Ｇ４に電気的に接続する。その他は、これを以って推類する。
図１に開示する従来のＴＦＴアレイ基板に比して、図２に開示するＤＬＳタイプのＴＦＴアレイ基板は、データ線を配置する数が半減することからコストを節減することができる。
但し、同時に走査線の数が倍になり、それぞれのサブ画素の充電時間は、走査線の数が倍になることで半減する。したがって、往々にして対応するデータ線と走査線の信号の遅延効果による影響が増大する。例えば、データ線（走査線）の末端においてデータ線（走査線）のリレーが奇数列のサブ画素と偶数列のサブ画素との充電率の差を招き、このため上下方向の暗い線が表示されるという画像表示上の欠点が生じる。
図２、３、４を参照にして述べる。
例えば図４に開示するように、データ線の駆動方式は２ドット（２ｄｏｔ）ごとに極性を反転させる２ドット反転駆動方式である。
ＲＣ遅延（ＲＣ Ｄｅｌａｙ）の影響により、データ信号は理想的な矩形波にならない。
実際にはデータ信号の波形は図３に開示するように円弧波形になる。
一つのサブ画素をＰｘｙと設定する。
ｘは第ｘ行を表わし、ｙは第ｙ列を表わす。
図２に開示するサブ画素Ｐ１２は第１行、第２列のサブ画素である。
走査線Ｇ１、Ｇ２、Ｇ３、Ｇ４などを順にオン状態にすると、それぞれのデータ線の両側に接続する偶数列のサブ画素が、奇数列のサブ画素より先に、行を追って順次駆動される。例えばデータ線Ｄ２上に接続するサブ画素はＰ１２、Ｐ１３、Ｐ２２、Ｐ２３と順次駆動される。
データ信号の同一極性の周期内において、後から駆動されるサブ画素は、先に駆動されるサブ画素に比してさらに充電されがちになる。このため、Ｐ１３はＰ１２よりさらに充電され、Ｐ２３はＰ２２よりさらに充電される。
データ信号は極性が反転した後、駆動する順序に変更はなく、依然として偶数列のサブ画素を先に駆動し、その後奇数列のサブ画素を駆動する。即ち、同一行に位置するサブ画素は、偶数列のサブ画素が先に駆動され、奇数列のサブ画素が後から駆動される。
このため先に駆動される偶数列のサブ画素には充電不足の現象が生じる可能性がある。よって、偶数列のサブ画素の対応する位置の輝度が不足し、全体的な画像表示効果から見れば、上下方向の線に明、暗の線が現れるという欠点が形成される。
この発明は、上下方向の線に明、暗の線が現れるという欠点を改善し、かつデータ線全体の電気抵抗を低減して、抵抗容量の遅延を減少し、走査線、もしくはデータ線末端の充電エラーを回避することのできるＴＦＴアレイ基板を提供することを課題とする。
そこで、本発明者は従来のＴＦＴアレイ基板に見られる欠点に鑑み鋭意研究を重ねた結果、同一フレーム画面の画像表示周期内に相対的に明、相対的に暗になるサブ画素を交互に配置したＴFＴアレイ基板によって課題を解決できる点に着眼し、係る知見に基づいて本発明を完成させた。
以下この発明について説明する。
本発明のＴＦＴアレイ基板は、
複数のデータ線と、複数の走査線と、アレイ状に配置される複数のサブ画素と、を含んでなり、
それぞれの行のサブ画素の内、奇数列のサブ画素を偶数列のサブ画素の位置から平面上において横方向にずらして配置し、
それぞれのデータ線は、ＴＦＴを介して、行毎の画素の該データ線の左右両側の二つのサブ画素と電気的に接続し、かつ二つの該サブ画素にデータ信号を提供し、
１行毎のサブ画素に対応して、その上下両側にそれぞれ位置する計２本の走査線を配置し、
即ち第ｎ本目の走査線と第ｎ'本目の走査線とが、それぞれ第ｎ行サブ画素の上下両側に位置し、
第ｎ＋１本目の走査線と第ｎ'＋１本目の走査線とが、それぞれ第ｎ＋１行サブ画素の上下両側に位置し、
第ｎ＋２本目の走査線と第ｎ'＋２本目の走査線とが、それぞれ第ｎ＋２行サブ画素の上下両側に位置し、
第ｎ＋３本目の走査線と第ｎ'＋３本目の走査線とが、それぞれ第ｎ＋３行サブ画素の上下両側に位置し、
該ｎが整数であって、かつ第ｎ行サブ画素と、第ｎ＋１行サブ画素と、第ｎ＋２行サブ画素と、第ｎ＋３行サブ画素とによって一つの回路構成の単位を形成し、
第ｎ本目走査線がＴＦＴを介して第ｎ行サブ画素の偶数列のサブ画素に電気的に接続して、かつ駆動させ、
第ｎ'本目走査線が、ＴＦＴを介して第ｎ行サブ画素の奇数列のサブ画素に電気的に接続して、かつ駆動され、
第ｎ＋１本目走査線が、ＴＦＴを介して第ｎ＋１行サブ画素の偶数列のサブ画素に電気的に接続して、かつ駆動させ、
第ｎ'＋１本目走査線がＴＦＴを介して第ｎ＋１行サブ画素の奇数列のサブ画素に電気的に接続して、かつ駆動させ、
第ｎ＋２本目走査線がＴＦＴを介して第ｎ＋２行サブ画素の奇数列のサブ画素に電気的に接続し、かつ駆動させ、
第ｎ'＋２本目走査線がＴＦＴを介して第ｎ＋２行サブ画素の偶数列のサブ画素に電気的に接続し、かつ駆動させ、
第ｎ＋３本目走査線がＴＦＴを介して第ｎ＋３行サブ画素の奇数列のサブ画素に電気的に接続し、かつ駆動させ、
第ｎ'＋３本目走査線がＴＦＴを介して第ｎ＋３行サブ画素の偶数列のサブ画素に電気的に接続し、かつ駆動させ、
第ｎ行、第ｎ＋１行のサブ画素の偶数列のサブ画素が奇数列のサブ画素より先に駆動され、
第ｎ＋２行、第ｎ＋３行サブ画素の偶数列のサブ画素が奇数列のサブ画素より後から駆動され、
前記データ線の駆動方式が、２ドット反転駆動方式である
ことを特徴とする。
従来のＴＦＴアレイ基板の構造を示した説明図である。 従来のＤＳＬタイプのＴＦＴアレイ基板の構造を示した説明図である。 図２に対応するデータ信号の波形を示した説明図である。 ＤＳＬタイプのＴＦＴアレイ基板のデータ線駆動方式が２点極性反転１回方式であることを反映させた説明図である。 参考例によるＴＦＴアレイ基板の構造を示した説明図である。 実施の形態によるＴＦＴアレイ基板の構造を示した説明図である。 参考例における明暗異なるサブ画素の分布を示した説明図である。 実施の形態における明暗異なるサブ画素の分布を示した説明図である。
この発明は、上下方向の線に明、暗の線が現れるという欠点を改善し、かつデータ線全体の電気抵抗を低減して、抵抗容量の遅延を減少し、走査線、もしくはデータ線末端の充電エラーを回避することのできるＴＦＴアレイ基板を提供するものであって、同一フレーム画面の画像表示周期内に相対的に明、相対的に暗になるサブ画素を交互に配置してＴＦＴアレイ基板を構成する。係るＴＦＴアレイ基板の特徴を説明するために、具体的な実施例を挙げ、図面を参照にして以下に詳述する。
参考例１
図５は、参考例によるＴＦＴアレイ基板を示した説明図である。
図面に開示するＴＦＴアレイ基板は、例えばＤ１、Ｄ２、Ｄ３、Ｄ４などである複数のデータ線と、アレイ状に配列してなる複数のサブ画素とを含む。
それぞれの行のサブ画素の内、奇数列のサブ画素を偶数列のサブ画素の位置から平面上において横方向にずらして配置する。
それぞれのデータ線は、ＴＦＴを介して、行毎の画素の該データ線の左右両側の二つのサブ画素と電気的に接続し、かつ二つの該サブ画素にデータ信号を提供する。
１行毎のサブ画素に対応して、その上下両側にそれぞれ位置する計２本の走査線を配置する。
即ち、第ｎ本目走査線Ｇ（ｎ）と第ｎ'本目走査線Ｇ（ｎ'）は、それぞれ第ｎ行サブ画素Ｐ（ｎ）の上下両側に位置する。
第ｎ＋１本目走査線Ｇ（ｎ＋１）と第ｎ'＋１本目走査線Ｇ（ｎ'＋１）は、それぞれ第ｎ＋１行サブ画素Ｐ（ｎ＋１）の上下両側に位置する。
ここにおけるｎは整数である。
而も第ｎ行サブ画素Ｐ（ｎ）と第ｎ＋１行サブ画素Ｐ（ｎ＋１）とによって一つの回路構成の単位を形成する。
即ち、回路構成単位を繰り返して配置することで、回路全体を形成することができる。例えば、第１行画素と第２行画素とによって回路構成単位を構成し、第３行サブ画素と第４行サブ画素とによって繰り返す回路構成単位を形成する。その他については、これを以って類推する。
第ｎ本目走査線Ｇ（ｎ）は、ＴＦＴを介して第ｎ行サブ画素Ｐ（ｎ）の偶数列のサブ画素に電気的に接続して、かつ駆動させる。
第ｎ'本目走査線Ｇ（ｎ'）は、ＴＦＴを介して第ｎ行サブ画素Ｐ（ｎ）の奇数列のサブ画素に電気的に接続して、かつ駆動させる。
第ｎ＋１本目走査線Ｇ（ｎ＋１）は、ＴＦＴを介して第ｎ＋１行サブ画素Ｐ（ｎ＋１）の奇数列のサブ画素に電気的に接続して、かつ駆動させる。
第ｎ'＋１本目走査線Ｇ（ｎ'＋１）は、ＴＦＴを介して第ｎ＋１行サブ画素Ｐ（ｎ＋１）の偶数列のサブ画素に電気的に接続して、かつ駆動させる。
走査線が上から下へと順次オン状態になると、第ｎ行サブ画素の偶数列のサブ画素が奇数列のサブ画素より先に駆動される。
このため第ｎ行サブ画素の奇数列のサブ画素は、充電効果が偶数列のサブ画素よりも良くなる。このため、該第ｎ行サブ画素の奇数列のサブ画素が比較的明るくなり、偶数列のサブ画素が暗くなり、第ｎ＋１行のサブ画素Ｐ（ｎ＋１）における偶数列のサブ画素の後に奇数列のサブ画素が駆動される。
ここから、該第ｎ＋１行サブ画素における偶数列のサブ画素は、充電効果が奇数列のサブ画素の充電効果よりよくなり、このため該ｎ＋１行サブ画素における奇数列の画素が比較的暗くなり、偶数列のサブ画素が比較的明るくなる。
データ線の駆動方式については、２ドットごとに極性が反転する方式であって、図７に開示するように、データ信号の極性が反転すると、駆動順序は変更されることなく、最終的に同一フレーム画面の画像表示周期内において、それぞれの列のサブ画素は、第ｎ行のサブ画素Ｐ（ｎ）と第ｎ＋１行サブ画素Ｐ（ｎ＋１）とで、相対的に明、相対的に暗になるサブ画素が交互になる。画像表示の全体的な効果から見れば、空間上に相対的に明、相対的に暗なサブ画素が交互に配列され、上下方向に明、暗異なる輝度の線が表示されるという欠点を改善することができる。
而も、データ線全体の電気抵抗が低減し、抵抗容量の遅延を減少するとともに、走査線、もしくはデータ線の末端における充電エラーの発生を回避することができる。
実施の形態
図６は、実施例によるＴＦＴアレイ基板の説明図である。
図面に開示するＴＦアレイ基板は、複数のデータ線と、複数の走査線と、アレイ状に配列されてなる複数のサブ画素とを含む。
それぞれの行のサブ画素の内、奇数列のサブ画素を偶数列のサブ画素の位置から平面上において横方向にずらして配置する。
それぞれのデータ線は、ＴＦＴを介して、行毎の画素の該データ線の左右両側の二つのサブ画素と電気的に接続し、かつ二つの該サブ画素にデータ信号を提供する。
１行毎のサブ画素に対応して、その上下両側にそれぞれ位置する計２本の走査線を配置する。
即ち、第ｎ本目走査線Ｇ（ｎ）と第ｎ'本目走査線Ｇ（ｎ'）は、それぞれ第ｎ行サブ画素Ｐ（ｎ）の上下両側に位置する。
第ｎ＋１本目走査線Ｇ（ｎ＋１）と第ｎ'＋１本目走査線Ｇ（ｎ'＋１）は、それぞれ第ｎ＋１行サブ画素Ｐ（ｎ＋１）の上下両側に位置する。
第ｎ＋２本目走査線Ｇ（ｎ＋２）と第ｎ'＋２本目走査線Ｇ（ｎ'＋２）は、それぞれ第ｎ＋２行サブ画素Ｐ（ｎ＋２）の上下両側に位置する。
第ｎ＋３本目走査線Ｇ（ｎ＋３）と第ｎ'＋３本目走査線Ｇ（ｎ'＋３）は、それぞれ第ｎ＋３行サブ画素Ｐ（ｎ＋３）の上下両側に位置する。
ここにおけるｎは整数である。
而も第ｎ行サブ画素Ｐ（ｎ）と第ｎ＋１行サブ画素Ｐ（ｎ＋１）と第ｎ＋２サブ画素Ｐ（ｎ＋2）と第ｎ＋３行サブ画素Ｐ（ｎ＋3）によって一つの回路構成の単位を形成する。
即ち、繰り返して回路構成単位を配置することで、回路全体を形成することができる。
例えば、第１行、第２行、第３行、第４行のサブ画素によって一つの回路構成の単位を形成し、第５行、第６行、第７行、第８行のサブ画素によって繰り返す回路構成単位を形成する。
その他については、これを以って類推する。
第ｎ本目走査線Ｇ（ｎ）は、ＴＦＴを介して第ｎ行サブ画素Ｐ（ｎ）の偶数列のサブ画素に電気的に接続して、かつ駆動させる。
第ｎ'本目走査線Ｇ（ｎ'）は、ＴＦＴを介して第ｎ行サブ画素Ｐ（ｎ）の奇数列のサブ画素に電気的に接続して、かつ駆動させる。
第ｎ＋１本目走査線Ｇ（ｎ＋１）は、ＴＦＴを介して第ｎ＋１行サブ画素Ｐ（ｎ＋１）の偶数列のサブ画素に電気的に接続して、かつ駆動させる。
第ｎ'＋１本目走査線Ｇ（ｎ'＋１）は、ＴＦＴを介して第ｎ＋1行サブ画素Ｐ（ｎ＋1）の奇数列のサブ画素に電気的に接続して、かつ駆動させる。
第ｎ＋２本目走査線Ｇ（ｎ＋２）は、ＴＦＴを介して第ｎ＋2行サブ画素Ｐ（ｎ＋２）の奇数列のサブ画素に電気的に接続して、かつ駆動させる。
第ｎ'＋２目走査線Ｇ（ｎ'＋２）は、ＴＦＴを介して第ｎ＋２行サブ画素Ｐ（ｎ＋２）の偶数列のサブ画素に電気的に接続して、かつ駆動させる。
第ｎ＋３本目走査線Ｇ（ｎ＋３）は、ＴＦＴを介して第ｎ＋３行サブ画素Ｐ（ｎ＋３）の奇数列のサブ画素に電気的に接続して、かつ駆動させる。
第ｎ'＋３本目走査線Ｇ（ｎ'＋３）は、ＴＦＴを介して第ｎ＋３行サブ画素Ｐ（ｎ＋３）の偶数列のサブ画素に電気的に接続して、かつ駆動させる。
走査線が上から下へと順次オン状態になると、第ｎ行、第ｎ＋１行サブ画素Ｐ（ｎ）、Ｐ（ｎ＋１）の偶数列のサブ画素が奇数列のサブ画素より先に駆動される。
このため第ｎ行、第ｎ＋１行のサブ画素Ｐ（ｎ）、Ｐ（ｎ＋１）の奇数列のサブ画素は、充電効果が偶数列のサブ画素よりも良くなる。このため、該第ｎ行、第ｎ＋１行サブ画素Ｐ（ｎ）、Ｐ（ｎ＋１）の奇数列のサブ画素が比較的明るくなり、偶数列のサブ画素が暗くなり、第ｎ＋２行、第ｎ＋３行のサブ画素Ｐ（ｎ＋２）、Ｐ（ｎ＋３）の偶数列のサブ画素は、充電効果が奇数列のサブ画素の充電効果よりよくなり、このため該ｎ＋２行、第ｎ＋３行サブ画素Ｐ（ｎ＋２）、Ｐ（ｎ＋３）における奇数列の画素が比較的暗くなり、偶数列のサブ画素が比較的明るくなる。
データ線の駆動方式については、２ドットごとに極性が反転する方式であって、図８に開示するように、データ信号の極性が反転すると、駆動順序は変更されることなく、最終的に同一フレーム画面の画像表示周期内において、第ｎ行、第ｎ＋１行のサブ画素Ｐ（ｎ）、Ｐ（ｎ＋１）と、第ｎ＋２行、第＋３行のサブ画素Ｐ（ｎ＋２）、Ｐ（ｎ＋３）とで、相対的に明、相対的に暗になる画素が交互になる。
画像表示の全体的な効果から見れば、空間上に相対的に明、相対的に暗なサブ画素が交互に配列され、上下方向に明、暗異なる輝度の線が表示されるという欠点を改善することができる。
而も、データ線全体の電気抵抗が低減し、抵抗容量の遅延を減少するとともに、走査線、もしくはデータ線の末端における充電エラーの発生を回避することができる。
以上をまとめると、この発明によるＴＦＴアレイ基板は、サブ画素の配列方式を変更することによって、同一フレーム画面の画像表示周期内において、空間上の相対的に明、相対的に暗なサブ画素が交互に配置され、上下方向に明、暗異なる輝度の線が表示されるという欠点を改善することができる。而も、データ線全体の電気抵抗が低減し、抵抗容量の遅延を減少するとともに、走査線、もしくはデータ線の末端における充電エラーの発生を回避することができる。
以上については、当業者であればこの発明の技術プランと技術思想に基づいて、その他対応する変更、修正を加えることが可能である。
但し、これら変更、修正はいずれもこの発明の特許請求の範囲に属するものとする。
Ｄ１ データ線
Ｄ２ データ線
Ｄ３ データ線
Ｄ４ データ線
Ｄ５ データ線
Ｇ１ 走査線
Ｇ２ 走査線
Ｇ３ 走査線
Ｇ４ 走査線
Ｇ（ｎ） 第ｎ本目走査線
Ｇ（ｎ'） 第ｎ'本目走査線
Ｇ（ｎ＋１） 第ｎ＋１本目走査線
Ｇ（ｎ'＋１） 第ｎ'＋１本目走査線
Ｇ（ｎ＋２） 第ｎ＋２本目走査線
Ｇ（ｎ'＋２） 第ｎ'＋２本目走査線
Ｇ（ｎ＋３） 第ｎ＋３本目走査線
Ｇ（ｎ'＋３） 第ｎ'＋３本目走査線
Ｐ１２ サブ画素
Ｐ１３ サブ画素
Ｐ２２ サブ画素
Ｐ２３ サブ画素
Ｐ（ｎ） 第ｎ行サブ画素
Ｐ（ｎ＋１） 第ｎ＋１行サブ画素
Ｐ（ｎ＋２） 第ｎ＋２行サブ画素
Ｐ（ｎ＋３） 第ｎ＋３行サブ画素

Claims (1)

  1. 複数のデータ線と、複数の走査線と、アレイ状に配置される複数のサブ画素と、を含んでなり、
    それぞれの行のサブ画素の内、奇数列のサブ画素を偶数列のサブ画素の位置から平面上において横方向にずらして配置し、
    それぞれのデータ線は、ＴＦＴを介して、行毎の画素の該データ線の左右両側の二つのサブ画素と電気的に接続し、かつ二つの該サブ画素にデータ信号を提供し、
    １行毎のサブ画素に対応して、その上下両側にそれぞれ位置する計２本の走査線を配置し、
    即ち第ｎ本目の走査線と第ｎ'本目の走査線とが、それぞれ第ｎ行サブ画素の上下両側に位置し、
    第ｎ＋１本目の走査線と第ｎ'＋１本目の走査線とが、それぞれ第ｎ＋１行サブ画素の上下両側に位置し、
    第ｎ＋２本目の走査線と第ｎ'＋２本目の走査線とが、それぞれ第ｎ＋２行サブ画素の上下両側に位置し、
    第ｎ＋３本目の走査線と第ｎ'＋３本目の走査線とが、それぞれ第ｎ＋３行サブ画素の上下両側に位置し、
    該ｎが整数であって、かつ第ｎ行サブ画素と、第ｎ＋１行サブ画素と、第ｎ＋２行サブ画素と、第ｎ＋３行サブ画素とによって一つの回路構成の単位を形成し、
    第ｎ本目走査線がＴＦＴを介して第ｎ行サブ画素の偶数列のサブ画素に電気的に接続して、かつ駆動させ、
    第ｎ'本目走査線が、ＴＦＴを介して第ｎ行サブ画素の奇数列のサブ画素に電気的に接続して、かつ駆動され、
    第ｎ＋１本目走査線が、ＴＦＴを介して第ｎ＋１行サブ画素の偶数列のサブ画素に電気的に接続して、かつ駆動させ、
    第ｎ'＋１本目走査線がＴＦＴを介して第ｎ＋１行サブ画素の奇数列のサブ画素に電気的に接続して、かつ駆動させ、
    第ｎ＋２本目走査線がＴＦＴを介して第ｎ＋２行サブ画素の奇数列のサブ画素に電気的に接続し、かつ駆動させ、
    第ｎ'＋２本目走査線がＴＦＴを介して第ｎ＋２行サブ画素の偶数列のサブ画素に電気的に接続し、かつ駆動させ、
    第ｎ＋３本目走査線がＴＦＴを介して第ｎ＋３行サブ画素の奇数列のサブ画素に電気的に接続し、かつ駆動させ、
    第ｎ'＋３本目走査線がＴＦＴを介して第ｎ＋３行サブ画素の偶数列のサブ画素に電気的に接続し、かつ駆動させ、
    第ｎ行、第ｎ＋１行のサブ画素の偶数列のサブ画素が奇数列のサブ画素より先に駆動され、
    第ｎ＋２行、第ｎ＋３行サブ画素の偶数列のサブ画素が奇数列のサブ画素より後から駆動され、
    前記データ線の駆動方式が、２ドット反転駆動方式である
    ことを特徴とするＴＦＴアレイ基板。
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