JP6343369B1 - Game machine - Google Patents

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Abstract

【課題】フレームバッファメモリの容量の増大を招くことなくフレームバッファメモリに複数の画像の画像データを保存して複数の画像を表示装置に表示できることを目的とする。【解決手段】スロットマシンは、４０ビットを保存単位としてデータを保存するとともに４０ビットを読出単位としてデータが読み出されるＶＲＡＭと、ＶＲＡＭからデータを読み出すＶＤＰと、ＶＤＰによりＶＲＡＭから読み出されたデータを分離する分離回路を含む出力回路とを備え、ＶＲＡＭは、複数枚の画像の画像データを保存する場合、保存単位となるように、複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、分離回路はＶＲＡＭに複数枚の画像の画像データが保存されている場合、ＶＲＡＭからＶＤＰによって読み出された読出単位である一画素のデータを複数個の画素データに分離する。【選択図】図８An object of the present invention is to store image data of a plurality of images in a frame buffer memory and display a plurality of images on a display device without increasing the capacity of the frame buffer memory. A slot machine stores data using 40 bits as a storage unit, reads data using 40 bits as a read unit, VDP that reads data from the VRAM, and data read from the VRAM by the VDP. An output circuit including a separation circuit for separating, and when storing image data of a plurality of images, the VRAM is a data obtained by combining a plurality of pixel data corresponding to the plurality of images so as to be a storage unit. Is stored as one pixel data, and when the image data of a plurality of images is stored in the VRAM, the separation circuit stores one pixel data as a reading unit read from the VRAM by the VDP. To separate. [Selection] Figure 8

Description

本発明は、複数枚の画像それぞれを前記複数枚の画像それぞれに対応する表示装置に表示する遊技機に遊技機に関する。   The present invention relates to a gaming machine that displays each of a plurality of images on a display device corresponding to each of the plurality of images.

遊技機では、液晶表示装置等の表示装置を備え、この表示装置に画像を表示することによって演出を行うものが知られており、このような遊技機が例えば特許文献１、特許文献２に開示されている。   A gaming machine is known which includes a display device such as a liquid crystal display device and produces an effect by displaying an image on the display device. Such a gaming machine is disclosed in, for example, Patent Literature 1 and Patent Literature 2. Has been.

特許文献１に開示されている遊技機では、表示データを出力する１つのＶＤＰと、そのＶＤＰから出力される表示データの一部を用いて画像を表示する少なくとも２台の表示装置を備え、ＶＤＰから出力されるフレームデータ内には表示装置毎に表示データ領域が設定されており、少なくとも２つの表示データ領域は互いに重複することがないように構成されている。   The gaming machine disclosed in Patent Document 1 includes one VDP that outputs display data and at least two display devices that display an image using a part of the display data output from the VDP. The display data area is set for each display device in the frame data output from, and at least two display data areas are configured not to overlap each other.

特許文献２に開示されている遊技機では、一の表示装置用の画像と他の表示装置用の画像が一部に含まれた画像を１フレーム毎に交互に生成し、この画像をフレームバッファメモリに一旦保存した後に１を超える拡大率で拡大処理し、拡大処理した後に一の表示装置とスケーラに振り分ける。スケーラは振り分けられてきた画像から他の表示装置用の画像を切り出し、切り出した画像を１未満の拡大率で拡大処理し、拡大処理した後に他の表示装置に出力する。   In the gaming machine disclosed in Patent Literature 2, an image for one display device and an image partially including an image for another display device are alternately generated for each frame, and the image is displayed in a frame buffer. Once stored in the memory, it is enlarged at an enlargement ratio exceeding 1, and after being enlarged, it is distributed to one display device and a scaler. The scaler cuts out an image for another display device from the sorted image, enlarges the cut-out image with an enlargement ratio of less than 1, and outputs the image to another display device after the enlargement processing.

特開２００５−２４５６９４号公報（段落０００９、図９、要約等参照）Japanese Patent Laying-Open No. 2005-245694 (see paragraph 0009, FIG. 9, abstract, etc.) 特開２００９−２７３８３８号公報（段落０１４３〜０１５５段落、図２４、要約等参照）JP 2009-273838 A (see paragraphs 0143 to 0155, FIG. 24, abstract, etc.)

しかしながら、特許文献１では、フレームデータを一時的に保存しておくフレームバッファメモリには表示装置毎に表示データを保存するための保存領域が必要となる。このため、フレームバッファメモリの容量の増大を招いてしまう。   However, in Patent Document 1, a frame buffer memory that temporarily stores frame data requires a storage area for storing display data for each display device. For this reason, the capacity of the frame buffer memory is increased.

また、特許文献２では、一旦フレームバッファメモリに保存した画像を拡大処理して、フレームバッファメモリの解像度以上の表示装置に表示するため、画質が落ちてしまう。   In Patent Document 2, since an image once stored in the frame buffer memory is enlarged and displayed on a display device having a resolution higher than that of the frame buffer memory, the image quality is deteriorated.

本発明は、上記課題に鑑みてなされたものであり、表示装置に表示される画像の画質の低下を抑えつつ、フレームバッファメモリの容量の増大を招くことなくフレームバッファメモリに複数の画像の画像データを保存して複数の画像を表示装置に表示することを可能にすることを目的とする。   The present invention has been made in view of the above problems, and suppresses a decrease in the image quality of an image displayed on a display device, and does not cause an increase in the capacity of the frame buffer memory. An object of the present invention is to store data and display a plurality of images on a display device.

上記目的を達成するために、本発明にかかる一の遊技機は、複数枚の画像それぞれを前記複数枚の画像それぞれに対応する表示装置に表示する遊技機において、所定数のビットを保存単位としてデータを保存するとともに前記所定数のビットを読出単位としてデータが読み出されるフレームバッファメモリと、前記フレームバッファメモリから前記データを読み出すプロセッサと、前記プロセッサにより前記フレームバッファメモリから読み出された前記データを分離する分離処理を行う分離手段とを備え、前記フレームバッファメモリは、前記複数枚の画像の画像データを保存する場合、前記保存単位となるように、前記複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、前記フレームバッファメモリは、前記表示装置のブランク期間に対応する前記フレームバッファメモリの画像データが保存されていない領域に、前記フレームバッファメモリから読み出された前記読出単位である前記一画素のデータのうち、前記複数個の画素データを構成するビット数の割合をそれぞれ表すビット割合データを保存し、前記分離手段は、前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記フレームバッファメモリから前記プロセッサによって読み出された前記読出単位である前記一画素のデータを、前記ビット割合データに基づいて、前記複数個の画素データに分離する前記分離処理を行うことを特徴としている。 In order to achieve the above object, one gaming machine according to the present invention is a gaming machine that displays each of a plurality of images on a display device corresponding to each of the plurality of images, and uses a predetermined number of bits as a storage unit. A frame buffer memory that stores data and reads data using the predetermined number of bits as a read unit, a processor that reads the data from the frame buffer memory, and the data read from the frame buffer memory by the processor Separation means for performing separation processing for separation, wherein the frame buffer memory stores a plurality of images corresponding to the plurality of images so as to be the storage unit when storing the image data of the plurality of images. Save the data that combines the pixel data as data of one pixel, the frame buffer The memory is an area where image data of the frame buffer memory corresponding to a blank period of the display device is not stored, and among the data of the one pixel that is the reading unit read from the frame buffer memory, Bit ratio data representing the ratio of the number of bits constituting a plurality of pixel data is stored, and the separation means stores the frame buffer when the image data of the plurality of images is stored in the frame buffer memory. The separation process of separating the data of the one pixel, which is the reading unit read from the memory by the processor, into the plurality of pixel data based on the bit ratio data is performed.

この構成によれば、フレームバッファメモリは、複数枚の画像の画像データを保存する場合、保存単位となるように、複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、分離手段はフレームバッファメモリから読み出された読出単位である一画素のデータを複数枚の画像に対応する複数個の画素データに分離する。このため、フレームバッファメモリの容量の増大を招くことなくフレームバッファメモリに複数の画像の画像データを保存することができ、フレームバッファメモリに保存された複数の画像の画像データを用いて複数の画像を表示装置に表示することができる。また、フレームバッファメモリに保存した画像を拡大処理してフレームバッファメモリの解像度以上の表示装置に表示することによる画像の画質の低下を抑えることができる。   According to this configuration, when storing image data of a plurality of images, the frame buffer memory stores data obtained by combining a plurality of pixel data corresponding to the plurality of images into one pixel so as to be a storage unit. The data is stored as data, and the separation means separates the data of one pixel, which is a read unit read from the frame buffer memory, into a plurality of pixel data corresponding to a plurality of images. Therefore, image data of a plurality of images can be stored in the frame buffer memory without causing an increase in the capacity of the frame buffer memory, and a plurality of images can be stored using the image data of the plurality of images stored in the frame buffer memory. Can be displayed on the display device. In addition, it is possible to suppress degradation in image quality caused by enlarging the image stored in the frame buffer memory and displaying it on a display device having a resolution higher than that of the frame buffer memory.

また、分離手段はビット割合データを用いて分離処理を行うため、同時にフレームバッファメモリに保存する複数枚の画像の画素データを構成するビット数を調整することができ、例えば一部の画像の画素データを構成するビット数を他の画像の画素データを構成するビット数より多くするなど複数枚の画像の表示に多様性を持たせることができる。 In addition , since the separation means performs the separation process using the bit ratio data, the number of bits constituting the pixel data of a plurality of images stored in the frame buffer memory can be adjusted at the same time. Diversity can be provided in the display of a plurality of images, for example, the number of bits constituting data is larger than the number of bits constituting pixel data of other images.

また、既存の記憶デバイスの容量の増大を招くことがなく、また、ビット割合データを保存するための新たな記憶デバイスを準備する必要もない。 Further , the capacity of the existing storage device is not increased, and it is not necessary to prepare a new storage device for storing the bit ratio data.

また、本発明にかかる他の遊技機は、複数枚の画像それぞれを前記複数枚の画像それぞれに対応する表示装置に表示する遊技機において、所定数のビットを保存単位としてデータを保存するとともに前記所定数のビットを読出単位としてデータが読み出されるフレームバッファメモリと、前記フレームバッファメモリから前記データを読み出すプロセッサと、前記プロセッサにより前記フレームバッファメモリから読み出された前記データを分離する分離処理を行う分離手段とを備え、前記フレームバッファメモリは、前記複数枚の画像の画像データを保存する場合、前記保存単位となるように、前記複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、前記分離手段は、前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記フレームバッファメモリから前記プロセッサによって読み出された前記読出単位である前記一画素のデータを前記複数個の画素データに分離する前記分離処理を行い、前記画素データは複数の階調要素の階調要素データを含み、前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記複数枚の画像のうちの一の画像の前記画素データのうち一の階調要素の階調要素データを構成するビット数の割合は、他の画像の前記画素データのうち当該一の階調要素の階調要素データを構成するビット数の割合と異なっていることがあることを特徴としている。 In another gaming machine according to the present invention, in a gaming machine that displays each of a plurality of images on a display device corresponding to each of the plurality of images, the game machine stores data with a predetermined number of bits as a storage unit and A frame buffer memory from which data is read using a predetermined number of bits as a read unit, a processor that reads the data from the frame buffer memory, and a separation process that separates the data read from the frame buffer memory by the processor Separation means, and the frame buffer memory is a data obtained by combining a plurality of pixel data corresponding to the plurality of images so as to be the storage unit when storing the image data of the plurality of images. Is stored as one pixel data, and the separating means stores the frame buffer memory. The image data of the plurality of images is stored in the frame buffer memory, the one pixel data that is the read unit read from the frame buffer memory by the processor is separated into the plurality of pixel data. performs processing, the pixel data includes a tone element data of a plurality of tone elements, when said frame buffer memory image data of the plurality of images are stored, one of the plurality of images The ratio of the number of bits constituting the gradation element data of one gradation element in the pixel data of the image of the image constitutes the gradation element data of the one gradation element of the pixel data of the other image. It is characterized by the fact that it may differ from the ratio of the number of bits.

この構成によれば、フレームバッファメモリは、複数枚の画像の画像データを保存する場合、保存単位となるように、複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、分離手段はフレームバッファメモリから読み出された読出単位である一画素のデータを複数枚の画像に対応する複数個の画素データに分離する。このため、フレームバッファメモリの容量の増大を招くことなくフレームバッファメモリに複数の画像の画像データを保存することができ、フレームバッファメモリに保存された複数の画像の画像データを用いて複数の画像を表示装置に表示することができる。また、フレームバッファメモリに保存した画像を拡大処理してフレームバッファメモリの解像度以上の表示装置に表示することによる画像の画質の低下を抑えることができる。また、画像の種類に応じてビット数の割り当てを調整することにより、画像の種類に応じた表示装置の表示能力を有効に活用することができる。 According to this configuration, when storing image data of a plurality of images, the frame buffer memory stores data obtained by combining a plurality of pixel data corresponding to the plurality of images into one pixel so as to be a storage unit. The data is stored as data, and the separation means separates the data of one pixel, which is a read unit read from the frame buffer memory, into a plurality of pixel data corresponding to a plurality of images. Therefore, image data of a plurality of images can be stored in the frame buffer memory without causing an increase in the capacity of the frame buffer memory, and a plurality of images can be stored using the image data of the plurality of images stored in the frame buffer memory. Can be displayed on the display device. In addition, it is possible to suppress degradation in image quality caused by enlarging the image stored in the frame buffer memory and displaying it on a display device having a resolution higher than that of the frame buffer memory. Further , by adjusting the bit number allocation according to the type of image, the display capability of the display device according to the type of image can be effectively utilized.

また、本発明にかかるさらに他の遊技機は、複数枚の画像それぞれを前記複数枚の画像それぞれに対応する表示装置に表示する遊技機において、所定数のビットを保存単位としてデータを保存するとともに前記所定数のビットを読出単位としてデータが読み出されるフレームバッファメモリと、前記フレームバッファメモリから前記データを読み出すプロセッサと、前記プロセッサにより前記フレームバッファメモリから読み出された前記データを分離する分離処理を行う分離手段と、前記分離手段によって分離された前記複数枚の画像それぞれの画素データを、前記複数枚の画像それぞれに対応する前記表示装置の各階調要素の階調数に応じて伸長する伸長手段とを備え、前記フレームバッファメモリは、前記複数枚の画像の画像データを保存する場合、前記保存単位となるように、前記複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、前記分離手段は、前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記フレームバッファメモリから前記プロセッサによって読み出された前記読出単位である前記一画素のデータを前記複数個の画素データに分離する前記分離処理を行うことを特徴としている。 Still another gaming machine according to the present invention is a gaming machine that displays each of a plurality of images on a display device corresponding to each of the plurality of images, and stores data using a predetermined number of bits as a storage unit. A frame buffer memory from which data is read using the predetermined number of bits as a read unit; a processor that reads the data from the frame buffer memory; and a separation process that separates the data read from the frame buffer memory by the processor. Separating means for performing and decompressing means for expanding the pixel data of each of the plurality of images separated by the separating means in accordance with the number of gradations of each gradation element of the display device corresponding to each of the plurality of images with the door, the frame buffer memory, the image data of the plurality of images If present, the unit stores the combined data of a plurality of pixel data corresponding to the plurality of images as one pixel data so as to be the storage unit, and the separation unit stores the plurality of sheets in the frame buffer memory. When the image data of the image is stored, the separation process of separating the data of the one pixel which is the read unit read from the frame buffer memory by the processor into the plurality of pixel data is performed. It is characterized by .

この構成によれば、フレームバッファメモリは、複数枚の画像の画像データを保存する場合、保存単位となるように、複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、分離手段はフレームバッファメモリから読み出された読出単位である一画素のデータを複数枚の画像に対応する複数個の画素データに分離する。このため、フレームバッファメモリの容量の増大を招くことなくフレームバッファメモリに複数の画像の画像データを保存することができ、フレームバッファメモリに保存された複数の画像の画像データを用いて複数の画像を表示装置に表示することができる。また、フレームバッファメモリに保存した画像を拡大処理してフレームバッファメモリの解像度以上の表示装置に表示することによる画像の画質の低下を抑えることができる。また、フレームバッファメモリに保存されている画像の画素データの各階調要素のビット数が表示装置の各階調要素の階調数に対応していない場合でも、フレームバッファメモリに保存されている画像の画素データの各階調要素を表示装置の各階調要素の階調数に対応したものに変換して当該表示装置に当該画像を表示することができる。 According to this configuration, when storing image data of a plurality of images, the frame buffer memory stores data obtained by combining a plurality of pixel data corresponding to the plurality of images into one pixel so as to be a storage unit. The data is stored as data, and the separation means separates the data of one pixel, which is a read unit read from the frame buffer memory, into a plurality of pixel data corresponding to a plurality of images. Therefore, image data of a plurality of images can be stored in the frame buffer memory without causing an increase in the capacity of the frame buffer memory, and a plurality of images can be stored using the image data of the plurality of images stored in the frame buffer memory. Can be displayed on the display device. In addition, it is possible to suppress degradation in image quality caused by enlarging the image stored in the frame buffer memory and displaying it on a display device having a resolution higher than that of the frame buffer memory. Even if the number of bits of each gradation element of the pixel data of the image stored in the frame buffer memory does not correspond to the number of gradations of each gradation element of the display device, the image stored in the frame buffer memory Each gradation element of the pixel data can be converted into one corresponding to the number of gradations of each gradation element of the display device, and the image can be displayed on the display device.

また、本発明にかかるさらに他の遊技機は、複数枚の画像それぞれを前記複数枚の画像それぞれに対応する表示装置に表示する遊技機において、所定数のビットを保存単位としてデータを保存するとともに前記所定数のビットを読出単位としてデータが読み出されるフレームバッファメモリと、前記フレームバッファメモリから前記データを読み出すプロセッサと、前記プロセッサにより前記フレームバッファメモリから読み出された前記データを分離する分離処理を行う分離手段とを備え、前記フレームバッファメモリは、前記複数枚の画像の画像データを保存する場合、前記保存単位となるように、前記複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、前記分離手段は、前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記フレームバッファメモリから前記プロセッサによって読み出された前記読出単位である前記一画素のデータを前記複数個の画素データに分離する前記分離処理を行い、前記複数枚の画像のうちの一部に対応する前記表示装置では前記プロセッサから出力される第１制御信号を基に画像の表示制御が行われ、前記複数枚の画像のうちの残り部分に対応する前記表示装置では前記プロセッサから出力される前記第１制御信号とは異なる第２制御信号を基に画像の表示制御が行われ、前記遊技機は、前記プロセッサから出力される前記第１制御信号を用いて前記第２制御信号を生成する制御信号生成手段を更に備えることを特徴としている。 Still another gaming machine according to the present invention is a gaming machine that displays each of a plurality of images on a display device corresponding to each of the plurality of images, and stores data using a predetermined number of bits as a storage unit. A frame buffer memory from which data is read using the predetermined number of bits as a read unit; a processor that reads the data from the frame buffer memory; and a separation process that separates the data read from the frame buffer memory by the processor. The frame buffer memory is configured to combine a plurality of pixel data corresponding to the plurality of images so as to be the storage unit when storing the image data of the plurality of images. Data is stored as one-pixel data, and the separation means includes the frame buffer. When the image data of the plurality of images is stored in a memory, the one-pixel data that is the reading unit read from the frame buffer memory by the processor is separated into the plurality of pixel data. Separation processing is performed, and the display device corresponding to a part of the plurality of images performs image display control based on a first control signal output from the processor, and among the plurality of images In the display device corresponding to the remaining portion of the image, image display control is performed based on a second control signal different from the first control signal output from the processor , and the gaming machine is output from the processor. It is characterized by further comprising a control signal generating means for generating the second control signal using the first control signal.

この構成によれば、フレームバッファメモリは、複数枚の画像の画像データを保存する場合、保存単位となるように、複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、分離手段はフレームバッファメモリから読み出された読出単位である一画素のデータを複数枚の画像に対応する複数個の画素データに分離する。このため、フレームバッファメモリの容量の増大を招くことなくフレームバッファメモリに複数の画像の画像データを保存することができ、フレームバッファメモリに保存された複数の画像の画像データを用いて複数の画像を表示装置に表示することができる。また、フレームバッファメモリに保存した画像を拡大処理してフレームバッファメモリの解像度以上の表示装置に表示することによる画像の画質の低下を抑えることができる。また、プロセッサにより複数枚の画像のうちの一部に対応する表示装置の表示制御を行うことにより、複数枚の画像のうちの残りの部分に対応する表示装置の表示制御も行うことができるため、表示制御を簡素化することができる。 According to this configuration, when storing image data of a plurality of images, the frame buffer memory stores data obtained by combining a plurality of pixel data corresponding to the plurality of images into one pixel so as to be a storage unit. The data is stored as data, and the separation means separates the data of one pixel, which is a read unit read from the frame buffer memory, into a plurality of pixel data corresponding to a plurality of images. Therefore, image data of a plurality of images can be stored in the frame buffer memory without causing an increase in the capacity of the frame buffer memory, and a plurality of images can be stored using the image data of the plurality of images stored in the frame buffer memory. Can be displayed on the display device. In addition, it is possible to suppress degradation in image quality caused by enlarging the image stored in the frame buffer memory and displaying it on a display device having a resolution higher than that of the frame buffer memory. In addition, since the display control of the display device corresponding to a part of the plurality of images is performed by the processor, the display control of the display device corresponding to the remaining part of the plurality of images can also be performed. , Display control can be simplified.

本発明の第１実施形態にかかるスロットマシンの斜視図である。FIG. 3 is a perspective view of the slot machine according to the first embodiment of the present invention. スロットマシンの電気的構成を示すブロック図である。It is a block diagram which shows the electrical constitution of a slot machine. ＶＲＡＭに対するデータの保存及び読み出しを説明するための図である。It is a figure for demonstrating preservation | save and reading of the data with respect to VRAM. 図３のＶＲＡＭに保存されたデータが各液晶表示器（ＬＣＤ）に出力されるまでの処理の概要を説明するための図である。It is a figure for demonstrating the outline | summary of the process until the data preserve | saved in VRAM of FIG. 3 are output to each liquid crystal display (LCD). 図４のシフトにおける処理を説明するための図である。It is a figure for demonstrating the process in the shift of FIG. 図２の出力回路を示すブロック図である。FIG. 3 is a block diagram showing the output circuit of FIG. 2. 図６のサブＬＣＤ用制御信号生成回路を示すブロック図である。FIG. 7 is a block diagram illustrating a sub LCD control signal generation circuit of FIG. 6. 本発明の第２実施形態にかかるＶＲＡＭに対するデータの保存及び読み出しを説明するための図である。It is a figure for demonstrating preservation | save and reading of the data with respect to VRAM concerning 2nd Embodiment of this invention. 図８のＶＲＡＭに保存されたデータがメイン液晶表示器（メインＬＣＤ）に出力されるまでの処理の概要を説明するための図である。FIG. 9 is a diagram for explaining an overview of processing until data stored in the VRAM of FIG. 8 is output to a main liquid crystal display (main LCD). 第２実施形態にかかる出力回路を示すブロック図である。It is a block diagram which shows the output circuit concerning 2nd Embodiment. 変形例１にかかるＶＲＡＭに対するデータの保存及び読み出しを説明するための図である。It is a figure for demonstrating preservation | save and reading of the data with respect to VRAM concerning the modification 1. FIG. 変形例１にかかる出力回路を示すブロック図である。FIG. 10 is a block diagram showing an output circuit according to a first modification. 変形例２にかかるＶＲＡＭに対するデータの保存及び読み出しを説明するための図である。It is a figure for demonstrating preservation | save and reading of the data with respect to VRAM concerning the modification 2. FIG. 変形例２にかかるＶＤＰのメインＬＣＤ以外のデバイスとのデータの送受信を説明するための図である。FIG. 10 is a diagram for explaining data transmission / reception with devices other than the main LCD of a VDP according to a second modification.

＜第１実施形態＞
本発明の第１実施形態に係る遊技機の一例であるスロットマシン１について、図１〜図７を参照して説明する。 <First Embodiment>
A slot machine 1 that is an example of a gaming machine according to a first embodiment of the present invention will be described with reference to FIGS.

（構成）
スロットマシン１の構成の概略について図１を参照して説明する。 (Constitution)
An outline of the configuration of the slot machine 1 will be described with reference to FIG.

この実施形態におけるスロットマシン１は、予め設定された複数の遊技状態のうちのいずれかの遊技状態において、メダルなどの遊技媒体が規定数投入されることを条件とする遊技者の操作に基づいて一回の遊技が実行されるものであって、例えば図１に示すように構成されている。すなわち、このスロットマシン１では、筐体３の前面が前面扉５により開閉自在に閉塞され、この前面扉５のほぼ中央高さの位置に操作板７が配設されると共に、この操作板７の上方に正面板９が配設されている。   The slot machine 1 according to this embodiment is based on a player's operation on the condition that a prescribed number of game media such as medals are inserted in any one of a plurality of preset game states. One game is executed, and is configured as shown in FIG. 1, for example. That is, in this slot machine 1, the front surface of the housing 3 is closed by the front door 5 so as to be freely opened and closed, and the operation plate 7 is disposed at a substantially central height position of the front door 5. A front plate 9 is disposed above the front plate 9.

そして、この正面板９には横長矩形の表示窓１１が設けられている。また、表示窓１１の内側には、図１に示すように、複数種類の図柄を予め定められた順序で可変表示する左・中・右リール１３Ｌ，１３Ｍ，１３Ｒが配置されている。これら左・中・右リール１３Ｌ，１３Ｍ，１３Ｒには、複数種類の図柄が合計２１個、所定の配列でそれぞれ設けられている。また、各図柄には、０番から２０番までのコマ番号が順に付されている。そして、例えば、コマ番号０番から２０番までの図柄が印刷されたリールテープがリールの周面に貼り付けられて各リール１３Ｌ，１３Ｍ，１３Ｒがそれぞれ形成される。また、各リール１３Ｌ，１３Ｍ，１３Ｒが回転すると、コマ番号２０番、１９番、…、０番、２０番、…の予め定められた順に複数の図柄がそれぞれ表示窓１１に変動表示される。表示窓１１からは、各リール１３Ｌ，１３Ｍ，１３Ｒの回転が停止すると、図柄が上段、中段および下段にそれぞれ１個の合計３個ずつ覗くように設定されている。すなわち、３個すべてのリール１３Ｌ，１３Ｍ，１３Ｒが停止すると、縦３列横３行に配列された合計９個の図柄が表示窓１１に停止表示されるようになっている。なお、例えば、上段ライン、中段ライン、下段ライン、右上がりライン、右下がりラインの５ラインが入賞ラインとして設定されている。   The front plate 9 is provided with a horizontally long display window 11. Further, as shown in FIG. 1, left, middle, and right reels 13L, 13M, and 13R for variably displaying a plurality of types of symbols in a predetermined order are arranged inside the display window 11. These left, middle, and right reels 13L, 13M, and 13R are each provided with a total of 21 types of symbols in a predetermined arrangement. Further, frame numbers from 0 to 20 are assigned to each symbol in order. Then, for example, a reel tape on which symbols of frame numbers 0 to 20 are printed is attached to the peripheral surface of the reel to form the reels 13L, 13M, and 13R. When the reels 13L, 13M, and 13R rotate, a plurality of symbols are variably displayed on the display window 11 in a predetermined order of frame numbers 20, 19,..., 0, 20,. From the display window 11, when the reels 13L, 13M, and 13R stop rotating, the symbols are set to look into a total of three, one for each of the upper, middle, and lower stages. That is, when all three reels 13L, 13M, and 13R are stopped, a total of nine symbols arranged in three columns and three rows are stopped and displayed on the display window 11. Note that, for example, five lines of an upper line, a middle line, a lower line, a right-up line, and a right-down line are set as winning lines.

また、各リール１３Ｌ，１３Ｍ，１３Ｒをそれぞれ独立して回転駆動できるように、各リール１３Ｌ，１３Ｍ，１３Ｒには、それぞれステッピングモータにより構成される図２に示すリールモータ１４Ｌ，１４Ｍ，１４Ｒが連結されている。   Further, the reel motors 13L, 13M, and 13R shown in FIG. 2 are connected to the reels 13L, 13M, and 13R so that the reels 13L, 13M, and 13R can be independently rotated. Has been.

更に、操作板７には、内部に貯留されているクレジットメダルから１枚ずつのメダル投入を指示するためのベットスイッチ１５、クレジットメダルから１ゲーム（遊技）あたりの最大投入枚数（３枚に設定されている）のメダル投入を指示するための最大ベットスイッチ１７、各リール１３Ｌ，１３Ｍ，１３Ｒを回転させて各図柄の可変表示を開始させるレバー状のスタートスイッチ１９、左・中・右リール１３Ｌ，１３Ｍ，１３Ｒの回転をそれぞれ停止させて各図柄の可変表示を停止させる左・中・右ストップスイッチ２１Ｌ，２１Ｍ，２１Ｒ、クレジットメダルを払い出すための精算スイッチ２３、およびメダル投入口２５が設けられている。また、各リール１３Ｌ，１３Ｍ，１３Ｒにより複数種類の図柄を可変表示する複数の可変表示列が形成されており、各ストップスイッチ２１Ｌ，２１Ｍ，２１Ｒは、各リール１３Ｌ，１３Ｍ，１３Ｒそれぞれに対応して設けられている。   Further, the operation panel 7 has a bet switch 15 for instructing the insertion of medals one by one from the credit medals stored therein, and the maximum number of cards inserted per game (game) from the credit medals (set to 3). The maximum bet switch 17 for instructing the insertion of medals), the lever-like start switch 19 for rotating the reels 13L, 13M, and 13R to start variable display of each symbol, and the left, middle, and right reels 13L , 13M, 13R are provided to stop the variable display of each symbol, left / middle / right stop switches 21L, 21M, 21R, a payment switch 23 for paying out credit medals, and a medal insertion slot 25 are provided. It has been. Further, a plurality of variable display rows for variably displaying a plurality of types of symbols are formed by the reels 13L, 13M, and 13R, and the stop switches 21L, 21M, and 21R correspond to the reels 13L, 13M, and 13R, respectively. Is provided.

また、正面板９の上方のほぼ中央には、動画などを表示して遊技者に当選や入賞などを告知したり、各ストップスイッチ２１Ｌ，２１Ｍ，２１Ｒの操作態様を報知したりする演出を行うためのメイン液晶表示器（メインＬＣＤ）２７Ｍ、第１サブ液晶表示器（第１サブＬＣＤ）２７Ｓ１、第２サブ液晶表示器（第２サブＬＣＤ）２７Ｓ２が設けられている。これらメインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２が本発明の「表示装置」に相当する。また、メインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２のすぐ上方には、各種の入賞図柄が表示された説明パネル２９が設けられ、説明パネル２９の左右には、音楽や音声などによる演出を行うためのスピーカ３１Ｌ，３１Ｒがそれぞれ設けられている。また、説明パネル２９およびスピーカ３１Ｌ，３１Ｒの上辺には中央ランプ部３３Ｍが配設され、その左右には左・右ランプ部３３Ｌ，３３Ｒがそれぞれ配設されている。各ランプ部３３Ｍ，３３Ｌ，３３Ｒには、それぞれ発光ダイオードなどの光源が配設されている。これらのランプ部３３Ｍ，３３Ｌ，３３Ｒは一体的に形成され、遊技者に当選や入賞を告知するなどの演出を行うための上部ランプ部３３を構成している。   In addition, an animation or the like is displayed almost at the center above the front plate 9 to notify the player of winning or winning, or to notify the operation mode of each stop switch 21L, 21M, 21R. A main liquid crystal display (main LCD) 27M, a first sub liquid crystal display (first sub LCD) 27S1, and a second sub liquid crystal display (second sub LCD) 27S2 are provided. The main LCD 27M, the first sub LCD 27S1, and the second sub LCD 27S2 correspond to the “display device” of the present invention. In addition, an explanation panel 29 on which various winning symbols are displayed is provided immediately above the main LCD 27M, the first sub LCD 27S1, and the second sub LCD 27S2, and effects such as music and voice are provided on the left and right sides of the explanation panel 29. Speakers 31L and 31R for performing are provided. A central lamp portion 33M is disposed on the upper side of the explanation panel 29 and the speakers 31L and 31R, and left and right lamp portions 33L and 33R are disposed on the left and right sides thereof. Each lamp unit 33M, 33L, 33R is provided with a light source such as a light emitting diode. These lamp portions 33M, 33L, and 33R are integrally formed, and constitute an upper lamp portion 33 for performing effects such as notifying a player of winning and winning.

また、操作板７の下方には、装飾画などが表示された下部パネル３５が設けられ、この下部パネル３５の左右には、それぞれ複数の光源が例えば２列に並んで配置された下部ランプ部３７Ｌ，３７Ｒが設けられている。また、下部パネル３５の下方には、メダル払出口３９や、このメダル払出口３９から払い出されるメダルを受けるメダル受け４１が設けられている。また、正面板９の右下隅には、３つのリールに対する入賞ラインの位置を示す図形（図示省略）が描かれ、正面板９の左下隅にはクレジットメダルの貯留枚数を表示するクレジット表示器４５が配設されている。このクレジット表示器４５は、例えば２個の７セグメントＬＥＤで構成され、２桁の貯留枚数（最大で５０枚）が表示可能になっている。   In addition, a lower panel 35 on which a decorative image or the like is displayed is provided below the operation panel 7. A lower lamp unit in which a plurality of light sources are arranged in, for example, two rows on the left and right sides of the lower panel 35. 37L and 37R are provided. A medal payout opening 39 and a medal receiver 41 for receiving medals paid out from the medal payout opening 39 are provided below the lower panel 35. A graphic (not shown) indicating the position of the winning line for the three reels is drawn in the lower right corner of the front plate 9, and a credit indicator 45 for displaying the number of credit medals stored in the lower left corner of the front plate 9. Is arranged. The credit display 45 is composed of, for example, two 7-segment LEDs, and can display a 2-digit stored number (up to 50).

また、各リール１３Ｌ，１３Ｍ，１３Ｒを支持する支持枠体（図示省略）が、筐体３内の後壁に固定されている。筐体３内の支持枠体の下方には、メダルをメダル払出口３９に排出するためのホッパーユニット４３（図２参照）が配設されている。また、メダル投入口２５付近の裏面側には、メダル投入口２５に投入されたメダルが正規のものか否かを選別して正規のメダルのみをホッパーユニット４３に導くメダルセレクタ４８（図２参照）が配設されている。また、ホッパーユニット４３の左側には、操作ボックス４９（図２参照）が筐体３内の左側壁に固定されている。この操作ボックス４９には、電源のオンオフを切り替える電源スイッチ５０（図２参照）が設けられるとともに、オンとオフとが切り替えられる設定変更開始処理用のキーシリンダからなる変更処理開始スイッチ５６（図２参照）、設定変更時の設定値の切り替えを行うのに用いられるリセットスイッチ５２（図２参照）が設けられている。ただし、変更処理開始スイッチ５６がオンの状態で電源スイッチ５０がオンにされると、リセットスイッチ５２を用いた設定変更処理が開始される。   A support frame (not shown) that supports the reels 13L, 13M, and 13R is fixed to the rear wall in the housing 3. A hopper unit 43 (see FIG. 2) for discharging medals to the medal payout opening 39 is disposed below the support frame in the housing 3. Further, on the back side near the medal slot 25, a medal selector 48 (see FIG. 2) that selects whether or not the medal inserted into the medal slot 25 is genuine and guides only the regular medal to the hopper unit 43. ) Is arranged. Further, on the left side of the hopper unit 43, an operation box 49 (see FIG. 2) is fixed to the left side wall in the housing 3. The operation box 49 is provided with a power switch 50 (see FIG. 2) for switching power on and off, and a change processing start switch 56 (FIG. 2) including a key cylinder for setting change start processing that is switched on and off. A reset switch 52 (see FIG. 2) used for switching the set value when the setting is changed. However, when the power switch 50 is turned on while the change process start switch 56 is on, the setting change process using the reset switch 52 is started.

続いて、スロットマシン１の電気的な構成について図２を参照して説明する。図２はスロットマシンの電気的構成を示すブロック図である。   Next, the electrical configuration of the slot machine 1 will be described with reference to FIG. FIG. 2 is a block diagram showing an electrical configuration of the slot machine.

図２において、投入センサ５３は、筐体３内部のメダル投入口２５近傍であってメダルセレクタ４８部分に設けられ、メダル投入口２５に投入されたメダルを１枚ずつ検出するものである。払出センサ５４は、ホッパーユニット４３の出口に設けられ、メダル払出口３９に払い出されるメダルを１枚ずつ検出するものである。   In FIG. 2, the insertion sensor 53 is provided in the medal selector 48 in the vicinity of the medal insertion slot 25 inside the housing 3, and detects the medals inserted into the medal insertion slot 25 one by one. The payout sensor 54 is provided at the exit of the hopper unit 43 and detects medals paid out to the medal payout outlet 39 one by one.

左・中・右位置センサ５５Ｌ，５５Ｍ，５５Ｒは、左・中・右リール１３Ｌ，１３Ｍ，１３Ｒの回転位置をそれぞれ検出するためのもので、例えば左・中・右リール１３Ｌ，１３Ｍ，１３Ｒにそれぞれ設けられた突起部を検出するフォトインタラプタからなり、左・中・右リール１３Ｌ，１３Ｍ，１３Ｒが回転すると、一周ごとに突起部を検出してその検出信号をメイン制御基板６３に出力する。この実施形態では、例えば左・中・右位置センサ５５Ｌ，５５Ｍ，５５Ｒが上記突起部を検出したときに、それぞれコマ番号２０番の図柄が表示窓１１の中段に位置するように構成されている。   The left / middle / right position sensors 55L, 55M, and 55R are for detecting the rotational positions of the left / middle / right reels 13L, 13M, and 13R, respectively. For example, the left / middle / right reels 13L, 13M, and 13R Each of the photointerrupters that detect the protrusions provided, and when the left, middle, and right reels 13L, 13M, and 13R rotate, the protrusions are detected every round and the detection signal is output to the main control board 63. In this embodiment, for example, when the left / middle / right position sensors 55L, 55M, and 55R detect the protrusions, the symbol of frame number 20 is arranged in the middle of the display window 11, respectively. .

ホッパーモータ５７はホッパーユニット４３に配設され、その駆動によりメダルをメダル払出口３９に向けて払い出すものである。   The hopper motor 57 is disposed in the hopper unit 43 and pays out medals toward the medal payout opening 39 by driving thereof.

また、このスロットマシン１では、遊技の進行に関する制御を行うメインＣＰＵ６１が実装されたメイン制御基板６３と、メイン制御基板６３から送信された情報に基づき遊技の進行に合わせた演出の制御を行うサブＣＰＵ７１が実装されたサブ制御基板７３とが別々に設けられており、メイン制御基板６３からサブ制御基板７３に対して各種の遊技情報が一方向で送信される。   Further, in this slot machine 1, a main control board 63 on which a main CPU 61 that performs control relating to the progress of the game is mounted, and a sub that performs control of effects in accordance with the progress of the game based on information transmitted from the main control board 63. A sub control board 73 on which the CPU 71 is mounted is provided separately, and various game information is transmitted from the main control board 63 to the sub control board 73 in one direction.

メイン制御基板６３のＲＡＭ６５はスロットマシン１の遊技状態などの遊技に関するデータを一時的に記憶するものであり、各種のデータを格納するための各種の記憶領域が形成されている。   The RAM 65 of the main control board 63 temporarily stores data relating to the game such as the game state of the slot machine 1, and various storage areas for storing various data are formed.

また、メイン制御基板６３のＲＯＭ６７は予め設定されたデータを含む遊技機用プログラム（スロットマシン１用のプログラム）を記憶する。   The ROM 67 of the main control board 63 stores a game machine program (a program for the slot machine 1) including preset data.

また、メイン制御基板６３のメインＣＰＵ６１は、タイマ割込などの割込機能を有し、ＲＯＭ６７に記憶された遊技機用プログラムを実行することにより、遊技の進行に関する処理を行う。また、メインＣＰＵ６１は、役抽選結果に関する情報、各ストップスイッチ２１Ｌ，２１Ｍ，２１Ｒ、スタートスイッチ１９等の遊技者により操作される操作器具の操作に関する情報などの種々の遊技情報をコマンド形式でサブ制御基板７３（サブＣＰＵ７１）に送信する。   Further, the main CPU 61 of the main control board 63 has an interrupt function such as a timer interrupt, and executes a game machine program stored in the ROM 67 to perform processing related to the progress of the game. In addition, the main CPU 61 sub-controls various game information such as information related to the result lottery results and information related to operation of operating instruments operated by the players such as the stop switches 21L, 21M, and 21R and the start switch 19 in a command format. It transmits to the board | substrate 73 (sub CPU71).

また、サブ制御基板７３のメモリ７５は、各種データを一時的に記憶するＲＡＭ部と、演出用の各種プログラムなどを記憶するＲＯＭ部とを備えている。また、サブ制御基板７３のサブＣＰＵ７１は、タイマ割込などの割込機能を有し、サブＣＰＵ７１は、メインＣＰＵ６１から送信されるスロットマシン１に関する各種の遊技情報に基づいてメモリ７５に格納されたプログラムを実行することで、遊技者に対する遊技に関連する演出の内容を決定する。また、サブ制御基板７３のサブＣＰＵ７１は、決定された演出の内容に基づいて、メインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２に例えば演出用の画像等を表示するためにＶＤＰ７７やスピーカ３１Ｌ，３１Ｒなどの制御を行う。   The memory 75 of the sub-control board 73 includes a RAM unit that temporarily stores various data and a ROM unit that stores various programs for effects. The sub CPU 71 of the sub control board 73 has an interrupt function such as a timer interrupt, and the sub CPU 71 is stored in the memory 75 based on various game information regarding the slot machine 1 transmitted from the main CPU 61. By executing the program, the contents of the production related to the game for the player are determined. Further, the sub CPU 71 of the sub control board 73, based on the content of the determined effect, displays, for example, an effect image on the main LCD 27M, the first sub LCD 27S1, and the second sub LCD 27S2, such as the VDP 77, the speaker 31L, Control of 31R etc. is performed.

また、サブ制御基板７３のＶＤＰ７７は、ＶＲＡＭ７７ａにデータに保存したり、ＶＲＡＭ７７ａに保存されているデータを読み出したりする。出力回路７９はＶＤＰ７７によってＶＲＡＭ７７ａから読み出されたデータをメインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２に出力する。なお、ＶＤＰ７７は本発明の「プロセッサ」に相当し、ＶＲＡＭ７７ａは本発明の「フレームバッファメモリ」に相当する。   Further, the VDP 77 of the sub control board 73 stores data in the VRAM 77a and reads data stored in the VRAM 77a. The output circuit 79 outputs the data read from the VRAM 77a by the VDP 77 to the main LCD 27M, the first sub LCD 27S1, and the second sub LCD 27S2. The VDP 77 corresponds to the “processor” of the present invention, and the VRAM 77a corresponds to the “frame buffer memory” of the present invention.

（メイン制御基板）
次に、メイン制御基板６３について説明する。 (Main control board)
Next, the main control board 63 will be described.

メイン制御基板６３は、ＲＯＭ６７に格納されたプログラムを実行することにより実現される種々の機能や、ハードウェアが制御されることにより実現される種々の機能を備えている。   The main control board 63 has various functions realized by executing a program stored in the ROM 67 and various functions realized by controlling hardware.

メインＣＰＵ６１は、当選した当選役グループ（１または複数の役を構成役として有する。）の種類や役の入賞・非入賞等により、スロットマシン１が備える複数の遊技状態のうちいずれか一つの遊技状態にスロットマシン１の遊技を制御する。   The main CPU 61 selects one of a plurality of gaming states included in the slot machine 1 depending on the type of the winning combination group (having one or more roles as a constituent role), winning / non-winning of the winning combination, etc. Control the game of the slot machine 1 to the state.

また、メインＣＰＵ６１は、電源スイッチ５０、変更処理開始スイッチ５６、リセットスイッチ５２に対する所定の設定変更操作に基づいて、出玉率（獲得メダル数÷投入メダル数×１００［％］）の調整をするための設定（設定１〜設定６）を変更する。   Further, the main CPU 61 adjusts the payout rate (number of acquired medals ÷ number of inserted medals × 100 [%]) based on predetermined setting change operations on the power switch 50, the change processing start switch 56, and the reset switch 52. The setting for setting (setting 1 to setting 6) is changed.

また、メインＣＰＵ６１は、制御した遊技状態の種類、および、設定した設定値（設定１から設定６）に基づき、複数の役抽選テーブルから１つの役抽選テーブルを選択する。この役抽選テーブルには、予め設定された複数の当選役グループそれぞれについて、当選役グループと当該当選役グループが役抽選において当選となる抽選値の範囲とが対応づけて記憶されている。   Further, the main CPU 61 selects one combination lottery table from a plurality of combination lottery tables based on the type of gaming state controlled and the set setting values (setting 1 to setting 6). In the combination lottery table, for each of a plurality of predetermined winning combination groups, a winning combination group and a range of lottery values in which the winning combination group is won in the combination lottery are stored in association with each other.

また、メインＣＰＵ６１は、役抽選用の乱数を所定の範囲内で発生させ、発生させた乱数値を抽選値としてスタートスイッチ１９が操作されたタイミングで抽出する。そして、メインＣＰＵ６１は、選択した役抽選値テーブルと抽出した抽選値とを用いて当選役グループの当選かどうかの決定を行う。   The main CPU 61 generates a random number for the lottery within a predetermined range, and extracts the generated random number as the lottery value at the timing when the start switch 19 is operated. Then, the main CPU 61 determines whether or not the winning combination group is won using the selected winning lottery value table and the extracted lottery value.

また、メインＣＰＵ６１は、スタートスイッチ１９が遊技者により操作されると、各リール１３Ｌ，１３Ｍ，１３Ｒの回転を開始させ、左・中・右位置センサ５５Ｌ，５５Ｍ，５５Ｒの検出信号と、左・中・右リール１３Ｌ，１３Ｍ，１３Ｒを駆動する各リールモータ１４Ｌ，１４Ｍ，１４Ｒへの供給パルス数とに基づき、左・中・右リール１３Ｌ，１３Ｍ，１３Ｒの回転位置をそれぞれ検出する。メインＣＰＵ６１は、全てのリール１３Ｌ，１３Ｍ，１３Ｒが定速回転となったときに、各ストップスイッチ２１Ｌ，２１Ｍ，２１Ｒの操作を有効操作として受付ける状態となる。この状態で各ストップスイッチ２１Ｌ，２１Ｍ，２１Ｒの操作が遊技者により行われると、メインＣＰＵ６１は、検出した各左・中・右リール１３Ｌ，１３Ｍ，１３Ｒの回転位置と、遊技者による各ストップスイッチ２１Ｌ，２１Ｍ，２１Ｒの操作態様（例えば押し順や操作タイミング）と、役抽選結果とに基づき、予め設定されているすべりコマ数（引き込み可能範囲：通常、最大４コマ）の範囲内で各リール１３Ｌ，１３Ｍ，１３Ｒが停止するように停止制御を行う。   When the start switch 19 is operated by the player, the main CPU 61 starts the rotation of the reels 13L, 13M, and 13R, detects the left / middle / right position sensors 55L, 55M, and 55R, Based on the number of pulses supplied to the reel motors 14L, 14M, 14R for driving the middle / right reels 13L, 13M, 13R, the rotational positions of the left / middle / right reels 13L, 13M, 13R are detected. When all the reels 13L, 13M, and 13R are rotated at a constant speed, the main CPU 61 is in a state of accepting the operations of the stop switches 21L, 21M, and 21R as effective operations. When the player operates the stop switches 21L, 21M, and 21R in this state, the main CPU 61 detects the detected rotation positions of the left, middle, and right reels 13L, 13M, and 13R and the stop switches of the player. Each reel within a preset number of sliding frames (retractable range: normal, maximum 4 frames) based on the operation mode (for example, pressing order and operation timing) of 21L, 21M, and 21R and the winning lottery result Stop control is performed so that 13L, 13M, and 13R stop.

全てのリール１３Ｌ，１３Ｍ，１３Ｒの回転が停止した後、メインＣＰＵ６１は、リール１３Ｌ，１３Ｍ，１３Ｒの入賞ラインの図柄組合せが、役抽選により当選した当選役グループを構成する役に対応する図柄組合せであるかどうかの判定を行い、入賞ラインの図柄組合せが当該役に対応する図柄組合せである場合は、当該役に入賞したと判定し、そうでない場合はハズレと判定する。メインＣＰＵ６１は、役抽選により当選した当選役グループを構成する役に入賞したと判定したときに、それがメダル払い出しのある役の入賞であれば、ホッパーユニット４３を動作させて、入賞した役に対応した払出数だけメダルを払い出すものである。ただし、メインＣＰＵ６１はクレジットメダルの貯留枚数が上限値（この実施形態では例えば５０枚）に達していない場合は、払出数分だけクレジットメダルの枚数を増加させる。   After the rotation of all the reels 13L, 13M, and 13R is stopped, the main CPU 61 determines that the symbol combinations on the winning lines of the reels 13L, 13M, and 13R correspond to the symbols that make up the winning combination group won by the symbol lottery. If the symbol combination of the winning line is a symbol combination corresponding to the winning combination, it is determined that the winning combination is won, and if not, it is determined to be lost. When the main CPU 61 determines that a winning combination of the winning combination group won by the winning lottery has been won, and if it is a winning combination with a medal payout, the main CPU 61 operates the hopper unit 43 to win the winning combination. The medals are paid out in the corresponding number of payouts. However, when the number of stored credit medals has not reached the upper limit (for example, 50 in this embodiment), the main CPU 61 increases the number of credit medals by the number of payouts.

また、メインＣＰＵ６１は、メダルセレクタ４８の動作を制御することにより、メダル受入可と受入不可とを切り替える。   Further, the main CPU 61 switches between medal acceptance and non-acceptance by controlling the operation of the medal selector 48.

また、メインＣＰＵ６１は、設定値、遊技状態、役抽選結果に関する情報、図柄判定結果に関する情報、各リール１３Ｌ，１３Ｍ，１３Ｒの回転・停止状態、メダルの払出状態、前面扉５の開放または閉塞の状態、スロットマシン１のエラー状態などスロットマシン１の状態を表すデータ、各ストップスイッチ２１Ｌ，２１Ｍ，２１Ｒ、スタートスイッチ１９等の遊技者により操作される操作器具の操作に関する情報などの種々の情報をサブ制御基板７３（サブＣＰＵ７１）に送信するためのコマンドを生成し、生成したコマンドをサブ制御基板７３のサブＣＰＵ７１に送信する。なお、コマンドはメイン制御基板６３からサブ制御基板７３に一方通行で送信される。   In addition, the main CPU 61 determines whether the set value, gaming state, information on the result lottery result, information on the symbol determination result, rotation / stop state of each reel 13L, 13M, 13R, medal payout state, opening or closing of the front door 5 Various information such as data indicating the status of the slot machine 1 such as the status, the error status of the slot machine 1 and information relating to the operation of the operating devices operated by the player such as the stop switches 21L, 21M, 21R, the start switch 19, etc. A command to be transmitted to the sub control board 73 (sub CPU 71) is generated, and the generated command is transmitted to the sub CPU 71 of the sub control board 73. The command is transmitted from the main control board 63 to the sub control board 73 in one way.

（サブ制御基板）
次に、サブ制御基板７３について説明する。サブ制御基板７３は、メイン制御基板６３から送信されたコマンドを受信し、メイン制御基板６３の動作や状態に応じた演出を行うものである。サブ制御基板７３は、メモリ７５に格納されたプログラムを実行することにより実現される種々の機能や、ハードウェアにより実現される種々の機能を備えている。 (Sub control board)
Next, the sub control board 73 will be described. The sub control board 73 receives a command transmitted from the main control board 63 and performs effects according to the operation and state of the main control board 63. The sub-control board 73 has various functions realized by executing a program stored in the memory 75 and various functions realized by hardware.

サブＣＰＵ７１は、メイン制御基板６３により送信された種々のデータを含むコマンドを受信する。そして、サブＣＰＵ７１は、受信したコマンドに応じて、演出の内容を決定し、決定した演出の内容に応じて、例えば、メインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２に動画等の画像を表示するためにＶＤＰ７７の制御を行ったり、スピーカ３１Ｌ，３１Ｒからの音声の出力制御を行ったり、上部ランプ部３３や下部ランプ部３７Ｌ，３７Ｒの光源を一斉にあるいは個別に点滅させる制御を行ったりする。   The sub CPU 71 receives commands including various data transmitted by the main control board 63. Then, the sub CPU 71 determines the contents of the effect according to the received command, and displays, for example, an image such as a moving image on the main LCD 27M, the first sub LCD 27S1, and the second sub LCD 27S2 according to the determined contents of the effect. In order to achieve this, the VDP 77 is controlled, the sound output from the speakers 31L and 31R is controlled, and the light sources of the upper lamp unit 33 and the lower lamp units 37L and 37R are controlled to blink simultaneously or individually. .

メモリ７５に記憶されている複数枚の画像の画像データはＶＤＰ７７によりＶＲＡＭ７７ａに保存された後、ＶＲＡＭ７７ａに保存された複数枚の画像の画像データはＶＤＰ７７により読み出される。そして、読み出された複数枚の画像の画像データは出力回路７９によってそれぞれ対応するＬＣＤ（メインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）に供給される。   The image data of a plurality of images stored in the memory 75 is stored in the VRAM 77a by the VDP 77, and then the image data of the plurality of images stored in the VRAM 77a is read by the VDP 77. The read image data of the plurality of images is supplied to the corresponding LCDs (main LCD 27M, first sub LCD 27S1, and second sub LCD 27S2) by the output circuit 79.

ただし、メインＬＣＤ２７Ｍの画素数は２５６（水平方向）×２５６（垂直方向）である（図４（ａ）のメインＬＣＤ仕様を参照）。また、第１サブＬＣＤ２７Ｓ１および第２サブＬＣＤ２７Ｓ２それぞれの画素数は１２８（水平方向）×２５６（垂直方向）である（図４（ａ）の第１サブＬＣＤ仕様、第２サブＬＣＤ仕様を参照）。なお、メインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２の上記の画素数は一例である。   However, the number of pixels of the main LCD 27M is 256 (horizontal direction) × 256 (vertical direction) (see the main LCD specification in FIG. 4A). The number of pixels of each of the first sub LCD 27S1 and the second sub LCD 27S2 is 128 (horizontal direction) × 256 (vertical direction) (refer to the first sub LCD specification and the second sub LCD specification in FIG. 4A). . The above-mentioned number of pixels of the main LCD 27M, the first sub LCD 27S1, and the second sub LCD 27S2 is an example.

メインＬＣＤ２７Ｍに表示される画像の画像データは、メインＬＣＤ２７Ｍの２５６×２５６個の画素の画素データを含む。また、第１サブＬＣＤ２７Ｓ１に表示される画像の画像データは、第１サブＬＣＤ２７Ｓ１の１２８×２５６個の画素の画素データを含む。第２サブＬＣＤ２７Ｓ２に表示される画像の画像データは、第２サブＬＣＤ２７Ｓ２の１２８×２５６個の画素の画素データを含む。但し、以下において、画素（ｉ，ｊ）と記載する場合、メインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２それぞれにおいて、上からｊ（ｊは０、１、２、・・・の整数）番目のラインにおける左からｉ（ｉは０、１、２、・・・の整数）番目の画素を示す。   The image data of the image displayed on the main LCD 27M includes pixel data of 256 × 256 pixels of the main LCD 27M. The image data of the image displayed on the first sub LCD 27S1 includes pixel data of 128 × 256 pixels of the first sub LCD 27S1. The image data of the image displayed on the second sub LCD 27S2 includes pixel data of 128 × 256 pixels of the second sub LCD 27S2. However, in the following description, when the pixel (i, j) is described, in the main LCD 27M, the first sub LCD 27S1, and the second sub LCD 27S2, j (j is an integer of 0, 1, 2,...) From the top. The i-th pixel (i is an integer of 0, 1, 2,...) From the left in this line.

画素データは、Ｂ（Ｂｌｕｅ：青）、Ｇ（Ｇｒｅｅｎ：緑）、Ｒ（Ｒｅｄ：赤）、Ａ（Ａｌｐｈａ：透明度）の４つの要素（以下、「階調要素」と記載する。）のデータ（以下、「階調要素データ」と記載する。）を含む。   The pixel data is data of four elements (hereinafter referred to as “gradation elements”) of B (Blue: blue), G (Green: green), R (Red: red), and A (Alpha: transparency). (Hereinafter referred to as “tone element data”).

ＶＲＡＭ７７ａは、水平方向に所定数のビット（各実施形態及び変形例では４０ビット）を所定個（各実施形態及び変形例では（２５６＋α）個）並べて１ラインとし、垂直方向に所定数のライン（各実施形態及び変形例では（２５６＋β）ライン）並べたものを全記憶領域として管理されている（図３、図４のＶＲＡＭ仕様を参照）。   The VRAM 77a arranges a predetermined number of bits (40 bits in each embodiment and modification) in the horizontal direction to form one line by arranging (256 + α) in each embodiment and modification, and a predetermined number of lines ( In each embodiment and modification, the (256 + β) lines are arranged as a whole storage area (see the VRAM specifications in FIGS. 3 and 4).

ＶＲＡＭ７７ａは、図３の保存単位／読出単位に示すように、所定数のビット（各実施形態及び変形例では４０ビット）を保存単位としてデータを保存する。また、ＶＲＡＭ７７ａでは、図３の保存単位／読出単位に示すように、所定数のビット（各実施形態及び変形例では４０ビット）を読出単位としてデータが読み出される。この保存単位および読出単位は、ＶＲＡＭ７７ａに１枚の画像の画像データを保存する場合における１画素の画素データに対応し、各実施形態及び変形例において、この保存単位および読出単位における４０ビットを階調要素「Ｂ」、「Ｇ」、「Ｒ」、「Ａ」それぞれに１０ビットずつ割り当てている。なお、以下において、階調要素「Ｂ」、「Ｇ」、「Ｒ」、「Ａ」それぞれの１０ビットの階調要素データＢ，Ｇ，Ｒ，Ａを含む４０ビットのデータを「基本単位データ」と記載する。   As shown in the storage unit / reading unit in FIG. 3, the VRAM 77a stores data using a predetermined number of bits (40 bits in each embodiment and modification) as a storage unit. Further, in the VRAM 77a, as shown in the storage unit / read unit in FIG. 3, data is read using a predetermined number of bits (40 bits in each embodiment and modification) as a read unit. The storage unit and the readout unit correspond to the pixel data of one pixel when the image data of one image is stored in the VRAM 77a. In each of the embodiments and the modified examples, 40 bits in the storage unit and the readout unit are scaled. 10 bits are assigned to each of the key elements “B”, “G”, “R”, and “A”. In the following, 40-bit data including 10-bit gradation element data B, G, R, and A for each of the gradation elements “B”, “G”, “R”, and “A” is referred to as “basic unit data”. ".

図３におけるＶＲＡＭ７７ａのＰ（ｉ，ｊ）（ｉは０以上２５５以下の整数、ｊは０以上２５５以下の整数）で示す各記憶領域は、メインＬＣＤ２７Ｍの各画素に対応し、メインＬＣＤ２７Ｍ用の画像に含まれる画素の画素データが保存される記憶領域である。また、それ以外の各記憶領域（図３の塗りつぶしが施されている領域）はメインＬＣＤ２７Ｍ用の画像データを記憶していない領域であって、メインＬＣＤ２７Ｍのブランク期間に対応する記憶領域である。なお、以下において、ＶＲＡＭ７７の記憶領域のうちメインＬＣＤ２７Ｍに対応する画像の画像データを記憶する記憶領域を「メイン画像データ記憶領域」と記載し、ＶＲＡＭ７７ａの記憶領域のうちメインＬＣＤ２７Ｍのブランク期間に対応する記憶領域を「ブランク期間対応記憶領域」と記載する。   Each storage area indicated by P (i, j) (i is an integer from 0 to 255, j is an integer from 0 to 255) in the VRAM 77a in FIG. 3 corresponds to each pixel of the main LCD 27M, and is for the main LCD 27M. This is a storage area for storing pixel data of pixels included in an image. The other storage areas (areas shown in FIG. 3) are areas that do not store image data for the main LCD 27M, and are storage areas corresponding to the blank period of the main LCD 27M. In the following, a storage area for storing image data of an image corresponding to the main LCD 27M in the storage area of the VRAM 77 is referred to as a “main image data storage area”, and corresponds to a blank period of the main LCD 27M in the storage area of the VRAM 77a. This storage area is referred to as a “blank period storage area”.

第１実施形態では、ＶＲＡＭ７７ａのＰ（ｉ，ｊ）（ｉは０以上１２７以下の整数、ｊは０以上２５５以下の整数）で示す各記憶領域には、４０ビットの基本単位データとして、メインＬＣＤ２７Ｍの画素（ｉ，ｊ）の４Ｎビットの画素データと第１サブＬＣＤ２７Ｓ１の画素（ｉ，ｊ）の４（１０−Ｎ）ビットの画素データとを結合したデータが記憶される。また、ＶＲＡＭ７７ａのＰ（１２８＋ｉ，ｊ）（ｉは０以上１２７以下の整数、ｊは０以上２５５以下の整数）で示す各記憶領域には、４０ビットの基本単位データとして、メインＬＣＤ２７Ｍの画素（１２８＋ｉ，ｊ）の４Ｎビットの画素データと第２サブＬＣＤ２７Ｓ２の画素（ｉ，ｊ）の４（１０−Ｎ）ビットの画素データとを結合したデータが記憶される。   In the first embodiment, each storage area indicated by P (i, j) (i is an integer from 0 to 127 and j is an integer from 0 to 255) in the VRAM 77a is stored as main unit data of 40 bits as main unit data. Data obtained by combining 4N-bit pixel data of the pixel (i, j) of the LCD 27M and 4 (10-N) -bit pixel data of the pixel (i, j) of the first sub-LCD 27S1 is stored. Further, in each storage area indicated by P (128 + i, j) (i is an integer of 0 to 127, j is an integer of 0 to 255) of the VRAM 77a, a pixel of the main LCD 27M (40-bit basic unit data) 128 + i, j) 4N-bit pixel data and 4 (10−N) -bit pixel data of the pixel (i, j) of the second sub LCD 27S2 are stored.

なお、第１実施形態において、サブＬＣＤと記載した場合、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２を指し示す。   In the first embodiment, when the sub LCD is described, the first sub LCD 27S1 and the second sub LCD 27S2 are indicated.

結合したデータは、メインＬＣＤ２７Ｍの１画素のＮビットの階調要素データＢ（メイン）、サブＬＣＤの１画素の（１０−Ｎ）ビットの階調要素データＢ（サブ）、メインＬＣＤ２７Ｍの１画素のＮビットの階調要素データＧ（メイン）、サブＬＣＤの１画素の（１０−Ｎ）ビットの階調要素データＧ（サブ）、メインＬＣＤ２７Ｍの１画素のＮビットの階調要素データＲ（メイン）、サブＬＣＤの１画素の（１０−Ｎ）ビットの階調要素データＲ（サブ）、メインＬＣＤ２７Ｍの１画素のＮビットの階調要素データＡ（メイン）、サブＬＣＤの１画素の（１０−Ｎ）ビットの階調要素データＡ（サブ）を並べたビット列からなる。なお、図３の保存例にＮ＝５の場合を示している。   The combined data includes N-bit gradation element data B (main) of one pixel of the main LCD 27M, (10-N) -bit gradation element data B (sub) of one pixel of the sub LCD, and one pixel of the main LCD 27M. N-bit gradation element data G (main), (10-N) -bit gradation element data G (sub) of one pixel of the sub LCD, and N-bit gradation element data R (one of the main LCD 27M) (Main), (10-N) -bit gradation element data R (sub) of one pixel of the sub LCD, N-bit gradation element data A (main) of one pixel of the main LCD 27M, ( 10-N) It consists of a bit string in which gradation element data A (sub) of bits is arranged. Note that the case of N = 5 is shown in the storage example of FIG.

第１実施形態では、上記のＮは可変となっており、後述するようにＶＲＡＭ７７ａから読み出された基本単位データを構成する１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａを、メインＬＣＤ２７Ｍの１画素のＮビットの階調要素データＢ（メイン）、Ｇ（メイン）、Ｒ（メイン）、Ａ（メイン）と、サブＬＣＤの１画素の（１０−Ｎ）ビットの階調要素データＢ（サブ）、Ｇ（サブ）、Ｒ（サブ）、Ａ（サブ）とにそれぞれ分離する。この分離を可能にするために、基本単位データのうちメインＬＣＤ２７Ｍに対応する画素データを構成するビット数、サブＬＣＤに対応する画素データを構成するビット数の割合をそれぞれ表すビット割合データがブランク期間対応記憶領域のうちの所定位置（以下、「ビット割合データ記憶位置」と記載する。）に保存される。ただし、基本単位データのうちメインＬＣＤ２７Ｍに対応する画素データを構成するビット数の割合はＮ／１０であり、基本単位データのうちサブＬＣＤに対応する画素データを構成するビット数の割合は（１０−Ｎ）／１０である。   In the first embodiment, the above N is variable. As described later, 10-bit gradation element data B, G, R, and A constituting basic unit data read from the VRAM 77a are converted into the main LCD 27M. N-bit gradation element data B (main), G (main), R (main), A (main) of one pixel and (10-N) -bit gradation element data B of one pixel of the sub LCD (Sub), G (Sub), R (Sub), and A (Sub) are separated. In order to make this separation possible, the bit ratio data representing the number of bits constituting the pixel data corresponding to the main LCD 27M and the ratio of the number of bits constituting the pixel data corresponding to the sub LCD in the basic unit data are blank periods. The data is stored in a predetermined position (hereinafter referred to as “bit ratio data storage position”) in the corresponding storage area. However, the ratio of the number of bits constituting the pixel data corresponding to the main LCD 27M in the basic unit data is N / 10, and the ratio of the number of bits constituting the pixel data corresponding to the sub LCD in the basic unit data is (10 -N) / 10.

ここで、Ｎ＝１０の場合はメインＬＣＤ２７Ｍ用の１枚の画像の画像データがＶＲＡＭ７７ａに保存されていることになる。また、Ｎ＝１０以外のＮ＝５、６等の場合はメインＬＣＤ２７Ｍ用の１枚の画像の画像データと第１サブＬＣＤ２７Ｓ１および第２サブＬＣＤ２７Ｓ２それぞれ用の１枚の画像の画像データがＶＲＡＭ７７ａに保存されていることになる。このように、スロットマシン１はＶＲＡＭ７７ａに１枚の画像の画像データを保存する場合と、複数枚の画像の画像データを保存する場合とを切り替えることが可能になっている。   Here, when N = 10, the image data of one image for the main LCD 27M is stored in the VRAM 77a. When N = 5, 6 or the like other than N = 10, image data of one image for the main LCD 27M and image data of one image for each of the first sub LCD 27S1 and the second sub LCD 27S2 are stored in the VRAM 77a. It will be saved. As described above, the slot machine 1 can switch between storing image data of one image in the VRAM 77a and storing image data of a plurality of images.

なお、基本単位データのうちメインＬＣＤ２７Ｍに対応する画素データを構成するビット数および第１サブＬＣＤ２７Ｓ１および第２サブＬＣＤ２７Ｓ２それぞれに対応する画素データを構成するビット数を保存するようにしてもよい。また、基本単位データのうちメインＬＣＤ２７Ｍに対応する画素データを構成するビット数またはその割合のみを保存するようにしてもよく、第１サブＬＣＤ２７Ｓ１および第２サブＬＣＤ２７Ｓ２それぞれに対応する画素データを構成するビット数またはその割合のみを保存するようにしてもよい。   Of the basic unit data, the number of bits constituting the pixel data corresponding to the main LCD 27M and the number of bits constituting the pixel data corresponding to the first sub LCD 27S1 and the second sub LCD 27S2 may be stored. Further, only the number of bits constituting the pixel data corresponding to the main LCD 27M or the ratio thereof among the basic unit data may be stored, and the pixel data corresponding to each of the first sub LCD 27S1 and the second sub LCD 27S2 is constituted. Only the number of bits or the ratio thereof may be stored.

なお、結合したデータは、メインＬＣＤ２７Ｍの１画素のＮＢビットの階調要素データＢ（メイン）、サブＬＣＤの１画素の（１０−ＮＢ）ビットの階調要素データＢ（サブ）、メインＬＣＤ２７Ｍの１画素のＮＧビットの階調要素データＧ（メイン）、サブＬＣＤの１画素の（１０−ＮＧ）ビットの階調要素データＧ（サブ）、メインＬＣＤ２７Ｍの１画素のＮＲビットの階調要素データＲ（メイン）、サブＬＣＤの１画素の（１０−ＮＲ）ビットの階調要素データＲ（サブ）、メインＬＣＤ２７Ｍの１画素のＮＡビットの階調要素データＡ（メイン）、サブＬＣＤの１画素の（１０−ＮＡ）ビットの階調要素データＡ（サブ）を並べたビット列からなるようにしてもよく、この場合において、ＮＢ、ＮＧ、ＮＲ、ＮＡをそれぞれ可変としてもよい。この場合、結合したデータを分離可能とするために、例えば、基本単位画像データを構成する階調要素データＢのうち階調要素データＢ（メイン）を構成するビット数、階調要素データＢ（サブ）を構成するビット数の割合をそれぞれ表す階調要素「Ｂ」用のビット割合データ、基本単位画像データを構成する階調要素データＧのうち階調要素データＧ（メイン）を構成するビット数、階調要素データＧ（サブ）を構成するビット数の割合をそれぞれ表す階調要素「Ｇ」用のビット割合データ、基本単位画像データを構成する階調要素データＲのうち階調要素データＲ（メイン）を構成するビット数、階調要素データＲ（サブ）を構成するビット数の割合をそれぞれ表す階調要素「Ｒ」用のビット割合データ、基本単位画像データを構成する階調要素データＡのうち階調要素データＡ（メイン）を構成するビット数、階調要素データＡ（サブ）を構成するビット数の割合をそれぞれ表す階調要素「Ａ」用のビット割合データを、ブランク期間対応記憶領域のうちの所定位置に保存するようにする。そして、この保存した各階調要素用のビット割合データを用いて、階調要素データＢ、Ｇ、Ｒ、ＡをメインＬＣＤ２７Ｍに対応するデータとサブＬＣＤに対応するデータに分離する。 Note that combined data is 1 pixel of N B-bit grayscale element data B in the main LCD27M (main), the sub-LCD 1 pixels (10-N B) tone element bit data B (sub), a main of one pixel of LCD27M N G bits of the grayscale component data G (main), sub LCD 1 pixels (10-N G) of the bit gradation element data G (sub) N R bits of one pixel of the main LCD27M gradation element data R (the main), the sub-LCD 1 pixels (10-N R) bits of the grayscale component data R (sub), one pixel of the N a bit of the grayscale data elements a main LCD27M (main ), (10-N A ) -bit gradation element data A (sub) of one pixel of the sub LCD may be arranged, and in this case, N B , N G , N R , N A for it Each may be variable. In this case, in order to make it possible to separate the combined data, for example, the number of bits constituting the gradation element data B (main) among the gradation element data B constituting the basic unit image data, the gradation element data B ( Bit ratio data for the gradation element “B” representing the ratio of the number of bits constituting the sub) and bits constituting the gradation element data G (main) among the gradation element data G constituting the basic unit image data Bit ratio data for the gradation element “G” representing the number and the ratio of the number of bits constituting the gradation element data G (sub), and the gradation element data among the gradation element data R constituting the basic unit image data The number of bits constituting R (main), the bit ratio data for the gradation element “R” representing the ratio of the number of bits constituting the gradation element data R (sub), and the basic unit image data are constructed. Bit ratio data for the gradation element “A” representing the ratio of the number of bits constituting the gradation element data A (main) and the number of bits constituting the gradation element data A (sub) of the gradation element data A, respectively. The data is stored in a predetermined position in the blank period corresponding storage area. Then, using the stored bit ratio data for each gradation element, the gradation element data B, G, R, and A are separated into data corresponding to the main LCD 27M and data corresponding to the sub LCD.

なお、ＶＲＡＭ７７ａの記憶容量は、メインＬＣＤ２７Ｍの画素数ａと第１サブＬＣＤ２７Ｓ１の画素数ｂと第２サブＬＣＤ２７Ｓ２の画素数ｃとを合計した値（ａ＋ｂ＋ｃ）に基本単位データのビット数ｄを乗算した値（（ａ＋ｂ＋ｃ）×ｄ）より小さくなっている。また、メインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２の各画像の各画素の画素データはメモリ７５から読み出されてＶＲＡＭ７７ａに一時的に記憶されている。   Note that the storage capacity of the VRAM 77a is obtained by multiplying the value (a + b + c) of the number of pixels a of the main LCD 27M, the number of pixels b of the first sub-LCD 27S1 and the number of pixels c of the second sub-LCD 27S2 by the number of bits d of basic unit data. It is smaller than the value ((a + b + c) × d). Also, pixel data of each pixel of each image of the main LCD 27M, the first sub LCD 27S1, and the second sub LCD 27S2 is read from the memory 75 and temporarily stored in the VRAM 77a.

続いて、図３のＶＲＡＭ７７ａに保存された基本単位データがメインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２に出力されるまでの処理の概要について図４を参照して説明する。ただし、図４（ｂ），（ｃ）は上記のＮが５の場合である。なお、図４（ｂ），（ｃ）において、メインＬＣＤ２７Ｍに対応する各階調要素データには下付け文字「Ｍ」を付し、第１サブＬＣＤ２７Ｓ１に対応する各階調要素データには下付け文字「Ｓ１」を付し、第２サブＬＣＤ２７Ｓ２に対応する各階調要素データには下付け文字「Ｓ２」を付している。   Next, an outline of processing until the basic unit data stored in the VRAM 77a of FIG. 3 is output to the main LCD 27M, the first sub LCD 27S1, and the second sub LCD 27S2 will be described with reference to FIG. However, FIGS. 4B and 4C show the case where N is 5. 4B and 4C, each gradation element data corresponding to the main LCD 27M is attached with a subscript “M”, and each gradation element data corresponding to the first sub LCD 27S1 is attached with a subscript. “S1” is attached, and each gradation element data corresponding to the second sub LCD 27S2 is attached with a subscript “S2”.

なお、図４（ａ）に示すように、ＶＲＡＭ７７ａの仕様では基本単位データは４０ビットからなり、各階調要素データＢ、Ｇ、Ｒ、Ａは１０ビットからなる。また、メインＬＣＤ２７Ｍの仕様では画素データは３２ビットからなり、各階調要素データＢ、Ｇ、Ｒ、Ａは８ビットからなる。また、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２それぞれの仕様では画素データは２４ビットからなり、各階調要素データＢ、Ｇ、Ｒ、Ａは６ビットからなる。なお、メインＬＣＤ２７Ｍの画素の各階調要素の階調数は２８であり、第１サブＬＣＤ２７Ｓ１および第２サブＬＣＤ２７Ｓ２それぞれの画素の各階調要素の階調数は２６である。 As shown in FIG. 4A, in the specification of the VRAM 77a, basic unit data consists of 40 bits, and each gradation element data B, G, R, A consists of 10 bits. Further, in the specification of the main LCD 27M, the pixel data consists of 32 bits, and each gradation element data B, G, R, A consists of 8 bits. Further, according to the specifications of the first sub LCD 27S1 and the second sub LCD 27S2, the pixel data consists of 24 bits, and each gradation element data B, G, R, A consists of 6 bits. Incidentally, the number of gradations of the gradation elements of the pixels of the main LCD27M is 2 8, the number of gradations of the gradation elements of the first sub LCD27S1 and second sub LCD27S2 each pixel is 2 6.

まず、Ｐ（ｉ，ｊ）（ｉは０以上１２７以下の整数、ｊは０以上２５５以下の整数）で示す各記憶領域に記憶されている基本単位データがメインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１に出力されるまでの処理の概要について図４（ｂ）を参照して説明する。   First, basic unit data stored in each storage area indicated by P (i, j) (i is an integer of 0 to 127, j is an integer of 0 to 255) is output to the main LCD 27M and the first sub LCD 27S1. An overview of the processing up to this point will be described with reference to FIG.

Ｐ（ｉ，ｊ）（ｉは０以上１２７以下の整数、ｊは０以上２５５以下の整数）で示す各記憶領域から読出単位である１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａからなる４０ビットの基本単位データが読み出される。但し、基本単位データを構成する１０ビットの階調要素データＢ、Ｇ、Ｒ、ＡはメインＬＣＤ２７Ｍに対応する１画素の５ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭと第１サブＬＣＤ２７Ｓ１に対応する１画素の５ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１とを結合したものである。 From 10-bit gradation element data B, G, R, and A which are read units from each storage area indicated by P (i, j) (i is an integer of 0 to 127, j is an integer of 0 to 255) The 40-bit basic unit data is read out. However, 10-bit gradation element data B, G, R, and A constituting the basic unit data are 5 bits of gradation element data B M , G M , R M , and A M of one pixel corresponding to the main LCD 27M. This is a combination of 5-bit gradation element data B S1 , G S1 , R S1 , A S1 of one pixel corresponding to the first sub LCD 27S1.

読み出された４０ビットの基本単位データにおいて、基本単位データを構成する１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａは、メインＬＣＤ２７Ｍに対応する１画素の５ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭと、第１サブＬＣＤ２７Ｓ１に対応する１画素の５ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１とに分離される。分離により得られた５ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭはメインＬＣＤ２７Ｍ側の信号経路に出力され、分離により得られた５ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１は分配先切替側の信号経路に出力される。 In the read 40-bit basic unit data, 10-bit gradation element data B, G, R, and A constituting the basic unit data are 5-bit gradation element data B of one pixel corresponding to the main LCD 27M. M 1 , G M , R M , A M and 5 bits of gray-scale element data B S1 , G S1 , R S1 , A S1 of one pixel corresponding to the first sub LCD 27S1 are separated. Tone component data B M of 5 bits obtained by separation, G M, R M, A M is output to the signal path of the main LCD27M side tone component data B S1 of 5 bits obtained by separation, G S1 , R S1 and A S1 are output to the signal path on the distribution destination switching side.

分配先切替側の信号経路に出力された５ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１は、第１サブＬＣＤ２７Ｓ１側の信号経路および第２サブＬＣＤ２７Ｓ２側の信号経路のうちの第１サブＬＣＤ２７Ｓ１側の信号経路に出力される。 The 5-bit gradation element data B S1 , G S1 , R S1 , and A S1 output to the signal path on the distribution destination switching side are the signal path on the first sub LCD 27S1 side and the signal path on the second sub LCD 27S2 side. Is output to the signal path on the first sub LCD 27S1 side.

メインＬＣＤ２７Ｍ側の信号経路に出力された５ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭは、８ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭにシフトされ、シフトにより得られた８ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭがメインＬＣＤ２７Ｍに出力される。 Main LCD27M side of the signal path to output the 5-bit gradation data elements B M, G M, R M , A M is 8-bit gradation data elements B M, G M, R M , shifted to A M Then, 8-bit gradation element data B M , G M , R M , and A M obtained by the shift are output to the main LCD 27M.

第１サブＬＣＤ２７Ｓ１側の信号経路に出力された５ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１は、６ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１にシフトされ、シフトにより得られた６ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１が第１サブＬＣＤ２７Ｓ１に出力される。 The 5-bit gradation element data B S1 , G S1 , R S1 , A S1 output to the signal path on the first sub LCD 27S1 side is the 6-bit gradation element data B S1 , G S1 , R S1 , A S1. 6-bit gradation element data B S1 , G S1 , R S1 , A S1 obtained by the shift are output to the first sub LCD 27S1.

続いて、Ｐ（１２８＋ｉ，ｊ）（ｉは０以上１２７以下の整数、ｊは０以上２５５以下の整数）で示す各記憶領域に記憶されている基本単位データがメインＬＣＤ２７Ｍ、第２サブＬＣＤ２７Ｓ２に出力されるまでの処理の概要について図４（ｃ）を参照して説明する。   Subsequently, the basic unit data stored in each storage area indicated by P (128 + i, j) (i is an integer of 0 to 127, j is an integer of 0 to 255) is stored in the main LCD 27M and the second sub LCD 27S2. An overview of processing until output will be described with reference to FIG.

Ｐ（１２８＋ｉ，ｊ）（ｉは０以上１２７以下の整数、ｊは０以上２５５以下の整数）で示す各記憶領域から読出単位である４０ビットの基本単位データ（４０ビットの基本単位データは１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａからなる）が読み出される。但し、基本単位データを構成する１０ビットの階調要素データＢ、Ｇ、Ｒ、ＡはメインＬＣＤ２７Ｍに対応する１画素の５ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭと第２サブＬＣＤ２７Ｓ２に対応する１画素の５ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２とを結合したものである。 40-bit basic unit data that is a read unit from each storage area indicated by P (128 + i, j) (i is an integer of 0 to 127, j is an integer of 0 to 255). Bit gradation element data B, G, R, and A) are read out. However, 10-bit gradation element data B, G, R, and A constituting the basic unit data are 5 bits of gradation element data B M , G M , R M , and A M of one pixel corresponding to the main LCD 27M. This is a combination of 5-bit gradation element data B S2 , G S2 , R S2 , A S2 of one pixel corresponding to the second sub LCD 27S2.

読み出された４０ビットの基本単位データにおいて、基本単位データを構成する１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａは、メインＬＣＤ２７Ｍに対応する１画素の５ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭと、第２サブＬＣＤ２７Ｓ２に対応する１画素の５ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２とに分離される。分離により得られた５ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭはメインＬＣＤ２７Ｍ側の信号経路に出力され、分離により得られた５ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２は分配先切替側の信号経路に出力される。 In the read 40-bit basic unit data, 10-bit gradation element data B, G, R, and A constituting the basic unit data are 5-bit gradation element data B of one pixel corresponding to the main LCD 27M. M 1 , G M , R M , and A M are separated into 5-bit gradation element data B S2 , G S2 , R S2 , and A S2 of one pixel corresponding to the second sub LCD 27S2. Tone component data B M of 5 bits obtained by separation, G M, R M, A M is output to the signal path of the main LCD27M side tone component data B S2 of 5 bits obtained by separation, G S2 , R S2 and A S2 are output to the signal path on the distribution destination switching side.

分配先切替側の信号経路に出力された５ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２は、第１サブＬＣＤ２７Ｓ１側の信号経路および第２サブＬＣＤ２７Ｓ２側の信号経路のうちの第２サブＬＣＤ２７Ｓ２側の信号経路に出力される。 The 5-bit gradation element data B S2 , G S2 , R S2 , A S2 output to the signal path on the distribution destination switching side is the signal path on the first sub LCD 27S1 side and the signal path on the second sub LCD 27S2 side. Is output to the signal path on the second sub LCD 27S2 side.

メインＬＣＤ２７Ｍ側の信号経路に出力された５ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭは、８ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭにシフトされ、シフトにより得られた８ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭがメインＬＣＤ２７Ｍに出力される。 Main LCD27M side of the signal path to output the 5-bit gradation data elements B M, G M, R M , A M is 8-bit gradation data elements B M, G M, R M , shifted to A M Then, 8-bit gradation element data B M , G M , R M , and A M obtained by the shift are output to the main LCD 27M.

第２サブＬＣＤ２７Ｓ２側の信号経路に出力された５ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２は、６ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２にシフトされ、シフトにより得られた６ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２が第２サブＬＣＤ２７Ｓ２に出力される。 The 5-bit gradation element data B S2 , G S2 , R S2 , A S2 output to the signal path on the second sub LCD 27S2 side is the 6-bit gradation element data B S2 , G S2 , R S2 , A S2. 6-bit gradation element data B S2 , G S2 , R S2 , A S2 obtained by the shift are output to the second sub LCD 27S2.

続いて、階調要素データのシフト処理の方法について図５を参照して説明する。なお、ここでは、下位ビット側から０ビット目、１ビット目、・・・と記載する。   Next, a method for shifting gradation element data will be described with reference to FIG. Here, the 0th bit, the 1st bit,... From the lower bit side are described.

図５（ａ）はシフト方法の一例を示している。図５（ａ）では、シフト前の５ビットの階調要素データＢに対して、最下位ビットよりもさらに下位ビット側に各ビット値が１である３ビットを付加し、これによってシフト後の８ビットの階調要素データＢを生成する。つまり、シフト前の５ビットの階調要素データＢにおける４ビット目から０ビット目を７ビット目から３ビット目にシフトし、シフト後の２ビット目から０ビット目までの各ビット値を１にし、これによってシフト後の８ビットの階調要素データＢを生成する。   FIG. 5A shows an example of the shift method. In FIG. 5A, 3 bits each having a bit value of 1 are added to the lower-order bit side further than the least significant bit to the 5-bit gradation element data B before the shift. 8-bit gradation element data B is generated. That is, the 4th bit to the 0th bit in the 5 bit gradation element data B before the shift are shifted from the 7th bit to the 3rd bit, and each bit value from the 2nd bit to the 0th bit after the shift is set to 1. Thus, the shifted 8-bit gradation element data B is generated.

図５（ｂ）はシフト方法の他の例を示している。図５（ｂ）では、シフト前の５ビットの階調要素データＢに対して、３ビット目と２ビット目の間にビット値が１である１ビットを付加し、２ビット目と１ビット目との間にビット値が１である１ビットを付加し、１ビット目と０ビット目との間にビット値が１である１ビットを付加し、これによってシフト後の８ビットの階調要素データＢを生成する。   FIG. 5B shows another example of the shift method. In FIG. 5B, 1 bit having a bit value of 1 is added between the third bit and the second bit to the 5-bit gradation element data B before the shift, and the second bit and the first bit. 1 bit having a bit value of 1 is added between the first bit and 1 bit having a bit value of 1 is added between the 1st bit and the 0th bit, thereby shifting the 8-bit gradation after shifting. Element data B is generated.

一般的に記載すると、Ｌビットの階調要素データＢをＭ（Ｌ＜Ｍ）ビットの階調要素データＢにシフトする場合、シフト前のＬビットの階調要素データＢに対して各ビット値が１である（Ｍ−Ｌ）ビットを付加し、これによってシフト後のＭビットの階調要素データＢを生成する。ただし、シフト前のＬビットの階調要素データＢに対して（Ｍ−Ｌ）ビットを付加する位置は特に限定されるものではない。また、図５（ａ）のように（Ｍ−Ｌ）ビットをまとめて付加したり、図５（ｂ）のように（Ｍ−Ｌ）ビットを分けて付加したりする。ただし、階調要素データＢは色相を表すため、シフト前のＬビットの階調要素データＢに対して（Ｍ−Ｌ）ビットを上位ビット側に付加すると階調要素「Ｂ」が（Ｍ−Ｌ）ビットの付加により大きな影響を受けてしまう。例えば、上位ビット側にビット値が１の（Ｍ−Ｌ）ビットを付加した場合は薄い色を出せなくなり、上位ビット側にビット値が０の（Ｍ−Ｌ）ビットを付加した場合は濃い色を出せなくなる。このため、シフト前のＬビットの階調要素データＢに対して（Ｍ−Ｌ）ビットを付加する位置は下位ビット側であることが好ましい。なお、色相を表す階調要素データＧ、Ｒや透明度を表す階調要素データＡに対しても同様である。   Generally speaking, when shifting the L-bit gradation element data B to the M (L <M) -bit gradation element data B, each bit value with respect to the L-bit gradation element data B before the shift is set. (M−L) bits with 1 being added, thereby generating M-bit gradation element data B after shifting. However, the position at which (ML) bits are added to the L-bit gradation element data B before the shift is not particularly limited. Also, (ML) bits are added together as shown in FIG. 5A, or (ML) bits are added separately as shown in FIG. 5B. However, since the gradation element data B represents the hue, if the (ML) bit is added to the upper bit side with respect to the L-bit gradation element data B before the shift, the gradation element “B” becomes (M− L) It is greatly affected by the addition of bits. For example, if an (ML) bit having a bit value of 1 is added to the upper bit side, a light color cannot be produced, and a dark color is applied to adding an (ML) bit having a bit value of 0 to the upper bit side. Can no longer be issued. For this reason, it is preferable that the position where (ML) bits are added to the L-bit gradation element data B before the shift is on the lower bit side. The same applies to the gradation element data G and R representing the hue and the gradation element data A representing the transparency.

一般的に記載すると、Ｌビットの階調要素データＢをＭ（Ｌ＞Ｍ）ビットの階調要素データＢにシフトする場合、シフト前のＬビットの階調要素データＢから（Ｍ−Ｌ）ビットを除去し、これによってシフト後のＭビットの階調要素データＢを生成する。ただし、シフト前のＬビットの階調要素データＢから（Ｍ−Ｌ）ビットを除去する位置は特に限定されるものではない。また、連続する（Ｍ−Ｌ）ビットを除去したり、（Ｍ−Ｌ）ビットを分けて除去したりする。   Generally speaking, when the L-bit gradation element data B is shifted to the M (L> M) -bit gradation element data B, the L-bit gradation element data B before the shift is changed to (ML). Bits are removed, thereby generating shifted M-bit gradation element data B. However, the position where (ML) bits are removed from the L-bit gradation element data B before the shift is not particularly limited. Further, consecutive (ML) bits are removed, or (ML) bits are divided and removed.

なお、付加するビットのビット値は１であってもよく、０であってもよく、２ビット以上付加する場合はビット値が０であるビットとビット値が１であるビットとが混在していてもよい。   In addition, the bit value of the bit to be added may be 1 or 0. When 2 or more bits are added, a bit having a bit value of 0 and a bit having a bit value of 1 are mixed. May be.

また、階調要素データＧ、Ｒ、Ａに対しても階調要素データＢと同様のシフトの方法を用いることができる。   The same shift method as that for the gradation element data B can be used for the gradation element data G, R, and A.

図２のＶＤＰ７７はＶＲＡＭ７７ａから４０ビットの基本単位データを読み出し、図７に示すように、メインＬＣＤ２７Ｍ用のデータイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを出力する。 The VDP 77 in FIG. 2 reads 40-bit basic unit data from the VRAM 77a, and as shown in FIG. 7, the data enable signal DE M for the main LCD 27M, the horizontal synchronization signal HSYNC M , the vertical synchronization signal VSYNC M , and the data clock signal DCLK M Is output.

ただし、メインＬＣＤ２７Ｍ用のデータイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭの信号波形は、
（１）ＶＲＡＭ７７ａにメインＬＣＤ２７Ｍの１枚の画像の画像データを保存する場合と、
（２）ＶＲＡＭ７７ａに図３を参照して説明したようにメインＬＣＤ２７Ｍの画素データとサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）の画素データとを結合して保存する場合とで同じである。なお、ＶＲＡＭ７７ａにメインＬＣＤ２７Ｍ用の１枚の画像の画像データを保存した場合におけるデータイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭの生成の仕方は既知技術であり、上記（２）の場合にも適用できる。 However, the signal waveforms of the data enable signal DE M , the horizontal synchronization signal HSYNC M , the vertical synchronization signal VSYNC M , and the data clock signal DCLK M for the main LCD 27M are as follows:
(1) When storing image data of one image of the main LCD 27M in the VRAM 77a,
(2) This is the same as when the pixel data of the main LCD 27M and the pixel data of the sub LCD (first sub LCD 27S1, second sub LCD 27S2) are combined and stored in the VRAM 77a with reference to FIG. . It should be noted that the method of generating the data enable signal DE M , the horizontal synchronization signal HSYNC M , the vertical synchronization signal VSYNC M , and the data clock signal DCLK M when the image data of one image for the main LCD 27M is stored in the VRAM 77a is a known technique. This is also applicable to the case (2).

図２のメモリ７５には、メインＬＣＤ２７Ｍの画素（ｉ，ｊ）（ｉは０以上１２７以下の整数、ｊは０以上２５５以下の整数）のＮビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭからなる４Ｎビットの画素データと、第１サブＬＣＤ２７Ｓ１の画素（ｉ，ｊ）の（１０−Ｎ）ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１からなる４（１０−Ｎ）ビットの画素データとを結合し、結合して得られた１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａとからなる４０ビットの基本単位データが記憶されている。 In the memory 75 of FIG. 2, N-bit gradation element data B M , G M , pixel (i, j) (i is an integer from 0 to 127, j is an integer from 0 to 255) of the main LCD 27M, 4N-bit pixel data composed of R M and A M and (10-N) -bit gradation element data B S1 , G S1 , R S1 and A S1 of the pixel (i, j) of the first sub LCD 27S1. 40-bit basic unit data composed of 10-bit gradation element data B, G, R, and A obtained by combining 4 (10-N) -bit pixel data is stored.

また、図２のメモリ７５には、メインＬＣＤ２７Ｍの画素（１２８＋ｉ，ｊ）（ｉは０以上１２７以下の整数、ｊは０以上２５５以下の整数）のＮビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭとからなる４Ｎビットの画素データと、第２サブＬＣＤ２７Ｓ２の画素（ｉ，ｊ）の（１０−Ｎ）ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２とからなる４（１０−Ｎ）ビットの画素データとを結合し、結合して得られた１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａとからなる４０ビットの基本単位データが記憶されている。 Further, the memory 75 of FIG. 2 stores N-bit gradation element data B M , G of the pixel (128 + i, j) (i is an integer from 0 to 127, j is an integer from 0 to 255) of the main LCD 27M. 4N-bit pixel data composed of M , R M , and A M and (10-N) -bit gradation element data B S2 , G S2 , R S2 , A of the pixel (i, j) of the second sub LCD 27S2 40-bit basic unit data consisting of 10-bit gradation element data B, G, R, and A obtained by combining the 4 (10-N) -bit pixel data consisting of S2 and combining is stored. Has been.

メインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２に画像を表示する場合、メモリ７５に記憶されているメインＬＣＤ２７Ｍの画素（ｉ，ｊ）（ｉは０以上１２７以下の整数、ｊは０以上２５５以下の整数）の画素データと第１サブＬＣＤ２７Ｓ１の画素（ｉ，ｊ）の画素データとを結合した４０ビットの基本単位データがメモリ７５から読み出されてＶＲＡＭ７７ａのＰ（ｉ，ｊ）で示す記憶領域に保存される。また、メモリ７５に記憶されているメインＬＣＤ２７Ｍの画素（１２８＋ｉ，ｊ）（ｉは０以上１２７以下の整数、ｊは０以上２５５以下の整数）の画素データと第２サブＬＣＤ２７Ｓ２の画素（ｉ，ｊ）の画素データとを結合した４０ビットの基本単位データがメモリ７５から読み出されてＶＲＡＭ７７ａのＰ（１２８＋ｉ，ｊ）で示す記憶領域に保存される。   When displaying an image on the main LCD 27M, the first sub LCD 27S1, and the second sub LCD 27S2, the pixel (i, j) of the main LCD 27M stored in the memory 75 (i is an integer from 0 to 127, j is from 0 to 255) 40-bit basic unit data obtained by combining the pixel data of the following integer) and the pixel data of the pixel (i, j) of the first sub LCD 27S1 is read from the memory 75 and indicated by P (i, j) of the VRAM 77a. Saved in the storage area. The pixel data (128 + i, j) (i is an integer from 0 to 127 and j is an integer from 0 to 255) stored in the memory 75 and the pixel (i, 40-bit basic unit data obtained by combining the pixel data of j) is read from the memory 75 and stored in a storage area indicated by P (128 + i, j) of the VRAM 77a.

続いて、図４および図５を用いて説明した処理を行う図２の出力回路７９について図６を参照して説明する。   Next, the output circuit 79 of FIG. 2 that performs the processing described with reference to FIGS. 4 and 5 will be described with reference to FIG.

出力回路７９は、図６に示すように、サブＬＣＤ用制御信号生成回路１０１と、解析回路１０２と、分離回路１０３と、分配先切替回路１０４と、シフト回路１０５，１０６，１０７とを備える。   As shown in FIG. 6, the output circuit 79 includes a sub LCD control signal generation circuit 101, an analysis circuit 102, a separation circuit 103, a distribution destination switching circuit 104, and shift circuits 105, 106, and 107.

サブＬＣＤ用制御信号生成回路１０１は、ＶＤＰ７７から供給される垂直同期信号ＶＳＹＮＣＭとデータクロック信号ＤＣＬＫＭとを基に、第１サブＬＣＤ２７Ｓ１用のデータイネーブル信号ＤＥＳ１、水平同期信号ＨＳＹＮＣＳ１、垂直同期信号ＶＳＹＮＣＳ１、データクロック信号ＤＣＬＫＳ１を生成して第１サブＬＣＤ２７Ｓ１に供給する。また、サブＬＣＤ用制御信号生成回路１０１は、ＶＤＰ７７から供給される垂直同期信号ＶＳＹＮＣＭとデータクロック信号ＤＣＬＫＭとを基に、第２サブＬＣＤ２７Ｓ２用のデータイネーブル信号ＤＥＳ２、水平同期信号ＨＳＹＮＣＳ２、垂直同期信号ＶＳＹＮＣＳ２、データクロック信号ＤＣＬＫＳ２を生成して第２サブＬＣＤ２７Ｓ２に供給する。このサブＬＣＤ用制御信号生成回路１０１の詳細については図７を参照して後述する。 The sub LCD control signal generation circuit 101 is based on the vertical synchronization signal VSYNC M and the data clock signal DCLK M supplied from the VDP 77, the data enable signal DE S1 for the first sub LCD 27S1, the horizontal synchronization signal HSYNC S1 , the vertical A synchronization signal VSYNC S1 and a data clock signal DCLK S1 are generated and supplied to the first sub LCD 27S1. Further, the sub LCD control signal generation circuit 101 generates a data enable signal DE S2 and a horizontal synchronization signal HSYNC S2 for the second sub LCD 27S2 based on the vertical synchronization signal VSYNC M and the data clock signal DCLK M supplied from the VDP 77. The vertical synchronization signal VSYNC S2 and the data clock signal DCLK S2 are generated and supplied to the second sub LCD 27S2. Details of the sub LCD control signal generation circuit 101 will be described later with reference to FIG.

なお、第１サブＬＣＤ２７Ｓ１用のデータイネーブル信号ＤＥＳ１、水平同期信号ＨＳＹＮＣＳ１、垂直同期信号ＶＳＹＮＣＳ１、データクロック信号ＤＣＬＫＳ１が本発明の「制御信号」に相当する。また、第２サブＬＣＤ２７Ｓ２用のデータイネーブル信号ＤＥＳ２、水平同期信号ＨＳＹＮＣＳ２、垂直同期信号ＶＳＹＮＣＳ２、データクロック信号ＤＣＬＫＳ２が本発明の「制御信号」に相当する。 The data enable signal DE S1 , horizontal synchronization signal HSYNC S1 , vertical synchronization signal VSYNC S1 , and data clock signal DCLK S1 for the first sub LCD 27S1 correspond to the “control signal” of the present invention. Further, the data enable signal DE S2 , the horizontal synchronization signal HSYNC S2 , the vertical synchronization signal VSYNC S2 and the data clock signal DCLK S2 for the second sub LCD 27S2 correspond to the “control signal” of the present invention.

垂直同期信号ＶＳＹＮＣＭを利用して、ＶＲＡＭ７７ａからのデータの読出位置がＶＲＡＭ７７ａの先頭の記憶領域（図３における左上の記憶領域）であるかを特定できる。また、ＶＲＡＭ７７ａからのデータの読出位置がＶＲＡＭ７７ａの先頭の記憶領域（図３における左上の記憶領域）であると特定した後、水平同期信号ＨＳＹＮＣＭを利用して、ＶＲＡＭ７７ａからのデータの読出位置がラインの先頭（図３における一番左）の記憶領域であり、図３における上から何番目のラインであるかを特定できる。また、ＶＲＡＭ７７ａからのデータの読出位置が何番目のラインの先頭の記憶領域であると特定した後、データクロック信号ＤＣＬＫＭを用いて、ＶＲＡＭ７７ａからのデータの読出位置が特定した番号のラインにおいて図３における左から何番目の基本単位データを保存している記憶領域であるかを特定することができる。 Using the vertical synchronization signal VSYNC M , it is possible to specify whether the data reading position from the VRAM 77a is the first storage area (the upper left storage area in FIG. 3) of the VRAM 77a. Further, after specifying that the data reading position from the VRAM 77a is the head storage area (the upper left storage area in FIG. 3) of the VRAM 77a, the horizontal synchronization signal HSYNC M is used to determine the data reading position from the VRAM 77a. This is the storage area at the beginning of the line (leftmost in FIG. 3), and it is possible to specify the number of the line from the top in FIG. Further, after the data read position from the VRAM 77a is specified as the first storage area of the line, the data read position from the VRAM 77a is identified by the data clock signal DCLK M in the numbered line. 3, the number of the basic unit data from the left in the storage area can be specified.

解析回路１０２は、上記の内容に基づいて、垂直同期信号ＶＳＹＮＣＭ、水平同期信号ＨＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを用いて、データの読出位置がＶＲＡＭ７７ａのどの記憶領域であるかを特定する。そして、解析回路１０２は、データの読出位置として特定した記憶領域がＶＲＡＭ７７ａのブランク期間対応記憶領域のうちのビット割合データ記憶位置である場合に、ビット割合データ記憶位置から読み出された基本単位データからビット割合データを取得して分離回路１０３、シフト回路１０５，１０６，１０７に出力する。 Based on the above contents, the analysis circuit 102 uses the vertical synchronization signal VSYNC M , the horizontal synchronization signal HSYNC M , and the data clock signal DCLK M to identify which storage area of the VRAM 77a is the data read position. Then, when the storage area specified as the data reading position is the bit ratio data storage position in the blank period corresponding storage area of the VRAM 77a, the analysis circuit 102 reads the basic unit data read from the bit ratio data storage position. The bit ratio data is acquired from the data and output to the separation circuit 103 and the shift circuits 105, 106 and 107.

また、解析回路１０２は、データの読出位置として特定した記憶領域が図３のＰ（ｉ、ｊ）（ｉは０以上１２７以下の整数、ｊは０以上２５５以下の整数）に対応する記憶領域である場合には分配先がシフト回路１０６を示す分配先指示データを分配先切替回路１０４に出力する。一方、解析回路１０２は、データの読出位置として特定した記憶位置が図３のＰ（ｉ、ｊ）（ｉは１２８以上２５５以下の整数、ｊは０以上２５５以下の整数）に対応する記憶領域である場合には分配先がシフト回路１０７を示す分配先指示データを分配先切替回路１０４に出力する。   Further, the analysis circuit 102 has a storage area identified as a data reading position corresponding to P (i, j) in FIG. 3 (i is an integer from 0 to 127, j is an integer from 0 to 255). In this case, the distribution destination instruction data indicating that the distribution destination indicates the shift circuit 106 is output to the distribution destination switching circuit 104. On the other hand, the analysis circuit 102 has a storage area identified as a data reading position corresponding to P (i, j) in FIG. 3 (i is an integer between 128 and 255 and j is an integer between 0 and 255). In this case, the distribution destination instruction data indicating that the distribution destination indicates the shift circuit 107 is output to the distribution destination switching circuit 104.

分離回路１０３は、解析回路１０２から供給されるビット割合データを基に、ＶＲＡＭ７７ａから供給される４０ビットの基本単位データをメインＬＣＤ２７Ｍに対応する画素データと、第１サブＬＣＤ２７Ｓ１または第２サブＬＣＤ２７Ｓ２に対応する画素データとに分離する。そして、分離回路１０３は、メインＬＣＤ２７Ｍに対応する画素データをシフト回路１０５に出力し、第１サブＬＣＤ２７Ｓ１または第２サブＬＣＤ２７Ｓ２に対応する画素データを分配先切替回路１０４に出力する。   Based on the bit ratio data supplied from the analysis circuit 102, the separation circuit 103 applies the 40-bit basic unit data supplied from the VRAM 77a to the pixel data corresponding to the main LCD 27M and the first sub LCD 27S1 or the second sub LCD 27S2. Separated into corresponding pixel data. Then, the separation circuit 103 outputs pixel data corresponding to the main LCD 27M to the shift circuit 105, and outputs pixel data corresponding to the first sub LCD 27S1 or the second sub LCD 27S2 to the distribution destination switching circuit 104.

さらに分離回路１０３について記載する。解析回路１０２から供給されるビット割合データが基本単位データのうちメインＬＣＤ２７Ｍに対応する画素データのビット数の割合がＮ／１０で、サブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）に対応する画素データのビット数の割合が（１０−Ｎ）／１０であるとする。分離回路１０３は、ＶＲＡＭ７７ａから供給される４０ビットの基本単位データにおいて、基本単位データを構成する１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａを、ビット割合データに基づいて、メインＬＣＤ２７Ｍに対応するＮ（＝１０×（Ｎ／１０））ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭと、サブＬＣＤに対応する（１０−Ｎ）（＝（１０×（（１０−Ｎ）／１０）））ビットの階調要素データＢＳ、ＧＳ、ＲＳ、ＡＳ（第１サブＬＣＤ２７Ｓ１に対応する（１０−Ｎ）ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１、第２サブＬＣＤ２７Ｓ１に対応する（１０−Ｎ）ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２）とに分離する。そして、分離回路１０３は、Ｎビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭをシフト回路１０５に出力し、（１０−Ｎ）ビットの階調要素データＢＳ、ＧＳ、ＲＳ、ＡＳを分配先切替回路１０４に出力する。 Further, the separation circuit 103 will be described. The bit ratio data supplied from the analysis circuit 102 corresponds to the sub LCD (the first sub LCD 27S1 and the second sub LCD 27S2) in which the ratio of the number of bits of the pixel data corresponding to the main LCD 27M in the basic unit data is N / 10. Assume that the ratio of the number of bits of pixel data is (10−N) / 10. In the 40-bit basic unit data supplied from the VRAM 77a, the separation circuit 103 supplies the 10-bit gradation element data B, G, R, A constituting the basic unit data to the main LCD 27M based on the bit ratio data. Corresponding N (= 10 × (N / 10))-bit gradation element data B M , G M , R M , A M and (10−N) (= (10 × ((10 -N) / 10))) tone component data B S bits, G S, R S, a S ( corresponding to the first sub LCD27S1 (10-N) bits of the grayscale component data B S1, G S1, R S1 , A S1 , and (10-N) -bit gradation element data B S2 , G S2 , R S2 , A S2 ) corresponding to the second sub LCD 27S1. Then, the separation circuit 103 outputs N-bit gradation element data B M , G M , R M , and A M to the shift circuit 105, and (10−N) -bit gradation element data B S , G S , R S and A S are output to the distribution destination switching circuit 104.

分配先切替回路１０４は、解析回路１０２からの分配先指示データがシフト回路１０６を示している場合には、分離回路１０３から供給される（１０−Ｎ）ビットの階調要素データＢＳ、ＧＳ、ＲＳ、ＡＳを第１サブＬＣＤ２７Ｓ１に対応する（１０−Ｎ）ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１としてシフト回路１０６に出力する。一方、分配先指示データがシフト回路１０７を示している場合には、分配先切替回路１０４は、分離回路１０３から供給される（１０−Ｎ）ビットの階調要素データＢＳ、ＧＳ、ＲＳ、ＡＳを第２サブＬＣＤ２７Ｓ２に対応する（１０−Ｎ）ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２としてシフト回路１０７に出力する。 When the distribution destination instruction data from the analysis circuit 102 indicates the shift circuit 106, the distribution destination switching circuit 104 supplies (10−N) -bit gradation element data B S , G supplied from the separation circuit 103. S , R S and A S are output to the shift circuit 106 as (10-N) -bit gradation element data B S1 , G S1 , R S1 and A S1 corresponding to the first sub-LCD 27S1. On the other hand, when the distribution destination instruction data indicates the shift circuit 107, the distribution destination switching circuit 104 has (10−N) -bit gradation element data B S , G S , R supplied from the separation circuit 103. S, and outputs to the shift circuit 107 a S as a second corresponding sub LCD27S2 (10-N) gradation elements of the bit data B S2, G S2, R S2 , a S2.

シフト回路１０５は、予め設定されている基本単位データの階調要素データＢ、Ｇ、Ｒ、Ａのビット数１０と、ビット割合データによって示される基本単位データのうちメインＬＣＤ２７Ｍに対応する画素データのビット数の割合Ｎ／１０とを乗算して、分離回路１０３から供給される階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭのビット数Ｎを特定する。そして、シフト回路１０５は、分離回路１０３から供給されるＮビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭを、メインＬＣＤ２７Ｍの階調数２８に対応する８ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭにシフトしてメインＬＣＤ２７Ｍに出力する。なお、メインＬＣＤ２７Ｍは、データイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを用いて、供給された８ビットの階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭに基づく画像表示を行う。 The shift circuit 105 sets the pixel data corresponding to the main LCD 27M among the basic unit data indicated by the number of bits of the gradation element data B, G, R, and A of the basic unit data set in advance and the bit ratio data. The bit number ratio N / 10 is multiplied to specify the bit number N of the gradation element data B M , G M , R M , and A M supplied from the separation circuit 103. Then, the shift circuit 105, tone component data B M of N bits supplied from the separation circuit 103, G M, R M, the A M, 8-bit gray scale corresponding to gray scale level 2 8 main LCD27M The data is shifted to element data B M , G M , R M , and A M and output to the main LCD 27M. The main LCD 27M uses the data enable signal DE M , the horizontal synchronization signal HSYNC M , the vertical synchronization signal VSYNC M , and the data clock signal DCLK M to supply the 8-bit gradation element data B M , G M , R Image display based on M and A M is performed.

シフト回路１０６は、予め設定されている基本単位データの階調要素データＢ、Ｇ、Ｒ、Ａのビット数１０と、ビット割合データによって示される基本単位データのうち第１サブＬＣＤ２７Ｓ１に対応する画素データのビット数の割合（１０−Ｎ）／１０とを乗算して、分配先切替回路１０４から供給される階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１のビット数（１０−Ｎ）を特定する。そして、シフト回路１０６は、分配先切替回路１０４から供給される（１０−Ｎ）ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１を、第１サブＬＣＤ２７Ｓ１の階調数２６に対応する６ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１にシフトして第１サブＬＣＤ２７Ｓ１に出力する。なお、第１サブＬＣＤ２７Ｓ１は、データイネーブル信号ＤＥＳ１、水平同期信号ＨＳＹＮＣＳ１、垂直同期信号ＶＳＹＮＣＳ１、データクロック信号ＤＣＬＫＳ１を用いて、供給された６ビットの階調要素データＢＳ１、ＧＳ１、ＲＳ１、ＡＳ１に基づく画像表示を行う。 The shift circuit 106 is a pixel corresponding to the first sub LCD 27S1 among the basic unit data indicated by the number of bits of the gradation element data B, G, R, and A of the basic unit data set in advance and the bit ratio data. The bit number (10−N) of the gradation element data B S1 , G S1 , R S1 , A S1 supplied from the distribution destination switching circuit 104 is multiplied by the ratio (10−N) / 10 of the number of bits of data. ). Then, the shift circuit 106 uses the (10−N) -bit gradation element data B S1 , G S1 , R S1 , A S1 supplied from the distribution destination switching circuit 104 as the number of gradations 2 6 of the first sub LCD 27S1. Are shifted to 6-bit grayscale element data B S1 , G S1 , R S1 , A S1 and output to the first sub-LCD 27S1. The first sub LCD 27S1 uses the data enable signal DE S1 , the horizontal synchronization signal HSYNC S1 , the vertical synchronization signal VSYNC S1 , and the data clock signal DCLK S1 to supply the 6-bit gradation element data B S1 and G S1. , R S1 and A S1 are displayed.

シフト回路１０７は、予め設定されている基本単位データの階調要素データＢ、Ｇ、Ｒ、Ａのビット数１０と、ビット割合データによって示される基本単位データのうち第２サブＬＣＤ２７Ｓ２に対応する画素データのビット数の割合（１０−Ｎ）／１０とを乗算して、分配先切替回路１０４から供給される階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２のビット数（１０−Ｎ）を特定する。そして、シフト回路１０７は、分配先切替回路１０４から供給される（１０−Ｎ）ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２を、第２サブＬＣＤ２７Ｓ２の階調数２６に対応する６ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２にシフトして第２サブＬＣＤ２７Ｓ２に出力する。なお、第２サブＬＣＤ２７Ｓ２は、データイネーブル信号ＤＥＳ２、水平同期信号ＨＳＹＮＣＳ２、垂直同期信号ＶＳＹＮＣＳ２、データクロック信号ＤＣＬＫＳ２を用いて、供給された６ビットの階調要素データＢＳ２、ＧＳ２、ＲＳ２、ＡＳ２に基づく画像表示を行う。 The shift circuit 107 is a pixel corresponding to the second sub LCD 27S2 among the basic unit data indicated by the number of bits of the gradation element data B, G, R, and A of the basic unit data set in advance and the bit ratio data. The bit number (10−N) of the gradation element data B S2 , G S2 , R S2 , A S2 supplied from the distribution destination switching circuit 104 is multiplied by the ratio (10−N) / 10 of the number of bits of data. ). Then, the shift circuit 107 supplies the (10−N) -bit gradation element data B S2 , G S2 , R S2 , A S2 supplied from the distribution destination switching circuit 104 to the gradation number 2 6 of the second sub LCD 27S2. Are shifted to 6-bit gradation element data B S2 , G S2 , R S2 , A S2 and output to the second sub-LCD 27S2. The second sub LCD 27S2 uses the data enable signal DE S2 , the horizontal synchronization signal HSYNC S2 , the vertical synchronization signal VSYNC S2 , and the data clock signal DCLK S2 to supply the 6-bit gradation element data B S2 and G S2. , R S2 , A S2 based image display is performed.

なお、シフト回路１０５，１０６，１０７が本発明の「伸長回路」に相当する。   The shift circuits 105, 106, and 107 correspond to the “decompression circuit” of the present invention.

続いて、図６のサブＬＣＤ用制御信号生成回路１０１について図７を参照して説明する。   Next, the sub LCD control signal generation circuit 101 of FIG. 6 will be described with reference to FIG.

サブＬＣＤ用制御信号生成回路１０１は、分周回路１１１と、カウンタ回路１１２，１１３とを備える。なお、ＶＤＰ７７はメインＬＣＤ２７Ｍ用のデータイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを生成して出力する。 The sub LCD control signal generation circuit 101 includes a frequency dividing circuit 111 and counter circuits 112 and 113. The VDP 77 generates and outputs a data enable signal DE M , a horizontal synchronization signal HSYNC M , a vertical synchronization signal VSYNC M , and a data clock signal DCLK M for the main LCD 27M.

分周回路１１１は、ＶＤＰ７７から供給されるデータクロック信号ＤＣＬＫＭを分周して、第１サブＬＣＤ用のデータクロック信号ＤＣＬＫＳ１を生成してカウンタ回路１１２に出力する。また、分周回路１１１は、ＶＤＰ７７から供給されるデータクロック信号ＤＣＬＫＭを分周して、第２サブＬＣＤ用のデータクロック信号ＤＣＬＫＳ２を生成してカウンタ回路１１３に出力する。 The frequency dividing circuit 111 divides the data clock signal DCLK M supplied from the VDP 77 to generate a data clock signal DCLK S1 for the first sub LCD and outputs it to the counter circuit 112. The frequency dividing circuit 111 divides the data clock signal DCLK M supplied from the VDP 77 to generate a data clock signal DCLK S2 for the second sub LCD and outputs the data clock signal DCLK S2 to the counter circuit 113.

カウンタ回路１１２は、ＶＤＰ７７から供給される垂直同期信号ＶＳＹＮＣＭを基に、メインＬＣＤ２７Ｍの表示画像が切り替わるタイミングでデータクロック信号ＤＣＬＫＳ１のクロック数のカウント値をクリアし、データクロック信号ＤＣＬＫＳ１のクロック数のカウントを開始する。 The counter circuit 112 clears the count value of the number of clocks of the data clock signal DCLK S1 at the timing when the display image of the main LCD 27M is switched based on the vertical synchronization signal VSYNC M supplied from the VDP 77, and the clock of the data clock signal DCLK S1 . Start counting the number.

カウンタ回路１１２は、データクロック信号ＤＣＬＫＳ１のクロック数のカウントを開始すると、垂直同期信号ＶＳＹＮＣＳ１の信号レベルを反転させ（ＬｏｗレベルからＨｉｇｈレベルに遷移させ）、垂直同期信号ＶＳＹＮＣＳ１の信号レベルを反転させてからデータクロック信号ＤＣＬＫＳ１のクロック数が予め定められている数になると、垂直同期信号ＶＳＹＮＣＳ１の信号レベルを再度反転させる（ＨｉｇｈレベルからＬｏｗレベルに遷移させる）。このようにして、垂直同期信号ＶＳＹＮＣＳ１を生成する。 When the counter circuit 112 starts counting the number of clocks of the data clock signal DCLK S1 , the counter circuit 112 inverts the signal level of the vertical synchronization signal VSYNC S1 (transitions from Low level to High level), and changes the signal level of the vertical synchronization signal VSYNC S1. When the number of clocks of the data clock signal DCLK S1 reaches a predetermined number after being inverted, the signal level of the vertical synchronization signal VSYNC S1 is inverted again (transition from High level to Low level). In this way, the vertical synchronization signal VSYNC S1 is generated.

カウンタ回路１１２は、カウント値がＶＲＡＭ７７ａの１ライン分の読出期間に相当するデータクロック信号ＤＣＬＫＳ１のカウント値の整数倍（０倍、１倍、２倍、・・・）になる毎に、水平同期信号ＨＳＹＮＣＳ１の信号レベルを反転させ（ＬｏｗレベルからＨｉｇｈレベルに遷移させ）、水平同期信号ＨＳＹＮＣＳ１の信号レベルを反転させてからデータクロック信号ＤＣＬＫＳ１のクロック数が予め定められている数になると、水平同期信号ＨＳＹＮＣＳ１の信号レベルを再度反転させる（ＨｉｇｈレベルからＬｏｗレベルに遷移させる）。このようにして、水平同期信号ＨＳＹＮＣＳ１を生成する。 Whenever the count value becomes an integral multiple (0 times, 1 time, 2 times,...) Of the count value of the data clock signal DCLK S1 corresponding to the reading period for one line of the VRAM 77a, the counter circuit 112 The signal level of the synchronization signal HSYNC S1 is inverted (transition from Low level to High level), the signal level of the horizontal synchronization signal HSYNC S1 is inverted, and then the number of clocks of the data clock signal DCLK S1 is set to a predetermined number. Then, the signal level of the horizontal synchronization signal HSYNC S1 is inverted again (transition from High level to Low level). In this way, the horizontal synchronization signal HSYNC S1 is generated.

カウンタ回路１１２は、水平同期信号ＨＳＹＮＣＳ１の１回目の反転（ＬｏｗレベルからＨｉｇｈレベルへの遷移）後のデータクロック信号ＤＣＬＫＳ１のクロック数が予め定められている数（ＶＲＡＭ７７ａのデータの読出位置が図３のＰ（０，ｊ）（ｊは０以上２５５以下の整数）に対応する記憶領域になるクロック数）になると、データイネーブル信号ＤＥＳ１の信号レベルを反転させて（ＬｏｗレベルからＨｉｇｈレベルに遷移させて）データを有効とする。そして、カウンタ回路１１２は、データイネーブル信号ＤＥＳ１の信号レベルの反転（ＬｏｗレベルからＨｉｇｈレベルへの遷移）後のデータクロック信号ＤＣＬＫＳ１のクロック数が予め定められている数（ＶＲＡＭ７７ａのデータの読出位置が図３のＰ（１２７，ｊ）（ｊは０以上２５５以下の整数）に対応する記憶領域の次の記憶領域になるクロック数）になると、データイネーブル信号ＤＥＳ１の信号レベルを再度反転させて（ＨｉｇｈレベルからＬｏｗレベルに遷移させて）データの無効とする。このようにして、データイネーブル信号ＤＥＳ１を生成する。 The counter circuit 112 has a predetermined number of clocks of the data clock signal DCLK S1 after the first inversion (transition from Low level to High level) of the horizontal synchronization signal HSYNC S1 (the data read position of the VRAM 77a is P in FIG. 3 (0, j) (j is an integer of 0 to 255) becomes the number of clocks) to be the storage area corresponding to, by inverting the signal level of the data enable signal DE S1 (High level from Low level The data becomes valid. The counter circuit 112 then counts the number of clocks of the data clock signal DCLK S1 after the inversion of the signal level of the data enable signal DE S1 (transition from low level to high level) (reading of data from the VRAM 77a). When the position is the next number of clocks becomes storage area) of the corresponding storage area in the P (127, j) (j is 0 to 255 integer) in FIG. 3, inverts the signal level of the data enable signal DE S1 again The data is invalidated (by transitioning from the High level to the Low level). Thus, to generate a data enable signal DE S1.

カウンタ回路１１２は、分周回路１１１から供給されたデータクロック信号ＤＣＬＫＳ１と、生成したデータイネーブル信号ＤＥＳ１、水平同期信号ＨＳＹＮＣＳ１、垂直同期信号ＶＳＹＮＣＳ１とを第１サブＬＣＤ２７Ｓ１に出力する。 The counter circuit 112 outputs the data clock signal DCLK S1 supplied from the frequency divider circuit 111, the generated data enable signal DE S1 , the horizontal synchronization signal HSYNC S1 , and the vertical synchronization signal VSYNC S1 to the first sub LCD 27S1.

カウンタ回路１１３は、ＶＤＰ７７から供給される垂直同期信号ＶＳＹＮＣＭを基に、メインＬＣＤ２７Ｍの表示画像が切り替わるタイミングでデータクロック信号ＤＣＬＫＳ２のクロック数のカウント値をクリアし、データクロック信号ＤＣＬＫＳ２のクロック数のカウントを開始する。 The counter circuit 113 clears the count value of the number of clocks of the data clock signal DCLK S2 at the timing when the display image of the main LCD 27M is switched based on the vertical synchronization signal VSYNC M supplied from the VDP 77, and the clock of the data clock signal DCLK S2 Start counting the number.

カウンタ回路１１３は、データクロック信号ＤＣＬＫＳ２のクロック数のカウントを開始すると、垂直同期信号ＶＳＹＮＣＳ２の信号レベルを反転させ（ＬｏｗレベルからＨｉｇｈレベルに遷移させ）、垂直同期信号ＶＳＹＮＣＳ２の信号レベルを反転させてからデータクロック信号ＤＣＬＫＳ２のクロック数が予め定められている数になると、垂直同期信号ＶＳＹＮＣＳ２の信号レベルを再度反転させる（ＨｉｇｈレベルからＬｏｗレベルに遷移させる）。このようにして、垂直同期信号ＶＳＹＮＣＳ２を生成する。 When the counter circuit 113 starts counting the number of clocks of the data clock signal DCLK S2 , the counter circuit 113 inverts the signal level of the vertical synchronization signal VSYNC S2 (transitions from Low level to High level), and changes the signal level of the vertical synchronization signal VSYNC S2. When the number of clocks of the data clock signal DCLK S2 reaches a predetermined number after being inverted, the signal level of the vertical synchronization signal VSYNC S2 is inverted again (transition from High level to Low level). In this way, the vertical synchronization signal VSYNC S2 is generated.

カウンタ回路１１３は、カウント値がＶＲＡＭ７７ａの１ライン分の読出期間に相当するデータクロック信号ＤＣＬＫＳ２のカウント値の整数倍（０倍、１倍、２倍、・・・）になる毎に、水平同期信号ＨＳＹＮＣＳ２の信号レベルを反転させ（ＬｏｗレベルからＨｉｇｈレベルに遷移させ）、水平同期信号ＨＳＹＮＣＳ２の信号レベルを反転させてからデータクロック信号ＤＣＬＫＳ２のクロック数が予め定められている数になると、水平同期信号ＨＳＹＮＣＳ２の信号レベルを再度反転させる（ＨｉｇｈレベルからＬｏｗレベルに遷移させる）。このようにして、水平同期信号ＨＳＹＮＣＳ２を生成する。 The counter circuit 113 changes the horizontal value every time the count value becomes an integral multiple (0 times, 1 time, 2 times,...) Of the count value of the data clock signal DCLK S2 corresponding to the reading period for one line of the VRAM 77a. The signal level of the synchronization signal HSYNC S2 is inverted (transition from Low level to High level), the signal level of the horizontal synchronization signal HSYNC S2 is inverted, and then the number of clocks of the data clock signal DCLK S2 is set to a predetermined number. Then, the signal level of the horizontal synchronization signal HSYNC S2 is inverted again (transition from High level to Low level). In this way, the horizontal synchronization signal HSYNC S2 is generated.

カウンタ回路１１３は、水平同期信号ＨＳＹＮＣＳ２の１回目の反転（ＬｏｗレベルからＨｉｇｈレベルへの遷移）後のデータクロック信号ＤＣＬＫＳ２のクロック数が予め定められている数（ＶＲＡＭ７７ａのデータの読出位置が図３のＰ（１２８，ｊ）（ｊは０以上２５５以下の整数）に対応する記憶領域になるクロック数）になると、データイネーブル信号ＤＥＳ２の信号レベルを反転させて（ＬｏｗレベルからＨｉｇｈレベルに遷移させて）データを有効とする。そして、カウンタ回路１１３は、データイネーブル信号ＤＥＳ２の信号レベルの反転（ＬｏｗレベルからＨｉｇｈレベルへの遷移）後のデータクロック信号ＤＣＬＫＳ２のクロック数が予め定められている数（ＶＲＡＭ７７ａのデータの読出位置が図３のＰ（２５５，ｊ）（ｊは０以上２５５以下の整数）に対応する記憶領域の次の記憶領域になるクロック数）になると、データイネーブル信号ＤＥＳ２の信号レベルを再度反転させて（ＨｉｇｈレベルからＬｏｗレベルに遷移させて）データの無効とする。このようにして、データイネーブル信号ＤＥＳ２を生成する。 The counter circuit 113 sets the number of clocks of the data clock signal DCLK S2 after the first inversion (transition from Low level to High level) of the horizontal synchronization signal HSYNC S2 (the data read position of the VRAM 77a is determined). P in FIG. 3 (128, j) (j is an integer of 0 to 255) becomes the number of clocks) to be the storage area corresponding to, by inverting the signal level of the data enable signal DE S2 (High level from Low level The data becomes valid. Then, the counter circuit 113 counts the number of clocks of the data clock signal DCLK S2 after the inversion of the signal level of the data enable signal DE S2 (transition from Low level to High level) (reading of data of the VRAM 77a). When the position is the next number of clocks becomes storage area) of the corresponding storage area in the P (255, j) (j is 0 to 255 integer) in FIG. 3, inverts the signal level of the data enable signal DE S2 again The data is invalidated (by transitioning from the High level to the Low level). In this way, the data enable signal DES2 is generated.

カウンタ回路１１３は、分周回路１１１から供給されたデータクロック信号ＤＣＬＫＳ２と、生成したデータイネーブル信号ＤＥＳ２、水平同期信号ＨＳＹＮＣＳ２、垂直同期信号ＶＳＹＮＣＳ２とを第２サブＬＣＤ２７Ｓ２に出力する。 The counter circuit 113 outputs the data clock signal DCLK S2 supplied from the frequency divider circuit 111, the generated data enable signal DE S2 , the horizontal synchronization signal HSYNC S2 , and the vertical synchronization signal VSYNC S2 to the second sub LCD 27S2.

なお、カウンタ回路１１２は下記のようにしてデータイネーブル信号ＤＥＳ１、水平同期信号ＨＳＹＮＣＳ１、垂直同期信号ＶＳＹＮＣＳ１を生成するようにしてもよい。 The counter circuit 112 may generate the data enable signal DE S1 , the horizontal synchronization signal HSYNC S1 , and the vertical synchronization signal VSYNC S1 as follows.

カウンタ回路１１２は、ＶＤＰ７７から供給される垂直同期信号ＶＳＹＮＣＭを基に、メインＬＣＤ２７Ｍの表示画像が切り替わるタイミングで垂直同期信号ＶＳＹＮＣＳ１の信号レベルを反転させる（ＬｏｗレベルからＨｉｇｈレベルに遷移させる）とともに、データクロック信号ＤＣＬＫＳ１のクロック数のカウント値をクリアしてデータクロック信号ＤＣＬＫＳ１のクロック数のカウントを開始し、データクロック信号ＤＣＬＫＳ１のクロック数が予め定められている数になると、垂直同期信号ＶＳＹＮＣＳ１の信号レベルを再度反転させ（ＨｉｇｈレベルからＬｏｗレベルに遷移させ）、垂直同期信号ＶＳＹＮＣＳ１を生成する。また、カウンタ回路１１２は、ＶＤＰ７７から供給される水平同期信号ＨＳＹＮＣＭやＤＣＬＫＳ１を基に、メインＬＣＤ２７Ｍの表示ラインが切り替わるタイミングで水平同期信号ＨＳＹＮＣＳ１の信号レベルを反転させる（ＬｏｗレベルからＨｉｇｈレベルに遷移させる）とともに、データクロック信号ＤＣＬＫＳ１のクロック数のカウント値をクリアしてデータクロック信号ＤＣＬＫＳ１のクロック数のカウントを開始し、データクロック信号ＤＣＬＫＳ１のクロック数が予め定められている数になると水平同期信号ＨＳＹＮＣＳ１の信号レベルを再度反転させ（ＨｉｇｈレベルからＬｏｗレベルに遷移させ）、水平同期信号ＨＳＹＮＣＳ１を生成する。また、カウンタ回路１１２は、水平同期信号ＨＳＹＮＣＳ１の立ち上がり回数（ＨｉｇｈレベルからＬｏｗレベルへの遷移回数）をカウントして何番目のラインかを特定して特定した番号のラインがサブＬＣＤ２７Ｓ１の画素データを記憶しているラインである場合、水平同期信号ＨＳＹＮＣＳ１の１回目の反転（ＬｏｗレベルからＨｉｇｈレベルへの遷移）後のデータクロック信号ＤＣＬＫＳ１のクロック数が予め定められている数（ＶＲＡＭ７７ａのデータの読出位置が図３のＰ（０，ｊ）（ｊは０以上２５５以下の整数）に対応する記憶領域になるクロック数）になると、データイネーブル信号ＤＥＳ１の信号レベルを反転させて（ＬｏｗレベルからＨｉｇｈレベルに遷移させて）データを有効とする。そして、カウンタ回路１１２は、データイネーブル信号ＤＥＳ１の信号レベルの反転（ＬｏｗレベルからＨｉｇｈレベルへの遷移）後のデータクロック信号ＤＣＬＫＳ１のクロック数が予め定められている数（ＶＲＡＭ７７ａのデータの読出位置が図３のＰ（１２７，ｊ）（ｊは０以上２５５以下の整数）に対応する記憶領域の次の記憶領域になるクロック数）になると、データイネーブル信号ＤＥＳ１の信号レベルを再度反転させて（ＨｉｇｈレベルからＬｏｗレベルに遷移させて）データの無効とする。このようにして、データイネーブル信号ＤＥＳ１を生成する。 Based on the vertical synchronization signal VSYNC M supplied from the VDP 77, the counter circuit 112 inverts the signal level of the vertical synchronization signal VSYNC S1 at the timing when the display image of the main LCD 27M is switched (transition from the Low level to the High level). The count value of the clock number of the data clock signal DCLK S1 is cleared and the count of the clock number of the data clock signal DCLK S1 is started. When the clock number of the data clock signal DCLK S1 reaches a predetermined number, the vertical synchronization The signal level of the signal VSYNC S1 is inverted again (transition from High level to Low level) to generate the vertical synchronization signal VSYNC S1 . Further, the counter circuit 112 inverts the signal level of the horizontal synchronization signal HSYNC S1 at the timing when the display line of the main LCD 27M is switched based on the horizontal synchronization signal HSYNC M and DCLK S1 supplied from the VDP 77 (from Low level to High level). number with the order) transition, clear the number of clocks counted value of the data clock signal DCLK S1 starts a clock count of the data clock signal DCLK S1, the number of clocks of the data clock signal DCLK S1 is determined in advance in Then, the signal level of the horizontal synchronization signal HSYNC S1 is inverted again (transition from High level to Low level) to generate the horizontal synchronization signal HSYNC S1 . In addition, the counter circuit 112 counts the number of rises (the number of transitions from the High level to the Low level) of the horizontal synchronization signal HSYNC S1 to identify the numbered line, and the line with the specified number is the pixel data of the sub LCD 27S1. Is the number of clocks of the data clock signal DCLK S1 after the first inversion (transition from Low level to High level) of the horizontal synchronization signal HSYNC S1 (the number of VRAM 77a) When the read-out position of the data is P in FIG. 3 (0, j) (j is 0 to 255 integer) number of clocks made in the storage area corresponding to the) inverts the signal level of the data enable signal DE S1 by ( The data is made valid (by transitioning from the Low level to the High level). The counter circuit 112 then counts the number of clocks of the data clock signal DCLK S1 after the inversion of the signal level of the data enable signal DE S1 (transition from low level to high level) (reading of data from the VRAM 77a). When the position is the next number of clocks becomes storage area) of the corresponding storage area in the P (127, j) (j is 0 to 255 integer) in FIG. 3, inverts the signal level of the data enable signal DE S1 again The data is invalidated (by transitioning from the High level to the Low level). Thus, to generate a data enable signal DE S1.

なお、カウンタ回路１１３もカウンタ回路１１２で変形例として記載した上記のようにしてデータイネーブル信号ＤＥＳ２、水平同期信号ＨＳＹＮＣＳ２、垂直同期信号ＶＳＹＮＣＳ２を生成するようにしてもよい。なお、データイネーブル信号ＤＥＳ２の生成に関して、「ＶＲＡＭ７７ａのデータの読出位置が図３のＰ（０，ｊ）（ｊは０以上２５５以下の整数）に対応する記憶領域になるクロック数」は「ＶＲＡＭ７７ａのデータの読出位置が図３のＰ（１２８，ｊ）（ｊは０以上２５５以下の整数）に対応する記憶領域になるクロック数」に置き換わり、「ＶＲＡＭ７７ａのデータの読出位置が図３のＰ（１２７，ｊ）（ｊは０以上２５５以下の整数）に対応する記憶領域の次の記憶領域になるクロック数」は「ＶＲＡＭ７７ａのデータの読出位置が図３のＰ（２５５，ｊ）（ｊは０以上２５５以下の整数）に対応する記憶領域の次の記憶領域になるクロック数」に置き換わる。 Note that the counter circuit 113 may also generate the data enable signal DE S2 , the horizontal synchronization signal HSYNC S2 , and the vertical synchronization signal VSYNC S2 as described above as a modification of the counter circuit 112. Incidentally, with respect to the generation of the data enable signal DE S2, "P read position data of FIG. 3 VRAM77a (0, j) (j is 0 to 255 integer) number of clocks becomes storage area corresponding to the" is " The data read position of the VRAM 77a is replaced with “the number of clocks in the storage area corresponding to P (128, j) (j is an integer not smaller than 0 and not greater than 255)” in FIG. “The number of clocks to be the storage area next to the storage area corresponding to P (127, j) (j is an integer of 0 or more and 255 or less)” is “the data read position of the VRAM 77a is P (255, j) ( j is an integer of 0 or more and 255 or less).

なお、カウンタ回路１１２，１１３の説明において、まずＬｏｗレベルからＨｉｇｈレベルに遷移し、次にＨｉｇｈレベルからＬｏｗレベルに遷移するとしているが、例えば、まずＨｉｇｈレベルからＬｏｗレベルに遷移し、次にＬｏｗレベルからＨｉｇｈレベルに遷移するようにしてもよい。   In the description of the counter circuits 112 and 113, first, the transition is made from the Low level to the High level, and then from the High level to the Low level. For example, first, the transition from the High level to the Low level is performed, and then the Low level You may make it change from a level to a High level.

したがって上記した第１実施形態によれば、ＶＲＡＭ７７ａは、メインＬＣＤ２７Ｍ用の１枚の画像の画像データと、サブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ）用の１枚の画像の画像データとを保存する場合、保存単位となるように、メインＬＣＤ２７Ｍ用の１枚の画像の画素データと、サブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）用の１枚の画像の画素データとを結合したデータを一画素のデータ（基本単位データ）として保存し、分離回路１０３は、ＶＲＡＭ７７ａから読み出された読出単位である一画素のデータ（基本単位データ）をメインＬＣＤ２７Ｍに対応する画素データと、サブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）に対応する画素データとに分離する。このため、ＶＲＡＭ７７ａの容量の増大を招くことなくＶＲＡＭ７７ａにメインＬＣＤ２７Ｍ用の１枚の画像の画像データとサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）用の１枚の画像の画像データとを同時に保存することができ、ＶＲＡＭ７７ａに同時に保存されているメインＬＣＤ２７Ｍ用の１枚の画像の画像データとサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）用の１枚の画像の画像データとを用いて複数の画像を対応するＬＣＤに表示することができる。また、ＶＲＡＭ７７ａに保存した画像を拡大処理することなくＬＣＤに表示するため、ＶＲＡＭ７７ａの解像度以上のＬＣＤに表示することによる画像の画質の低下を抑えることができる。   Therefore, according to the first embodiment described above, the VRAM 77a includes the image data of one image for the main LCD 27M and the image data of one image for the sub LCD (first sub LCD 27S1, second sub LCD). Is stored, the pixel data of one image for the main LCD 27M and the pixel data of one image for the sub LCD (first sub LCD 27S1 and second sub LCD 27S2) are combined so as to be a storage unit. The separated data is stored as one pixel data (basic unit data), and the separation circuit 103 converts one pixel data (basic unit data), which is a read unit read from the VRAM 77a, into pixel data corresponding to the main LCD 27M, The pixel data corresponding to the sub LCD (first sub LCD 27S1, second sub LCD 27S2) is separated. Therefore, the image data of one image for the main LCD 27M and the image data of one image for the sub LCD (first sub LCD 27S1 and second sub LCD 27S2) are stored in the VRAM 77a without increasing the capacity of the VRAM 77a. The image data of one image for the main LCD 27M and the image data of one image for the sub LCD (first sub LCD 27S1 and second sub LCD 27S2) that can be stored at the same time and are simultaneously stored in the VRAM 77a. A plurality of images can be displayed on the corresponding LCD. Further, since the image stored in the VRAM 77a is displayed on the LCD without being enlarged, it is possible to suppress deterioration in the image quality due to the display on the LCD having a resolution higher than that of the VRAM 77a.

また、ＶＤＰ７７は、ＶＲＡＭ７７ａに１枚の画像の画像データを保存する場合と、ＶＲＡＭ７７ａに複数枚の画像の画像データを結合して保存する場合とで、同じ処理を同じ速度で行えばよいので、ＶＲＡＭ７７ａに複数枚の画像の画像データを結合して保存することに起因して高性能のＶＤＰ７７を使用する必要は生じない。   The VDP 77 can perform the same processing at the same speed when storing image data of one image in the VRAM 77a and when combining and storing image data of a plurality of images in the VRAM 77a. There is no need to use a high-performance VDP 77 due to combining and storing image data of a plurality of images in the VRAM 77a.

また、分離回路１０３はビット割合データを用いて分離処理を行うため、同時にＶＲＡＭ７７ａに保存する複数枚の画像の画素データを構成するビット数を調整することができ、これによりメインＬＣＤ２７Ｍ、サブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）の表示画像の画質を演出内容に応じて調整することができる。例えば、メインＬＣＤ２７Ｍに注目させるような映像を出力する演出を行う場合には、基本単位データにおけるメインＬＣＤ２７Ｍに対応する階調要素データのビット数を多くし、基本単位データにおけるサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）に対応する階調要素データのビット数を少なくする。また、メインＬＣＤ２７ＭとサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）とで一体的な映像を出力する演出を行う場合には、基本単位データにおけるメインＬＣＤ２７Ｍに対応する階調要素データのビット数と基本単位データにおけるサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）に対応する階調要素データのビット数とを均等にするようにする。   Further, since the separation circuit 103 performs the separation process using the bit ratio data, the number of bits constituting the pixel data of a plurality of images stored in the VRAM 77a can be adjusted at the same time. The image quality of the display image on the first sub LCD 27S1 and the second sub LCD 27S2) can be adjusted according to the contents of the effect. For example, when performing an effect of outputting an image that draws attention to the main LCD 27M, the number of bits of the gradation element data corresponding to the main LCD 27M in the basic unit data is increased, and the sub LCD (first sub data in the basic unit data) The number of bits of the gradation element data corresponding to the LCD 27S1 and the second sub LCD 27S2) is reduced. In addition, in the case where the main LCD 27M and the sub LCD (the first sub LCD 27S1 and the second sub LCD 27S2) perform an effect of outputting an integral video, the number of bits of the gradation element data corresponding to the main LCD 27M in the basic unit data And the number of bits of gradation element data corresponding to the sub LCDs (first sub LCD 27S1 and second sub LCD 27S2) in the basic unit data are made uniform.

また、ＶＲＡＭ７７ａを利用してビット割合データを保存するため、既存のメモリ７５やＶＲＡＭ７７ａの容量の増大を招くことがなく、また、ビット割合データを保存するための新たな記憶デバイスを準備する必要もない。   Further, since the bit ratio data is stored using the VRAM 77a, the capacity of the existing memory 75 and VRAM 77a is not increased, and a new storage device for storing the bit ratio data needs to be prepared. Absent.

また、ＶＲＡＭ７７ａに保存されている画素の画素データの各階調要素のビット数が対応するＬＣＤ（メインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）の各階調要素の階調数に対応していない場合でも、ＶＲＡＭ７７ａに保存されている画像の画素データの各階調要素を対応するＬＣＤの各階調要素の階調数に対応したものに変換して当該対応するＬＣＤに当該画像を表示することができる。   Further, the number of bits of each gradation element of the pixel data of the pixel stored in the VRAM 77a does not correspond to the gradation number of each gradation element of the corresponding LCD (main LCD 27M, first sub LCD 27S1, second sub LCD 27S2). Even in this case, each gradation element of the pixel data of the image stored in the VRAM 77a can be converted into one corresponding to the gradation number of each gradation element of the corresponding LCD, and the image can be displayed on the corresponding LCD. .

また、画像表示に用いる制御信号（データイネーブル信号、水平同期信号、垂直同期信号、データクロック信号）が異なるＬＣＤ（メインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）が混在している場合であっても、ＶＤＰ７７はメインＬＣＤ２７Ｍ用の制御信号を生成すれば、サブＬＣＤ用制御信号生成回路１０１がサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）用の制御信号を生成するため、ＶＤＰ７７による画像表示に用いる制御信号の生成の複雑化を招くことがない。   In addition, LCDs (main LCD 27M, first sub LCD 27S1, and second sub LCD 27S2) having different control signals (data enable signal, horizontal synchronization signal, vertical synchronization signal, and data clock signal) used for image display are mixed. However, if the VDP 77 generates a control signal for the main LCD 27M, the sub LCD control signal generation circuit 101 generates a control signal for the sub LCD (first sub LCD 27S1, second sub LCD 27S2). There is no complication of generation of control signals used for display.

また、ＶＲＡＭ７７ａに保持されている画素データでは１画素当たりの階調数が犠牲になっているが、メモリ７５に保存した開発画像の画素データをそのまま出力できるため、開発時に２０ビットを前提で画像のデザイン設計をしておけば、ユーザに与える違和感を抑えることができる。   The pixel data held in the VRAM 77a sacrifices the number of gradations per pixel. However, since the pixel data of the developed image stored in the memory 75 can be output as it is, the image is assumed on the assumption of 20 bits at the time of development. If the design of this is done, the sense of incongruity given to the user can be suppressed.

＜第２実施形態＞
本発明の第２実施形態に係るスロットマシンについて、図８〜図１０を参照して説明する。なお、第１実施形態では、ＶＲＡＭ７７ａに保存される基本単位データはメインＬＣＤ２７Ｍ用の画像を構成する画素の画素データとサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）用の画像を構成する画素の画素データとを結合したデータである。これに対して、第２実施形態では、ＶＲＡＭ７７ａに保存される基本単位データはメインＬＣＤ２７Ｍ用の一の画像を構成する画素の画素データとメインＬＣＤ２７Ｍ用の他の画像を構成する画素の画素データとを結合したデータである。 Second Embodiment
A slot machine according to a second embodiment of the present invention will be described with reference to FIGS. In the first embodiment, the basic unit data stored in the VRAM 77a is the pixel data of the pixels constituting the image for the main LCD 27M and the pixels constituting the image for the sub LCD (first sub LCD 27S1, second sub LCD 27S2). This data is a combination of the pixel data. On the other hand, in the second embodiment, the basic unit data stored in the VRAM 77a is the pixel data of the pixels constituting one image for the main LCD 27M and the pixel data of the pixels constituting the other image for the main LCD 27M. Is a combination of

第２実施形態では、図８の保存例に示すように、ＶＲＡＭ７７ａのＰ（ｉ，ｊ）（ｉは０以上２５５以下の整数、ｊは０以上２５５以下の整数）で示す各記憶領域には、４０ビットの基本単位データとして、メインＬＣＤ２７Ｍ用の一の画像を構成する画素（ｉ，ｊ）の２０ビットの画素データとメインＬＣＤ２７Ｍ用の他の画像を構成する画素（ｉ，ｊ）の２０ビットの画素データとを結合したデータが記憶される。   In the second embodiment, as shown in the storage example of FIG. 8, each storage area indicated by P (i, j) (i is an integer from 0 to 255 and j is an integer from 0 to 255) in the VRAM 77a. As the 40-bit basic unit data, 20-bit pixel data of a pixel (i, j) constituting one image for the main LCD 27M and 20 of a pixel (i, j) constituting another image for the main LCD 27M. Data obtained by combining the bit pixel data is stored.

結合したデータは、図８の保存例に示すように、一の画像の１画素の５ビットの階調要素データＢＭ（１）、他の画像の１画素の５ビットの階調要素データＢＭ（２）、一の画像の１画素の５ビットの階調要素データＧＭ（１）、他の画像の１画素の５ビットの階調要素データＧＭ（２）、一の画像の１画素の５ビットの階調要素データＲＭ（１）、他の画像の１画素の５ビットの階調要素データＲＭ（２）、一の画像の１画素の５ビットの階調要素データＡＭ（１）、他の画像の１画素の５ビットの階調要素データＡＭ（２）を並べたビット列からなる。 As shown in the storage example of FIG. 8, the combined data includes 5-bit gradation element data B M (1) for one pixel of one image and 5-bit gradation element data B for one pixel of another image. M (2) , 5-bit gradation element data G M (1) of one pixel of one image, 5-bit gradation element data G M (2) of one pixel of another image, 1 of one image 5-bit gradation element data R M (1) of a pixel, 5-bit gradation element data R M (2) of one pixel of another image, 5-bit gradation element data A of one pixel of one image M (1) is composed of a bit string in which 5-bit gradation element data AM (2) of one pixel of another image is arranged.

なお、ＶＲＡＭ７７ａの記憶容量は、メインＬＣＤ２７Ｍの画素数ａを２倍にした値（２×ａ）に基本単位データのビット数ｄを乗算した値（（２×ａ）×ｄ）より小さくなっている。また、メインＬＣＤ２７Ｍの一の画像および他の画像それぞれの各画素の画素データはメモリ７５から読み出されてＶＲＡＭ７７ａに一時的に記憶されている。   Note that the storage capacity of the VRAM 77a is smaller than a value ((2 × a) × d) obtained by multiplying a value (2 × a) obtained by doubling the number of pixels a of the main LCD 27M by the number of bits d of the basic unit data. Yes. Further, pixel data of each pixel of one image of the main LCD 27M and each of the other images are read from the memory 75 and temporarily stored in the VRAM 77a.

続いて、図８のＶＲＡＭ７７ａに保存された基本単位データがメインＬＣＤ２７Ｍに出力されるまでの処理の概要について図９を参照して説明する。なお、図９において、メインＬＣＤ２７Ｍに対応する一の画素の各階調要素データには下付け文字「Ｍ（１）」を付し、メインＬＣＤ２７Ｍに対応する他の画素の各階調要素データには下付け文字「Ｍ（２）」を付している。   Next, an outline of processing until the basic unit data stored in the VRAM 77a of FIG. 8 is output to the main LCD 27M will be described with reference to FIG. In FIG. 9, the subscript “M (1)” is attached to each gradation element data of one pixel corresponding to the main LCD 27 </ b> M, and the gradation element data of other pixels corresponding to the main LCD 27 </ b> M is below. A suffix “M (2)” is attached.

なお、図９（ａ）に示すように、ＶＲＡＭ７７ａの仕様では基本単位データは４０ビットからなり、各階調要素データＢ、Ｇ、Ｒ、Ａは１０ビットからなる。また、メインＬＣＤ２７Ｍの仕様では画素データは３２ビットからなり、各階調要素データは８ビットからなる。なお、メインＬＣＤ２７Ｍの画素の各階調要素の階調数は２８である。 As shown in FIG. 9A, in the specification of the VRAM 77a, basic unit data consists of 40 bits, and each gradation element data B, G, R, A consists of 10 bits. In the specification of the main LCD 27M, the pixel data is 32 bits, and each gradation element data is 8 bits. Incidentally, the number of gradations of the gradation elements of the pixels of the main LCD27M is 2 8.

図９（ｂ）に示すように、Ｐ（ｉ，ｊ）（ｉは０以上２５５以下の整数、ｊは０以上２５５以下の整数）で示す各記憶領域から読出単位である１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａからなる４０ビットの基本単位データが読み出される。但し、基本単位データを構成する１０ビットの階調要素データＢ、Ｇ、Ｒ、ＡはメインＬＣＤ２７Ｍに対応する一の画像の１画素の５ビットの階調要素データＢＭ（１）、ＧＭ（１）、ＲＭ（１）、ＡＭ（１）とメインＬＣＤ２７Ｍに対応する他の画像の１画素の５ビットの階調要素データＢＭ（２）、ＧＭ（２）、ＲＭ（２）、ＡＭ（２）とを結合したものである。 As shown in FIG. 9B, a 10-bit gradation that is a read unit from each storage area indicated by P (i, j) (i is an integer of 0 to 255, j is an integer of 0 to 255). 40-bit basic unit data consisting of element data B, G, R, and A is read out. However, 10-bit gradation element data B, G, R, and A constituting the basic unit data are 5-bit gradation element data B M (1) , G M of one pixel of one image corresponding to the main LCD 27M. (1) , R M (1) , A M (1) and 5-bit gradation element data B M (2) , G M (2) , R M ( of one pixel of another image corresponding to the main LCD 27M 2) A and M (2) are combined.

図９（ｂ）に示すように、読み出された４０ビットの基本単位データにおいて、基本単位データを構成する１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａは、一の画像の１画素の５ビットの階調要素データＢＭ（１）、ＧＭ（１）、ＲＭ（１）、ＡＭ（１）と、他の画像の１画素の５ビットの階調要素データＢＭ（２）、ＧＭ（２）、ＲＭ（２）、ＡＭ（２）とに分離される。 As shown in FIG. 9B, in the read 40-bit basic unit data, 10-bit gradation element data B, G, R, and A constituting the basic unit data are one pixel of one image. 5-bit gradation element data B M (1) , G M (1) , R M (1) , A M (1), and 5-bit gradation element data B M ( 2) , G M (2) , R M (2) , A M (2) .

図９（ｂ）に示すように、分離により得られた５ビットの階調要素データＢＭ（１），ＧＭ（１），ＲＭ（１），ＡＭ（１）は、８ビットの階調要素データＢＭ（１），ＧＭ（１），ＲＭ（１），ＡＭ（１）にシフトされる。 As shown in FIG. 9B, the 5-bit gradation element data B M (1) , G M (1) , R M (1) , and A M (1) obtained by the separation are 8-bit The gradation element data B M (1) , G M (1) , R M (1) , and A M (1) are shifted.

図９（ｂ）に示すように、分離により得られた５ビットの階調要素データＢＭ（２），ＧＭ（２），ＲＭ（２），ＡＭ（２）は、８ビットの階調要素データＢＭ（２），ＧＭ（２），ＲＭ（２），ＡＭ（２）にシフトされる。 As shown in FIG. 9B, the 5-bit gradation element data B M (2) , G M (2) , R M (2) , and A M (2) obtained by the separation are 8-bit The gradation element data B M (2) , G M (2) , R M (2) , and A M (2) are shifted.

階調要素データＢＭ（１），ＧＭ（１），ＲＭ（１），ＡＭ（１）を含む２５６×２５６個の画素データにより構成される一の画像の画像データがメインＬＣＤ２７Ｍに出力され、続いて、階調要素データＢＭ（２），ＧＭ（２），ＲＭ（２），ＡＭ（２）を含む２５６×２５６個の画素データにより構成される他の画像の画像データがメインＬＣＤ２７Ｍに出力される。 The image data of one image composed of 256 × 256 pixel data including gradation element data B M (1) , G M (1) , R M (1) , A M (1) is input to the main LCD 27M. Of the other image composed of 256 × 256 pixel data including the gradation element data B M (2) , G M (2) , R M (2) , and A M (2) . Image data is output to the main LCD 27M.

第２実施形態では、メインＬＣＤ２７Ｍに対応する一の画像の画像データとメインＬＣＤ２７Ｍに対応する他の画像の画像データとを結合してＶＲＡＭ７７ａに保存するようになっている。図１０のＶＤＰ７７は、ＶＲＡＭ７７ａから結合した４０ビットの基本単位データを読み出し、ＶＲＡＭ７７ａの全領域から基本単位データを読み出している間に、メインＬＣＤ２７Ｍに１枚の画像の画像データが保存されている場合と同じようにしてデータイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを出力するとともに、切替回路１５４（図１０参照）にシフト回路１５２（図１０参照）からの入力を選択してメインＬＣＤ２７Ｍに出力させるための切替信号を出力する。 In the second embodiment, the image data of one image corresponding to the main LCD 27M and the image data of another image corresponding to the main LCD 27M are combined and stored in the VRAM 77a. The VDP 77 in FIG. 10 reads 40-bit basic unit data combined from the VRAM 77a, and the image data of one image is stored in the main LCD 27M while reading the basic unit data from the entire area of the VRAM 77a. The data enable signal DE M , the horizontal synchronization signal HSYNC M , the vertical synchronization signal VSYNC M , and the data clock signal DCLK M are output in the same manner as described above, and the shift circuit 152 (see FIG. 10) is output to the switching circuit 154 (see FIG. 10). A switching signal for selecting the input from the main LCD 27M and outputting it to the main LCD 27M is output.

また、ＶＤＰ７７は、ＶＲＡＭ７７ａの全領域から基本単位データを読み出した後、ＶＲＡＭ７７ａから新たに基本単位データを読み出すのを待って、その間に、メインＬＣＤ２７Ｍに１枚の画像の画像データが保存されている場合と同じようにしてデータイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを出力するとともに、切替回路１５４（図１０参照）にシフト回路１５３（図１０参照）からの入力を選択してメインＬＣＤ２７Ｍに出力させるための切替信号を出力する。 The VDP 77 reads basic unit data from the entire area of the VRAM 77a and then waits for new basic unit data to be read from the VRAM 77a. During that time, image data of one image is stored in the main LCD 27M. Similarly to the case, the data enable signal DE M , the horizontal synchronization signal HSYNC M , the vertical synchronization signal VSYNC M , and the data clock signal DCLK M are output, and the shift circuit 153 (see FIG. 10) is output to the shift circuit 153 (see FIG. 10). ) Is selected and a switching signal for outputting to the main LCD 27M is output.

図１０のメモリ７５には、メインＬＣＤ２７Ｍ用の一の画像の画素（ｉ，ｊ）（ｉは０以上２５５以下の整数、ｊは０以上２５５以下の整数）の５ビットの階調要素データＢＭ（１）、ＧＭ（１）、ＲＭ（１）、ＡＭ（１）からなる２０ビットの画素データと、メインＬＣＤ２７Ｍ用の他の画像の画素（ｉ，ｊ）の５ビットの階調要素データＢＭ（２）、ＧＭ（２）、ＲＭ（２）、ＡＭ（２）とからなる２０ビットの画素データとを結合し、結合して得られた１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａとからなる４０ビットの基本単位データが記憶されている。 The memory 75 in FIG. 10 stores 5-bit gradation element data B of one image pixel (i, j) for the main LCD 27M (i is an integer from 0 to 255, j is an integer from 0 to 255). 20-bit pixel data consisting of M (1) , G M (1) , R M (1) , and A M (1) and a 5-bit floor of another image pixel (i, j) for the main LCD 27M. 10-bit gradation obtained by combining and combining 20-bit pixel data composed of key element data B M (2) , G M (2) , R M (2) , and A M (2) 40-bit basic unit data consisting of element data B, G, R, and A is stored.

メインＬＣＤ２７Ｍに画像を表示する場合、メモリ７５に記憶されているメインＬＣＤ２７Ｍ用の一の画像の画素（ｉ，ｊ）（ｉは０以上２５５以下の整数、ｊは０以上２５５以下の整数）の画素データとメインＬＣＤ２７Ｍ用の他の画像の画素（ｉ，ｊ）の画素データとを結合した４０ビットの基本単位データがメモリ７５から読み出されてＶＲＡＭ７７ａのＰ（ｉ，ｊ）で示す記憶領域に保存される。   When an image is displayed on the main LCD 27M, one image pixel (i, j) for the main LCD 27M stored in the memory 75 (i is an integer from 0 to 255, j is an integer from 0 to 255) A storage area indicated by P (i, j) in the VRAM 77a when 40-bit basic unit data obtained by combining the pixel data and the pixel data of the pixel (i, j) of another image for the main LCD 27M is read from the memory 75 Saved in.

続いて、図９および図５を用いて説明した処理を行う第２実施形態にかかる出力回路７９Ａについて図１０を参照して説明する。   Next, an output circuit 79A according to the second embodiment that performs the processing described with reference to FIGS. 9 and 5 will be described with reference to FIG.

出力回路７９Ａは、図１０に示すように、分離回路１５１と、シフト回路１５２，１５３と、切替回路１５４とを備える。   As shown in FIG. 10, the output circuit 79A includes a separation circuit 151, shift circuits 152 and 153, and a switching circuit 154.

分離回路１５１は、ＶＲＡＭ７７ａから供給される４０ビットの基本単位データをメインＬＣＤ２７Ｍ用の一の画像の画素データとメインＬＣＤ２７Ｍ用の他の画像の画素データとに分離し、一の画像の画素データをシフト回路１５２に出力し、他の画像の画素データをシフト回路１５３に出力する。   The separation circuit 151 separates the 40-bit basic unit data supplied from the VRAM 77a into pixel data of one image for the main LCD 27M and pixel data of another image for the main LCD 27M, and the pixel data of one image is separated. The data is output to the shift circuit 152, and the pixel data of another image is output to the shift circuit 153.

さらに分離回路１５１について記載する。分離回路１５１は、ＶＲＡＭ７７ａから供給される４０ビットの基本単位データにおいて、基本単位データを構成する１０ビットの階調要素データＢ、Ｇ、Ｒ、Ａを、メインＬＣＤ２７Ｍ用の一の画像の５ビットの階調要素データＢＭ（１）、ＧＭ（１）、ＲＭ（１）、ＡＭ（１）と、メインＬＣＤ２７Ｍ用の他の画像の５ビットの階調要素データＢＭ（２）、ＧＭ（２）、ＲＭ（２）、ＡＭ（２）とに分離する。そして、分離回路１５１は、５ビットの階調要素データＢＭ（１）、ＧＭ（１）、ＲＭ（１）、ＡＭ（１）をシフト回路１５２に出力し、５ビットの階調要素データＢＭ（２）、ＧＭ（２）、ＲＭ（２）、ＡＭ（２）をシフト回路１５３に出力する。 Further, the separation circuit 151 will be described. In the 40-bit basic unit data supplied from the VRAM 77a, the separation circuit 151 converts the 10-bit gradation element data B, G, R, and A constituting the basic unit data into 5 bits of one image for the main LCD 27M. Gradation element data B M (1) , G M (1) , R M (1) , A M (1) and 5-bit gradation element data B M (2) of another image for the main LCD 27M. , G M (2) , R M (2) , A M (2) . Then, the separation circuit 151 outputs the 5-bit gradation element data B M (1) , G M (1) , R M (1) , A M (1) to the shift circuit 152 and outputs the 5-bit gradation. The element data B M (2) , G M (2) , R M (2) , A M (2) are output to the shift circuit 153.

シフト回路１５２は、分離回路１５１から供給される５ビットの階調要素データＢＭ（１）、ＧＭ（１）、ＲＭ（１）、ＡＭ（１）を、メインＬＣＤ２７Ｍの階調数２８に対応する８ビットの階調要素データＢＭ（１）、ＧＭ（１）、ＲＭ（１）、ＡＭ（１）にシフトして切替回路１５４に出力する。 The shift circuit 152 converts the 5-bit gradation element data B M (1) , G M (1) , R M (1) , A M (1) supplied from the separation circuit 151 into the number of gradations of the main LCD 27M. 2 of 8 bits corresponding to 8 gray-scale component data B M (1), G M (1), R M (1), is shifted to a M (1) and outputs to the switching circuit 154.

シフト回路１５３は、分離回路１５１から供給される５ビットの階調要素データＢＭ（２）、ＧＭ（２）、ＲＭ（２）、ＡＭ（２）を、メインＬＣＤ２７Ｍの階調数２８に対応する８ビットの階調要素データＢＭ（２）、ＧＭ（２）、ＲＭ（２）、ＡＭ（２）にシフトして切替回路１５４に出力する。 The shift circuit 153 converts the 5-bit gradation element data B M (2) , G M (2) , R M (2) , A M (2) supplied from the separation circuit 151 into the number of gradations of the main LCD 27M. 8-bit gray scale element data B M corresponding to 2 8 (2), G M (2), R M (2), shifted to a M (2) and outputs to the switching circuit 154.

なお、シフト回路１５２，１５３が本発明の「伸長回路」に相当する。   The shift circuits 152 and 153 correspond to the “decompression circuit” of the present invention.

切替回路１５４は、ＶＤＰ７７から供給される切替信号がシフト回路１５２からの入力を選択してメインＬＣＤ２７Ｍに出力させるための切替信号である場合、シフト回路１５２から供給される８ビットの階調要素データＢＭ（１）、ＧＭ（１）、ＲＭ（１）、ＡＭ（１）をメインＬＣＤ２７Ｍに出力する。なお、メインＬＣＤ２７Ｍは、データイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを用いて、供給された８ビットの階調要素データＢＭ（１）、ＧＭ（１）、ＲＭ（１）、ＡＭ（１）に基づく画像表示を行う。 The switching circuit 154 selects 8-bit gradation element data supplied from the shift circuit 152 when the switching signal supplied from the VDP 77 is a switching signal for selecting the input from the shift circuit 152 and outputting it to the main LCD 27M. B M (1) , G M (1) , R M (1) , A M (1) are output to the main LCD 27M. The main LCD 27M uses the data enable signal DE M , the horizontal synchronization signal HSYNC M , the vertical synchronization signal VSYNC M , and the data clock signal DCLK M to supply the supplied 8-bit gradation element data B M (1) , G Image display based on M (1) , R M (1) , and A M (1) is performed.

また、切替回路１５４は、シフト回路１５３から供給される８ビットの階調要素データＢＭ（２）、ＧＭ（２）、ＲＭ（２）、ＡＭ（２）を１枚の画像分保存する。そして、切替回路１５４は、ＶＤＰ７７から供給される切替信号がシフト回路１５３からの入力を選択してメインＬＣＤ２７Ｍに出力させるための切替信号である場合、シフト回路１５３から供給されて保存していた８ビットの階調要素データＢＭ（２）、ＧＭ（２）、ＲＭ（２）、ＡＭ（２）をメインＬＣＤ２７Ｍに出力する。なお、メインＬＣＤ２７Ｍは、データイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを用いて、供給された８ビットの階調要素データＢＭ（２）、ＧＭ（２）、ＲＭ（２）、ＡＭ（２）に基づく画像表示を行う。 In addition, the switching circuit 154 supplies 8-bit gradation element data B M (2) , G M (2) , R M (2) , and A M (2) supplied from the shift circuit 153 for one image. save. When the switching signal supplied from the VDP 77 is a switching signal for selecting the input from the shift circuit 153 and outputting it to the main LCD 27M, the switching circuit 154 is supplied from the shift circuit 153 and stored. Bit gradation element data B M (2) , G M (2) , R M (2) , A M (2) are output to the main LCD 27M. The main LCD 27M uses the data enable signal DE M , the horizontal synchronization signal HSYNC M , the vertical synchronization signal VSYNC M , and the data clock signal DCLK M to supply the supplied 8-bit gradation element data B M (2) , G Image display based on M (2) , R M (2) , and A M (2) is performed.

したがって上記した第２実施形態によれば、ＶＲＡＭ７７ａは、メインＬＣＤ２７Ｍ用の一の画像の画像データと、メインＬＣＤ２７Ｍ用の他の画像の画像データとを保存する場合、保存単位となるように、一の画像の画像データと他の画像の画素データとを結合したデータを一画素のデータ（基本単位データ）として保存し、分離回路１５１は、ＶＲＡＭ７７ａから読み出された読出単位である一画素のデータ（基本単位データ）を一の画像の画像データと他の画像の画素データとに分離する。このため、ＶＲＡＭ７７ａの容量の増大を招くことなくＶＲＡＭ７７ａにメインＬＣＤ２７Ｍ用の一の画像の画像データとメインＬＣＤ２７Ｍ用の他の画像の画像データを同時に保存することができ、ＶＲＡＭ７７ａに同時に保存されている一の画像の画像データと他の画像の画像データとをメインＬＣＤ２７Ｍに表示することができる。   Therefore, according to the second embodiment described above, the VRAM 77a is configured so that when storing image data of one image for the main LCD 27M and image data of another image for the main LCD 27M, the VRAM 77a becomes a storage unit. The data obtained by combining the image data of the image and the pixel data of the other image is stored as one pixel data (basic unit data), and the separation circuit 151 stores the data of one pixel which is a read unit read from the VRAM 77a. (Basic unit data) is separated into image data of one image and pixel data of another image. Therefore, the image data of one image for the main LCD 27M and the image data of the other image for the main LCD 27M can be simultaneously stored in the VRAM 77a without causing an increase in the capacity of the VRAM 77a, and are simultaneously stored in the VRAM 77a. The image data of one image and the image data of another image can be displayed on the main LCD 27M.

また、ＶＲＡＭ７７ａに保存されている画素の画素データの各階調要素のビット数がメインＬＣＤ２７Ｍの各階調要素の階調数に対応していない場合でも、ＶＲＡＭ７７ａに保存されている画像の画素データの各階調要素をメインＬＣＤ２７Ｍの各階調要素の階調数に対応したものに変換してメインＬＣＤ２７Ｍに当該画像を表示することができる。   Even if the number of bits of each gradation element of the pixel data of the pixel stored in the VRAM 77a does not correspond to the number of gradation elements of each gradation element of the main LCD 27M, each level of the pixel data of the image stored in the VRAM 77a. The key elements can be converted into one corresponding to the number of gradations of each gradation element of the main LCD 27M, and the image can be displayed on the main LCD 27M.

また、所謂ダブルバッファリングと等価な処理を実現できるため、例えば、ＶＤＰ７７を高速化することなく、また、ＶＲＡＭ７７ａの容量を大きくすることなく、フレームレートを上げることができる。   In addition, since processing equivalent to so-called double buffering can be realized, for example, the frame rate can be increased without increasing the speed of the VDP 77 and without increasing the capacity of the VRAM 77a.

なお、本発明は上記した実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、上記したもの以外に種々の変更を行うことが可能である。   Note that the present invention is not limited to the above-described embodiment, and various modifications other than those described above can be made without departing from the spirit of the present invention.

例えば、第１実施形態では、メモリ７５にメインＬＣＤ２７Ｍ用の画素データとサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）用の画素データとを結合したデータを保存するようにしているが、これに限定されるものではない。例えば、メモリ７５にメインＬＣＤ２７Ｍ用の画素データとサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）用の画素データとを結合せずに保存し、結合されずにメモリ７５に保存されているメインＬＣＤ２７Ｍ用の画素データとサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）用の画素データとをそれぞれメモリ７５から読み出して、読み出したメインＬＣＤ２７Ｍ用の画素データとサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）用の画素データとを結合してＶＲＡＭ７７ａに保存するようにしてもよい。   For example, in the first embodiment, the memory 75 stores data obtained by combining pixel data for the main LCD 27M and pixel data for the sub LCD (first sub LCD 27S1, second sub LCD 27S2). It is not limited to. For example, the pixel data for the main LCD 27M and the pixel data for the sub LCD (first sub LCD 27S1 and second sub LCD 27S2) are stored in the memory 75 without being combined, and the main data stored in the memory 75 without being combined. The pixel data for the LCD 27M and the pixel data for the sub LCD (first sub LCD 27S1, second sub LCD 27S2) are read from the memory 75, respectively, and the read pixel data for the main LCD 27M and the sub LCD (first sub LCD 27S1, first sub LCD 27S1, second sub LCD 27S1, second sub LCD 27S2) The pixel data for the 2-sub LCD 27S2) may be combined and stored in the VRAM 77a.

また、第２実施形態でも同様に、メモリ７５にはメインＬＣＤ２７Ｍ用の一の画像の画素データとメインＬＣＤ２７Ｍ用の他の画像の画素データとを結合せずに保存し、結合されずにメモリ７５に保存されている一の画像の画素データと他の画像の画素データとをそれぞれメモリ７５から読み出して、読み出した一の画像の画素データと他の画像の画素データとを結合してＶＲＡＭ７７ａに保存するようにしてもよい。   Similarly, in the second embodiment, the pixel data of one image for the main LCD 27M and the pixel data of another image for the main LCD 27M are stored in the memory 75 without being combined, and the memory 75 is not combined. The pixel data of one image and the pixel data of another image stored in the memory are read from the memory 75, and the read pixel data of one image and the pixel data of the other image are combined and stored in the VRAM 77a. You may make it do.

また、第１実施形態および第２実施形態では、基本単位データは２枚の画像の画素データを結合したものであるが、３枚以上の画像の画素データを結合したものであってもよい。   In the first and second embodiments, the basic unit data is a combination of pixel data of two images, but may be a combination of pixel data of three or more images.

また、画素を構成する階調要素は「Ｂ」、「Ｇ」、「Ｒ」、「Ａ」としたが、これに限定されるものではない。   Further, the gradation elements constituting the pixels are “B”, “G”, “R”, and “A”, but are not limited thereto.

また、基本単位データを構成するメインＬＣＤ２７Ｍに対応する画素データのうち一の階調要素の階調要素データを構成するビット数の割合が、基本単位データを構成するサブＬＣＤ（第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２）に対応する画素データのうち当該一の階調要素の階調要素データを構成するビット数の割合と異なっていてもよい。また、基本単位データを構成するメインＬＣＤ２７Ｍに対応する画素データのうち一の階調要素の階調要素データを構成するビット数の割合が、基本単位データを構成するメインＬＣＤ２７Ｍに対応する画素データのうち他の階調要素の階調要素データを構成するビット数の割合と異なっており、基本単位データを構成するサブＬＣＤに対応する画素データのうち一の階調要素の階調要素データを構成するビット数の割合が、基本単位データを構成するサブＬＣＤに対応する画素データのうち他の階調要素の階調要素データを構成するビット数の割合と異なっていてもよい。なお、基本単位データを構成する階調要素データＢ、Ｇ、Ｒ、ＡをメインＬＣＤ２７Ｍに対応する階調要素データＢＭ、ＧＭ、ＲＭ、ＡＭと、サブＬＣＤに対応する階調要素データＢＳ、ＧＳ、ＲＳ、ＡＳとにそれぞれ分離することができるように、階調要素毎に基本単位データを構成する階調要素データのうちメインＬＣＤ２７Ｍに対応する階調要素データのビット数の割合とサブＬＣＤに対応する階調要素データのビット数の割合をそれぞれ示すビット割合データを例えばブランク期間対応記憶領域に保存するようにし、このビット割合データを用いて分離処理を行うようにしてもよい。これによれば、画像の種類に応じてビット数の割り当てを調整することにより、画像の種類に応じたメインＬＣＤ２７Ｍ、第１サブＬＣＤ２７Ｓ１、第２サブＬＣＤ２７Ｓ２の表示能力を有効に活用することができる。 Further, the ratio of the number of bits constituting the gradation element data of one gradation element in the pixel data corresponding to the main LCD 27M constituting the basic unit data is the sub LCD (first sub LCD 27S1,. The pixel data corresponding to the second sub LCD 27S2) may be different from the ratio of the number of bits constituting the gradation element data of the one gradation element. The ratio of the number of bits constituting the gradation element data of one gradation element in the pixel data corresponding to the main LCD 27M constituting the basic unit data is the ratio of the pixel data corresponding to the main LCD 27M constituting the basic unit data. Of the pixel data corresponding to the sub LCD that constitutes the basic unit data, the gradation element data of one gradation element is different from the ratio of the number of bits constituting the gradation element data of other gradation elements. The ratio of the number of bits to be performed may be different from the ratio of the number of bits constituting the gradation element data of other gradation elements in the pixel data corresponding to the sub LCD constituting the basic unit data. Note that the gradation element data B M , G M , R M , A M corresponding to the main LCD 27M and the gradation elements corresponding to the sub LCD are the gradation element data B, G, R, A constituting the basic unit data. data B S, G S, R S , so that it can be separated respectively and a S, the tone component data corresponding to the main LCD27M of tone component data which constitute the basic unit data for each gradation elements For example, bit ratio data indicating the ratio of the number of bits and the ratio of the number of bits of gradation element data corresponding to the sub LCD is stored in a storage area corresponding to the blank period, and separation processing is performed using this bit ratio data. It may be. According to this, the display capability of the main LCD 27M, the first sub LCD 27S1, and the second sub LCD 27S2 corresponding to the image type can be effectively utilized by adjusting the bit number allocation according to the image type. .

例えば、メインＬＣＤ２７Ｍにフルカラーの画像を表示し、第１サブＬＣＤ２７Ｓ１および第２サブＬＣＤ２７Ｓ２にグレースケールの画像を表示する場合には、例えばＶＲＡＭ７７ａに保存される基本単位データを次のようなものにする。各階調要素データＢ、Ｇ、Ｒの１０ビットのうち、各階調要素データＢＭ、ＧＭ、ＲＭに８ビットを割り当て、各階調要素データＢＳ、ＧＳ、ＲＳに２ビットを割り当て、階調要素データＡの１０ビットのうち、階調要素データＡＭに２ビットを割り当て、階調要素データＡＳに８ビットを割り当てる。 For example, when a full color image is displayed on the main LCD 27M and a gray scale image is displayed on the first sub LCD 27S1 and the second sub LCD 27S2, for example, the basic unit data stored in the VRAM 77a is as follows. . Assign each grayscale data elements B, G, among the 10 bits of R, gradation element data B M, G M, assigned to 8 bits to R M, each tone component data B S, G S, two bits R S of the 10-bit gradation data elements a, assigned two bits tone component data a M, assigns eight bits to the tone component data a S.

また、ＶＲＡＭ７７ａにメインＬＣＤ２７Ｍ（図１２参照）用の１枚の画像の画像データおよびサブＬＣＤ２７Ｓ（図１２参照）用の１枚の画像の画像データを保存する場合、図１１に示すように、メインＬＣＤ２７Ｍ用の１枚の画像の画像データをＶＲＡＭ７７ａのメイン画像データ記憶領域に保存し、サブＬＣＤ２７Ｓ用の１枚の画像の画像データをＶＲＡＭ７７ａのメイン画像データ記憶領域以外の記憶領域（メインＬＣＤ２７Ｍのブランク期間に対応する記憶領域：ブランク期間対応記憶領域）に保存するようにしてもよい。   When the image data of one image for the main LCD 27M (see FIG. 12) and the image data of one image for the sub LCD 27S (see FIG. 12) are stored in the VRAM 77a, as shown in FIG. The image data of one image for the LCD 27M is stored in the main image data storage area of the VRAM 77a, and the image data of one image for the sub LCD 27S is stored in a storage area other than the main image data storage area of the VRAM 77a (blank of the main LCD 27M). You may make it preserve | save in the storage area corresponding to a period: The storage area corresponding to a blank period.

この場合、メインＬＣＤ２７Ｍ用の１枚の画像を構成する複数個の画素の画素データは、図１１に示すように、ＶＲＡＭ７７ａの保存単位／読出単位である基本単位データと同じ４０ビットであり、画素データを構成する階調要素データＢ（メイン）、Ｇ（メイン）、Ｒ（メイン）、Ａ（メイン）は基本単位データを構成する階調要素データＢ、Ｇ、Ｒ、Ａと同じ１０ビットである。また、サブＬＣＤ２７Ｓ用の１枚の画像を構成する複数個の画素の画素データは、図１１に示すように、ＶＲＡＭ７７ａの保存単位／読出単位である基本単位データと同じ４０ビットであり、画素データを構成する階調要素データＢ（サブ）、Ｇ（サブ）、Ｒ（サブ）、Ａ（サブ）は基本単位データを構成する階調要素データＢ、Ｇ、Ｒ、Ａと同じ１０ビットである。   In this case, as shown in FIG. 11, the pixel data of a plurality of pixels constituting one image for the main LCD 27M is 40 bits which is the same as the basic unit data which is the storage unit / read unit of the VRAM 77a. The gradation element data B (main), G (main), R (main), and A (main) constituting the data are the same 10 bits as the gradation element data B, G, R, and A constituting the basic unit data. is there. Further, as shown in FIG. 11, the pixel data of a plurality of pixels constituting one image for the sub LCD 27S is 40 bits which is the same as the basic unit data which is the storage unit / read unit of the VRAM 77a. The gradation element data B (sub), G (sub), R (sub), and A (sub) that constitutes the same 10 bits as the gradation element data B, G, R, and A that constitute the basic unit data. .

図１１に示すＶＲＡＭ７７ａに保存されたメインＬＣＤ２７Ｍ、サブＬＣＤ２７Ｓそれぞれの１枚の画像の画像データをメインＬＣＤ２７Ｍ、サブＬＣＤ２７Ｓに出力する出力回路７９Ｂは、図１２に示すように、サブＬＣＤ用制御信号生成回路２０１、切替制御回路２０２と、切替回路２０３と、シフト回路２０４，２０５とを備える。   An output circuit 79B for outputting image data of one image of each of the main LCD 27M and the sub LCD 27S stored in the VRAM 77a shown in FIG. 11 to the main LCD 27M and the sub LCD 27S generates a control signal for the sub LCD as shown in FIG. A circuit 201, a switching control circuit 202, a switching circuit 203, and shift circuits 204 and 205 are provided.

なお、ＶＤＰ７７はＶＲＡＭ７７ａから読出単位である４０ビットの基本単位データを読み出して切替回路２０３に出力するとともに、メインＬＣＤ２７Ｍにデータイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを出力する。また、ＶＤＰ７７は垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭをサブＬＣＤ用制御信号生成回路２０１と切替制御回路２０２とに出力する。 The VDP 77 reads out 40-bit basic unit data as a reading unit from the VRAM 77a and outputs it to the switching circuit 203. The VDP 77 also outputs a data enable signal DE M , horizontal synchronization signal HSYNC M , vertical synchronization signal VSYNC M , data clock to the main LCD 27M. The signal DCLK M is output. The VDP 77 outputs the vertical synchronization signal VSYNC M and the data clock signal DCLK M to the sub LCD control signal generation circuit 201 and the switching control circuit 202.

サブＬＣＤ用制御信号生成回路２０１は、データクロック信号ＤＣＬＫＭを分周してデータクロック信号ＤＣＬＫＳを生成する。また、サブＬＣＤ用制御信号生成回路２０１は、ＶＤＰ７７から供給される垂直同期信号ＶＳＹＮＣＭを基に、メインＬＣＤ２７Ｍの表示画像が切り替わるタイミングで垂直同期信号ＶＳＹＮＣＳの信号レベルを反転させる（ＬｏｗレベルからＨｉｇｈレベルに遷移させる）とともに、データクロック信号ＤＣＬＫＳのクロック数のカウント値をクリアしてデータクロック信号ＤＣＬＫＳのクロック数のカウントを開始し、データクロック信号ＤＣＬＫＳのクロック数が予め定められている数になると、垂直同期信号ＶＳＹＮＣＳの信号レベルを再度反転させ（ＨｉｇｈレベルからＬｏｗレベルに遷移させ）、垂直同期信号ＶＳＹＮＣＳを生成する。また、サブＬＣＤ用制御信号生成回路２０１は、データクロック信号ＤＣＬＫＳのクロック数がサブＬＣＤ２７Ｓの各ラインに対応して水平同期信号ＨＳＹＮＣＳの反転用に予め定められている数になると水平同期信号ＨＳＹＮＣＳの信号レベルを反転させ（ＬｏｗレベルからＨｉｇｈレベルに遷移させ）、信号レベルの反転（ＬｏｗレベルからＨｉｇｈレベルへ遷移）後のデータクロック信号ＤＣＬＫＳのクロック数が予め定められた数になると、水平同期信号ＨＳＹＮＣＳの信号レベルを再度反転させ（ＨｉｇｈレベルからＬｏｗレベルに遷移させ）、水平同期信号ＨＳＹＮＣＳを生成する。また、サブＬＣＤ用制御信号生成回路２０１は、データクロック信号ＤＣＬＫＳのクロック数が、ＶＲＡＭ７７ａからの基本単位データの読出位置がサブＬＣＤ２７Ｓの各ラインの先頭の画素データの記憶領域となる予め定められている数になるとデータイネーブル信号ＤＥＳの信号レベルを反転させて（ＬｏｗレベルからＨｉｇｈレベルに遷移させて）データを有効とし、ＶＲＡＭ７７ａからの基本単位データの読出位置がサブＬＣＤ２７Ｓの各ラインの最後の画素データの記憶領域の次の記憶領域となる予め定められている数になるとデータイネーブル信号ＤＥＳの信号レベルを再度反転させて（ＨｉｇｈレベルからＬｏｗレベルに遷移させて）、データイネーブル信号ＤＥＳを生成する。サブＬＣＤ用制御信号生成回路２０１は、このように生成したサブＬＣＤ２７Ｓ用のデータイネーブル信号ＤＥＳ、水平同期信号ＨＳＹＮＣＳ、垂直同期信号ＶＳＹＮＣＳ、データクロック信号ＤＣＬＫＳをサブＬＣＤ２７Ｓに出力する。 The sub LCD control signal generation circuit 201 divides the data clock signal DCLK M to generate the data clock signal DCLK S. Further, the sub LCD control signal generation circuit 201 inverts the signal level of the vertical synchronization signal VSYNC S at the timing when the display image of the main LCD 27M is switched based on the vertical synchronization signal VSYNC M supplied from the VDP 77 (from the Low level). is allowed) with a transition to the High level, and clears the number of clocks counted value of the data clock signal DCLK S starts the clock count of the data clock signal DCLK S, the number of clocks of the data clock signal DCLK S is predetermined When the number reaches the predetermined number, the signal level of the vertical synchronization signal VSYNC S is inverted again (transition from High level to Low level), and the vertical synchronization signal VSYNC S is generated. Further, the sub LCD control signal generation circuit 201 generates a horizontal synchronization signal when the number of clocks of the data clock signal DCLK S reaches a predetermined number for inversion of the horizontal synchronization signal HSYNC S corresponding to each line of the sub LCD 27S. When the signal level of HSYNC S is inverted (transition from Low level to High level), and the number of clocks of data clock signal DCLK S after inversion of signal level (transition from Low level to High level) becomes a predetermined number Then, the signal level of the horizontal synchronization signal HSYNC S is inverted again (transition from High level to Low level) to generate the horizontal synchronization signal HSYNC S. In addition, the sub LCD control signal generation circuit 201 determines the number of clocks of the data clock signal DCLK S so that the read position of the basic unit data from the VRAM 77a becomes the storage area of the first pixel data of each line of the sub LCD 27S. Finally and inverted so the signal level of the data enable signal DE S becomes the number by which (from the Low level by transitioning to the High level) data as valid, read position of the basic unit data from VRAM77a of each line of sub LCD27S becomes the number that has been predetermined the next storage area the signal level of the data enable signal DE S inverts again the pixel data in the storage area (by transitioning from High level to Low level), the data enable signal DE S is generated. The sub LCD control signal generation circuit 201 outputs the data enable signal DE S , horizontal synchronization signal HSYNC S , vertical synchronization signal VSYNC S , and data clock signal DCLK S generated in this way to the sub LCD 27S.

垂直同期信号ＶＳＹＮＣＭを利用して、ＶＲＡＭ７７ａからのデータの読出位置がＶＲＡＭ７７ａの先頭の記憶領域（図３における左上の記憶領域）であるかを特定できる。また、ＶＲＡＭ７７ａからのデータの読出位置がＶＲＡＭ７７ａの先頭の記憶領域（図３における左上の記憶領域）であると特定した後、水平同期信号ＨＳＹＮＣＭを利用して、ＶＲＡＭ７７ａからのデータの読出位置がラインの先頭の記憶領域で何番目のラインであるかを特定できる。また、ＶＲＡＭ７７ａからのデータの読出位置が何番目のラインの先頭の記憶領域であると特定した後、データクロック信号ＤＣＬＫＭを用いて、ＶＲＡＭ７７ａからのデータの読出位置が特定した番号のラインにおいて何番目の基本単位データを保存している記憶領域であるかを特定することができる。 Using the vertical synchronization signal VSYNC M , it is possible to specify whether the data reading position from the VRAM 77a is the first storage area (the upper left storage area in FIG. 3) of the VRAM 77a. Further, after specifying that the data reading position from the VRAM 77a is the head storage area (the upper left storage area in FIG. 3) of the VRAM 77a, the horizontal synchronization signal HSYNC M is used to determine the data reading position from the VRAM 77a. The number of the line in the storage area at the beginning of the line can be specified. Further, after specifying that the read position of the data from the VRAM 77a is the first storage area of the number line, by using the data clock signal DCLK M , the data read position from the VRAM 77a is determined in the specified number line. It is possible to specify whether or not the storage area stores the basic unit data.

切替制御回路２０２は、上記の内容に基づいて、垂直同期信号ＶＳＹＮＣＭ、水平同期信号ＨＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを用いて、データの読出位置がＶＲＡＭ７７ａのどの記憶領域であるかを特定する。そして、切替制御回路２０２は、データの読出位置として特定した記憶領域がＶＲＡＭ７７ａのメイン画像データ記憶領域である場合には分配先がシフト回路２０４を示す分配先指示データを切替回路２０３に出力し、ＶＲＡＭ７７ａのブランク期間対応記憶領域のうちのサブＬＣＤ２７Ｓに対応した画素データを記憶している記憶領域である場合には分配先がシフト回路２０５を示す分配先指示データを切替回路２０３に出力する。 Based on the above contents, the switching control circuit 202 uses the vertical synchronization signal VSYNC M , the horizontal synchronization signal HSYNC M , and the data clock signal DCLK M to specify which storage area of the VRAM 77a the data read position is. . When the storage area specified as the data reading position is the main image data storage area of the VRAM 77a, the switching control circuit 202 outputs distribution destination instruction data indicating that the distribution destination is the shift circuit 204 to the switching circuit 203. In the storage area corresponding to the sub LCD 27S in the blank period corresponding storage area of the VRAM 77a, the distribution destination instruction data indicating the shift circuit 205 is output to the switching circuit 203 as the distribution destination.

切替回路２０３は、切替制御回路２０２からの分配先指示データがシフト回路２０４を示している場合には、ＶＲＡＭ７７ａから読み出された４０ビットの基本単位データを構成する１０ビットの階調要素データＢ、Ｇ、Ｒ、ＡをメインＬＣＤ２７Ｍに対応する１０ビットの階調要素データＢ（メイン）、Ｇ（メイン）、Ｒ（メイン）、Ａ（メイン）としてシフト回路２０４に出力する。一方、切替制御回路２０２からの分配先指示データがシフト回路２０５を示している場合には、切替回路２０３は、ＶＲＡＭ７７ａから読み出された４０ビットの基本単位データを構成する１０ビットの階調要素データＢ、Ｇ、Ｒ、ＡをサブＬＣＤ２７Ｓに対応する１０ビットの階調要素データＢ（サブ）、Ｇ（サブ）、Ｒ（サブ）、Ａ（サブ）としてシフト回路２０５に出力する。   When the distribution destination instruction data from the switching control circuit 202 indicates the shift circuit 204, the switching circuit 203 is a 10-bit gradation element data B constituting the 40-bit basic unit data read from the VRAM 77a. , G, R, and A are output to the shift circuit 204 as 10-bit gradation element data B (main), G (main), R (main), and A (main) corresponding to the main LCD 27M. On the other hand, when the distribution destination instruction data from the switching control circuit 202 indicates the shift circuit 205, the switching circuit 203 has a 10-bit gradation element constituting the 40-bit basic unit data read from the VRAM 77a. The data B, G, R, and A are output to the shift circuit 205 as 10-bit gradation element data B (sub), G (sub), R (sub), and A (sub) corresponding to the sub LCD 27S.

シフト回路２０４は、１０ビットの階調要素データＢ（メイン）、Ｇ（メイン）、Ｒ（メイン）、Ａ（メイン）を、メインＬＣＤ２７Ｍの階調数２８に対応する８ビットの階調要素データＢ（メイン）、Ｇ（メイン）、Ｒ（メイン）、Ａ（メイン）にシフトしてメインＬＣＤ２７Ｍに出力する。なお、メインＬＣＤ２７Ｍは、ＶＤＰ７７から供給されるデータイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを用いて、供給された８ビットの階調要素データＢ（メイン）、Ｇ（メイン）、Ｒ（メイン）、Ａ（メイン）に基づく画像表示を行う。 Shift circuit 204, 10-bit gradation data elements B (main), G (Main), R (main), A and (main), gradation elements 8 bits corresponding to the gray scale level 2 8 main LCD27M Data B (main), G (main), R (main), and A (main) are shifted to the main LCD 27M. The main LCD 27M uses the data enable signal DE M , horizontal synchronization signal HSYNC M , vertical synchronization signal VSYNC M , and data clock signal DCLK M supplied from the VDP 77 to supply 8-bit gradation element data B ( Image display based on (main), G (main), R (main), and A (main) is performed.

シフト回路２０５は、１０ビットの階調要素データＢ（サブ）、Ｇ（サブ）、Ｒ（サブ）、Ａ（サブ）を、サブＬＣＤ２７Ｓの階調数２６に対応する６ビットの階調要素データＢ（サブ）、Ｇ（サブ）、Ｒ（サブ）、Ａ（サブ）にシフトしてサブＬＣＤ２７Ｓに出力する。なお、サブＬＣＤ２７Ｓは、サブＬＣＤ用制御信号生成回路２０１から供給されるデータイネーブル信号ＤＥＳ、水平同期信号ＨＳＹＮＣＳ、垂直同期信号ＶＳＹＮＣＳ、データクロック信号ＤＣＬＫＳを用いて、供給された６ビットの階調要素データＢ（サブ）、Ｇ（サブ）、Ｒ（サブ）、Ａ（サブ）に基づく画像表示を行う。 Shift circuit 205, 10-bit gradation data elements B (sub), G (sub), R (sub), A and (sub), gradation elements 6 bits corresponding to the gray scale level 2 6 sub LCD27S Data B (sub), G (sub), R (sub), and A (sub) are shifted and output to the sub LCD 27S. The sub LCD 27S uses the data enable signal DE S , horizontal synchronization signal HSYNC S , vertical synchronization signal VSYNC S , and data clock signal DCLK S supplied from the sub LCD control signal generation circuit 201 to supply 6 bits. The gray scale element data B (sub), G (sub), R (sub), and A (sub) are displayed.

この変形例によれば、ＶＲＡＭ７７ａのブランク期間対応記憶領域にサブＬＣＤ２７Ｓ用の１枚の画像の画像データを記憶する。これにより、メインＬＣＤ２７Ｍ用の１枚の画像の画像データを保存するためのＶＲＡＭ７７ａの他に、サブＬＣＤ２７Ｓ用の１枚の画像の画像データを保存するためのＶＲＡＭを新たに備える必要がなく、ＶＲＡＭ７７ａの容量を増大させることなくメインＬＣＤ２７Ｍ用の１枚の画像の画像データとサブＬＣＤ２７Ｓ用の１枚の画像の画像データとを同時に保存することができる。   According to this modification, the image data of one image for the sub LCD 27S is stored in the blank period corresponding storage area of the VRAM 77a. Thereby, in addition to the VRAM 77a for storing the image data of one image for the main LCD 27M, it is not necessary to newly provide a VRAM for storing the image data of one image for the sub LCD 27S, and the VRAM 77a. The image data of one image for the main LCD 27M and the image data of one image for the sub LCD 27S can be stored simultaneously without increasing the capacity of the main LCD 27M.

また、図１３、図１４に示すように、ＶＲＡＭ７７ａにメインＬＣＤ２７Ｍ用の１枚の画像の画像データをメイン画像データ記憶領域に保存し、ＶＤＰ７７はメインＬＣＤ２７Ｍのブランク期間ではメインＬＣＤ２７Ｍ以外のデバイスとの間でデータの送受信を行うようにしてもよい。   As shown in FIGS. 13 and 14, the image data of one image for the main LCD 27M is stored in the main image data storage area in the VRAM 77a, and the VDP 77 is connected to a device other than the main LCD 27M in the blank period of the main LCD 27M. Data may be transmitted / received between them.

この場合、メインＬＣＤ２７Ｍ用の１枚の画像を構成する複数個の画素の画素データは、図１３に示すように、ＶＲＡＭ７７ａの保存単位／読出単位である基本単位データと同じ４０ビットであり、画素データを構成する階調要素データＢ（メイン）、Ｇ（メイン）、Ｒ（メイン）、Ａ（メイン）は基本単位データを構成する階調要素データＢ、Ｇ、Ｒ、Ａと同じ１０ビットである。なお、ＶＲＡＭ７７ａのブランク期間対応記憶領域には画素データが保存されていない。   In this case, as shown in FIG. 13, the pixel data of a plurality of pixels constituting one image for the main LCD 27M has the same 40 bits as the basic unit data which is the storage unit / read unit of the VRAM 77a. The gradation element data B (main), G (main), R (main), and A (main) constituting the data are the same 10 bits as the gradation element data B, G, R, and A constituting the basic unit data. is there. Note that pixel data is not stored in the blank period storage area of the VRAM 77a.

図１４に示すように、ＶＤＰ７７は、データイネーブル（ＤＥ）端子、同期信号（Ｓｙｎｃ）端子、データ出力用等のＡ端子，Ｂ端子，Ｃ端子を備えている。ただし、同期信号（Ｓｙｎｃ）端子としては水平同期信号ＨＳＹＮＣＭ用の水平同期信号端子と垂直同期信号ＶＳＹＮＣＭ用の水平同期信号端子とがある。なお、図１４には図示していないが、ＶＤＰ７７にはデータクロック（ＤＣＬＫ）端子（不図示）が備えられている。 As shown in FIG. 14, the VDP 77 includes a data enable (DE) terminal, a synchronization signal (Sync) terminal, an A terminal for data output, a B terminal, and a C terminal. However, the synchronization signal (Sync) terminal includes a horizontal synchronization signal terminal for the horizontal synchronization signal HSYNC M and a horizontal synchronization signal terminal for the vertical synchronization signal VSYNC M. Although not shown in FIG. 14, the VDP 77 has a data clock (DCLK) terminal (not shown).

図１４のＬＣＤバスは、ＶＤＰ７７がメインＬＣＤ２７Ｍにデータイネーブル信号ＤＥＭ、水平同期信号ＨＳＹＮＣＭ、垂直同期信号ＶＳＹＮＣＭ、データクロック信号ＤＣＬＫＭを供給したり、メインＬＣＤ２７ＭにＶＲＡＭ７７ａに保存されている画像データを供給したりするために用いるバスである。また、ＣＰＵバスは、ＣＰＵ７１がデバイスとの間でデータを送受信するために用いるバスである。このＣＰＵバスは、メインＬＣＤ２７Ｍのブランク期間においてＶＤＰ７７がメインＬＣＤ２７Ｍ以外のデバイスとの間でデータの送受信を行うためにも利用される。 In the LCD bus of FIG. 14, the VDP 77 supplies the main LCD 27M with the data enable signal DE M , the horizontal synchronization signal HSYNC M , the vertical synchronization signal VSYNC M , and the data clock signal DCLK M , or an image stored in the VRAM 77a on the main LCD 27M. This is a bus used for supplying data. The CPU bus is a bus used by the CPU 71 to transmit / receive data to / from the device. The CPU bus is also used by the VDP 77 to transmit / receive data to / from devices other than the main LCD 27M during the blank period of the main LCD 27M.

ＤＥ端子、Ｓｙｎｃ端子はＬＣＤバスに接続されているが、ＣＰＵバスには直接されておらず、スイッチ等を介しても接続されていない。なお、ＤＣＬＫ端子もＬＣＤバスに接続されているが、ＣＰＵバスには直接されておらず、スイッチ等を介しても接続されていない。また、データ出力用等のＡ，Ｂ，Ｃ端子は、ＬＣＤバスに接続されているとともに、スイッチＳＷ１，ＳＷ２，ＳＷ３を介してＣＰＵバスに接続されている。   Although the DE terminal and the Sync terminal are connected to the LCD bus, they are not directly connected to the CPU bus and are not connected via a switch or the like. Although the DCLK terminal is also connected to the LCD bus, it is not directly connected to the CPU bus and is not connected via a switch or the like. Further, A, B, and C terminals for data output and the like are connected to the LCD bus and are connected to the CPU bus via the switches SW1, SW2, and SW3.

ＶＤＰ７７は、ＶＲＡＭ７７ａから基本単位データとしてメインＬＣＤ２７Ｍ用の１枚の画像を構成する複数個の画素の画素データを読み出している期間では、レジスタの値を図１４（ｂ）の値にして、スイッチＳＷ１，ＳＷ２，ＳＷ３をオフ状態にする。   The VDP 77 sets the value of the register to the value shown in FIG. 14B during the period when the pixel data of a plurality of pixels constituting one image for the main LCD 27M is read as basic unit data from the VRAM 77a, and the switch SW1. , SW2, SW3 are turned off.

一方、ＶＤＰ７７は、メインＬＣＤ２７Ｍのブランク期間では、レジスタの値を図１４（ｃ）の値にして、スイッチＳＷ１，ＳＷ２，ＳＷ３をオン状態にする。オン状態となったスイッチＳＷ１，ＳＷ２，ＳＷ３を介してＡ，Ｂ，Ｃ端子がＣＰＵバスに接続され、ＶＤＰ７７は、Ａ，Ｂ，Ｃ端子を介してメインＬＣＤ２７Ｍ以外のデバイスとの間でデータの送受信を行い、例えばメインＬＣＤ２７Ｍ以外のデバイスの制御を行う。なお、メインＬＣＤ２７Ｍのブランク期間において、メインＬＣＤ２７Ｍ以外のデバイス用のデータがＡ端子，Ｂ端子，Ｃ端子から出力されてＬＣＤバスを介してメインＬＣＤ２７Ｍに供給されることになるが、データの無効に対応するデータイネーブル信号ＤＥＭもＤＥ端子から出力されてＬＣＤバスを介してメインＬＣＤ２７Ｍに供給される。このため、メインＬＣＤ２７ＭがメインＬＣＤ２７Ｍ以外のデバイス用のデータを用いて画像表示を行うことはない。 On the other hand, in the blank period of the main LCD 27M, the VDP 77 sets the register value to the value shown in FIG. 14C and turns on the switches SW1, SW2, and SW3. The A, B, and C terminals are connected to the CPU bus via the switches SW1, SW2, and SW3 that are turned on, and the VDP 77 exchanges data with devices other than the main LCD 27M via the A, B, and C terminals. For example, devices other than the main LCD 27M are controlled. In the blank period of the main LCD 27M, data for devices other than the main LCD 27M is output from the A terminal, the B terminal, and the C terminal and supplied to the main LCD 27M via the LCD bus. corresponding data enable signal DE M is also supplied to the main LCD27M via LCD bus is output from the DE pin. For this reason, the main LCD 27M does not display an image using data for devices other than the main LCD 27M.

この変形例によれば、メインＬＣＤ２７Ｍのブランク期間以外ではＶＤＰ７７をメインＬＣＤ２７Ｍ以外のデバイスの制御等に利用する。このため、例えば、サブＣＰＵ７１の処理の一部をＶＤＰ７７に代替させるなどＶＤＰ７７を有効に活用することができ、これによってサブＣＰＵ７１の処理負担の軽減を図ることができたり、サブＣＰＵ７１とＶＤＰ７７とを協働させることによりサブＣＰＵ７１単体では困難な処理を行うことができたりする。   According to this modification, the VDP 77 is used for controlling devices other than the main LCD 27M, etc., except during the blank period of the main LCD 27M. For this reason, for example, the VDP 77 can be effectively used by substituting a part of the processing of the sub CPU 71 with the VDP 77, thereby reducing the processing load on the sub CPU 71, or by connecting the sub CPU 71 and the VDP 77 to each other. By cooperating, the sub CPU 71 alone can perform difficult processing.

また、上記実施形態や上記変形例等の内容を適宜組み合わせることができる。   In addition, the contents of the above embodiment, the above modification, and the like can be combined as appropriate.

本発明は、複数枚の画像それぞれを前記複数枚の画像それぞれに対応する表示装置に表示する遊技機に適用することができる。   The present invention can be applied to a gaming machine that displays each of a plurality of images on a display device corresponding to each of the plurality of images.

１…スロットマシン
７７…ＶＤＰ
７７ａ…ＶＲＡＭ
１０３，１５１…分離回路
１０５，１０６，１０７，１５２，１５３，２０４，２０５…シフト回路
１０１，２０１…サブＬＣＤ用制御信号生成回路 1 ... Slot machine 77 ... VDP
77a ... VRAM
103, 151... Separation circuit 105, 106, 107, 152, 153, 204, 205... Shift circuit 101, 201.

Claims (4)

複数枚の画像それぞれを前記複数枚の画像それぞれに対応する表示装置に表示する遊技機において、
所定数のビットを保存単位としてデータを保存するとともに前記所定数のビットを読出単位としてデータが読み出されるフレームバッファメモリと、
前記フレームバッファメモリから前記データを読み出すプロセッサと、
前記プロセッサにより前記フレームバッファメモリから読み出された前記データを分離する分離処理を行う分離手段と
を備え、
前記フレームバッファメモリは、前記複数枚の画像の画像データを保存する場合、前記保存単位となるように、前記複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、
前記フレームバッファメモリは、前記表示装置のブランク期間に対応する前記フレームバッファメモリの画像データが保存されていない領域に、前記フレームバッファメモリから読み出された前記読出単位である前記一画素のデータのうち、前記複数個の画素データを構成するビット数の割合をそれぞれ表すビット割合データを保存し、
前記分離手段は、前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記フレームバッファメモリから前記プロセッサによって読み出された前記読出単位である前記一画素のデータを、前記ビット割合データに基づいて、前記複数個の画素データに分離する前記分離処理を行う
ことを特徴とする遊技機。 In a gaming machine that displays each of a plurality of images on a display device corresponding to each of the plurality of images,
A frame buffer memory that stores data using a predetermined number of bits as a storage unit and from which data is read using the predetermined number of bits as a read unit;
A processor for reading the data from the frame buffer memory;
Separating means for performing separation processing for separating the data read from the frame buffer memory by the processor;
When storing the image data of the plurality of images, the frame buffer memory uses data obtained by combining a plurality of pixel data corresponding to the plurality of images as one pixel data so as to be the storage unit. Save and
The frame buffer memory stores the data of the one pixel as the reading unit read from the frame buffer memory in an area where image data of the frame buffer memory corresponding to a blank period of the display device is not stored. Among them, the bit ratio data representing the ratio of the number of bits constituting the plurality of pixel data, respectively, is stored,
In the case where image data of the plurality of images is stored in the frame buffer memory, the separating unit converts the data of the one pixel that is the reading unit read from the frame buffer memory by the processor , A gaming machine, wherein the separation processing is performed to separate the plurality of pixel data based on bit rate data . 複数枚の画像それぞれを前記複数枚の画像それぞれに対応する表示装置に表示する遊技機において、
所定数のビットを保存単位としてデータを保存するとともに前記所定数のビットを読出単位としてデータが読み出されるフレームバッファメモリと、
前記フレームバッファメモリから前記データを読み出すプロセッサと、
前記プロセッサにより前記フレームバッファメモリから読み出された前記データを分離する分離処理を行う分離手段と
を備え、
前記フレームバッファメモリは、前記複数枚の画像の画像データを保存する場合、前記保存単位となるように、前記複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、
前記分離手段は、前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記フレームバッファメモリから前記プロセッサによって読み出された前記読出単位である前記一画素のデータを前記複数個の画素データに分離する前記分離処理を行い、
前記画素データは複数の階調要素の階調要素データを含み、
前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記複数枚の画像のうちの一の画像の前記画素データのうち一の階調要素の階調要素データを構成するビット数の割合は、他の画像の前記画素データのうち当該一の階調要素の階調要素データを構成するビット数の割合と異なっていることがある
ことを特徴とする遊技機。 In a gaming machine that displays each of a plurality of images on a display device corresponding to each of the plurality of images,
A frame buffer memory that stores data using a predetermined number of bits as a storage unit and from which data is read using the predetermined number of bits as a read unit;
A processor for reading the data from the frame buffer memory;
Separation means for performing separation processing for separating the data read from the frame buffer memory by the processor;
With
When storing the image data of the plurality of images, the frame buffer memory uses data obtained by combining a plurality of pixel data corresponding to the plurality of images as one pixel data so as to be the storage unit. Save and
When the image data of the plurality of images is stored in the frame buffer memory, the separating means outputs the data of the one pixel which is the reading unit read by the processor from the frame buffer memory. Performing the separation process of separating into pieces of pixel data,
The pixel data includes gradation element data of a plurality of gradation elements,
When image data of the plurality of images is stored in the frame buffer memory, gradation element data of one gradation element among the pixel data of one image of the plurality of images is configured. ratio of the number of bits, Yu Technical machine you wherein there may be different and the pixel ratio of the number of bits constituting the gradation element data of the one gradation elements among the data of the other image. 複数枚の画像それぞれを前記複数枚の画像それぞれに対応する表示装置に表示する遊技機において、
所定数のビットを保存単位としてデータを保存するとともに前記所定数のビットを読出単位としてデータが読み出されるフレームバッファメモリと、
前記フレームバッファメモリから前記データを読み出すプロセッサと、
前記プロセッサにより前記フレームバッファメモリから読み出された前記データを分離する分離処理を行う分離手段と、
前記分離手段によって分離された前記複数枚の画像それぞれの画素データを、前記複数枚の画像それぞれに対応する前記表示装置の各階調要素の階調数に応じて伸長する伸長手段と
を備え、
前記フレームバッファメモリは、前記複数枚の画像の画像データを保存する場合、前記保存単位となるように、前記複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、
前記分離手段は、前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記フレームバッファメモリから前記プロセッサによって読み出された前記読出単位である前記一画素のデータを前記複数個の画素データに分離する前記分離処理を行う
ことを特徴とする遊技機。 In a gaming machine that displays each of a plurality of images on a display device corresponding to each of the plurality of images,
A frame buffer memory that stores data using a predetermined number of bits as a storage unit and from which data is read using the predetermined number of bits as a read unit;
A processor for reading the data from the frame buffer memory;
Separation means for performing separation processing for separating the data read from the frame buffer memory by the processor;
Decompression means for decompressing pixel data of each of the plurality of images separated by the separation means in accordance with the number of gradations of each gradation element of the display device corresponding to each of the plurality of images;
With
When storing the image data of the plurality of images, the frame buffer memory uses data obtained by combining a plurality of pixel data corresponding to the plurality of images as one pixel data so as to be the storage unit. Save and
When the image data of the plurality of images is stored in the frame buffer memory, the separating means outputs the data of the one pixel which is the reading unit read by the processor from the frame buffer memory. Yu Technical machine you and performs the separation process for separating the pieces of pixel data. 複数枚の画像それぞれを前記複数枚の画像それぞれに対応する表示装置に表示する遊技機において、
所定数のビットを保存単位としてデータを保存するとともに前記所定数のビットを読出単位としてデータが読み出されるフレームバッファメモリと、
前記フレームバッファメモリから前記データを読み出すプロセッサと、
前記プロセッサにより前記フレームバッファメモリから読み出された前記データを分離する分離処理を行う分離手段と
を備え、
前記フレームバッファメモリは、前記複数枚の画像の画像データを保存する場合、前記保存単位となるように、前記複数枚の画像に対応する複数個の画素データを結合したデータを一画素のデータとして保存し、
前記分離手段は、前記フレームバッファメモリに前記複数枚の画像の画像データが保存されている場合、前記フレームバッファメモリから前記プロセッサによって読み出された前記読出単位である前記一画素のデータを前記複数個の画素データに分離する前記分離処理を行い、
前記複数枚の画像のうちの一部に対応する前記表示装置では前記プロセッサから出力される第１制御信号を基に画像の表示制御が行われ、
前記複数枚の画像のうちの残り部分に対応する前記表示装置では前記プロセッサから出力される前記第１制御信号とは異なる第２制御信号を基に画像の表示制御が行われ、
前記遊技機は、
前記プロセッサから出力される前記第１制御信号を用いて前記第２制御信号を生成する制御信号生成手段を更に備える
ことを特徴とする遊技機。 In a gaming machine that displays each of a plurality of images on a display device corresponding to each of the plurality of images,
A frame buffer memory that stores data using a predetermined number of bits as a storage unit and from which data is read using the predetermined number of bits as a read unit;
A processor for reading the data from the frame buffer memory;
Separation means for performing separation processing for separating the data read from the frame buffer memory by the processor;
With
When storing the image data of the plurality of images, the frame buffer memory uses data obtained by combining a plurality of pixel data corresponding to the plurality of images as one pixel data so as to be the storage unit. Save and
When the image data of the plurality of images is stored in the frame buffer memory, the separating means outputs the data of the one pixel which is the reading unit read by the processor from the frame buffer memory. Performing the separation process of separating into pieces of pixel data,
In the display device corresponding to a part of the plurality of images, image display control is performed based on a first control signal output from the processor,
In the display device corresponding to the remaining portion of the plurality of images, image display control is performed based on a second control signal different from the first control signal output from the processor,
The gaming machine is
Further Yu TECHNICAL machine you further comprising a control signal generating means for generating the second control signal using the first control signal outputted from the processor.
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