JP6339331B2 - インタフェースを制御する情報処理装置及びインタフェース制御方法 - Google Patents
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Description
図1は、本発明の第1の実施形態に係るメモリ制御装置210の構成を示すブロック図である。
アクセス要求送信部310は、入力された第1アクセス要求810に基づいて、被アクセス装置(不図示)に対応する第2のアクセス要求820を含むリクエストパケットを、順次生成する。次に、アクセス要求送信部310は、その生成したリクエストパケット間にスキップコードを挿入したアクセス要求データ840をその非同期インタフェース部400に出力する。
アクセス要求受信部520は、その非同期インタフェース部400から入力されるアクセス要求データ840を受信する。次に、アクセス要求受信部520は、アクセス要求データ840に含まれる第2のアクセス要求820をメモリ部700(被アクセス装置)に出力する。その際、アクセス要求受信部520は、そのアクセス要求データ840に含まれるスキップコードを利用して、クロック891とクロック892との周波数差分を吸収する。例えば、アクセス要求受信部520は、そのスキップコードを削除し、そのスキップコードが存在しないものとして動作することにより、その周波数差分を吸収する。
メモリビジー制御回路311は、メモリ部700へのアクセス状況を監視し、第2アクセス要求820の発行可否を管理する。ここで、メモリへのアクセス状況とは、発行許可801の出力状況、及び後述のリクエスト発行抑止指示803の入力の有無である。ここで、発行許可801の出力状況は、第2アクセス要求820の発行状況を示す情報である。
リクエスト発行制御回路312は、メモリビジー制御回路311から通知されるその発行許可801に基づいて、第2アクセス要求820をパケット生成回路313に出力する。
パケット生成回路313は、あるスキップ挿入許可802から次のスキップ挿入許可802までの間にリクエスト発行制御回路312から入力された一連の第2アクセス要求820に対して、スタートデリミタ及びエンドデリミタを付加してリクエストパケット830を生成する。次に、パケット生成回路313は、その生成したリクエストパケット830をスキップコード挿入回路314に出力する。
スキップコード挿入回路314は、パケット生成回路313から入力されたリクエストパケット830とスキップ挿入指示804とに基づいて、リクエストパケット830の間にスキップコードを挿入されたアクセス要求データ840を、非同期インタフェース部400を介して、アクセス要求受信部520へ出力する。
スキップコード処理回路524は、エラスティックバッファを含む。ここで、そのエラスティックバッファは、周波数差分の吸収のために、アクセス要求データ840を一時的に保持するバッファ回路である。スキップコード処理回路524は、アクセス要求データ840からスキップコードを削除し、リクエストパケット830をデリミタ除去回路523に出力する。
デリミタ除去回路523は、リクエストパケット830からスタートデリミタ及びストップデリミタを削除し、第2アクセス要求820をメモリ部700に出力する。
次に、本発明の第2の実施形態について図面を参照して詳細に説明する。以下、本実施形態の説明が不明確にならない範囲で、前述の説明と重複する内容については説明を省略する。
メモリ部700は、インタフェース制御部500のアクセス要求受信部520から入力された第2アクセス要求820のリードリクエストに対応する処理を実行し、リードデータ850をインタフェース制御部500のリプライ送信部540に出力する。
リプライ送信部540は、1個のリクエストパケット830に含まれるリードリクエストの第2アクセス要求820に対応するリードデータ850の組を含むリプライパケットを、順次生成する。 次に、リプライ送信部540は、その生成したリプライパケット間にスキップコードを挿入したリプライデータ870をその非同期インタフェース部400に出力する。
リプライ受信部330は、その非同期インタフェース部400から入力されるリプライデータ870を受信する。次に、リプライ受信部330は、リプライデータ870に含まれるリードデータ880をプロセッサ部100に出力する。その際、アクセス要求受信部520は、そのアクセス要求データ840に含まれるスキップコードを利用して、クロック891とクロック892との周波数差分を吸収する。
パケット生成回路543は、あるリクエストパケット830に含まれるリードリクエストに対応するリードデータ850の組に対して、スタートデリミタ及びエンドデリミタを付加してリプライパケット860を生成する。この際、パケット生成回路543は、各リードデータ850にデータバリッドを付与するようにしてよい。次に、パケット生成回路543は、生成したリプライパケット860をスキップコード挿入回路544に出力する。
スキップコード挿入回路544は、パケット生成回路543から入力されたリプライパケット860の間にスキップコードを挿入し、リプライデータ870として非同期インタフェース部400を介して、リプライ受信部330へ出力する。
スキップコード処理回路334は、図4に示すスキップコード処理回路524と同様に、周波数差分の吸収のために、リプライデータ870を一時的に保持するバッファ回路であるエラスティックバッファを含む。スキップコード処理回路524は、アクセス要求データ840からスキップコードを削除し、リクエストパケット830をデリミタ除去回路523に出力する。 スキップコード処理回路334は、リプライデータ870からスキップコードを削除し、リプライパケット860をデリミタ除去回路333に出力する。
デリミタ除去回路333は、リプライパケット860からスタートデリミタ及びストップデリミタを削除し、リードデータ880をプロセッサ部100に出力する。
次に、本発明の第3の実施形態について図面を参照して詳細に説明する。以下、本実施形態の説明が不明確にならない範囲で、前述の説明と重複する内容については説明を省略する。
メモリ制御部350は、メモリビジー制御回路311、リクエスト発行制御回路312、パケット生成回路313及びデリミタ除去回路333を含む。ここで、メモリ制御部350に含まれるメモリビジー制御回路311、リクエスト発行制御回路312及びパケット生成回路313は、図12に示すアクセス要求送信部310(図3に詳細を示す)に含まれるメモリビジー制御回路311、リクエスト発行制御回路312及びパケット生成回路313と同じである。また、メモリ制御部350に含まれるデリミタ除去回路333は、図12に示すリプライ受信部330(図15に詳細を示す)に含まれるデリミタ除去回路333と同じである。
非同期インタフェース制御部360は、スキップコード挿入回路314及びスキップコード処理回路334を含む。ここで、非同期インタフェース制御部360に含まれるスキップコード挿入回路314は、図12に示すアクセス要求送信部310(図3に詳細を示す)に含まれるスキップコード挿入回路314と同じものである。また、非同期インタフェース制御部360に含まれるスキップコード処理回路334は、図12に示すリプライ受信部330(図15に詳細を示す)に含まれるスキップコード処理回路334と同じである。
メモリ制御部550は、デリミタ除去回路523及びパケット生成回路543を含む。ここで、メモリ制御部550に含まれるデリミタ除去回路523は、図12に示すアクセス要求受信部520(図4に詳細を示す)に含まれるデリミタ除去回路523と同じである。また、メモリ制御部550に含まれるパケット生成回路543は、図12に示すリプライ送信部540(図14に詳細を示す)に含まれるパケット生成回路543と同じである。
非同期インタフェース制御部560は、スキップコード処理回路524及びスキップコード挿入回路544を含む。ここで、非同期インタフェース制御部560に含まれるスキップコード処理回路524は、図12に示すアクセス要求受信部520(図4に詳細を示す)に含まれるスキップコード処理回路524と同じである。また、非同期インタフェース制御部560に含まれるスキップコード挿入回路544は、図12に示すリプライ送信部540(図14に詳細を示す)に含まれるスキップコード挿入回路544と同じである。
210 メモリ制御装置
220 メモリ制御装置
300 インタフェース制御部
303 インタフェース制御部
310 アクセス要求送信部
311 メモリビジー制御回路
312 リクエスト発行制御回路
313 パケット生成回路
314 スキップコード挿入回路
330 リプライ受信部
333 デリミタ除去回路
334 スキップコード処理回路
350 メモリ制御部
360 非同期インタフェース制御部
400 非同期インタフェース部
500 インタフェース制御部
503 インタフェース制御部
520 アクセス要求受信部
523 デリミタ除去回路
524 スキップコード処理回路
540 リプライ送信部
543 パケット生成回路
544 スキップコード挿入回路
550 メモリ制御部
560 非同期インタフェース制御部
700 メモリ部
801 発行許可
802 スキップ挿入許可
803 リクエスト発行抑止指示
804 スキップ挿入指示
810 第1アクセス要求
811 ライトリクエスト
812 リードリクエスト
813 リードリクエスト
814 リードリクエスト
815 リードリクエスト
816 ライトリクエスト
820 第2アクセス要求
821 ライトリクエスト
822 リードリクエスト
823 リードリクエスト
824 リードリクエスト
830 リクエストパケット
840 アクセス要求データ
841 スキップコード
850 リードデータ
851 リードデータ
852 リードデータ
860 リプライパケット
870 リプライデータ
871 スキップコード
880 リードデータ
881 リードデータ
882 リードデータ
891 第1クロック
892 第2クロック
3131 カウンタ
3132 比較回路
3133 デリミタ生成回路
Claims (5)
- 非同期インタフェースで相互に接続され、第1のクロックで動作するアクセス要求送信手段と第2のクロックで動作するアクセス要求受信手段とを含み、
前記アクセス要求送信手段は、入力された第1のアクセス要求を被アクセス装置の仕様に沿った形式にした第2のアクセス要求を含むリクエストパケットを生成し、前記リクエストパケット間に前記第1のクロックと前記第2のクロックとの間の周波数差分を吸収するためのスキップコードを挿入したアクセス要求データを前記非同期インタフェースに出力し、
前記アクセス要求受信手段は、前記非同期インタフェースから入力される前記アクセス要求データを受信し、前記アクセス要求データに含まれる前記スキップコードを利用して、前記周波数差分を吸収し、前記アクセス要求データに含まれる前記第2のアクセス要求を前記被アクセス装置に出力し、
前記アクセス要求送信手段は、前記リクエストパケットに2以上のリクエストを含ませるとともに、前記スキップコードを、前記周波数差分を吸収可能な最大の間隔で、前記リクエストパケット間へ挿入する
情報処理装置。 - 前記第2のクロックで動作し、前記被アクセス装置が出力するリードデータを含むリプライパケットを生成し、前記リプライパケット間に前記スキップコードを挿入したリプライデータを前記非同期インタフェースに出力するリプライ送信手段と、
前記第1のクロックで動作し、前記非同期インタフェースから入力される前記リプライデータを受信し、前記リプライデータに含まれる前記スキップコードに基づいて、前記周波数差分を吸収し、前記リプライデータに含まれる前記リードデータを出力するリプライ受信手段と、を更に含む
ことを特徴とする請求項1記載の情報処理装置。 - 前記アクセス要求送信手段は、前記スキップコードを挿入するタイミングに基づいて、
前記スキップコードに先行する前記リクエストパケットに新たな前記第2のアクセス要求を含めることを抑止する
ことを特徴とする請求項1または2に記載の情報処理装置。 - 非同期インタフェースで相互に接続され、第1のクロックで動作する第1のインタフェース制御手段と第2のクロックで動作する第2のインタフェース制御手段とを含む情報処理装置において、
前記第1のインタフェース制御手段は、入力された第1のアクセス要求を被アクセス装置の仕様に沿った形式にした第2のアクセス要求を含むリクエストパケットを生成し、前記リクエストパケット間に前記第1のクロックと前記第2のクロックとの間の周波数差分を吸収するためのスキップコードを挿入したアクセス要求データを前記非同期インタフェースに出力し、
前記第2のインタフェース制御手段は、前記非同期インタフェースから入力される前記アクセス要求データを受信し、前記アクセス要求データに含まれる前記スキップコードを利用して、前記周波数差分を吸収し、前記アクセス要求データに含まれる前記第2のアクセス要求を前記被アクセス装置に出力し、
前記第1のインタフェース制御手段は、前記リクエストパケットに2以上のリクエストを含ませるとともに、前記スキップコードを、前記周波数差分を吸収可能な最大の間隔で、前記リクエストパケット間へ挿入する
データ転送方法。 - 前記第2のインタフェース制御手段は、更に、前記被アクセス装置が出力するリードデータを含むリプライパケットを生成し、前記リプライパケット間に前記スキップコードを挿入したリプライデータを前記非同期インタフェースに出力し、
前記第1のインタフェース制御手段は、更に、前記非同期インタフェースから入力される前記リプライデータを受信し、前記リプライデータに含まれる前記スキップコードに基づいて、前記周波数差分を吸収し、前記リプライデータに含まれる前記リードデータを出力する
ことを特徴とする請求項4記載のデータ転送方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013171053A JP6339331B2 (ja) | 2013-08-21 | 2013-08-21 | インタフェースを制御する情報処理装置及びインタフェース制御方法 |
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Publications (2)
Publication Number | Publication Date |
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JP2015041177A JP2015041177A (ja) | 2015-03-02 |
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Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013171053A Active JP6339331B2 (ja) | 2013-08-21 | 2013-08-21 | インタフェースを制御する情報処理装置及びインタフェース制御方法 |
Country Status (1)
Country | Link |
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JP (1) | JP6339331B2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6738917B2 (en) * | 2001-01-03 | 2004-05-18 | Alliance Semiconductor Corporation | Low latency synchronization of asynchronous data |
JP5545146B2 (ja) * | 2010-09-15 | 2014-07-09 | 株式会社リコー | シリアル通信システム |
WO2013001631A1 (ja) * | 2011-06-29 | 2013-01-03 | 富士通株式会社 | 伝送装置、伝送回路、伝送システムおよび伝送装置の制御方法 |
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Publication number | Publication date |
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JP2015041177A (ja) | 2015-03-02 |
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