JP6328190B2 - Solid-state imaging device - Google Patents
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Description
本発明は、複数の光電変換部が配された第1の基板と、各光電変換部で生じた信号を処理もしくは該信号を読み出すための複数の読み出し回路を備えた第2の基板とを貼りあわせて構成した固体撮像装置に関する。 In the present invention, a first substrate on which a plurality of photoelectric conversion units are arranged and a second substrate provided with a plurality of readout circuits for processing or reading signals generated in the photoelectric conversion units are attached. The present invention relates to a solid-state imaging device configured together.
固体撮像装置において、光電変換部と、周辺回路部もしくは画素回路の一部とを別基板に分けて形成し、それらを電気的に接続する構成が知られている。 In a solid-state imaging device, a configuration in which a photoelectric conversion unit and a peripheral circuit unit or a part of a pixel circuit are formed separately on different substrates and are electrically connected to each other is known.
特許文献1には、光電変換部の感度を向上させるべく、第1の基板に配置された光電変換部と第2の基板に配置された周辺回路とがそれぞれの前面に配置されたボンディングパッドを介して接合された裏面照射型の固体撮像装置が開示されている。 In Patent Document 1, in order to improve the sensitivity of a photoelectric conversion unit, a bonding pad in which a photoelectric conversion unit arranged on a first substrate and a peripheral circuit arranged on a second substrate are arranged on each front surface is provided. There is disclosed a back-illuminated solid-state imaging device joined via a via.
また特許文献2には、第1の基板に受光画素および貫通配線とが配され、第2の基板に読み出し回路が配された構成が開示されている。読み出し回路は、貫通配線を介して電気信号を読み出して画像信号として出力する。この固体撮像装置は、第1の基板の反対面と、第2の基板の読み出し回路とが対向する向きに配置され、貫通配線と読み出し回路との端子間が電気的に接合された構成となっている。 Patent Document 2 discloses a configuration in which light receiving pixels and through wirings are arranged on a first substrate, and a readout circuit is arranged on a second substrate. The readout circuit reads out an electrical signal through the through wiring and outputs it as an image signal. This solid-state imaging device has a configuration in which the opposite surface of the first substrate and the readout circuit of the second substrate are arranged to face each other, and the terminals of the through wiring and the readout circuit are electrically joined. ing.
光電変換部と画素回路の一部及び周辺回路とを別基板に分けて形成し、それらを電気的に接続する構成では、画素や各回路を構成する素子が微細化するにつれ、位置合わせ精度を高める必要がある。例えば画素毎など多数の電気的接続ノードそれぞれにおいて確実に電気的接続を行うことは困難となる。 In the configuration in which the photoelectric conversion unit and part of the pixel circuit and the peripheral circuit are formed separately on different substrates and electrically connected to each other, the alignment accuracy increases as the pixels and elements constituting each circuit become finer. Need to increase. For example, it is difficult to reliably perform electrical connection at each of a large number of electrical connection nodes such as for each pixel.
更に、特許文献2に記載されているように、接続部にマイクロバンプ構造を用いた場合は微細化を行うことが困難である。 Furthermore, as described in Patent Document 2, when a microbump structure is used for the connection portion, it is difficult to reduce the size.
そこで、本発明においては、素子が微細化されても、確実な電気的接続を行うことが可能な固体撮像装置を提供することを目的とする。 In view of the above, an object of the present invention is to provide a solid-state imaging device that can perform reliable electrical connection even if the element is miniaturized.
本発明の固体撮像装置は、複数の光電変換部が配された第1の基板と、各光電変換部で生じた信号を処理もしくは該信号を読み出すための複数の読み出し回路が配された第2の基板と、を有する固体撮像装置であって、前記第1の基板に配され、各々が電気的に分離された複数の第1の導電パターンと、前記第2の基板に配され、各々が電気的に分離された複数の第2の導電パターンと、を有し、前記複数の第1の導電パターンの各々は、前記第2の導電パターンと接触する第1の電気的接続部を有し、前記複数の第2の導電パターンの各々は、前記第1の導電パターンと接触する第2の電気的接続部を有し、前記第1の導電パターンは、前記第1の電気的接続部を含み且つ第1の方向に延在する第1の部分パターンを有し、前記第2の導電パターンは、前記第2の電気的接続部を含み且つ前記第1の方向とは異なる第2の方向に延在する部分パターンを有し、前記第1の部分パターンの前記第1の方向に延在する長さは、前記第1の部分パターンの第2の方向の長さよりも長いことを特徴とする。 The solid-state imaging device according to the present invention includes a first substrate on which a plurality of photoelectric conversion units are arranged, and a second substrate on which a plurality of readout circuits for processing signals from the photoelectric conversion units or reading the signals are arranged. A plurality of first conductive patterns disposed on the first substrate and electrically separated from each other, and each disposed on the second substrate, each of which is disposed on the first substrate. A plurality of electrically conductive second conductive patterns, and each of the plurality of first conductive patterns has a first electrical connection portion in contact with the second conductive pattern. Each of the plurality of second conductive patterns includes a second electrical connection portion that contacts the first conductive pattern, and the first conductive pattern includes the first electrical connection portion. A second partial pattern including a first partial pattern including and extending in a first direction. The turn has a partial pattern including the second electrical connection portion and extending in a second direction different from the first direction, and extends in the first direction of the first partial pattern. The existing length is longer than the length in the second direction of the first partial pattern.
本発明によれば、固体撮像装置を複数の基板に分けて形成し、それらを電気的に接続する構成において、それぞれの基板間の電気的接続を確実に行うことが可能となる。 According to the present invention, in a configuration in which a solid-state imaging device is divided into a plurality of substrates and electrically connected to each other, it is possible to reliably perform electrical connection between the substrates.
(実施例1)
図1に本実施例の固体撮像装置の第1の基板と第2の基板との電気的接続部の断面の概念図を示す。ここでは基板の半導体部分を構成する主成分としてシリコンを用いた例を用いて説明するが、例えばガリウム、ヒ素などを主成分としてもよいし、SOI基板を用いてもよい。また基板は主成分として半導体材料により構成された部分と、半導体材料により構成された部分に接して配された絶縁層、配線層、光学部材を含む部分とを合わせて構成される。特に半導体材料により構成された部分を半導体基板とよぶ場合もある。また図1においては1画素の断面を示しており、実際は多数の画素が配されており、更に、列増幅部や垂直走査部、水平走査部などが設けられていてもよい。
Example 1
FIG. 1 is a conceptual diagram of a cross section of an electrical connection portion between a first substrate and a second substrate of the solid-state imaging device of this embodiment. Here, an example in which silicon is used as the main component constituting the semiconductor portion of the substrate will be described. However, for example, gallium, arsenic, or the like may be used as the main component, or an SOI substrate may be used. The substrate is configured by combining a portion made of a semiconductor material as a main component and a portion including an insulating layer, a wiring layer, and an optical member arranged in contact with the portion made of the semiconductor material. In particular, a portion made of a semiconductor material may be called a semiconductor substrate. FIG. 1 shows a cross section of one pixel. Actually, a large number of pixels are arranged, and a column amplification unit, a vertical scanning unit, a horizontal scanning unit, and the like may be provided.
101aは第1の基板のシリコンとシリコン上に配された層間絶縁膜との界面である。101bは第2の基板のシリコンとシリコン上に配された層間絶縁膜との界面である。第1の基板には複数の光電変換部が配され、第2の基板には各光電変換部で生じた信号を処理もしくはこの信号を読み出すための複数の読み出し回路が配される。読み出し回路としては、画素回路の一部、画素列ごとに設けられる周辺回路が含まれる。画素回路としては、フローティングディフュージョン(以下FD)、光電変換部の信号をFDへ転送する転送部、FDとゲートが電気的に接続された画素増幅部、画素増幅部の入力ノードの電位をリセットする画素リセット部などの画素回路が含まれ得る。周辺回路としては、列増幅部、列AD変換部など画素列ごとに設けられる信号処理部が含まれ得る。さらに垂直走査回路、水平走査回路などが含まれ得る。
読み出し回路は、上述した全ての構成が第2の基板に配されても良いし、一部が第2の基板に配されても良い。好ましくは図1に示すように、転送部、FDが第1の基板に配され、画素増幅部、画素リセット部等が第2の基板に配されるのが良い。 In the readout circuit, all the above-described structures may be arranged on the second substrate, or a part thereof may be arranged on the second substrate. Preferably, as shown in FIG. 1, the transfer unit and the FD are arranged on the first substrate, and the pixel amplification unit, the pixel reset unit, and the like are arranged on the second substrate.
102は光電変換部である。103はFDである。104はFDと電気的に接続されたコンタクトプラグである。コンタクトプラグは、例えば層間絶縁膜に設けられたコンタクトホールをタングステンなどの導電体で埋め込むことにより形成される。
105は第1の基板に配された第1の導電パターンである。第1の導電パターン105はコンタクトプラグ104と電気的に接続されている。第1の基板には複数の第1の導電パターンが配されており、複数の第1の導電パターンの各々どうしは電気的に分離されている。
106は第2の基板に配された第2の導電パターンである。第2の基板には複数の第2の導電パターンが配されており、複数の第2の導電パターンの各々どうしは電気的に分離されている。
第2の導電パターン106は、例えば、プラグ、配線を介して、第2の基板に配された画素増幅部のゲート、画素リセット部のソースと電気的に接続される。
The second
107は第1の方向を示す第1の方向軸であり、108は第1の方向と異なる第2の方向を示す第2の方向軸である。好ましくは第1の方向と第2の方向とは直交する方向である。
第1の導電パターン105は、第2の導電パターン106と接触する第1の電気的接続部を有し、第2の導電パターン106は第1の導電パターン105と接触する第2の電気的接続部を有する。
The first
第1及び第2の電気的接続部を示すために、図2に第1の基板と第2の基板との電気的接続部の上面概念図を示す。図1と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。 In order to show the 1st and 2nd electrical connection part, the upper surface conceptual diagram of the electrical connection part of a 1st board | substrate and a 2nd board | substrate is shown in FIG. Parts having the same functions as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
201は第1の導電パターン105と第2の導電パターン106との電気的接続部である。電気的接続部201は第1の導電パターンに含まれる第1の電気的接続部と第2の導電パターンに含まれる第2の電気的接続部とが互いに接触することにより構成されている。
202は、第1の導電パターンとFDとを電気的に接続する導電体と、第1の導電パターンとの電気的接続部である。203は第2の導電パターンと画素増幅部のゲート及び画素リセット部のソースとを電気的に接続する導電体と、第2の導電パターンとの電気的接続部である。好ましくは、電気的接続部202、203は、電気的接続部201とは平面的に異なる位置に配される。
第1の導電パターン105は第1の方向に延在しており、第2の導電パターン106は第2の方向に延在している。そして第1の導電パターン105の第1の電気的接続部と第2の導電パターン106の第2の電気的接続部とが接触することにより電気的に接続される。
The first
第1の導電パターン105の第1の方向に平行な長さはb1であり第2の方向に平行な長さはb2である。第2の導電パターン106の第1の方向に平行な長さはa1であり、第1の方向に平行な長さはa2である。そしてb1はb2よりも長く、a2はa1よりも長い。導電パターンそれぞれの延在する方向の長さであるa1及びb1の長さは画素ピッチよりも短いのが好ましい。さらに複数の光電変換部で画素増幅部を共有する構成の場合のa2,もしくはb1の上限は共有する画素数分のピッチよりも短いのが好ましい。ここで画素ピッチとは、第1の基板での画素ピッチとする。具体的には、光電変換部の中心部間の長さで定義できる。
The length of the first
第1の基板における画素ピッチと導電パターンの位置関係の一例を図8に示す。ここでは第1の基板に光電変換部、FD、及び転送部が配された例を示す。 An example of the positional relationship between the pixel pitch and the conductive pattern on the first substrate is shown in FIG. Here, an example in which a photoelectric conversion unit, an FD, and a transfer unit are arranged on the first substrate is shown.
801は光電変換部である。802はFDである。803は転送部の一部を構成する転送ゲートである。804は第1の導電パターンである。805は半導体領域の活性領域を確定するための素子分離領域である。垂直方向の画素ピッチがp1であり、水平方向の画素ピッチがp2である。本例においては第1の導電パターン804は水平方向に延在しており、水平方向に延在した長さがa1である。そしてa1は画素ピッチp1、p2よりも短い。本例のように、隣接する方向によって画素ピッチの長さが異なる場合には、少なくとも長いの方の画素ピッチよりも短ければよい。
また第1の導電パターン804は光電変換部801の一部に重なるように配されている。言い換えると、第1の導電パターン804は光電変換部を第2の基板の方向に垂直投影した領域の一部の領域まで延在している。このような構成とすることにより、光電変換部を透過してきた光を再度光電変換部へ反射により戻すことが可能となるため好ましい。
Further, the first
また図9に複数の光電変換部で画素増幅部を共有化する場合の第1の基板の上面図の一例を示す。図8と同様の部分には同様の符号を付し詳細な説明は省略する。図9(a)は第1の例の構成であり、図9(b)は第2の例の構成である。両例とも本実施例に含まれる。 FIG. 9 shows an example of a top view of the first substrate in the case where the pixel amplification unit is shared by a plurality of photoelectric conversion units. Portions similar to those in FIG. 8 are denoted by the same reference numerals, and detailed description thereof is omitted. FIG. 9A shows the configuration of the first example, and FIG. 9B shows the configuration of the second example. Both examples are included in this embodiment.
図9(a)において、901は第1の導電パターンである。第1の導電パターン901は垂直方向に長さa1で延在し、最上配線層で構成される。第1の導電パターン901は第2の基板の第2の導電パターンと接触して電気的接続部を構成する。第1の導電パターン901は画素の境界線902を跨いで配されている。このように配置することにより第1の導電パターンの第1の方向に平行な長さを長くすることが可能となり、第2の導電パターンとの電気的接続をより確実に行うことが可能となる。さらに好ましくは第1の導電パターンの垂直方向に延在する長さa1は画素ピッチp1よりも長く、画素ピッチp1の2倍よりも短くするのがよい。更には多数の光電変換部で、画素増幅部等を共有化した構成においては、共有化している配列方向の光電変換部の数分のピッチよりも短くすればよい。例えば4つの光電変換部で共有化した場合には、画素ピッチの3倍よりも長く、4倍よりも短くすればよい。一般化すると、導電パターンの延在する長さをL、共有する画素の数をn、画素ピッチをpとすれば、(n−1)×p≦L≦n×Pとするのがよい。
In FIG. 9A,
図9(b)において、902は最上配線層で構成された導電パターンである。導電パターン902は第2の導電パターンと接触して電気的接続部を構成する。導電パターン902は垂直方向に長さa2で延在する。導電パターン902の長さa2は画素ピッチp1よりも短い。903は導電パターン902よりも下層の配線層により構成された導電パターンである。導電パターン902と903とはプラグを介して電気的に接続される。図9(b)の第2の例においては、実際に第2の導電パターンと接触する導電パターンの延在する長さが、つまり導電パターン902の長さが図9(a)の構成に比べて短くなる。このような構成でも本発明は実現可能であるがより電気的接続の確実性を高めるためには図9(a)のような構成とするのがよりよい。
In FIG. 9B,
図8、9においては第1の導電パターンに関して説明した。しかしながら第2の導電パターンにも同様に適用可能である。この場合には、第1の基板における画素ピッチと第2の導電パターンとの関係を上述の式と同様に規定すればよい。また第1の導電パターンと同様に画素共通の構成の場合には、画素境界を跨いで第2の導電パターンを配するのがよい。 8 and 9, the first conductive pattern has been described. However, it can be similarly applied to the second conductive pattern. In this case, the relationship between the pixel pitch on the first substrate and the second conductive pattern may be defined in the same manner as the above formula. In the case of a common pixel configuration as in the case of the first conductive pattern, the second conductive pattern is preferably arranged across the pixel boundary.
本例のように第1の導電パターン及び第2の導電パターンの交差部分で接触させて電気的に接続することで、FDに生じる容量(FD容量)の増加を抑制しつつ第1及び第2の基板の電気的接続を確実に行うことが可能となる。 As in this example, the first conductive pattern and the second conductive pattern are brought into contact with each other and electrically connected to each other, thereby suppressing an increase in capacitance (FD capacitance) generated in the FD. It is possible to reliably perform electrical connection of the substrate.
具体的に説明すると、例えば比較例として、第1及び第2の導電パターンが0.2μm×0.2μmの正方形形状の場合を考える。つまりa1=a2=b1=b2の場合である。抵抗を所望の範囲にするために、電気的接触部の面積が0.01μm2以上の場合に良好な接続が行われているものとする。この場合には、比較例においては、0.1μmよりも大きなアライメントずれが生じた場合には電気的接続部の面積が0.01μm2よりも小さくなり抵抗が所望の値よりも大きくなり不良となる。 Specifically, for example, as a comparative example, consider a case where the first and second conductive patterns have a square shape of 0.2 μm × 0.2 μm. That is, a1 = a2 = b1 = b2. In order to make the resistance within a desired range, it is assumed that a good connection is made when the area of the electrical contact portion is 0.01 μm 2 or more. In this case, in the comparative example, when an alignment misalignment greater than 0.1 μm occurs, the area of the electrical connection portion becomes smaller than 0.01 μm 2 , and the resistance becomes larger than a desired value. Become.
これに対して第1及び第2の導電パターンをa1=b1=0.4μm、a2=b2=0.1μmとし、接触部の面積が0.01μm2以上の場合に良好な接続が行われているものとする。この場合、0.15μmのアライメントずれまで許容することが可能となり、比較例に比べてアライメントずれの許容範囲が1.5倍となる。 On the other hand, when the first and second conductive patterns are a1 = b1 = 0.4 μm and a2 = b2 = 0.1 μm, and the area of the contact portion is 0.01 μm 2 or more, good connection is performed. It shall be. In this case, it is possible to tolerate an alignment deviation of 0.15 μm, and the allowable range of the alignment deviation is 1.5 times that of the comparative example.
また本実施例のようにアスペクト比の大きな形状とすることは、製造プロセスにおいても有利である。具体的には、配線材料に銅などを用いて電気的接続を行う導電パターンをダマシン製法で形成する場合(ダマシン構造)に大きな利点を有する。第1の導電パターンを比較例と同様に正方形形状として良好な接続のために面積を大きくした場合には、ダマシン構造を形成するためのCMP工程の際にディッシングなどが起こりやすい。これに比べて第1の導電パターンもしくは第2の導電パターンの少なくとも一方を一方向に延在したアスペクト比の大きな形状とすることによりCMP工程時のディッシングを比較例に比べて抑制することが可能となる。 Moreover, it is advantageous also in a manufacturing process to make it a shape with a large aspect ratio like a present Example. Specifically, it has a great advantage when a conductive pattern for electrical connection using copper or the like as a wiring material is formed by a damascene manufacturing method (damascene structure). When the first conductive pattern has a square shape as in the comparative example and the area is increased for good connection, dishing or the like is likely to occur during the CMP process for forming the damascene structure. Compared to this, dishing during the CMP process can be suppressed compared to the comparative example by forming at least one of the first conductive pattern or the second conductive pattern into a shape with a large aspect ratio extending in one direction. It becomes.
(実施例2)
図3に本実施例の電気的接続部の上面図を示す。本実施例の実施例1との違いは、一の第1の導電パターンと一の第2の導電パターンとの電気的接続部が複数設けられている点である。
(Example 2)
FIG. 3 shows a top view of the electrical connection portion of the present embodiment. The difference of the present embodiment from the first embodiment is that a plurality of electrical connection portions between one first conductive pattern and one second conductive pattern are provided.
301a〜301eは第1の導電パターンを構成する部分パターンである。第1の導電パターンは複数の部分パターンで構成されている。これに対して実施例1は単一の部分パターンで構成されているともいえる。302は第2の導電パターンである。303a〜303dは部分パターン301a〜301dのそれぞれと第2の導電パターン302との電気的接続部である。304は部分パターン301aとFDとを電気的に接続する導電体と、第1の導電パターン301aとの電気的接続部である。
301a to 301e are partial patterns constituting the first conductive pattern. The first conductive pattern is composed of a plurality of partial patterns. On the other hand, it can be said that Example 1 is composed of a single partial pattern.
305は第2の導電パターン302と画素増幅部のゲート及び画素リセット部のソースとを電気的に接続する導電体と、第2の導電パターン302との電気的接続部である。306は第1の方向を示す方向軸であり、307は第2の方向を示す方向軸である。
部分パターン301a〜301dは第1の方向に平行な方向の長さがa1であり、第2の方向に平行な方向の長さがa2である。a1はa2よりも長い。部分パターン301eは第1の方向に平行な方向の長さがa3であり、第2の方向に平行な方向の長さがa4である。部分パターン301eは部分パターン301a〜301dを電気的に接続すべく設けられる。部分パターン301eには第2の導電パターン302との電気的接続部は設けられない。本実施例においては部分パターン301a〜301dが第1の方向に延在する部分となる。つまり一の第1の導電パターンが第1の方向に延在する部分を複数有していることになる。
In the
第2の導電パターン302は第1の方向に平行な方向の長さがb1であり、第2の方向に平行な方向の長さがb2である。b2はb1よりも長い。
The length of the second
本実施例においては第1の導電パターンが第1の方向に延在する部分パターンを複数有することにより、第1の導電パターンと第2の導電パターンとの電気的接続部を複数設けている。このような構成によれば、実施例1と比べて、更に、良好な電気的接続を行うことが可能となる。電気的接続部の数はこれに限られるものではなく複数設けられていれば本実施例の効果を得ることはできる。また図3においては部分パターン301a〜301eは同一配線層で形成される例を示したが、例えば、部分パターン301eを301a〜301dとは異なる配線層で形成し、ビアプラグで電気的に接続する構成としてもよい。この場合第1の導電パターンが複数の配線層で構成されることとなる。
In this embodiment, the first conductive pattern has a plurality of partial patterns extending in the first direction, so that a plurality of electrical connection portions between the first conductive pattern and the second conductive pattern are provided. According to such a configuration, it is possible to perform better electrical connection as compared with the first embodiment. The number of electrical connections is not limited to this, and the effect of this embodiment can be obtained if a plurality of electrical connections are provided. 3 shows an example in which the
(実施例2の変形例)
図4に実施例2の変形例の電気的接続部の上面図を示す。本変形例の実施例2との違いは、第1の導電パターン及び第2の導電パターンのそれぞれが第1及び第2の方向の両者に延在する部分パターンを有する点である。
(Modification of Example 2)
FIG. 4 shows a top view of an electrical connection portion of a modification of the second embodiment. The difference of the present modification from the second embodiment is that each of the first conductive pattern and the second conductive pattern has a partial pattern extending in both the first and second directions.
401a、bは第1の導電パターンに含まれる部分パターンである。部分パターン401aは、第1の方向に平行な方向の長さがa1であり、第2の方向に平行な方向の長さがa2であり、a1がa2よりも長い。したがって部分パターン401aは第1の方向に延在している。
401a and 401b are partial patterns included in the first conductive pattern. In the
402a、bは第2の導電パターンに含まれる部分パターンである。部分パターン402bは、第1の方向に平行な方向の長さがb2であり、第2の方向に平行な方向の長さがb1である。b1はb2よりも長い。したがって、部分パターン402bは第1の方向とは異なる第2の方向に延在している。そして部分パターン401bは部分パターン402bと同様の形状を有しており、部分パターン402aは部分パターン401aと同様の形状を有している。したがって、第1の導電パターンは第1の方向に延在する部分パターン(導電パターン401a)及び第2の方向に延在する部分パターン(導電パターン401b)を有している。また、第2の導電パターンは第1の方向に延在する部分パターン(導電パターン402a)及び第2の方向に延在する部分(導電パターン402b)とを有している。
403a、bは第1の導電パターンと第2の導電パターンとの電気的接続部である。より具体的には、電気的接続部403aは、第2の方向に延在した部分パターン401bと第1の方向に延在した部分パターン402aとの電気的接続部である。また電気的接続部403bは、第1の方向に延在した部分パターン401aと第2の方向に延在した部分パターン401bとの電気的接続部である。
404は部分パターン401aとFDとを電気的に接続する導電体と、部分パターン401aとの電気的接続部である。405は部分パターン402bと画素増幅部のゲート及び画素リセット部のソースとを電気的に接続する導電体と、部分パターン402bとの電気的接続部である。
本実施例においても実施例2と同様の効果を得ることが可能である。 Also in this embodiment, it is possible to obtain the same effect as that of the second embodiment.
(実施例3)
図5に本実施例の電気的接続部の上面図を示す。本実施例の実施例1、2との違いは、第2の導電パターンの形状である。具体的には第2の導電パターンのパターン形状として円形形状を用いた。
(Example 3)
FIG. 5 shows a top view of the electrical connection portion of the present embodiment. The difference between the present embodiment and the first and second embodiments is the shape of the second conductive pattern. Specifically, a circular shape was used as the pattern shape of the second conductive pattern.
501は第1の導電パターンであり、502は第2の導電パターンである。503は第1の導電パターン501と第2の導電パターン502との電気的接続部である。504は、第1の導電パターン501とFDとを電気的に接続する導電体と、第1の導電パターン501との電気的接続部である。505は第2の導電パターン502と画素増幅部のゲート及び画素リセット部のソースとを電気的に接続する導電体と、第2の導電パターン502との電気的接続部である。506は第1の方向を示す方向軸であり、507は第2の方向を示す方向軸である。
第1の導電パターン501は、第1の方向に平行な方向の長さがa1であり、第2の方向に平行な方向の長さがa2である。a1はa2よりも長い。したがって、第1の導電パターン501は第1の方向に延在している。
The length of the first
また第2の導電パターン502は直径b1の円形形状となっている。
The second
本実施例によれば第2の導電パターンの面積が大きくなるため、FD容量の増大する可能性があるが、電気的な接続をさらに確実に行うことが可能となる。また本実施例に好適な製造プロセスとして、第1の導電パターンをダマシン法で形成し、第2の導電パターンをダマシンとは異なる配線のパターニングにより形成する場合が考えられる。このような製造プロセスによれば、第2の導電パターンの面積が大きくなっても、ダマシン法のCMPでのディッシング等が生じないため好ましい。 According to the present embodiment, since the area of the second conductive pattern is increased, the FD capacity may be increased, but the electrical connection can be more reliably performed. Further, as a manufacturing process suitable for this embodiment, a case where the first conductive pattern is formed by the damascene method and the second conductive pattern is formed by patterning wiring different from that of the damascene can be considered. According to such a manufacturing process, even if the area of the second conductive pattern is increased, dishing or the like in the damascene CMP is not preferable.
以上述べてきたように、本発明の各実施例の電気的接続部の構成によって、第1の基板と第2の基板との電気的接続の確実性を高めることが可能となる。 As described above, the reliability of the electrical connection between the first substrate and the second substrate can be enhanced by the configuration of the electrical connection portion of each embodiment of the present invention.
(固体撮像装置の等価回路図)
実施例1〜3の電気的接続部の構成を適用可能な固体撮像装置の1画素の等価回路図の例を示す。
(Equivalent circuit diagram of solid-state imaging device)
The example of the equivalent circuit schematic of 1 pixel of the solid-state imaging device which can apply the structure of the electrical connection part of Examples 1-3 is shown.
図6(a)、(b)に本発明の画素の等価回路図を示す。ここでは1画素のみを示すが実際には画素を複数含んで画素配列が構成される。 6A and 6B are equivalent circuit diagrams of the pixel of the present invention. Although only one pixel is shown here, a pixel array actually includes a plurality of pixels.
601は光電変換部である。光電変換により正孔と電子を生じる。例えばフォトダイオードが用いられる。
602は転送部である。光電変換部の電荷を転送する。例えばMOSトランジスタ(転送MOSトランジスタ)が用いられる。
603はFDである。電位がフローティング状態で転送部により光電変換部の電荷が転送される。
604は画素リセット部である。少なくともFDの電位を基準電位に設定する。または転送部と同時にオン状態とすることにより光電変換部の電位を基準電位に設定する。画素リセット部としては、例えばMOSトランジスタ(リセットMOSトランジスタ)が用いられる。 Reference numeral 604 denotes a pixel reset unit. At least the potential of FD is set to the reference potential. Alternatively, the potential of the photoelectric conversion unit is set to the reference potential by being turned on simultaneously with the transfer unit. For example, a MOS transistor (reset MOS transistor) is used as the pixel reset unit.
605は画素増幅部である。光電変換部で生じた電荷対のうち一方の電荷に基づく信号を増幅して出力する。例えばMOSトランジスタが用いられ、この場合には画素増幅部のMOSトランジスタ(増幅MOSトランジスタ)のゲートとFDとが電気的に接続された構成となる。 Reference numeral 605 denotes a pixel amplification unit. Amplifies and outputs a signal based on one of the charge pairs generated in the photoelectric conversion unit. For example, a MOS transistor is used. In this case, the gate of the MOS transistor (amplification MOS transistor) of the pixel amplification unit and the FD are electrically connected.
606は転送部の動作を制御するための転送制御線である。607は画素リセット部の動作を制御するためのリセット制御線である。転送部、リセット部がMOSトランジスタの場合にはMOSトランジスタのゲートに該トランジスタがオン、オフするパルスを伝達する配線である。これら制御線には不図示の垂直走査回路からの駆動パルスが供給される。
608は垂直出力線である。垂直出力線608には、画素列に含まれる複数の画素増幅部で増幅された信号が順次出力される。
609は電流源である。増幅部へバイアス電流を供給するためのものである。本回路構成においては増幅MOSトランジスタをソースフォロワ動作させるためのバイアス電流を供給するものである。 Reference numeral 609 denotes a current source. This is for supplying a bias current to the amplifying unit. In this circuit configuration, a bias current for operating the amplification MOS transistor as a source follower is supplied.
V1は図6(a)において増幅MOSトランジスタ及びリセットMOSトランジスタのドレインに供給される電圧である。ここでは共通電圧で記載しているが別電源とすることも可能である。V2は図6(a)において電流源609aに供給される電圧である。 V1 is a voltage supplied to the drains of the amplification MOS transistor and the reset MOS transistor in FIG. Although the common voltage is described here, a separate power source may be used. V2 is a voltage supplied to the current source 609a in FIG.
V3は図6(b)においてリセットMOSトランジスタのドレインに供給される電圧である。V4は図6(b)において増幅MOSトランジスタのドレインに供給される電圧である。V5は図6(b)において電流源609bに供給される電圧である。 V3 is a voltage supplied to the drain of the reset MOS transistor in FIG. V4 is a voltage supplied to the drain of the amplification MOS transistor in FIG. V5 is a voltage supplied to the current source 609b in FIG. 6B.
画素を構成する要素のうち、pixAは第1の半導体基板に配される部分を示し、pixBは第2の半導体基板に配される部分を示している。pixA、pixBにより画素pixが構成される。 Of the elements constituting the pixel, pixA indicates a portion disposed on the first semiconductor substrate, and pixB indicates a portion disposed on the second semiconductor substrate. A pixel pix is configured by pixA and pixB.
ここで図6(a)と(b)との違いについて説明する。異なる部材にはそれぞれ添字a、bを振って区別している。具体的には、増幅MOSトランジスタ及びリセットMOSトランジスタの導電型が異なり、図6(a)においてはNMOSトランジスタが用いられ、図6(b)においてはPMOSトランジスタが用いられる。これに対応してそれぞれのトランジスタ、電流源に供給される電圧が異なっている。 Here, the difference between FIGS. 6A and 6B will be described. Different members are distinguished from each other by adding subscripts a and b. Specifically, the conductivity types of the amplification MOS transistor and the reset MOS transistor are different. In FIG. 6A, an NMOS transistor is used, and in FIG. 6B, a PMOS transistor is used. Correspondingly, the voltages supplied to the respective transistors and current sources are different.
図6(a)において、V1は例えば5V、3.3Vなどの電源電圧である。V2はV1よりも低い電圧であり、例えば接地電位である。これに対して図6(b)のV3、V4は、接地電位などの相対的に低い電位であり、V5は3.3V、1.8VなどのV3に比べて高い電圧である。 In FIG. 6A, V1 is a power supply voltage such as 5V or 3.3V. V2 is a voltage lower than V1, and is a ground potential, for example. On the other hand, V3 and V4 in FIG. 6B are relatively low potentials such as the ground potential, and V5 is a higher voltage than V3 such as 3.3V and 1.8V.
図6(b)は増幅MOSトランジスタがPMOSトランジスタである。光電変換部は信号電荷として電子を用いる構成となっており、入射光量が大きい場合に、PMOSトランジスタのゲート電位は下がる。これに応じてPMOSトランジスタのソース電位は暗い場合に比べて上昇する方向である。つまり、リセット時に比べて信号振幅が大きい時の共通出力線の駆動を駆動力が高い状態で行なうことが可能になる。したがって図1(a)の構成に比べて読み出し速度という観点で有利である。従来であれば、このような構成を同一半導体基板に配していたため、画素内でウエルを分ける等、構造として複雑となってしまっていた。これに対して本発明のように、別基板に分けて構成することにより、このような弊害を抑制することが可能となる。更に動作電圧範囲も図1(b)の方が狭くすることが可能となり、低電源電圧化という観点で有利である。 In FIG. 6B, the amplification MOS transistor is a PMOS transistor. The photoelectric conversion unit is configured to use electrons as signal charges, and the gate potential of the PMOS transistor decreases when the amount of incident light is large. In response to this, the source potential of the PMOS transistor tends to rise as compared to when it is dark. That is, it becomes possible to drive the common output line with a high driving force when the signal amplitude is larger than that at the time of resetting. Therefore, it is advantageous in terms of reading speed as compared with the configuration of FIG. Conventionally, since such a configuration is arranged on the same semiconductor substrate, the structure is complicated, such as dividing wells in pixels. On the other hand, it is possible to suppress such an adverse effect by dividing the circuit board into separate substrates as in the present invention. Further, the operating voltage range in FIG. 1B can be narrowed, which is advantageous from the viewpoint of reducing the power supply voltage.
この本質は、増幅MOSトランジスタがPMOSトランジスタである点ではなく、信号電荷と逆極性のMOSトランジスタを用いることである。つまり、信号電荷が電子の場合には増幅MOSトランジスタ及びリセットMOSトランジスタにPMOSトランジスタ、信号電荷がホールの場合にはNMOSトランジスタを用いる点である。転送トランジスタの導電型で言えば、転送MOSトランジスタが第1導電型のMOSトランジスタであり、増幅MOSトランジスタ及びリセットトランジスタが第1導電型と逆導電型の第2導電型のトランジスタとなる。 The essence is not that the amplification MOS transistor is a PMOS transistor, but that a MOS transistor having a polarity opposite to that of the signal charge is used. That is, when the signal charge is an electron, a PMOS transistor is used as the amplification MOS transistor and the reset MOS transistor, and when the signal charge is a hole, an NMOS transistor is used. In terms of the conductivity type of the transfer transistor, the transfer MOS transistor is a first conductivity type MOS transistor, and the amplification MOS transistor and the reset transistor are second conductivity type transistors opposite to the first conductivity type.
以上、画素の構成に関して説明したがこれら構成に限られるものではない。例えば増幅トランジスタとして接合型電界効果型トランジスタ(JFET)を用いることもできる。また光電変換部としてホールを信号電荷として用いる構成としてもよい。この場合には転送トランジスタをPMOSトランジスタとする。また複数の光電変換部で増幅トランジスタ、リセットトランジスタを共有する構成としても良い。また、別途増幅トランジスタと直列に選択トランジスタを用いる構成としてもよい。また複数の半導体基板への画素の構成を振り分ける例としては上記の構成に限られない。上記構成以外にも、リセットMOSトランジスタ、増幅MOSトランジスタを第1の半導体基板に配しても良い。更に画素に、増幅MOSトランジスタ、リセットMOSトランジスタを設けずに、転送MOSトランジスタにより光電変換部の電荷を直接共通出力線へ出力する構成としてもよい。 Although the pixel configurations have been described above, the present invention is not limited to these configurations. For example, a junction field effect transistor (JFET) can be used as the amplification transistor. Alternatively, a hole may be used as the signal charge as the photoelectric conversion unit. In this case, the transfer transistor is a PMOS transistor. A plurality of photoelectric conversion units may share an amplification transistor and a reset transistor. Alternatively, a selection transistor may be separately used in series with the amplification transistor. Further, an example of distributing pixel configurations to a plurality of semiconductor substrates is not limited to the above configuration. In addition to the above configuration, a reset MOS transistor and an amplification MOS transistor may be arranged on the first semiconductor substrate. Further, the pixel may not be provided with the amplification MOS transistor and the reset MOS transistor, and the charge of the photoelectric conversion unit may be directly output to the common output line by the transfer MOS transistor.
実施例1〜3で述べた形態は第1の基板に配されたFDと、第2の基板に配された増幅トランジスタのゲート及びリセットトランジスタのソースとを接続する部分に適用する例で説明した。しかしこれに限られるものではなく、画素毎もしくは画素列毎など第1の基板と第2の基板とで多数の電気的接続部を設ける場合に好適に適用される。 The embodiments described in the first to third embodiments have been described with reference to an example in which the FD disposed on the first substrate is applied to a portion connecting the gate of the amplification transistor and the source of the reset transistor disposed on the second substrate. . However, the present invention is not limited to this, and the present invention is preferably applied to the case where a large number of electrical connection portions are provided between the first substrate and the second substrate such as for each pixel or each pixel column.
(固体撮像装置全体の断面概念図)
図7に、第1の基板及び第2の基板の電気的接続部を含めた断面の概念図を示す。ここでは第1の基板に光電変換部、FD、転送部が配され、第2の基板に、画素増幅部、画素リセット部が配された構成を示す。そして電気的接続部はFDと画素増幅部のゲート、画素リセット部のソースとが接続されている。しかしながら電気的接続の例はこれに限られるものでは無い。
(Conceptual sectional view of the entire solid-state imaging device)
FIG. 7 shows a conceptual diagram of a cross section including an electrical connection portion between the first substrate and the second substrate. Here, a configuration in which a photoelectric conversion unit, an FD, and a transfer unit are arranged on the first substrate, and a pixel amplification unit and a pixel reset unit are arranged on the second substrate is shown. In the electrical connection unit, the FD is connected to the gate of the pixel amplification unit and the source of the pixel reset unit. However, the example of the electrical connection is not limited to this.
701は第1の基板である。702は第2の基板である。703aは第1の基板に配された画素領域である。703bは第2の基板に配された画素領域である。704aは第1の基板に配された第1の周辺領域である。第1の周辺領域704aは画素領域703a外に配される領域である。704bは第2の基板に配される第2の周辺領域である。第2の周辺領域704bは画素領域703b外に配される領域であり、画素領域から共通出力線を介して出力された信号の処理もしくは、画素領域からの信号出力を制御する回路が配される。
705は光電変換部である。706はFDである。707は画素増幅部を構成する増幅トランジスタである。そのゲートがFDと電気的に接続されている。708は第2の周辺領域に配される読み出し回路の一部を構成するMOSトランジスタである。読み出し回路の一例として、複数の画素列ごとに読み出された信号を並列に処理する並列処理回路が挙げられる。このような並列処理回路しては列増幅器、列ADなどがある。709は第2の周辺回路に配される並列処理回路以外の回路を構成するMOSトランジスタである。
710は並列処理回路を構成するMOSトランジスタ709に直流電圧を供給する直流電圧供給配線を構成する第3の導電パターンである。第3の導電パターン710は、紙面奥行き方向に延在して、各並列処理回路のMOSトランジスタに共通に直流電圧を供給する。第3の導電パターンは画素領域外に配される。
711は第1の基板に配された第4の導電パターンである。第4の導電パターンは画素領域外に配される。
712は第3の導電パターン710と第4の導電パターン711とを電気的に接続する電気的接続部である。例えば、電気的接続部712は第1の基板に配された最上配線層と第2の基板に配された最上配線層により導電パターンを形成し、これらを電気的に接続することにより構成することができる。この電気的接続部に実施例1〜3で説明した構成を適用することができる。
第4の導電パターン711は第1の基板の第1の周辺領域に配される。第1の周辺領域は第2の基板に配される第2の周辺領域に比べ配置される回路素子が少ない、もしくは回路素子自体が存在しない。したがってレイアウトの自由度は比較的高いため、第4の導電パターンの面積を第2の導電パターン面積よりも大きくすることにより、第2の基板の配線レイアウトの自由度を維持しつつ、抵抗値を低下させることが可能となり好ましい。
The fourth
713はFD706と増幅トランジスタ707のゲートとを電気的に接続する電気的接続部である。第2の電気的接続部は第1の基板の最上配線層と第2の基板の最上配線層とにより導電パターンを形成し、これらを電気的に接続することにより構成することができる。実施例1〜3で説明した電気的接続部がこれにあたる。
ここで電気的接続部712を構成する導電パターンの面積と電気的接続部712を構成する導電パターンの面積との関係は、電気的接続部713を構成する導電パターンの面積を小さくする方がよい。電気的接続部713はFDと増幅トランジスタのゲートとを接続するものであり、導電パターンの面積が大きいとFDに生じる寄生容量が大きくなってしまうためである。
Here, regarding the relationship between the area of the conductive pattern constituting the
さらに図示はしないが、第1の基板には転送部を制御する制御配線が配され、第2の基板には、該制御配線に転送部の導通を制御するための駆動パルスを供給する垂直走査部が配されている。したがってこの制御配線と垂直走査部も電気的接続713と同様の構成により電気的に接続されている。
Although not shown in the drawing, a control wiring for controlling the transfer unit is arranged on the first substrate, and vertical scanning for supplying a driving pulse for controlling the conduction of the transfer unit to the control substrate on the second substrate. Department is arranged. Therefore, the control wiring and the vertical scanning unit are also electrically connected by the same configuration as the
以上実施例を挙げて本発明を説明したが、発明の主旨を越えない限り、これら実施例を組み合わせ、もしくは、変更することが可能である。 Although the present invention has been described with reference to the embodiments, the embodiments can be combined or modified without departing from the gist of the invention.
例えば、実施例1、2の構成において、第1の導電パターン、第2の導電パターンの形状を入れ替えることが可能である。更に、実施例1、2では、第1及び第2の導電パターンのうち少なくとも一方が、所定の方向に延在する部分パターンを有し、延在する部分の所定方向に平行な長さが、所定方向とは異なる方向の長さよりも長ければよい。他方の導電パターンの形状は特に問わない。また実施例1で述べた導電パターンの延在する方向の長さと画素ピッチとの大小関係は他の実施例にも適用可能である。 For example, in the configurations of the first and second embodiments, the shapes of the first conductive pattern and the second conductive pattern can be interchanged. Furthermore, in the first and second embodiments, at least one of the first and second conductive patterns has a partial pattern extending in a predetermined direction, and the length of the extending part parallel to the predetermined direction is: What is necessary is just to be longer than the length of the direction different from a predetermined direction. The shape of the other conductive pattern is not particularly limited. The magnitude relationship between the length in the direction in which the conductive pattern extends and the pixel pitch described in the first embodiment is applicable to other embodiments.
また、実施例においてはFDと画素増幅部、画素リセット部との電気的接続部に適用する例を示した。しかしながら、その他の部分にのみ適用しても良い。具体的には転送部を第1の基板に配し、転送部を走査する垂直走査部を第2の基板に配した場合に、垂直走査部と転送部の制御線との電気的接続部に適用することも可能である。更に、第1の基板に垂直出力線までが配され、第2の基板に列増幅部、もしくは列ADなどの列読み出し回路が配された場合に、各垂直出力線と列読み出し回路との電気的接続に適用することも可能である。 Further, in the embodiment, an example is shown in which the FD is applied to an electrical connection portion between the FD, the pixel amplification unit, and the pixel reset unit. However, it may be applied only to other parts. Specifically, when the transfer unit is arranged on the first substrate and the vertical scanning unit for scanning the transfer unit is arranged on the second substrate, the electrical connection part between the vertical scanning unit and the control line of the transfer unit is used. It is also possible to apply. Furthermore, when a vertical output line is arranged on the first substrate, and a column readout circuit such as a column amplification unit or a column AD is arranged on the second substrate, the electrical connection between each vertical output line and the column readout circuit It is also possible to apply to a general connection.
また第1もしくは第2の導電パターンを、光電変換部を第2の基板の方向に垂直投影した領域の一部に対応する領域まで延在させて配するような構成としてもよい。このような構成によれば、光電変換部を通過してきた光を光電変換部に戻すことが可能となり、光感度を向上させることが可能となる。 Alternatively, the first or second conductive pattern may be arranged so as to extend to a region corresponding to a part of a region where the photoelectric conversion unit is vertically projected in the direction of the second substrate. According to such a configuration, it is possible to return the light that has passed through the photoelectric conversion unit to the photoelectric conversion unit, and it is possible to improve photosensitivity.
102 光電変換部
702 第1の基板
701 第2の基板
105 第1の導電パターン
106 第2の導電パターン
201 電気的接続部
102
Claims (10)
前記フローティングディフュージョンとゲートとが電気的に接続された画素増幅部が配された第2の基板と、を有する固体撮像装置であって、
前記第1の基板に配された第1の導電パターンと、
前記第2の基板に配された第2の導電パターンと、を有し、
前記第1の導電パターンは、前記第1の基板の最上配線層に配されており、第1の方向に延在する第1の部分パターンを有し、
前記第2の導電パターンは、前記第2の基板の最上配線層に配されており、前記第1の方向とは異なる第2の方向に延在する第2の部分パターンを有し、
前記第1の部分パターンと、前記第2の部分パターンとが互いに接触する交差部を有し、
第1の方向における前記交差部の長さと、前記第2の方向における前記交差部の長さが異なることを特徴とする固体撮像装置。 A first substrate on which a photoelectric conversion unit and a floating diffusion are disposed;
A solid-state imaging device having a second substrate on which a pixel amplification unit in which the floating diffusion and the gate are electrically connected is disposed,
A first conductive pattern disposed on the first substrate;
A second conductive pattern disposed on the second substrate,
The first conductive pattern is disposed on an uppermost wiring layer of the first substrate, and has a first partial pattern extending in a first direction,
The second conductive pattern is disposed on an uppermost wiring layer of the second substrate, and has a second partial pattern extending in a second direction different from the first direction,
The first partial pattern and the second partial pattern have an intersection where they are in contact with each other,
A solid-state imaging device, wherein a length of the intersecting portion in the first direction is different from a length of the intersecting portion in the second direction.
前記第1の導電パターンと前記第2の導電パターンとを介して、信号が前記周辺回路に出力されることを特徴とする請求項1または2に記載の固体撮像装置。 A peripheral circuit is disposed on the second substrate,
Wherein the first conductive pattern via the second conductive pattern, the solid-state imaging device according to claim 1 or 2 signal is characterized in that it is output to the peripheral circuit.
前記複数の転送制御線に駆動パルスを供給する垂直走査部が前記第2の基板に配され、前記複数の第1の導電パターンの各々は、前記複数の転送制御線の各々と電気的に接続されており、
前記複数の第2の導電パターンの各々は、前記垂直走査部と電気的に接続されることを特徴とする請求項1〜4のいずれか1項に記載の固体撮像装置。 A plurality of the floating diffusions, a plurality of transfer units for transferring the signals of the respective photoelectric conversion units to the respective floating diffusions, and a plurality of transfer control lines for controlling conduction of the transfer units are arranged on the first substrate. ,
A vertical scanning unit for supplying drive pulses to the plurality of transfer control lines is disposed on the second substrate, and each of the plurality of first conductive patterns is electrically connected to each of the plurality of transfer control lines. Has been
Wherein each of the plurality of second conductive patterns, the solid-state imaging device according to any one of claims 1 to 4, characterized in that connected the electrically vertical scanning unit.
前記第2の導電パターンは、更に、前記第1の方向に延在する第4の部分パターンを有し、
前記第3の部分パターンは、前記第4の部分パターンに接触する電気的接続部を有し、
前記第4の部分パターンは、前記第3の部分パターンと電気的に接続する電気的接続部を有することを特徴とする請求項1〜6のいずれか1項に記載の固体撮像装置。 The first conductive pattern further includes a third partial pattern extending in the second direction,
The second conductive pattern further includes a fourth partial pattern extending in the first direction,
The third partial pattern has an electrical connection portion that contacts the fourth partial pattern,
It said fourth portion pattern, the solid-state imaging device according to any one of claims 1 to 6, characterized in that it has an electrical connection portion for connecting the third partial patterns and electrically.
前記フローティングディフュージョンと、
前記光電変換部の信号を前記フローティングディフュージョンへ転送する転送部とを含む画素を複数有し、前記光電変換部と前記フローティングディフュージョンと前記転送部との組が前記第1の基板に所定の画素ピッチで規則的に配されており、
前記第1の部分パターンの、前記第1の方向に平行な方向の長さは、前記画素ピッチよりも短いことを特徴とする請求項1に記載の固体撮像装置。 The photoelectric conversion unit;
The floating diffusion;
A plurality of pixels including a transfer unit that transfers a signal of the photoelectric conversion unit to the floating diffusion, and a set of the photoelectric conversion unit, the floating diffusion, and the transfer unit is provided on the first substrate with a predetermined pixel pitch; Are regularly arranged,
2. The solid-state imaging device according to claim 1, wherein a length of the first partial pattern in a direction parallel to the first direction is shorter than the pixel pitch.
前記フローティングディフュージョンと、
前記光電変換部の信号を前記フローティングディフュージョンへ転送する転送部と、前記画素増幅部と、
前記画素増幅部の入力ノードの電位をリセットする画素リセット部と、
を含む画素を複数有し、
前記複数の光電変換部、前記複数のフローティングディフュージョン及び前記複数の転送部が前記第1の基板に配され、
前記複数の画素増幅部及び前記複数の画素リセット部とが前記第2の基板に配されており、
前記複数のフローティングディフュージョンに対して、前記第1の導電パターンが電気的に接続されることにより、前記画素増幅部及び前記画素リセット部とが、前記複数の光電変換部で共有化されており、
前記複数の光電変換部が所定の画素ピッチで規則的に配されており、
前記第1の部分パターンの、前記第1の方向の長さをL、共有する前記光電変換部の数をn、前記画素ピッチをpとすると、
(n−1)×p≦L≦n×p
を満たすことを特徴とする請求項1に記載の固体撮像装置。 The photoelectric conversion unit, the floating diffusion,
A transfer unit for transferring a signal of the photoelectric conversion unit to the floating diffusion, the pixel amplification unit,
A pixel reset unit that resets a potential of an input node of the pixel amplification unit;
A plurality of pixels including
The plurality of photoelectric conversion units, the plurality of floating diffusions and the plurality of transfer units are arranged on the first substrate,
The plurality of pixel amplification units and the plurality of pixel reset units are disposed on the second substrate,
The pixel amplification unit and the pixel reset unit are shared by the plurality of photoelectric conversion units by electrically connecting the first conductive pattern to the plurality of floating diffusions,
The plurality of photoelectric conversion units are regularly arranged at a predetermined pixel pitch,
When the length in the first direction of the first partial pattern is L, the number of the shared photoelectric conversion units is n, and the pixel pitch is p,
(N-1) × p ≦ L ≦ n × p
The solid-state imaging device according to claim 1, wherein:
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