JP6318016B2

JP6318016B2 - Manufacturing method of laminated device

Info

Publication number: JP6318016B2
Application number: JP2014119343A
Authority: JP
Inventors: 展秀前田
Original assignee: Disco Corp
Current assignee: Disco Corp
Priority date: 2014-06-10
Filing date: 2014-06-10
Publication date: 2018-04-25
Anticipated expiration: 2034-06-10
Also published as: JP2015233075A

Description

本発明は、複数の半導体デバイスが積層された積層デバイスの製造方法に関する。 The present invention relates to a method for manufacturing a stacked device in which a plurality of semiconductor devices are stacked.

近年、新たな三次元実装技術として、ワイヤの代わりにＳｉ貫通電極（Ｔｈｒｏｕｇｈ−ＳｉｌｉｃｏｎＶｉａ：ＴＳＶ）を用いた実装技術が注目されている。ＴＳＶ技術を用いると、配線長がワイヤより短いため配線抵抗やインダクタンスが大幅に低減でき、消費電力も大幅に低減できるというメリットがある。一方、半導体デバイスチップの積層方法として、複数の半導体ウェーハ同士を積層し、積層したウェーハを貫く貫通電極を形成してウェーハ同士を接続する積層方法が開発されつつある（Ｗａｆｅｒｏｎｗａｆｅｒ：ＷＯＷ、例えば特許文献１）。 In recent years, as a new three-dimensional mounting technique, a mounting technique using a through-silicon via (TSV) instead of a wire has attracted attention. When the TSV technology is used, since the wiring length is shorter than that of the wire, the wiring resistance and inductance can be greatly reduced, and the power consumption can be greatly reduced. On the other hand, as a method for laminating semiconductor device chips, a laminating method for laminating a plurality of semiconductor wafers and forming through electrodes penetrating the laminated wafers to connect the wafers is being developed (Wafer on wafer: WOW, for example, Patent Document 1).

このような貫通電極を形成する場合、先ず、複数の半導体ウェーハを重ねて接着し、積層した状態とする。この積層した状態で、デバイスチップ上にレジストを塗布後、貫通電極形成用マスクを介してドライエッチングを施すことで、所定箇所に貫通孔を形成する。そして、各貫通孔内に銅を充填することで、積層したウェーハにおける各デバイスを接続する貫通電極が形成される。 When forming such a through electrode, first, a plurality of semiconductor wafers are stacked and bonded to form a stacked state. In this laminated state, a resist is applied onto the device chip, and then dry etching is performed through a through electrode forming mask to form through holes at predetermined locations. And by penetrating copper in each through-hole, the through-electrode which connects each device in the laminated | stacked wafer is formed.

特開２０１２−１３４２３１号公報JP 2012-134231 A

しかし、特許文献１では、貫通電極がデバイスチップの面内に形成されるので、貫通電極を使用しない既存のワイヤーボンディング用の配線レイアウトをそのまま使用することができなくなる。このため、ＴＳＶ積層を行う場合には、ＴＳＶ積層用に新たな配線レイアウトを作成する必要が生じてしまうという問題がある。 However, in Patent Document 1, since the through electrode is formed in the plane of the device chip, the existing wiring layout for wire bonding that does not use the through electrode cannot be used as it is. Therefore, when TSV lamination is performed, there is a problem that it is necessary to create a new wiring layout for TSV lamination.

本発明は、上記問題に鑑みてなされたものであり、その目的は、貫通電極を使用しない既存の配線レイアウトを、ウェーハを積層して貫通電極を使用する際に使用することができる積層デバイスの製造方法を提供することである。 The present invention has been made in view of the above problems, and an object of the present invention is to provide an existing wiring layout that does not use a through electrode and a laminated device that can be used when a wafer is stacked and the through electrode is used. It is to provide a manufacturing method.

本発明の積層デバイスの製造方法は、表面に設定された交差する複数の分割予定ラインで区画される各領域に第１半導体デバイスが形成された第１半導体ウェーハから分割された第１デバイスチップと、表面に設定された交差する複数の分割予定ラインで区画される各領域に第２半導体デバイスが形成された第２半導体ウェーハから分割された第２デバイスチップと、が積層されて形成された積層デバイスの製造方法であって、第１半導体ウェーハを分割予定ラインに沿って複数の第１デバイスチップに分割する第１半導体ウェーハ分割ステップと、第１半導体ウェーハ分割ステップを実施した後に、第２半導体デバイスに対応させて複数の第１デバイスチップを位置付けつつ隣接する第１デバイスチップ間を樹脂で充填して形成された薄平板形状の仮ウェーハを第２半導体ウェーハの表面に積層させた積層ウェーハを準備する積層ウェーハ準備ステップと、積層ウェーハ準備ステップを実施した後に、第１デバイスチップ間の樹脂に貫通電極を形成して、各第１デバイスチップの第１半導体デバイスと第２半導体ウェーハの各第２半導体デバイスとを接続する貫通電極形成ステップと、貫通電極形成ステップを実施した後、積層ウェーハを個々の積層デバイスへと分割する分割ステップと、を備えたことを特徴とする。 A method for manufacturing a laminated device according to the present invention includes: a first device chip divided from a first semiconductor wafer in which a first semiconductor device is formed in each region defined by a plurality of intersecting scheduled lines set on a surface; A stack formed by stacking a second device chip divided from a second semiconductor wafer in which a second semiconductor device is formed in each region partitioned by a plurality of intersecting scheduled lines set on the surface a method of manufacturing a device, the first semiconductor wafer dividing step of dividing the plurality of first device chip along a first semiconductor wafer dividing lines, after performing the first semiconductor wafer dividing step, the second semiconductor A thin flat formed by filling a space between adjacent first device chips while positioning a plurality of first device chips corresponding to a device. The temporary wafer shape and laminated wafer preparation step of preparing a laminated wafer was laminated on the surface of the second semiconductor wafer, after implementing the laminated wafer preparation step, by forming a through electrode in the resin between the first device chip, A through electrode forming step for connecting the first semiconductor device of each first device chip and each second semiconductor device of the second semiconductor wafer, and after performing the through electrode forming step, the laminated wafer is divided into individual laminated devices. And a dividing step.

この方法では、第１デバイスチップ間に充填された樹脂に貫通電極を形成するので、第１半導体デバイスの配線のレイアウト変更を行う必要なく、樹脂に貫通電極を形成した積層デバイスを製造することができる。これにより、ＴＳＶ積層を採用した際、貫通電極を形成しないデバイスと配線レイアウトを共通化でき、新たな第１半導体ウェーハを製作することを省略することができる。その結果、第１半導体デバイスの配線の設計変更や、エッチングのためのマスク製作を不要とすることができる。 In this method, since the through electrode is formed in the resin filled between the first device chips, it is possible to manufacture a laminated device in which the through electrode is formed in the resin without changing the wiring layout of the first semiconductor device. it can. As a result, when the TSV stack is adopted, the wiring layout can be shared with the device not forming the through electrode, and the production of a new first semiconductor wafer can be omitted. As a result, the design change of the wiring of the first semiconductor device and the production of a mask for etching can be eliminated.

また、本発明の積層デバイスの製造方法において、積層ウェーハ準備ステップは、第１半導体ウェーハ分割ステップを実施した後に、平板形状のサポート基板上に、第１デバイスチップを第２半導体ウェーハの各第２半導体デバイスに対応させた位置に位置付けて、複数の第１デバイスチップを配設するとともに、隣接する第１デバイスチップ間に樹脂を充填して薄平板形状の仮ウェーハを形成する仮ウェーハ形成ステップと、仮ウェーハ形成ステップを実施した後に、仮ウェーハの第１デバイスチップの裏面側を第２半導体ウェーハの表面に対面させるとともに、仮ウェーハの第１デバイスチップと第２半導体ウェーハの第２半導体デバイスとを対応させて貼り合わせて、貼り合わせウェーハを形成する貼り合わせウェーハ形成ステップと、貼り合わせウェーハ形成ステップを実施した後に、貼り合わせウェーハからサポート基板を剥離するサポート基板剥離ステップと、を備えることが好ましい。この方法では、第１デバイスチップ間の樹脂に貫通電極を形成できるよう、第１デバイスチップと第２半導体デバイスとを対応させた位置関係にすることができる。 In the method for manufacturing a laminated device of the present invention, the laminated wafer preparation step performs the first semiconductor wafer dividing step, and then places the first device chip on each flat semiconductor substrate on the second semiconductor wafer. A temporary wafer forming step of disposing a plurality of first device chips at positions corresponding to the semiconductor devices and filling a resin between adjacent first device chips to form a thin flat plate-shaped temporary wafer; After performing the temporary wafer forming step, the back surface side of the first device chip of the temporary wafer faces the surface of the second semiconductor wafer, and the first device chip of the temporary wafer and the second semiconductor device of the second semiconductor wafer And a bonded wafer forming step for forming a bonded wafer Bonding after performing the wafer forming step preferably includes a support substrate peeling step of peeling the support substrate from the bonded wafer, the. In this method, the first device chip and the second semiconductor device can be in a positional relationship so that the through electrode can be formed in the resin between the first device chips.

なお、特許請求の範囲において、分割された第２デバイスチップ、と記載しているが、同記載における分割のタイミングは、第１及び第２デバイスチップを積層する前及び後の両方を含む意味である。 In the claims, the divided second device chip is described, but the division timing in the description includes both before and after stacking the first and second device chips. is there.

本発明によれば、第１デバイスチップ間に充填された樹脂に貫通電極を形成するので、貫通電極を使用しない既存の配線レイアウトを、ウェーハを積層して貫通電極を使用する際に使用することができる。 According to the present invention, since the through electrode is formed in the resin filled between the first device chips, the existing wiring layout that does not use the through electrode is used when the through electrode is used by stacking the wafers. Can do.

実施の形態に係る積層デバイスの製造方法に用いる第１半導体ウェーハ及び第２半導体ウェーハの概略斜視図である。It is a schematic perspective view of the 1st semiconductor wafer used for the manufacturing method of the laminated device which concerns on embodiment, and a 2nd semiconductor wafer. 第１半導体ウェーハ分割ステップの説明図である。It is explanatory drawing of the 1st semiconductor wafer division | segmentation step. 積層ウェーハ準備ステップにおける仮ウェーハ形成ステップの説明図である。It is explanatory drawing of the temporary wafer formation step in a laminated wafer preparation step. 積層ウェーハ準備ステップにおける仮ウェーハ形成ステップの説明図である。It is explanatory drawing of the temporary wafer formation step in a laminated wafer preparation step. 積層ウェーハ準備ステップにおける仮ウェーハ形成ステップの説明図である。It is explanatory drawing of the temporary wafer formation step in a laminated wafer preparation step. 積層ウェーハ準備ステップにおける貼り合わせウェーハ形成ステップの説明図である。It is explanatory drawing of the bonded wafer formation step in a laminated wafer preparation step. 積層ウェーハ準備ステップにおけるサポート基板剥離ステップの説明図である。It is explanatory drawing of the support substrate peeling step in a laminated wafer preparation step. 貫通電極形成ステップの説明図である。It is explanatory drawing of a penetration electrode formation step. 貫通電極形成ステップの説明図である。It is explanatory drawing of a penetration electrode formation step. 第２半導体ウェーハ薄化ステップの説明図である。It is explanatory drawing of the 2nd semiconductor wafer thinning step. 分割ステップの説明図である。It is explanatory drawing of a division | segmentation step. 変形例に係る貫通電極形成ステップの説明図である。It is explanatory drawing of the penetration electrode formation step which concerns on a modification.

以下、添付図面を参照して、本実施の形態に係る積層デバイスの製造方法ついて説明する。先ず、図１を参照して、第１半導体ウェーハ及び第２半導体ウェーハについて説明する。図１は、第１半導体ウェーハ及び第２半導体ウェーハの概略斜視図である。 Hereinafter, a method for manufacturing a laminated device according to the present embodiment will be described with reference to the accompanying drawings. First, the first semiconductor wafer and the second semiconductor wafer will be described with reference to FIG. FIG. 1 is a schematic perspective view of a first semiconductor wafer and a second semiconductor wafer.

図１に示すように、第１半導体ウェーハ１０は、円板状の第１基台１１を備え、第１基台１１の表面１１ａには格子状に交差する複数の第１分割予定ライン（ストリート）１２が設定されている。第１半導体ウェーハ１０は、ＬＳＩ等からなる複数の第１半導体デバイス１３を更に備え、第１半導体デバイス１３は、第１分割予定ライン１２によって区画された各領域に配設されている。第１半導体デバイス１３の表面（図１中上面）には、第１電極（不図示）が形成されている。図１の符号１１ｂは、第１基台１１の裏面１１ｂである。 As shown in FIG. 1, the first semiconductor wafer 10 includes a disk-shaped first base 11, and a plurality of first division planned lines (streets) intersecting the surface 11 a of the first base 11 in a lattice shape. ) 12 is set. The first semiconductor wafer 10 further includes a plurality of first semiconductor devices 13 made of LSI or the like, and the first semiconductor devices 13 are disposed in the respective regions partitioned by the first scheduled division lines 12. A first electrode (not shown) is formed on the surface of the first semiconductor device 13 (upper surface in FIG. 1). Reference numeral 11 b in FIG. 1 is the back surface 11 b of the first base 11.

第１半導体ウェーハ１０に対し、第２半導体ウェーハ２０は、デバイス等の大きさや、材質、内部構造等が異なるものの、外観上は類似した構成となる。従って、第２半導体ウェーハ２０の構成については、第１半導体ウェーハ１０の各構成の名称の「第１」を「第２」に変更し、符号の下二桁目の「１」を「２」に変更して図１中括弧内に併記することで、説明を省略する。なお、図５乃至図１１において、第２半導体ウェーハ２０における第２電極は、図示省略せずに符号２４を付す。第２電極２４は、第２半導体デバイス２３に形成されている。 Compared to the first semiconductor wafer 10, the second semiconductor wafer 20 has a similar configuration in terms of appearance, although the size, material, internal structure and the like of the device and the like are different. Therefore, regarding the configuration of the second semiconductor wafer 20, the “first” of the name of each configuration of the first semiconductor wafer 10 is changed to “second”, and “1” in the last two digits of the code is changed to “2”. The description will be omitted by changing it to the parentheses in FIG. 5 to 11, the second electrode in the second semiconductor wafer 20 is denoted by reference numeral 24 without being shown. The second electrode 24 is formed on the second semiconductor device 23.

続いて、本実施の形態に係る積層デバイスの製造方法について、図２乃至図１１を参照して説明する。図２は、第１半導体ウェーハ分割ステップの説明図、図３乃至図７は、積層ウェーハ準備ステップにおける各ステップの説明図、図８及び図９は、貫通電極形成ステップの説明図、図１０は、第２半導体ウェーハ薄化ステップの説明図、図１１は、分割ステップの説明図である。なお、図２乃至図１１に示す各ステップは、あくまでも一例に過ぎず、この構成に限定されるものではない。 Subsequently, a manufacturing method of the laminated device according to the present embodiment will be described with reference to FIGS. 2 is an explanatory diagram of the first semiconductor wafer dividing step, FIGS. 3 to 7 are explanatory diagrams of each step in the laminated wafer preparation step, FIGS. 8 and 9 are explanatory diagrams of the through electrode forming step, and FIG. FIG. 11 is an explanatory diagram of the second semiconductor wafer thinning step, and FIG. 11 is an explanatory diagram of the dividing step. Note that the steps shown in FIGS. 2 to 11 are merely examples, and the present invention is not limited to this configuration.

まず、図２に示すように、第１半導体ウェーハ１０に対して第１半導体ウェーハ分割ステップを実施する。このステップでは、最初に、第１半導体ウェーハ１０における第１基板１１の裏面１１ｂと環状フレーム３０とにダイシングテープ３１を貼着し、第１半導体ウェーハ１０を環状フレーム３０で支持する。そして、ダイシングテープ３１が貼着された状態の第１半導体ウェーハ１０を切削装置（不図示）のテーブル３３上に載置してから、切削すべき第１分割予定ライン１２を検出する。この検出結果に基づき、切削装置（不図示）の切削ブレード３４を第１分割予定ライン１２に沿って位置付ける。そして、切削ブレード３４の下端がダイシングテープ３１の厚み方向中間に達するように位置付けてから、高速回転する切削ブレード３４と、第１半導体ウェーハ１０とを第１分割予定ライン１２の延在方向に相対移動する。これにより、第１半導体ウェーハ１０がフルカットで切削加工され、第１半導体ウェーハ１０が全ての第１分割予定ライン１２に沿って個々の第１デバイスチップ１５に分割される。各第１デバイスチップ１５は、第１半導体デバイス１３を１体ずつ含んで形成される。 First, as shown in FIG. 2, a first semiconductor wafer dividing step is performed on the first semiconductor wafer 10. In this step, first, the dicing tape 31 is attached to the back surface 11 b of the first substrate 11 and the annular frame 30 in the first semiconductor wafer 10, and the first semiconductor wafer 10 is supported by the annular frame 30. And after mounting the 1st semiconductor wafer 10 in the state where dicing tape 31 was stuck on table 33 of a cutting device (not shown), the 1st division planned line 12 which should be cut is detected. Based on this detection result, the cutting blade 34 of the cutting device (not shown) is positioned along the first division planned line 12. Then, after positioning the lower end of the cutting blade 34 so as to reach the middle in the thickness direction of the dicing tape 31, the cutting blade 34 that rotates at a high speed and the first semiconductor wafer 10 are relative to each other in the extending direction of the first division planned line 12. Moving. As a result, the first semiconductor wafer 10 is cut in a full cut, and the first semiconductor wafer 10 is divided into individual first device chips 15 along all the first division planned lines 12. Each first device chip 15 is formed to include one first semiconductor device 13.

第１半導体ウェーハ分割ステップを実施した後、図３乃至図７に示すように、積層ウェーハ準備ステップを実施する。積層ウェーハ準備ステップは、仮ウェーハ形成ステップ、貼り合わせウェーハ形成ステップ、サポート基板剥離ステップの順に行う。 After performing the first semiconductor wafer dividing step, a laminated wafer preparing step is performed as shown in FIGS. The laminated wafer preparation step is performed in the order of a temporary wafer forming step, a bonded wafer forming step, and a support substrate peeling step.

図３乃至図５は、仮ウェーハ形成ステップの説明図である。このステップでは、先ず、図３に示すように、平板形状をなすガラス板等のサポート基板４０の支持面４０ａ（図３中上面）に仮接着剤シート４１を貼付する。仮接着剤シート４１の両面には、ＵＶ照射や薬品処理等を行うことによって、接着力を失う性質を有する仮接着剤がそれぞれ積層されている。仮接着剤シート４１の貼付後、ダイシングテープ３１（図２参照）から個々の第１デバイスチップ１５を剥離する。そして、サポート基板４０上の仮接着剤シート４１に対し、剥離した第１デバイスチップ１５の表面１５ａ側（第１半導体デバイス１３側）を押圧して接着する。この接着において、サポート基板４０上における各第１デバイスチップ１５は、第２半導体ウェーハ２０における各第２半導体デバイス２３（図６Ａ参照）に対応するように位置付けられる。 3 to 5 are explanatory diagrams of the temporary wafer forming step. In this step, first, as shown in FIG. 3, a temporary adhesive sheet 41 is attached to a support surface 40 a (upper surface in FIG. 3) of a support substrate 40 such as a flat glass plate. On both surfaces of the temporary adhesive sheet 41, temporary adhesives having a property of losing adhesive force by performing UV irradiation, chemical treatment, or the like are laminated. After sticking the temporary adhesive sheet 41, the individual first device chips 15 are peeled from the dicing tape 31 (see FIG. 2). Then, the surface 15 a side (first semiconductor device 13 side) of the peeled first device chip 15 is pressed and bonded to the temporary adhesive sheet 41 on the support substrate 40. In this bonding, each first device chip 15 on the support substrate 40 is positioned so as to correspond to each second semiconductor device 23 (see FIG. 6A) on the second semiconductor wafer 20.

次いで、図４に示すように、サポート基板４０上の隣接する第１デバイスチップ１５間をエポキシ樹脂等の樹脂４２で充填する。これにより、サポート基板４０に複数の第１デバイスチップ１５が配設され、第１デバイスチップ１５間に樹脂４２が充填された薄平板形状となる仮ウェーハ４４が形成される。なお、図４において、樹脂４２は、第１デバイスチップ１５の裏面１５ｂと同じ高さまで充填したが、後述する図５の研削後の第１デバイスチップ１５の裏面１５ｂの高さと少なくとも同じ高さまで充填すればよい。また、図４では、第１デバイスチップ１５の裏面１５ｂが露出しているが、かかる裏面１５ｂを樹脂４２で被覆するように第１デバイスチップ１５間に樹脂を充填してもよい。 Next, as shown in FIG. 4, the space between the adjacent first device chips 15 on the support substrate 40 is filled with a resin 42 such as an epoxy resin. As a result, a plurality of first device chips 15 are arranged on the support substrate 40, and a temporary wafer 44 having a thin flat plate shape in which the resin 42 is filled between the first device chips 15 is formed. In FIG. 4, the resin 42 is filled up to the same height as the back surface 15b of the first device chip 15. However, the resin 42 is filled up to at least the same height as the back surface 15b of the first device chip 15 after grinding in FIG. do it. In FIG. 4, the back surface 15 b of the first device chip 15 is exposed. However, the resin may be filled between the first device chips 15 so that the back surface 15 b is covered with the resin 42.

仮ウェーハ４４の形成後、図５に示すように、二点鎖線で示す第１デバイスチップ１５の裏面１５ｂと、樹脂４２の上面とを研削装置（不図示）で研削し、第１デバイスチップ１５を所定の仕上げ厚みに薄化する。 After the formation of the temporary wafer 44, as shown in FIG. 5, the back surface 15b of the first device chip 15 indicated by a two-dot chain line and the upper surface of the resin 42 are ground by a grinding apparatus (not shown), and the first device chip 15 Is reduced to a predetermined finish thickness.

仮ウェーハ形成ステップを実施した後、貼り合わせウェーハ形成ステップを実施する。図６Ａ及び図６Ｂは、貼り合わせウェーハ形成ステップの説明図である。このステップでは、先ず、図６Ａに示すように、第２半導体ウェーハ２０における第２基台２１の表面２１ａ側に永久接着剤４６を塗布する。永久接着剤４６は、後工程や製品としての使用時においても接着状態を確保できる接着特性を有する。次に、真空中において、仮ウェーハ４４における第１デバイスチップ１５の裏面１５ｂ側を、第２半導体ウェーハ２０における第２基台２１の表面２１ａ側（永久接着剤４６側）に対面させる。次いで、仮ウェーハ４４と第２半導体ウェーハ２０とのアライメントを行い、第１デバイスチップ１５と第２半導体デバイス２３とが上下方向に整列して対応した状態に位置付ける。この状態から、図６Ｂに示すように、仮ウェーハ４４及び第２半導体ウェーハ２０を永久接着剤４６で貼り合わせて積層させることで貼り合わせウェーハ５０を形成する。貼り合わせウェーハ５０では、第２分割予定ライン２２及び第２電極２４の上方に仮ウェーハ４４の樹脂４２が配設される。 After performing the temporary wafer forming step, the bonded wafer forming step is performed. 6A and 6B are explanatory diagrams of a bonded wafer forming step. In this step, first, a permanent adhesive 46 is applied to the surface 21a side of the second base 21 in the second semiconductor wafer 20, as shown in FIG. 6A. The permanent adhesive 46 has an adhesive property that can ensure an adhesive state even when used as a post-process or product. Next, in vacuum, the back surface 15 b side of the first device chip 15 in the temporary wafer 44 is made to face the front surface 21 a side (permanent adhesive 46 side) of the second base 21 in the second semiconductor wafer 20. Next, the temporary wafer 44 and the second semiconductor wafer 20 are aligned, and the first device chip 15 and the second semiconductor device 23 are aligned in the vertical direction and positioned in a corresponding state. From this state, as shown in FIG. 6B, the temporary wafer 44 and the second semiconductor wafer 20 are bonded and laminated with a permanent adhesive 46 to form a bonded wafer 50. In the bonded wafer 50, the resin 42 of the temporary wafer 44 is disposed above the second scheduled division line 22 and the second electrode 24.

なお、永久接着剤４６による接着に代えて、仮ウェーハ４４及び第２半導体ウェーハ２０の何れか一方にＳｉＮ膜を形成する一方、何れか他方にＳｉ膜を形成し、これらを化学結合により接合するＳｉＮ−Ｓｉ結合により貼り合わせを行ってもよい。また、永久接着剤４６を使用せずに常温接合によって貼り合わせを行ってもよい。 Instead of bonding with the permanent adhesive 46, an SiN film is formed on one of the temporary wafer 44 and the second semiconductor wafer 20, while an Si film is formed on either of them, and these are bonded by chemical bonding. Bonding may be performed by SiN-Si bonding. Further, bonding may be performed by room temperature bonding without using the permanent adhesive 46.

貼り合わせウェーハ形成ステップを実施した後、サポート基板剥離ステップを実施する。図７は、サポート基板剥離ステップの説明図である。このステップでは、仮接着剤シート４１に所定処理を施して接着力を失わせた後、貼り合わせウェーハ５０からサポート基板４０を剥離する。これにより、貼り合わせウェーハ５０からサポート基板４０と共に仮接着剤シート４１が除去された積層ウェーハ５２が形成される。積層ウェーハ５２では、第１デバイスチップ１５の表面１５ａと、この表面１５ａと同一面上に位置する樹脂４２とが露出した状態となる。 After performing the bonded wafer forming step, a support substrate peeling step is performed. FIG. 7 is an explanatory diagram of the support substrate peeling step. In this step, the temporary adhesive sheet 41 is subjected to a predetermined process to lose the adhesive force, and then the support substrate 40 is peeled from the bonded wafer 50. Thereby, the laminated wafer 52 from which the temporary adhesive sheet 41 is removed together with the support substrate 40 from the bonded wafer 50 is formed. In the laminated wafer 52, the surface 15a of the first device chip 15 and the resin 42 located on the same plane as the surface 15a are exposed.

サポート基板剥離ステップを実施した後、貫通電極形成ステップを実施する。このステップでは、先ず、図８Ａに示すように、積層ウェーハ５２において、第１デバイスチップ１５の表面１５ａと、樹脂４２の図８Ａ中上面とにレジスト５４を塗布する。レジスト５４の塗布後、レジスト５４をパターンに従って露光してマスクを形成する。このマスクを介してドライエッチングを施すと、図８Ｂに示すように、樹脂４２と、永久接着剤４６とを貫通する複数の貫通孔５６が形成される。貫通孔５６は、第２電極２４の上面に達するように形成される。貫通孔５６の形成後、図８Ｃに示すように、薬液等によってレジスト５４が剥離される。 After performing the support substrate peeling step, a through electrode forming step is performed. In this step, first, as shown in FIG. 8A, a resist 54 is applied to the surface 15a of the first device chip 15 and the upper surface of the resin 42 in FIG. After applying the resist 54, the resist 54 is exposed according to a pattern to form a mask. When dry etching is performed through this mask, as shown in FIG. 8B, a plurality of through holes 56 penetrating the resin 42 and the permanent adhesive 46 are formed. The through hole 56 is formed so as to reach the upper surface of the second electrode 24. After the through hole 56 is formed, the resist 54 is peeled off by a chemical solution or the like as shown in FIG.

レジスト５４の剥離後、図９に示すように、積層ウェーハ５２の上面側から、各貫通孔５６内に銅をそれぞれ充填し、上端側を平坦に形成する。これにより、各貫通孔５６内の内部において、上端側が露出する貫通電極５８が形成される。貫通電極５８の上端側は、表面１５ａ上を延びて平坦化され、第１デバイスチップ１５の表面１５ａに配設される第１電極（不図示）に接続される。また、貫通電極５８の下端は第２電極２４に接続される。従って、貫通電極５８によって、各第１デバイスチップ１５の第１半導体デバイス１３と、第２半導体ウェーハ２０の各第２半導体デバイス２３とが電気的に接続される。 After the resist 54 is peeled off, as shown in FIG. 9, the through holes 56 are filled with copper from the upper surface side of the laminated wafer 52, and the upper end side is formed flat. Thus, a through electrode 58 is formed in each through hole 56 so that the upper end side is exposed. The upper end side of the through electrode 58 extends on the surface 15 a and is flattened, and is connected to a first electrode (not shown) disposed on the surface 15 a of the first device chip 15. The lower end of the through electrode 58 is connected to the second electrode 24. Accordingly, the first semiconductor device 13 of each first device chip 15 and each second semiconductor device 23 of the second semiconductor wafer 20 are electrically connected by the through electrode 58.

貫通電極形成ステップを実施した後、図１０に示すように、第２半導体ウェーハ薄化ステップを実施する。このステップでは、第２半導体ウェーハ２０における第２基台２１の裏面２１ｂ側を研削装置（不図示）によって研削し、第２基台２１を所定の仕上げ厚みに形成する。そして、研削後に、研磨装置（不図示）によって裏面２１ｂを研磨し、裏面２１ｂを平坦化する。 After performing the through electrode forming step, a second semiconductor wafer thinning step is performed as shown in FIG. In this step, the back surface 21b side of the second base 21 in the second semiconductor wafer 20 is ground by a grinding device (not shown) to form the second base 21 with a predetermined finish thickness. And after grinding, the back surface 21b is grind | polished with a polisher (not shown), and the back surface 21b is planarized.

第２半導体ウェーハ薄化ステップを実施した後、図１１に示すように、分割ステップを実施する。このステップでは、積層ウェーハ５２における第２基板２１の裏面２１ｂと環状フレーム６０とにダイシングテープ６１を貼着し、積層ウェーハ５２を環状フレーム６０で支持する。そして、ダイシングテープ６１が貼着された状態の積層ウェーハ５２を切削装置（不図示）のテーブル６３上に載置してから、切削すべき第２分割予定ライン２２を検出する。この検出結果に基づき、切削装置（不図示）の切削ブレード６４を第２分割予定ライン２２に沿って位置付ける。そして、切削ブレード６４の下端がダイシングテープ６１の厚み方向中間に達するように位置付けてから、高速回転する切削ブレード６４と、積層ウェーハ５２とを第２分割予定ライン２２の延在方向に相対移動する。これにより、積層ウェーハ５２がフルカットで切削加工され、積層ウェーハ５２が全ての第２分割予定ライン２２に沿って個々の積層デバイスＤに分割される。なお、積層デバイスＤにおいて、第２半導体デバイス２３が形成されて第２半導体ウェーハ２０から分割された構成部分が第２デバイスチップ２５となる。 After performing the second semiconductor wafer thinning step, the dividing step is performed as shown in FIG. In this step, the dicing tape 61 is attached to the back surface 21 b of the second substrate 21 and the annular frame 60 in the laminated wafer 52, and the laminated wafer 52 is supported by the annular frame 60. Then, after placing the laminated wafer 52 on which the dicing tape 61 is stuck on the table 63 of the cutting device (not shown), the second scheduled division line 22 to be cut is detected. Based on the detection result, the cutting blade 64 of the cutting device (not shown) is positioned along the second division planned line 22. Then, after positioning the lower end of the cutting blade 64 so as to reach the middle of the dicing tape 61 in the thickness direction, the cutting blade 64 rotating at a high speed and the laminated wafer 52 are relatively moved in the extending direction of the second division line 22. . Thereby, the laminated wafer 52 is cut by a full cut, and the laminated wafer 52 is divided into individual laminated devices D along all the second division planned lines 22. In the laminated device D, the component part formed by dividing the second semiconductor device 20 from the second semiconductor wafer 20 becomes the second device chip 25.

以上のように、本実施の形態に係る積層デバイスの製造方法では、図９に示すように、第１デバイスチップ１５間の樹脂４２に貫通電極５８を形成したので、第１デバイスチップ１５を貫通する貫通電極を形成しなくてよくなる。これにより、第１半導体デバイス１３を含む第１半導体ウェーハ１０（図１参照）において、貫通電極を使用しない既存のワイヤーボンディング用の配線レイアウトを変更せずに利用することが可能となる。この結果、配線レイアウトの設計変更や、エッチング用のマスク製作等の負担を軽減でき、第１半導体ウェーハ１０の作り直しもなくすことができる。 As described above, in the method for manufacturing a laminated device according to the present embodiment, as shown in FIG. 9, since the through electrode 58 is formed in the resin 42 between the first device chips 15, the first device chip 15 is penetrated. This eliminates the need to form through-electrodes. As a result, the first semiconductor wafer 10 including the first semiconductor device 13 (see FIG. 1) can be used without changing the existing wire bonding wiring layout that does not use the through electrode. As a result, it is possible to reduce the burden of design change of the wiring layout, production of a mask for etching, and the like, and the first semiconductor wafer 10 can be remade.

なお、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。上記実施の形態において、添付図面に図示されている大きさや形状などについては、これに限定されず、本発明の効果を発揮する範囲内で適宜変更することが可能である。その他、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施することが可能である。 In addition, this invention is not limited to the said embodiment, It can change and implement variously. In the above-described embodiment, the size, shape, and the like illustrated in the accompanying drawings are not limited to this, and can be appropriately changed within a range in which the effect of the present invention is exhibited. In addition, various modifications can be made without departing from the scope of the object of the present invention.

例えば、分割ステップは、上記のように、切削ブレード６４によるフルカットでの切削加工に限定されるものではない。例を挙げると、レーザビームを照射するアブレーション加工によるフルカット、切削加工やアブレーション加工によるハーフカット後ブレーキング装置を使用する割断、積層ウェーハ５２内に改質層を形成した後、ブレーキング装置を使用する割断等で積層ウェーハ５２を個々の積層デバイスＤに分割するようにしてもよい。ここで、アブレーションとは、レーザビームの照射強度が所定の加工閾値以上になると、固体表面で電子、熱的、光科学的及び力学的エネルギーに変換され、その結果、中性原子、分子、正負のイオン、ラジカル、クラスタ、電子、光が爆発的に放出され、固体表面がエッチングされる現象をいう。 For example, the dividing step is not limited to the cutting with a full cut by the cutting blade 64 as described above. For example, full cutting by ablation processing with laser beam irradiation, cleaving using a braking device after half-cutting by cutting or ablation processing, forming a modified layer in the laminated wafer 52, The laminated wafer 52 may be divided into individual laminated devices D by cleaving to be used. Here, ablation means that when the irradiation intensity of the laser beam exceeds a predetermined processing threshold, it is converted into electronic, thermal, photochemical and mechanical energy on the solid surface, resulting in neutral atoms, molecules, positive and negative Ions, radicals, clusters, electrons, and light are explosively emitted and the solid surface is etched.

また、上記積層ウェーハ５２では、第１半導体ウェーハ１０と第２半導体ウェーハ２０との２枚のウェーハを貼り合わせたが、ウェーハの枚数を増加し、積層デバイスＤにおける半導体デバイスの積層数を増やしてもよい。 In the laminated wafer 52, two wafers of the first semiconductor wafer 10 and the second semiconductor wafer 20 are bonded together, but the number of wafers is increased and the number of laminated semiconductor devices in the laminated device D is increased. Also good.

また、貫通電極形成ステップにあっては、レジスト５４（図８Ｃ参照）の除去後において、図１２に示すように、第１デバイスチップ１５の表面１５ａに樹脂４２を積層させた状態としてもよい。この場合、上記した貫通孔５６を形成するエッチングによって、第１デバイスチップ１５の表面１５ａ上に位置する樹脂４２にも貫通孔７０を形成する。そして、積層ウェーハ５２の上面側から、各貫通孔５６、７０内に銅をそれぞれ充填し、上端側を平坦に形成する。これにより、貫通孔５６、７０内の内部と、隣接する貫通孔５６、７０の上部を連結する位置に貫通電極５８が形成される。貫通電極５８において、貫通孔７０内を延在する部分の下端は、第１デバイスチップ１５の第１電極（不図示）に接続される。また、貫通電極５８における貫通孔５６内を延在する部分の下端は、第２電極２４に接続される。従って、貫通電極５８によって、各第１デバイスチップ１５の第１半導体デバイス１３と、第２半導体ウェーハ２０の各第２半導体デバイス２３とが電気的に接続される。 Further, in the through electrode forming step, after the resist 54 (see FIG. 8C) is removed, the resin 42 may be laminated on the surface 15a of the first device chip 15 as shown in FIG. In this case, the through hole 70 is also formed in the resin 42 located on the surface 15a of the first device chip 15 by the etching for forming the through hole 56 described above. Then, the through holes 56 and 70 are filled with copper from the upper surface side of the laminated wafer 52, and the upper end side is formed flat. As a result, the through electrode 58 is formed at a position connecting the inside of the through holes 56 and 70 and the upper part of the adjacent through holes 56 and 70. In the through electrode 58, the lower end of the portion extending through the through hole 70 is connected to the first electrode (not shown) of the first device chip 15. Further, the lower end of the portion of the through electrode 58 that extends through the through hole 56 is connected to the second electrode 24. Accordingly, the first semiconductor device 13 of each first device chip 15 and each second semiconductor device 23 of the second semiconductor wafer 20 are electrically connected by the through electrode 58.

また、上記の実施の形態においては、上記各ステップは別々の装置で実施されてもよいし、同一の装置で実施されてもよい。 Moreover, in said embodiment, said each step may be implemented with a separate apparatus, and may be implemented with the same apparatus.

以上説明したように、本発明は、複数の半導体デバイスが積層された積層デバイスに貫通電極を形成する際に有用であり、貫通電極を使用しない既存の配線レイアウトを、貫通電極を使用する際にも使用することができるという効果を有する。 As described above, the present invention is useful when forming a through electrode in a stacked device in which a plurality of semiconductor devices are stacked, and an existing wiring layout that does not use a through electrode is used when a through electrode is used. Can also be used.

１０第１半導体ウェーハ
１２第１分割予定ライン
１３第１半導体デバイス
１５第１デバイスチップ
２０第２半導体ウェーハ
２２第２分割予定ライン
２３第２半導体デバイス
２５第２デバイスチップ
４０サポート基板
４２樹脂
４４仮ウェーハ
５０貼り合わせウェーハ
５２積層ウェーハ
５８貫通電極
Ｄ積層デバイス DESCRIPTION OF SYMBOLS 10 1st semiconductor wafer 12 1st division planned line 13 1st semiconductor device 15 1st device chip 20 2nd semiconductor wafer 22 2nd division planned line 23 2nd semiconductor device 25 2nd device chip 40 Support substrate 42 Resin 44 Temporary wafer 50 Bonded wafer 52 Multilayer wafer 58 Through electrode D Multilayer device

Claims

表面に設定された交差する複数の分割予定ラインで区画される各領域に第１半導体デバイスが形成された第１半導体ウェーハから分割された第１デバイスチップと、表面に設定された交差する複数の分割予定ラインで区画される各領域に第２半導体デバイスが形成された第２半導体ウェーハから分割された第２デバイスチップと、が積層されて形成された積層デバイスの製造方法であって、
該第１半導体ウェーハを該分割予定ラインに沿って複数の第１デバイスチップに分割する第１半導体ウェーハ分割ステップと、
該第１半導体ウェーハ分割ステップを実施した後に、該第２半導体デバイスに対応させて複数の該第１デバイスチップを位置付けつつ隣接する該第１デバイスチップ間を樹脂で充填して形成された薄平板形状の仮ウェーハを該第２半導体ウェーハの該表面に積層させた積層ウェーハを準備する積層ウェーハ準備ステップと、
該積層ウェーハ準備ステップを実施した後に、該第１デバイスチップ間の該樹脂に貫通電極を形成して、各該第１デバイスチップの該第１半導体デバイスと該第２半導体ウェーハの各該第２半導体デバイスとを接続する貫通電極形成ステップと、
該貫通電極形成ステップを実施した後、該積層ウェーハを個々の積層デバイスへと分割する分割ステップと、
を備えたことを特徴とする積層デバイスの製造方法。 A first device chip divided from a first semiconductor wafer in which a first semiconductor device is formed in each region defined by a plurality of crossing scheduled lines set on the surface, and a plurality of crossing set on the surface A manufacturing method of a laminated device formed by laminating a second device chip divided from a second semiconductor wafer in which a second semiconductor device is formed in each region partitioned by a division line,
A first semiconductor wafer dividing step of dividing the first semiconductor wafer into a plurality of first device chips along the planned dividing line;
After performing the first semiconductor wafer dividing step, a thin flat plate between said first device chip in correspondence to the second semiconductor device adjacent while positioning a plurality of first device chip formed by filling with a resin A laminated wafer preparation step of preparing a laminated wafer in which a temporary wafer having a shape is laminated on the surface of the second semiconductor wafer ;
After performing the laminated wafer preparation step, a through electrode is formed in the resin between the first device chips, and the second semiconductor wafer of each first device chip and each second of the second semiconductor wafer are formed. A through electrode forming step for connecting the semiconductor device;
After performing the through electrode forming step, a dividing step of dividing the laminated wafer into individual laminated devices;
A method for manufacturing a laminated device, comprising:

該積層ウェーハ準備ステップは、
該第１半導体ウェーハ分割ステップを実施した後に、平板形状のサポート基板上に、該第１デバイスチップを該第２半導体ウェーハの各該第２半導体デバイスに対応させた位置に位置付けて、複数の該第１デバイスチップを配設するとともに、隣接する該第１デバイスチップ間に樹脂を充填して薄平板形状の仮ウェーハを形成する仮ウェーハ形成ステップと、
該仮ウェーハ形成ステップを実施した後に、該仮ウェーハの該第１デバイスチップの裏面側を該第２半導体ウェーハの該表面に対面させるとともに、該仮ウェーハの該第１デバイスチップと該第２半導体ウェーハの該第２半導体デバイスとを対応させて貼り合わせて、貼り合わせウェーハを形成する貼り合わせウェーハ形成ステップと、
該貼り合わせウェーハ形成ステップを実施した後に、該貼り合わせウェーハから該サポート基板を剥離するサポート基板剥離ステップと、
を備えたことを特徴とする請求項１記載の積層デバイスの製造方法。 The laminated wafer preparation step includes:
After performing the first semiconductor wafer dividing step, the first device chip is positioned on a flat support substrate in a position corresponding to each second semiconductor device of the second semiconductor wafer, and a plurality of the plurality of A temporary wafer forming step of disposing a first device chip and filling a resin between adjacent first device chips to form a thin flat plate-shaped temporary wafer;
After performing the temporary wafer forming step, the back surface side of the first device chip of the temporary wafer faces the surface of the second semiconductor wafer, and the first device chip and the second semiconductor of the temporary wafer A bonded wafer forming step of forming a bonded wafer by bonding the wafer in correspondence with the second semiconductor device; and
After performing the bonded wafer forming step, a support substrate peeling step for peeling the support substrate from the bonded wafer;
The method for manufacturing a laminated device according to claim 1, comprising: