JP6315170B2 - 半導体封止用エポキシ樹脂組成物、半導体実装構造体、およびその製造方法 - Google Patents

半導体封止用エポキシ樹脂組成物、半導体実装構造体、およびその製造方法 Download PDF

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Description

本発明は、エポキシ樹脂組成物に関し、特にチップオンウエハ(CoW)型の半導体封止材として適切なエポキシ樹脂組成物に関する。
近年、電子機器の小型化がすすみ、半導体製品にも薄型化、小型化が求められている。そこで、個片化する前の半導体ウエハの状態で、複数の半導体ベアチップを実装し、封止を行うウエハレベルチップサイズパッケージといわれるパッケージ技術が注目されている。半導体封止材と半導体ウエハとの積層体は、その後、個片化(ダイシング)され、チップレベルの半導体製品が得られる。このような半導体製品は、実装面積が半導体ベアチップと同じ大きさになるため、ウエハをダイシングしてから半導体ベアチップを実装し、封止する一般的な方法に比べて、小型化しやすいという特徴がある。
さらに、半導体製品には、小型であると同時に高性能であることが求められている。そこで、半導体ベアチップを縦方向に積層した半導体実装構造体が検討されている。半導体ベアチップを積層する方法としては、半導体ベアチップ同士を積み上げていくチップオンチップ(CoC)方式や、半導体ウエハ基板上に良品の半導体ベアチップを実装していくチップオンウエハ(CoW)方式などが挙げられる。
CoW方式は、ウエハレベルチップサイズパッケージ技術を利用するものである。CoW方式では、半導体ウエハ基板上に複数の半導体ベアチップを実装し、半導体封止材で封止する。その後、得られた半導体実装構造体がダイシングされる。
CoW方式では、半導体ウエハ基板全体に対して半導体封止材による封止が行われる。そのため、半導体封止材の硬化後、ダイシング前の半導体実装構造体の反りが大きな問題となっている。半導体封止材は熱硬化性の樹脂を含んでいるため、半導体封止材の成型工程では、硬化反応促進のための加熱処理が施される。その後の冷却工程において、半導体ベアチップ、半導体封止材および半導体ウエハ基板は、それぞれの熱膨張率に従って収縮するため、寸法変化にばらつきが生じる。その結果、半導体実装構造体に反りが生じる。
半導体ベアチップや半導体ウエハ基板は、シリコンやサファイアといった材料からなるため、寸法変化は小さい。一方、半導体封止材は、ガラス転移点を超えると熱膨張率が極端に大きくなり、寸法変化が大きくなる。そこで、半導体封止材にフィラーといわれる無機物を60〜95%或いは80〜95%配合して、半導体封止材の熱膨張率を低く抑えることが行われている(特許文献1および2参照)。さらに、半導体封止材にシリコーンゴムなどのゴム成分を配合し、硬化後の半導体封止材の内部応力を低下させ、半導体実装構造体の反りを小さくすることが行われている(特許文献3参照)。
特開2012−209453号公報 特開2013−10940号公報 特開2011−195742号公報
半導体封止材としては、一般的にエポキシ樹脂が使用されており、特に取扱い性の点から脂環式のエポキシ樹脂が使用されている。脂環式エポキシ樹脂は粘度が低いため、多量のフィラーを配合することができる。多量のフィラーを配合することにより、半導体実装構造体の反りは多少解消されるものの、十分ではない。半導体実装構造体に反りがあると、ダイシング工程の際に半導体実装構造体をダイシングテープに固定することが困難となり、ダイシングを行うことができない。また、ダイシング後の個片化半導体実装構造体自体に反りがあると、個片化半導体実装構造体を電子機器に搭載した場合に接続不良を起こすことがある。また、近年では、低コスト化を背景に、より大面積のウエハ基板を封止することが求められている。そのため、半導体実装構造体の反りのさらなる低減が求められている。
さらに、CoW方式により半導体実装構造体を製造する場合、ダイシングの際にも問題が生じやすいことがわかった。つまり、硬度が大きく異なる材料からなる積層体、具体的には、軟質の半導体封止材と硬質の半導体ウエハ基板との積層体を同時にダイシングするため、半導体ウエハ基板から硬化した半導体封止材(以下、単に硬化物もしくはオーバーモールド材と称する場合がある)が剥離したり、硬化物が欠けたりすることがある。
本発明は、オーバーモールド材で封止された半導体実装構造体の反りを抑制することを目的とする。さらに、ダイシング時におけるオーバーモールド材の剥離および欠けを低減することを目的とする。また、半導体実装構造体の反りを抑制し、剥離や欠けが少なく、さらには、取扱い性にも優れる半導体封止用のエポキシ樹脂組成物を提供することを目的とする。
すなわち、本発明の一局面は、(A)ノボラック型エポキシ樹脂を10〜45質量%含むエポキシ樹脂100質量部と、(B)酸無水物50〜150質量部と、(C)硬化促進剤2〜12質量部と、(D)シリコーンゲルまたはシリコーンオイル5〜50質量部と、(E)平均粒径2〜30μmの溶融シリカと、を含み、前記(E)溶融シリカの含有量が80〜92質量%であり、25℃でのせん断速度2.5(1/s)における粘度が1000Pa・s以下である半導体封止用エポキシ樹脂組成物に関する。
本発明の他の一局面は、(a)複数の素子搭載領域を有する半導体ウエハ基板と、(b)前記複数の素子搭載領域に搭載される複数の半導体ベアチップと、(c)前記複数の半導体ベアチップの表面を覆い、かつ、前記半導体ベアチップ同士の間に充填されるオーバーモールド材と、を具備し、前記オーバーモールド材が、前記半導体封止用エポキシ樹脂組成物の硬化物である、半導体実装構造体に関する。
本発明のさらに他の一局面は、複数の半導体ベアチップがそれぞれ搭載された複数の素子搭載領域を有する半導体ウエハ基板に、前記半導体封止用エポキシ樹脂組成物を、前記複数の半導体ベアチップの表面を覆い、かつ、前記半導体ベアチップ同士の間に充填されるように、オーバーモールド成型する工程を具備する、半導体実装構造体の製造方法に関する。
本発明のエポキシ樹脂組成物によれば、半導体封止材で封止された半導体実装構造体の反りや、ダイシング時の硬化した半導体封止材の剥離、硬化した半導体封止材の欠けを低減することができる。また、このエポキシ樹脂組成物は、取扱い性にも優れている。
半導体実装構造体の製造方法の一例を説明するための図である。 半導体実装構造体の一例を模式的に示す上面図である。 実施例2で得られた半導体実装構造体の断面における、硬化物部分の顕微鏡写真(1000倍)である。 比較例2で得られた半導体実装構造体の断面における、硬化物部分の顕微鏡写真(1000倍)である。 実施例2で得られた半導体実装構造体の断面における、硬化物と半導体ウエハ基板との界面付近の顕微鏡写真(1000倍)である。 比較例2で得られた半導体実装構造体の断面における、硬化物と半導体ウエハ基板との界面付近の顕微鏡写真(1000倍)である。
本発明の半導体封止用エポキシ樹脂組成物は、(A)ノボラック型エポキシ樹脂を10〜45質量%含むエポキシ樹脂100質量部と、(B)酸無水物50〜150質量部と、(C)硬化促進剤2〜12質量部と、(D)シリコーンゲルまたはシリコーンオイル5〜50質量部と、(E)平均粒径2〜30μmの溶融シリカとを含む。エポキシ樹脂組成物に含まれる溶融シリカ(E)の含有量は80〜92質量%である。エポキシ樹脂組成物の25℃でのせん断速度2.5(1/s)における粘度は1000Pa・s以下である。
エポキシ樹脂(A)のうち、ノボラック型エポキシ樹脂は、エピクロルヒドリンとノボラック型樹脂とから得られる樹脂である。ノボラック型エポキシ樹脂としては、例えば、フェノールノボラック型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂、ジシクロペンタジエンノボラック型エポキシ樹脂、ビフェニルノボラック型エポキシ樹脂などが挙げられる。ノボラック型エポキシ樹脂を特定量含むエポキシ樹脂(A)と、特定量の酸無水物(B)、硬化促進剤(C)、シリコーンゲルまたはシリコーンオイル(D)、溶融シリカ(E)とを含む樹脂組成物を半導体封止材として使用した場合、封止された半導体実装構造体の反りや、ダイシング時の硬化した半導体封止材の剥離、硬化した半導体封止材の欠けを低減できる。なかでも、下記式(1)で示すようなジシクロペンタジエンノボラック型エポキシ樹脂および下記式(2)で示すようなビフェニルノボラック型エポキシ樹脂が、上記問題を低減する効果が大きい点で好ましい。
(式中、Rは水素原子または炭素数1〜6のアルキル基を表し、nは0〜15の整数を表す。)
(式中、Rは水素原子または炭素数1〜4の低級アルキル基、フェニル基またはハロゲン原子を表し、nは平均値を表し、1.01〜5である。)
なお、式(2)で表されるビフェニルノボラック構造を有するエポキシ樹脂は、NC−3000として、日本化薬株式会社から市販されている。
ノボラック型エポキシ樹脂は、エポキシ樹脂(A)中、10〜45質量%含まれている。エポキシ樹脂(A)中のノボラック型エポキシ樹脂の含有量が10質量%より少ないと、半導体封止材で封止された半導体実装構造体の反りが大きくなり、さらに、ダイシング時に硬化物の剥離や欠けが生じる。また、ノボラック型エポキシ樹脂の含有量が45質量%を超えると、エポキシ樹脂組成物の粘度が高くなり、取扱い性が低下する。ノボラック型エポキシ樹脂の含有量は、エポキシ樹脂(A)中、25〜35質量%であることが好ましい。
ノボラック型エポキシ樹脂を含むエポキシ樹脂組成物の硬化物は、ダイシングによって半導体ウエハ基板から剥離し難い。これは、ノボラック型エポキシ樹脂が、硬化物の靭性を向上させるためであると推察される。また、ボラック型エポキシ樹脂を含むエポキシ樹脂組成物の硬化物は、ダイシング時に欠け難い。これは、ノボラック型エポキシ樹脂が芳香環を有しているため、硬化物に剛直性を与えるためであると推察される。
ノボラック型エポキシ樹脂以外のエポキシ樹脂としては、特に限定されない。例えば、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、ビスフェノールAD型エポキシ樹脂、ビスフェノールS型エポキシ樹脂、フルオレン型エポキシ樹脂、ナフタレン型エポキシ樹脂、ビフェニル型エポキシ樹脂、グリシジルアミン型エポキシ樹脂、脂環式エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、ポリエーテル型エポキシ樹脂、シリコーン変性エポキシ樹脂等を用いることができる。これらは単独で用いてもよく、2種以上を組み合わせて使用してもよい。これらのうちでは、ナフタレン型エポキシ樹脂、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、ビスフェノールAD型エポキシ樹脂、ビフェニル型エポキシ樹脂が好ましく、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、ナフタレン型エポキシ樹脂がより好ましく、ビスフェノールA型エポキシ樹脂が取り扱い性の点でさらに好ましい。これらを2種以上組み合わせて使用してもよい。
酸無水物(B)は、エポキシ樹脂の硬化剤であり、特に限定されない。例えば、無水フタル酸、ヘキサヒドロ無水フタル酸、アルキルヘキサヒドロ無水フタル酸、アルキルテトラヒドロ無水フタル酸、トリアルキルテトラヒドロ無水フタル酸、無水コハク酸、無水メチルナジック酸、無水トリメリット酸、無水ピロメット酸、メチルノルボルナン−2,3−ジカルボン酸等が挙げられる。これらは単独で用いてもよく、2種以上を組み合わせて使用してもよい。なかでも、メチルテトラヒドロ無水フタル酸またはメチルヘキサヒドロ無水フタル酸が好ましい。
酸無水物(B)は、エポキシ樹脂(A)100質量部に対して50〜150質量部配合される。エポキシ樹脂(A)100質量部に対して、酸無水物(B)の配合量が50質量部より少ないと硬化性が低下し、150質量部を超えると、硬化物の強度が小さくなる。酸無水物(B)の配合量は、80〜120質量部であることが好ましい。
硬化促進剤(C)としては、特に限定されない。例えば、アミン系硬化促進剤、イミダゾール系硬化促進剤、リン系硬化促進剤、ホスホニウム塩系硬化促進剤、双環式アミジン類とその誘導体、有機金属錯体、ポリアミンの尿素化物等が挙げられる。硬化促進剤は、潜在性を有することが好ましい。潜在性硬化促進剤としては、例えば、アミン系硬化促進剤、イミダゾール系硬化促進剤、リン系硬化促進剤等が挙げられる。また、硬化促進剤(C)は、エポキシ樹脂等の樹脂との反応生成物(アダクト)として使用することが好ましい。
硬化促進剤(C)は、エポキシ樹脂(A)100質量部に対して2〜12質量部配合される。エポキシ樹脂(A)100質量部に対して、硬化促進剤(C)の配合量が2質量部より少ないと、配合したことの効果が十分に見られず、12質量部を超えると、成型性が低下する。硬化促進剤(C)の配合量は、5〜9質量部であることが好ましい。なお、硬化促進剤(C)をアダクトとして使用する場合、硬化促進剤の配合量とは、硬化促進剤以外の成分(エポキシ樹脂等)を除いた硬化促進剤の正味の量を意味する。
シリコーンゲルまたはシリコーンオイル(D)は、エポキシ樹脂組成物の粘度を調整する役割を担うとともに、硬化物の内部応力を低下させ、硬化物で封止された半導体実装構造体の反りを低減する。シリコーンゲルは、ポリシロキサン構造を持ち、縮合反応方法や付加反応方法により製造される。シリコーンオイルは、やはりポリシロキサン構造を有し、シロキサン結合が概ね2000以下の直鎖構造を有する。これらの製造方法は公知であり、例えば、特開昭54−48720号公報、特開昭48−17847号公報等に記載の製造方法で得ることができる。具体的には、例えば、触媒として白金系化合物の存在下、ビニル基含有オルガノポリシロキサンに、SiH基含有シロキサンをビニル基1個に対して、SiH基0.3〜0.8個の割合で反応させることにより、得ることができる。なかでも、シリコーンゲルを使用することが好ましい。
シリコーンゲルまたはシリコーンオイル(D)は、エポキシ樹脂(A)100質量部に対して5〜50質量部配合される。シリコーンゲルまたはシリコーンオイル(D)の配合量が、エポキシ樹脂(A)100質量部に対して5質量部より少ないと、封止された半導体実装構造体の反りが低減されず、50質量部を超えると取扱い性が低下する。シリコーンゲルまたはシリコーンオイル(D)の配合量は、10〜40質量部であることが好ましい。
また、シリコーンゲルまたはシリコーンオイル(D)をエポキシ樹脂に均一に分散させるための分散剤を配合してもよい。分散剤としては、たとえば、分子中に下記式(3)で表される構造を有するオルガノポリシロキサン誘導体を挙げることができる。
−[−B−A−B−(C−D)n−C−]p− (3)
式(3)中、Aは、両末端に活性水素含有基を有する、20〜50個のシロキサン結合を有するオルガノポリシロキサン化合物残基を表す。Bは、活性水素と反応し得る官能基を2個有する、二官能性有機化合物残基を表す。具体的には、ビフェニルもしくはナフタレン骨格含有エポキシ化合物残基、ジイソシアネート化合物残基またはジカルボン酸化合物残基のいずれかを表す。Cは、活性水素含有基を2個有する、二官能性有機化合物残基を表す。具体的には、エポキシ化合物と反応するビスフェノール化合物残基、ジイソシアネート化合物と反応するグリコール化合物残基またはジカルボン酸化合物と反応するジアミノ化合物残基のいずれかを表す。Dは、活性水素と反応し得る官能基を2個有する、二官能性有機化合物残基を表す。nは1〜20の整数を表し、pは1〜20の整数を表す。このようなオルガノポリシロキサン誘導体は、オルガノポリシロキサン鎖と芳香環含有鎖または長鎖の脂肪族鎖との両方を含有する。よって、シリコーンゲルまたはシリコーンオイルをエポキシ樹脂に分散させるための分散剤として適切である。
オルガノポリシロキサン誘導体としては、式(3)における残基Bと残基Dとが同じ化合物残基であってもよく、その場合は、下記式(4)で表される構造を有することができる。
−[−B−A−B−(C−B)n−C−]p− (4)
式(4)中、Bは、下記式(5)で表わされる二官能性芳香族エポキシ化合物残基である。
(式中、Ar1はビフェニル又はナフタレンから誘導された2価芳香族基を表し、mは1または2の整数を表す。)
式(4)中、Cは、−O−Ar2−O−(式中、Ar2は2,2−ビスフェニルプロピル基を表す。)で表される二価フェノール化合物残基を表す。
ポリシロキサン誘導体の製造方法は公知であり、例えば、日本特許第3855074号公報記載の方法を用いることができる。また、好ましい分散剤としてのポリシロキサン誘導体の具体例も上記公報の実施例1(分散剤B)、および、実施例5(分散剤C)に開示されている。その製造方法としては、例えば、フェノール末端シリコーンオイルとナフタレン骨格型ジグリシジルエーテルを反応させ、得られた反応物に、ビスフェノールAジグリシジルエーテルとビスフェノールAとを重合させる方法が挙げられる。これにより、ポリエーテル構造を持ち、末端にエポキシ基を有する分散剤を得ることができる。
分散剤の配合量としては、シリコーンゲルまたはシリコーンオイル(D)を樹脂中に分散させるために必要な量であればよく、例えば、オルガノポリシロキサン誘導体を分散剤として使用する場合は、シリコーンゲルまたはシリコーンオイル(D)100質量部に対して、5〜80質量部であることが好ましく、10〜50質量部であることがより好ましい。
溶融シリカ(E)は、平均粒径2〜30μmである。平均粒径が2μmより小さいと、粘度が上昇して取扱い性が低下し、平均粒径が30μmを超えると成型性が低下する。溶融シリカ(E)の平均粒径は、5〜25μmであることが好ましい。また、溶融シリカ(E)が、平均粒径0.2〜5μmの溶融シリカを5〜40重量%含有していることが、取扱い性を向上できる点でより好ましい。なお、(E)溶融シリカは、真球度の高い球状であることが好ましい。また、あらかじめ表面にシランカップリング剤を反応させてもよい。
平均粒径は、体積粒度分布の累積体積50%における粒径(D50)である。平均粒径D50は、例えば、レーザー回折式の粒度分布測定装置を用いて、レーザー回折散乱法によって測定される値である。
エポキシ樹脂組成物は、溶融シリカ(E)を80〜92質量%含有している。溶融シリカ(E)の含有量が80質量%より少ないと、封止された半導体実装構造体の反りが低減されず、92質量%を超えると、取扱い性が低下する。溶融シリカ(E)の含有量は、83〜90質量%であることが好ましい。
エポキシ樹脂組成物は、25℃、せん断速度2.5(1/s)における粘度が1000Pa・s以下である。この粘度は、測定方法により値が異なる場合は、ブルックフィールド社製、HBT型粘度計を用いて測定される値である。エポキシ樹脂組成物の25℃、せん断速度2.5(1/s)における粘度が1000Pa・sを超えると、圧縮成型時のワイヤースイープや充填不良を起こしやすくなり、また、成型時にスムーズに樹脂を金型に供給することが困難となる。25℃、せん断速度2.5(1/s)における粘度は、800Pa・s以下であることが好ましい。
エポキシ樹脂組成物は、各成分を所定の比率で配合し、例えば60〜120分間攪拌し、その後、減圧下で脱泡してから用いるとよい。また、50〜200℃、特には100〜175℃で、2〜10分程度で硬化させることができる。
エポキシ樹脂組成物は、芳香環を含むノボラック型エポキシ樹脂を有しているため、硬化物のガラス転移点が高くなる。例えば、硬化物は、動的粘弾性測定(DMA)において、120〜220℃のガラス転移点を有している。そのため、エポキシ樹脂組成物を硬化させた後の熱収縮率が小さくなり、硬化物で封止された半導体実装構造体の反りを低減することができる。また、硬化物は剛直な骨格を有するため、ダイシング時の硬化物の欠けが低減される。
エポキシ樹脂組成物の硬化物は、例えば、動的粘弾性測定(DMA)において、25℃での貯蔵弾性率が10〜23GPaとなる。貯蔵弾性率がこの範囲であると、硬化物の内部応力が比較的小さい。よって、硬化物で封止された半導体実装構造体の反りを低減することができる。
エポキシ樹脂組成物は、他の添加剤を含有していてもよい。添加剤としては、シランカップリング剤やカーボンブラック等が挙げられる。シランカップリング剤としては、3−グリシドキシプロピルトリメトキシシラン、3−グリシドキシプロピルトリエトキシシラン、2−(3,4−エポキシシクロヘキシル)エチルトリメトキシシラン、2−(3,4−エポキシシクロヘキシル)エチルトリエトキシシラン、ビニルトリメトキシシラン、ビニルトリエトキシシランなどを用いることができる。これらは単独で用いてもよく、2種以上を組み合わせて用いてもよい。シランカップリング剤の配合量は、エポキシ樹脂100質量部に対して、0.1〜10質量部であることが好ましく、1〜5質量部であることがより好ましい。カーボンブラックの配合量は、エポキシ樹脂100質量部に対して、0.1〜10質量部であることが好ましく、0.5〜3質量部であることがより好ましい。
その他、本発明のエポキシ樹脂組成物には、消泡剤、レベリング剤、顔料などを目的に応じて、適量使用することができる。
本発明のエポキシ樹脂組成物は、寸法変化が小さく、適度な弾性および粘性を有するため、成型性、耐熱性、耐反り性などの性能が求められる半導体封止材として適している。なかでも、大面積の半導体パッケージであるウエハレベルチップサイズパッケージの封止を、オーバーモールド成型法によって行う際に使用される半導体封止材として好適である。
オーバーモールド成型としては、例えば、トランスファー成型や圧縮成型などが挙げられる。なかでも、圧縮成型であることが好ましい。オーバーモールド成型は、好ましくは50〜200℃、より好ましくは100〜175℃で、1〜15分間行う。必要に応じて、100〜200℃、30分〜24時間のポストキュアを行うことができる。
また、本発明は、エポキシ樹脂組成物の硬化物であるオーバーモールド材を具備する半導体実装構造体に関する。以下、図1(c)、(d)および図2を参照しながら、半導体実装構造体について説明する。半導体実装構造体1は、複数の素子搭載領域24を有する半導体ウエハ基板2と、複数の素子搭載領域24に搭載される複数の半導体ベアチップ3と、複数の半導体ベアチップ3の表面を覆い、かつ、半導体ベアチップ3同士の間に充填されるオーバーモールド材4と、を具備する。ここで、オーバーモールド材4は、本発明のエポキシ樹脂組成物の硬化物である。
半導体ウエハ基板2は、通常の方法で回路が形成された、個々の半導体チップにダイシングされる前のウエハ基板である。半導体ウエハ基板2は、厚み50〜1000μm、直径8インチ以上であってもよい。このような大面積を有する半導体ウエハ基板を封止して形成された半導体実装構造体であっても、オーバーモールド材4を使用することにより、その反りを著しく低減することができる。半導体ベアチップ3としては、ICやLSIといわれる集積回路などが挙げられる。
半導体実装構造体1は、半導体ウエハ基板2と半導体ベアチップ3との間を充填するアンダーフィル材5を具備していることが、接続信頼性が向上する点で好ましい。アンダーフィル材5としては、特に限定されず、例えば、エポキシ樹脂と硬化剤、硬化促進剤、無機充填剤等を含む組成物を挙げることができる。
アンダーフィル材5に使用されるエポキシ樹脂としては、特に限定されず、本発明のエポキシ樹脂組成物に使用されるエポキシ樹脂として列挙した中から任意に選択して用いることができる。硬化剤および硬化促進剤としては、本発明のエポキシ樹脂組成物に使用される化合物として列挙した中から任意に選択して用いることができる。無機充填剤としては、溶融シリカの他、結晶シリカ、アルミナ、酸化マグネシウム、窒化珪素等を用いることができる。
図1(d)に示すように、半導体実装構造体1は、素子搭載領域24ごとに個片化され、個片化半導体実装構造体11として使用される。オーバーモールド材4として、本発明の半導体封止材の硬化物が用いられているため、半導体実装構造体1をダイシングしても、得られる個片化半導体実装構造体11のオーバーモールド材4には、剥離や欠けが生じ難い。
半導体実装構造体1は、素子搭載領域24ごとに個片化する前に、半導体ウエハ基板2の第二表面(第一表面2aの反対面、図示せず)を薄く削って導体23の一部を露出させ、貫通導体(図示せず)を形成してもよい。さらに、貫通導体の端部に半田ボール等の端子(図示せず)を形成してもよい。
さらに本発明は、いわゆるチップオンウエハ方式による半導体実装構造体の製造方法に関する。つまり、本発明は、複数の半導体ベアチップがそれぞれ搭載された複数の素子搭載領域を有する半導体ウエハ基板に、半導体封止用エポキシ樹脂組成物を、前記複数の半導体ベアチップの表面を覆い、かつ、前記半導体ベアチップ同士の間に充填されるように、オーバーモールド成型する工程を具備する半導体実装構造体の製造方法である。
以下、図1および図2を参照しながら、半導体実装構造体1の製造方法および個片化半導体実装構造体11の製造方法について説明する。図1(a)〜(c)は半導体実装構造体1の製造方法の一例を説明するための図であり、図1(a)〜(d)は個片化半導体実装構造体11の製造方法の一例を説明するための図であり、図2は半導体実装構造体1の一例であって、半導体ウエハ基板2の上面(第一表面2a)から見た模式図である。
図1(a)は、複数の半導体ベアチップ3を搭載した半導体ウエハ基板2を示している。具体的には、半導体ウエハ基板2における第一表面2aの複数の素子搭載領域24に、第一端子21と接続するように複数の半導体ベアチップ3が搭載されている。第一端子21は、半導体ウエハ基板2にその少なくとも一部が埋め込まれた導体23上に配置された端子である。第一端子21は、半導体ベアチップ3に配置された素子電極31と電気的に接続している。第一端子21および素子電極31の材料や形状は、特に限定されない。導体23としても特に限定されないが、導電性ペーストや金属粒子などの導体により形成される。
導体23および第一端子21は、例えば、以下のようにして形成することができる。半導体ウエハ基板2をエッチングし、複数の素子搭載領域24のそれぞれに複数の穴を形成する。半導体ウエハ基板2と形成される導体23とが干渉しないように穴の内面に絶縁膜を形成し、その穴に導体23を充填する。この導体23は、例えば、最終的に半導体ウエハ基板2を貫通する貫通導体となる。ついで、半導体ウエハ基板2の第一表面2aを薄く削って、導体23を露出させる。最後に、電解メッキ等により、露出した導体23上にパッドなどの第一端子21を形成する。
図1(b)に示すように、半導体ウエハ基板2と半導体ベアチップ3との間にアンダーフィル材5が充填されていることが好ましい。半導体ウエハ2基板と半導体ベアチップ3とを導通させている第一端子21を外部の応力から保護し、接続信頼性を向上させるためである。
このようにして準備された複数の半導体ベアチップを搭載した半導体ウエハ基板に、図1(c)に示すように、本発明のエポキシ樹脂組成物を、エポキシ樹脂組成物が複数の半導体ベアチップ3の表面を覆い、かつ、半導体ベアチップ3同士の間に充填されるように、オーバーモールド成型する。好ましくは、圧縮成型を行う。具体的には、圧縮成型機の下部金型にオーバーモールド材4の材料であるエポキシ樹脂組成物を入れ、半導体ベアチップ3を搭載した半導体ウエハ基板2を上部金型に吸引する。ついで、下部金型を上昇させながら上部金型に押圧するとともに、エポキシ樹脂組成物を加熱して成型する。エポキシ樹脂組成物は加熱により硬化して、オーバーモールド材4となる。
さらに、図1(d)に示すように、製造された半導体実装構造体1を素子搭載領域24ごとにダイシングして個片化してもよい。オーバーモールド材4として、本発明のエポキシ樹脂組成物の硬化物が用いられているため、半導体実装構造体1をダイシングしても、得られる個片化半導体実装構造体11のオーバーモールド材4は、半導体ウエハ基板から剥離し難く、また、欠けが生じ難い。
なお、個片化する前に、半導体ウエハ基板2の第二表面を薄く削って、導体23の一部を露出させ、貫通導体(図示せず)を形成してもよい。さらに、貫通導体の端部に半田ボール等の端子(図示せず)を形成してもよい。
次に、実施例に基づいて、本発明をより具体的に説明する。ただし、以下の実施例は、本発明を限定するものではない。
《実施例1〜5、比較例1〜6》
表1に示す各成分を各配合量で配合し、常温(25℃)にてよく撹拌し、均一なエポキシ樹脂組成物を得た。得られた各エポキシ樹脂組成物を、5mm角の半導体チップを複数搭載した直径12インチ、厚み300μmのシリコンウエハ上に圧縮成型し、半導体実装構造体を得た。圧縮成型は、直径12インチ、高さ0.4mmのキャビティを有する下部金型を用いて、110℃、10分間行い、ついで170℃、120分間のポストキュアを施した。
<評価>
実施例1〜5および比較例1〜6のエポキシ樹脂組成物、その硬化物、または、エポキシ樹脂組成物によって封止された半導体実装構造体、これを個片化した個片化半導体実装構造体について、以下のように評価を行った。評価結果を、表1に示す。
[粘度・取扱い性]
エポキシ樹脂組成物の粘度を、25℃、せん断速度2.5(1/s)の条件下、ブルックフィールド社製、HBT型粘度計(スピンドルタイプ:#29)を用いて測定した。また、粘度が1000Pa・s以下である場合を、取扱い性がよいとして○の評価を行い、1000Pa・sを超えた場合を×とした。
[硬化物のガラス転移点(Tg)]
エポキシ樹脂組成物を110℃、10分で圧縮成型し、ついで170℃、120分間のポストキュアを施して硬化物を得た。得られた硬化物のガラス転移点をDMA法により測定した。昇温速度2℃/分、周波数1Hzの測定条件で、tanδのピーク温度を求めた。ガラス転移点が120℃〜220℃である場合を○、それ以外の場合を×とした。
[硬化物の貯蔵弾性率]
上記と同様にして得られた硬化物について、DMAを用いて、昇温速度2℃/分、周波数1Hzの測定条件で測定し、25℃における貯蔵弾性率を求めた。貯蔵弾性率が10GPaより小さい場合を×、10〜23GPaである場合を○、23GPaを超えた場合を×とした。
[半導体実装構造体の反り]
半導体実装構造体を、半導体ウエハ基板を上にしてレーザー変位計にセットした。中心部と円周上の4点との距離差を測り、その差の平均を反り量とした。反り量が1mmより小さい場合を◎、1〜3mmの場合を○、3mmを超えた場合を×とした。
[ダイシング後の断面形状]
半導体実装構造体をダイシングし、10mm×10mmの個片化された半導体実装構造体を得た。得られた個片化半導体実装構造体の断面を電子顕微鏡撮影(1000倍)し、凹部の大きさを計測した。断面に、10μm以上の凹部がみられない場合を○、10μm以上の凹部がみられる場合を×とした。なお、この凹部は、ダイシング時に切断面の樹脂が欠けることにより生じた、凹みである。
[ダイシング後の剥離]
半導体実装構造体をダイシングし、10mm×10mmの個片化された半導体実装構造体を得た。得られた個片化半導体実装構造体の断面を電子顕微鏡撮影(1000倍)し、半導体ウエハ基板からオーバーモールド材が剥離しているか否かを、目視により判定した。剥離が認められない場合を○、剥離がある場合を×とした。
表1中の用語の意味を、以下に示す。
エポキシ樹脂(1):RE−310(日本化薬株式会社製、ビスフェノールA型エポキシ樹脂、エポキシ当量184g/eq)
エポキシ樹脂(2):セロキサイド2021P(ダイセル化学工業株式会社製、脂環式エポキシ樹脂、エポキシ当量135g/eq)
エポキシ樹脂(3):EP4088S(株式会社ADEKA製、ジシクロペンタジエン型エポキシ樹脂、エポキシ当量170g/eq)
エポキシ樹脂(4):HP7200(株式会社DIC製、ジシクロペンタジエンノボラック型エポキシ樹脂、エポキシ当量259g/eq)
エポキシ樹脂(5):NC−3000(日本化薬株式会社製、ビフェニルノボラック型エポキシ樹脂、エポキシ当量278g/eq)
酸無水物:メチルテトラヒドロ無水フタル酸(日立化成株式会社製、酸無水物当量164g/eq)
溶融シリカ:平均粒径20μm
シリコーンオイル:エポキシ基含有シリコーンオイル(エポキシ当量1200、25℃での粘度700Pa・s)
シリコーンゲル:2液型シリコーンゲル(TSE3062、GE東芝シリコーン社製)
シランカップリング剤:3−グリシドキシプロピルトリメトキシシラン
カーボンブラック:#2600(三菱化学株式会社製)
硬化促進剤:アミキュアPN−23(アミンアダクト系潜在性硬化促進剤、味の素株式会社製)
実施例1〜5のエポキシ樹脂組成物は、取扱い性がよく、得られた半導体実装構造体の反りが小さかった。また、ダイシング後の樹脂欠けや剥離は認められなかった。図3および図5に、実施例2で得られた半導体実装構造体の断面における電子顕微鏡写真を示す。
比較例1のエポキシ樹脂組成物は、取扱い性は良好であったが、得られた半導体実装構造体は反りが大きかった。ノボラック型エポキシ樹脂に換えて脂環式のエポキシ樹脂を使用しているため、硬化物の熱膨張率が高く、寸法変化が大きかったためと考えられる。また、ダイシング後の樹脂欠けが大きく、硬化物の強度が不十分であったことがわかる。さらに、硬化物の剥離も確認できた。
比較例2のエポキシ樹脂組成物は、取扱い性は良好であったが、硬化物のガラス転移点が低く、得られた半導体実装構造体は反りが大きかった。また、硬化物の強度が不十分であったため、図4に示すように、ダイシング後の硬化物の欠けが大きく、表面に激しい凹凸が生じ、硬化物の角が削られていた。さらに、図6に示すように、硬化物と半導体ウエハ基板との界面付近には亀裂が生じ、剥離が認められた。
比較例3のエポキシ樹脂組成物は、シリコーンゲルの配合量が過剰であったため、取扱い性に劣っていた。
比較例4のエポキシ樹脂組成物は、ノボラック型エポキシ樹脂の含有量が多かったため、取扱い性に劣っていた。
比較例5のエポキシ樹脂組成物は、取扱い性は良好であったが、溶融シリカの配合量が少なかったため、硬化物の弾性率が低くなり、得られた半導体実装構造体は反りが大きかった。また、ダイシング後の硬化物の欠けが大きく、硬化物の強度が不十分であったことがわかる。
比較例6のエポキシ樹脂組成物は、エポキシ樹脂としてノボラック型エポキシ樹脂のみを使用したため、取扱い性に劣っていた。また、ダイシング後の硬化物の欠けが大きく、さらに半導体ウエハと硬化物との界面で剥離が認められた。これは、ノボラック型エポキシ樹脂のみを使用したことで、靭性が低くなったために発生したと考えられる。
本発明のエポキシ樹脂組成物は、特に、大面積の半導体ウエハを用いるウエハレベルチップサイズパッケージの封止を、例えば、圧縮成型法によって行う際に使用されるオーバーモールド材として有用である。
1:半導体実装構造体、2:半導体ウエハ基板、2a:第一表面、21:第一端子、23:導体、24:素子搭載領域、3:半導体ベアチップ、31:素子電極、4:オーバーモールド材、5:アンダーフィル材、11:個片化半導体実装構造体

Claims (11)

  1. (A)ノボラック型エポキシ樹脂を10〜45質量%含むエポキシ樹脂100質量部と、
    (B)酸無水物50〜150質量部と、
    (C)硬化促進剤2〜12質量部と、
    (D)シリコーンゲルまたはシリコーンオイル5〜50質量部と、
    (E)平均粒径2〜30μmの溶融シリカと、を含み、
    (F)前記(E)溶融シリカの含有量が80〜92質量%であり、
    (G)25℃でのせん断速度2.5(1/s)における粘度が1000Pa・s以下である、オーバーモールド用の半導体封止用エポキシ樹脂組成物。
  2. 前記ノボラック型エポキシ樹脂が、ジシクロペンタジエンノボラック型エポキシ樹脂およびビフェニルノボラック型エポキシ樹脂よりなる群から選択される少なくとも1種である請求項1に記載の半導体封止用エポキシ樹脂組成物。
  3. 硬化物において、DMA法で測定したガラス転移温度が120〜220℃であり、かつ25℃での貯蔵弾性率が10〜23GPaである、請求項1または2に記載の半導体封止用エポキシ樹脂組成物。
  4. (a)複数の素子搭載領域を有する半導体ウエハ基板と、
    (b)前記複数の素子搭載領域にそれぞれ搭載される複数の半導体ベアチップと、
    (c)前記複数の半導体ベアチップの表面を覆い、かつ、前記半導体ベアチップ同士の間に充填されるオーバーモールド材と、を具備し、
    前記オーバーモールド材が、請求項1〜3のいずれか1項に記載の半導体封止用エポキシ樹脂組成物の硬化物である、半導体実装構造体。
  5. 前記半導体ウエハ基板と前記半導体ベアチップとの間に充填されるアンダーフィル材を具備する、請求項4に記載の半導体実装構造体。
  6. 前記半導体ウエハ基板が、厚み50〜1000μm、直径200mm以上である、請求項4または5に記載の半導体実装構造体。
  7. 請求項4〜6のいずれか1項に記載の半導体実装構造体を、前記素子搭載領域ごとに個片化して得られる、個片化半導体実装構造体。
  8. 複数の半導体ベアチップがそれぞれ搭載された複数の素子搭載領域を有する半導体ウエハ基板に、請求項1〜3のいずれか1項に記載の半導体封止用エポキシ樹脂組成物を、前記複数の半導体ベアチップの表面を覆い、かつ、前記半導体ベアチップ同士の間に充填されるように、オーバーモールド成型する工程を具備する、半導体実装構造体の製造方法。
  9. 前記オーバーモールド成型が、圧縮成型である、請求項8に記載の半導体実装構造体の製造方法。
  10. 前記半導体ウエハ基板と前記半導体ベアチップとの間に充填されたアンダーフィル材を具備する、請求項8または9に記載の半導体実装構造体の製造方法。
  11. 請求項8〜10のいずれか1項に記載の製造方法により得られた半導体実装構造体を、前記素子搭載領域ごとにダイシングして個片化する工程を具備する、個片化半導体実装構造体の製造方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016013622A1 (ja) * 2014-07-24 2016-01-28 三菱化学株式会社 熱硬化性樹脂組成物及びその成形体
JP6657566B2 (ja) * 2015-02-24 2020-03-04 三菱ケミカル株式会社 低粘度樹脂組成物
CN110461938A (zh) * 2017-03-31 2019-11-15 日立化成株式会社 环氧树脂组合物和电子部件装置
TWI790246B (zh) * 2017-06-29 2023-01-21 日商昭和電工材料股份有限公司 密封用樹脂組成物、再配置晶圓、半導體封裝及半導體封裝的製造方法
CN109698137B (zh) * 2017-10-20 2020-09-29 中芯国际集成电路制造(上海)有限公司 芯片封装方法及芯片封装结构
KR102264929B1 (ko) * 2018-12-20 2021-06-14 삼성에스디아이 주식회사 정제 상의 반도체 소자 밀봉용 에폭시 수지 조성물 및 이를 사용하여 밀봉된 반도체 장치
JP2022536418A (ja) 2019-06-11 2022-08-16 キューリック・アンド・ソファ・ネザーランズ・ベーフェー ディスクリート部品の組み立てにおける位置誤差の補償のための材料

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4122246A (en) 1977-09-21 1978-10-24 Dow Corning Corporation Method of preventing discoloration of platinum containing silicone gels
US5844053A (en) 1995-03-14 1998-12-01 Nagase-Ciba, Ltd. Organo-polysiloxane derivartives
JPH1095835A (ja) * 1996-07-30 1998-04-14 Nippon Kayaku Co Ltd 半導体封止用エポキシ樹脂液状組成物
TW430685B (en) * 1996-07-30 2001-04-21 Nippon Kayaku Kk Epoxy resin liquid composition for semiconductor encapsulation
CN1178230A (zh) * 1996-07-30 1998-04-08 日本化药株式会社 半导体封装用环氧树脂液体组合物
WO2009142065A1 (ja) * 2008-05-21 2009-11-26 ナガセケムテックス株式会社 電子部品封止用エポキシ樹脂組成物
JP2011195742A (ja) 2010-03-23 2011-10-06 Sumitomo Bakelite Co Ltd 液状樹脂組成物、半導体パッケージ、および半導体パッケージの製造方法
JP2012069879A (ja) * 2010-09-27 2012-04-05 Taiyo Holdings Co Ltd 熱硬化性樹脂充填材
JP2012209453A (ja) 2011-03-30 2012-10-25 Sumitomo Bakelite Co Ltd 液状樹脂組成物、半導体パッケージ、および半導体パッケージの製造方法
TW201302907A (zh) * 2011-06-01 2013-01-16 Sumitomo Bakelite Co 液狀樹脂組成物及利用此液狀樹脂組成物之半導體裝置
JP2013253135A (ja) * 2012-06-05 2013-12-19 Sumitomo Bakelite Co Ltd 樹脂組成物、半導体装置、多層回路基板および電子部品

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