以下、本明細書で開示する半導体装置の好ましい第1実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
図2(A)〜図2(D)は、本明細書に開示する半導体装置の第1実施形態を示す図である。
本実施形態の半導体装置は、半導体であるシリコンの基板1の領域R1に形成された抵抗素子11のアレイ10と、基板1の領域R2に形成されたトランジスタ20及びトランジスタ30を備える。
図2(C)は、領域R1の平面図であり、図2(A)は、図2(C)のX1−X1線断面図である。図2(D)は領域R2の平面図であり、図2(B)は、図2(D)のY1−Y1線断面図である。
まず、アレイ10について、以下に説明する。
領域R1では、p型の導電性を有するウエルW1が基板1上に配置され、ウエルW1上に素子分離層2が配置され、素子分離層2上に抵抗素子11が配置される。抵抗素子11と、ウエルW1とは、素子分離層2によって、電気的に絶縁される。
アレイ10を形成する複数の抵抗素子11は縦長であり、同じ形状を有する。アレイ10では、複数の抵抗素子11は、長手方向を一致させて、基板1上に間隔を開けて並べて配置される。
各抵抗素子11は、間隔をあけて配置された一対の電極12を有する。隣接する抵抗素子11の電極12同士は、ずれて配置される。本明細書では、このことは、隣接する抵抗素子11の電極12同士を、所定の方向に延びる直線上に射影した場合のそれぞれの領域が一致しない関係にあることを意味する。本実施形態では、抵抗素子11は第1の方向に延在しており、隣接する抵抗素子11の電極12同士を、抵抗素子11の長手方向に延びる直線上に射影した場合のそれぞれの領域が一致しないことを意味する。具体的には、隣接する抵抗素子11の電極12同士は、抵抗素子11の長手方向の位置が異なる。
アレイ10は、各電極12を露出する開口部14を有し、複数の抵抗素子11を覆う保護層13を有する。隣接する抵抗素子11の電極12を露出する開口部14同士は、ずれて配置される。本明細書では、このことは、隣接する抵抗素子11の電極12を露出する開口部14同士を、所定の方向に延びる直線上に射影した場合のそれぞれの領域が一致しない関係にあることを意味する。本実施形態では、抵抗素子11は第1の方向に延在しており、隣接する抵抗素子11の電極12を露出する開口部14同士を、抵抗素子11の長手方向に延びる直線上に射影した場合のそれぞれの領域が一致しないことを意味する。具体的には、隣接する抵抗素子11の電極12を露出する開口部14同士は、抵抗素子11の長手方向の位置が異なる。
アレイ10では、隣接する抵抗素子11の開口部14及び電極12が、抵抗素子11の長手方向の位置が異なるので、開口部14又は電極12を形成する時に、露光パターンが歪むことが防止され。露光パターンの歪みが防止されるので、設計通りの形状を有する開口部14及び電極12が得られる。
また、複数の抵抗素子11に配置された電極12それぞれは、設計通りの同一の形状を有する。言い換えると、抵抗素子11に配置された一対の電極12の対向する部分12aは、設計通りの同じ形状を有している。抵抗素子11の抵抗値は、一対の電極12に挟まれた領域によって決定される、具体的には、一対の電極12の対向する部分12aの位置及び形状によって、抵抗素子11の抵抗値が決定される。
本実施形態では、各抵抗素子11において、一対の電極12の対向する部分12aの形状が同じであるので、各抵抗素子11の抵抗値を正確に調節することが容易になっている。
また、保護層13が有する開口部14それぞれは、同一の形状を有する。
保護層13が有する開口部14の幅は、開口部14によって露出される電極12の幅よりも広いことが好ましい。ここで、開口部14の幅方向は、抵抗素子11の長手方向と直交する向きである。電極12の幅が、抵抗素子11の幅よりも狭いと、抵抗素子11の抵抗値を正確に調節することが困難になるので、開口部14の幅を電極12の幅よりも広くして、一対の電極12の対向する部分12aの形状が、電極12が抵抗素子11の幅方向の全体に亘るようになされている。
次に、トランジスタ20及びトランジスタ30について、以下に説明する。
領域R2は、素子分離層2によって、活性領域20a及び活性領域30aが画定される。活性領域20aには、p型の導電性を有するウエルW2が形成される。活性領域30aには、n型の導電性を有するウエルW3が形成される。
トランジスタ20は、n型のMOSトランジスタであり、ウエルW2に配置される。トランジスタ20は、基板1上に配置されるゲート絶縁膜21と、ゲート絶縁膜21上に配置されるゲート電極22を有する。積層されたゲート絶縁膜21及びゲート電極22の外側には、側壁25が配置される。
また、トランジスタ20は、ゲート絶縁膜21の両側の基板1の部分に配置されるエクステンション領域(LDD領域)24を有する。また、側壁25の外側の基板1の部分には、ソース/ドレイン領域23が配置される。
トランジスタ30は、p型のMOSトランジスタであり、ウエルW3に配置される。トランジスタ30は、基板1上に配置されるゲート絶縁膜31と、ゲート絶縁膜31上に配置されるゲート電極32を有する。積層されたゲート絶縁膜31及びゲート電極32の外側には、側壁35が配置される。
また、トランジスタ30は、ゲート絶縁膜31の両側の基板1の部分に配置されるエクステンション領域(LDD領域)34を有する。また、側壁35の外側の基板1の部分には、ソース/ドレイン領域33が配置される。
抵抗素子11は、例えば、トランジスタ20のゲート電極22及びトランジスタ30のゲート電極32を形成する工程で、ゲート電極22及びゲート電極32と共に、ポリシリコン等を用いて形成することができる。
また、保護層13は、例えば、トランジスタ20の側壁25及びトランジスタ30の側壁35を形成する工程で、側壁25及び側壁35と共に、酸化シリコン等を用いて形成することができる。
上述した本実施形態の半導体装置によれば、設計値に対して抵抗値のばらつきが少ない抵抗素子を有する。
次に、上述した半導体装置の第2実施形態を、図3を参照しながら以下に説明する。第2実施形態について特に説明しない点については、上述の第1実施形態に関して詳述した説明が適宜適用される。また、同一の構成要素には同一の符号を付してある。
図3は、本明細書に開示する半導体装置の第2実施形態を示す図である。
本実施形態の半導体装置では、アレイ10を形成する抵抗素子11の構造が、上述した第1実施形態とは異なっている。
図3(C)は、領域R1の平面図であり、図3(A)は、図3(C)のX2−X2線断面図である。図3(D)は、領域R2の平面図であり、図3(B)は、図3(D)のY2−Y2線断面図である。
アレイ10の抵抗素子11は、素子分離層2により画定された活性領域10aに配置される。活性領域10aは、n型の導電性を有するウエルW1を基板1上に有する。
抵抗素子11は、活性領域10aのシリコンの基板1にドーパントが注入されて形成される。抵抗素子11は、基板1内に注入されたドーパントが拡散したシリコン拡散層である。本明細書では、基板上に抵抗素子が配置されることは、抵抗素子が、基板内にドーパントが注入されて形成されることを含む意味である。
アレイ10を形成する複数の抵抗素子11は縦長であり、同じ形状を有する。アレイ10では、複数の抵抗素子11は、長手方向を一致させて、基板1上に間隔を開けて並べて配置される。
各抵抗素子11は、間隔をあけて配置された一対の電極12を有する。隣接する抵抗素子11の電極12同士はずれて配置されており、対向するようには隣り合わない。具体的には、隣接する抵抗素子11の電極12同士は、抵抗素子11の長手方向の位置が異なる。
アレイ10は、各電極12を露出する開口部14を有し、複数の抵抗素子11を覆う保護層13を有する。隣接する抵抗素子11の電極12を露出する開口部14同士はずれて配置されており、対向するようには隣り合わない。具体的には、隣接する抵抗素子11の電極12を露出する開口部14同士は、抵抗素子11の長手方向の位置が異なる。
保護層13は、例えば、トランジスタ20の側壁25及びトランジスタ30の側壁35を形成する工程で、側壁25,35と共に、酸化シリコン等を用いて形成することができる。
本実施形態の他の構成は、上述した第1実施形態と同様である。
上述した本実施形態の半導体装置によれば、設計値に対して抵抗値のばらつきが少ない抵抗素子を有する。
次に、本明細書に開示する半導体装置の製造方法の好ましい第1実施形態を、以下に説明する。第1実施形態は、上述した図2に示す半導体装置の製造方法に対応する。
まず、図4(A)及び図4(C)に示すように、p型の導電性を有するシリコンの基板1の領域R1上に素子分離層2が形成される。同時に、図4(B)及び図4(D)に示すように、基板1の領域R2上に素子分離層2が形成されて、活性領域20a及び活性領域30aが画定される。素子分離層2は、例えば、STI法又はLOCOS法を用いて形成される。そして、熱酸化法等を用いて、犠牲酸化膜(図示せず)が、基板1上に形成される。図4(C)は、領域R1の平面図であり、図4(A)は、図4(C)のX3−X3線断面図である。図4(D)は、領域R2の平面図であり、図4(B)は、図4(D)のY3−Y3線断面図である。
次に、図5(A)及び図5(B)に示すように、領域R1及び領域R2の活性領域20aに対して、p型の導電性を有するドーパントが注入されて、ウエルW1及びウエルW2が形成される。p型のドーパントとしては、例えば、ホウ素を用いることができる。p型のドーパントの注入エネルギーとしては、例えば、300keVとして、注入量は1×1013cm−2とすることができる。p型のドーパントが注入するときには、領域R2の活性領域30aはマスクされる。
そして、領域R2の活性領域30aに対して、n型の導電性を有するドーパントが注入されて、ウエルW3が形成される。n型のドーパントとしては、例えば、リン又はヒ素を用いることができる。n型のドーパントの注入エネルギーとしては、例えば、600keVとして、注入量は1×1013cm−2とすることができる。n型のドーパントが注入するときには、領域R1及び領域R2の活性領域20aはマスクされる。なお、p型のドーパントの注入とn型のドーパントの注入の順番を逆にしても良い。
また、ウエルW2又はウエルW3に対して、トランジスタのしきい値を調整するためのドーパントを注入しても良い。そして、基板1を熱処理して、ドーパントの拡散及び活性化が行われる。
そして、フッ酸水溶液を用いたウエットエッチングにより、犠牲酸化膜(図示せず)が、基板1上から除去される。
次に、基板1の領域R1及び領域R2上に、酸化シリコン層が形成され、形成した酸化シリコン層上にポリシリコン層が形成される。酸化シリコン層は、例えば、熱酸化法を用いて、膜厚8nmに形成される。ポリシリコン層は、例えば、CVD法を用いて、膜厚180nmに形成される。
そして、図6(A)及び図6(C)に示すように、領域R1において、フォトリソグラフィー法及びドライエッチング法を用いて、積層された酸化シリコン層及びポリシリコン層がパターニングされる。そして、間隔を開けて並ぶように複数の抵抗素子11が、素子分離層2上に形成される。なお、図6(A)では、酸化シリコン層は、素子分離層2と一体となるので、抵抗素子11は、ポリシリコン層により形成されるように示している。図6(C)は、領域R1の平面図であり、図6(A)は、図6(C)のX4−X4線断面図である。
また、図6(B)及び図6(D)に示すように、領域R2において、フォトリソグラフィー法及びドライエッチング法を用いて、積層された酸化シリコン層及びポリシリコン層がパターニングされる。そして、ゲート絶縁膜21及びゲート電極22が、活性領域20a上に形成され、ゲート絶縁膜31及びゲート電極32が、活性領域30a上に形成される。図6(D)は、領域R2の平面図であり、図6(B)は、図6(D)のY4−Y4線断面図である。
次に、図7(A)及び図7(B)に示すように、領域R1の抵抗素子11を露出するマスクM1が基板1上に形成される。領域R2は、マスクM1に覆われる。
そして、p型の導電性を有するドーパントが抵抗素子11に注入されて、抵抗素子11の抵抗値が、所定の値に調節される。p型のドーパントとしては、例えば、ホウ素を用いることができる。p型の導電性を有するドーパントの注入エネルギーとしては、例えば、8keVとして、注入量は1×1013〜1×1014cm−2とすることができる。そして、マスクM1が除去される。
次に、図8(A)に示すように、抵抗素子11上にマスクM2が形成される。そして、活性領域20aにn型の導電性を有するドーパントが注入されて、エクステンション領域24が形成される。n型のドーパントとしては、例えば、リン又はヒ素を用いることができる。n型のドーパントの注入エネルギーとしては、例えば、20keVとして、注入量は1×1013〜1×1014cm−2とすることができる。n型のドーパントが注入するときには、活性領域30aはマスクされる。
そして、活性領域30aにp型の導電性を有するドーパントが注入されて、エクステンション領域34が形成される。p型のドーパントとしては、例えば、ホウ素を用いることができる。p型のドーパントの注入エネルギーとしては、例えば、1keVとして、注入量は1×1013〜1×1014cm−2とすることができる。p型のドーパントが注入するときには、活性領域20aはマスクされる。そして、マスクM2が除去される。なお、p型のドーパントの注入とn型のドーパントの注入の順番を逆にしても良い。
次に、基板1の領域R1及び領域R2上に、酸化シリコン層が形成される。酸化シリコン層は、領域R1では、抵抗素子11それぞれを覆う保護層13となる。また、酸化シリコン層は、領域R2では、活性領域20a上の側壁25及び活性領域30a上の側壁35となる。
そして、図9(A)に示すように、フォトリソグラフィー法を用いて、領域R1にマスクM3が形成される。
そして、図9(A)及び図9(C)に示すように、例えばドライエッチング法により、マスクM3を用いて、保護層13がパターニングされて、複数の抵抗素子11を覆う保護層13の形状が画定すると共に、抵抗素子11それぞれを覆う保護層13の部分に間隔をあけて一対の開口部14が形成される。一対の開口部14は、下に位置する抵抗素子11を露出する。また、一対の開口部14は、隣接する抵抗素子11を露出する開口部同士がずれて配置されるように形成される。図9(C)は、領域R1の平面図であり、図9(A)は、図9(C)のX5−X5線断面図である。
図10は、マスクM3を露光して形成するために用いられるマスクパターン50を示している。マスクパターン50は、マスクM3に開口部14aを露光する開口部パターン51を有する。本実施形態では、開口部パターン51それぞれは、同一の矩形の形状を有する。抵抗素子の抵抗値は、一の抵抗素子11を覆う一対の開口部パターン51の間隔Lによって決定される。なお、図10には、マスクパターン50が領域R1に露光された場合のパターンと共に、抵抗素子11及び保護層13を示している。
図9(C)に示すように、矩形の形状を有する開口部パターン51を用いて形成されるマスクM3の開口部14aは、露光の歪みにより、丸みを帯びた形状となるが、開口部14aそれぞれは、同一の形状を有する。これは、マスクパターン(レクチルパターン)50における開口部パターン51が、隣接する抵抗素子11を露出する開口部同士がずれて配置されるように形成されるためである。そのため、開口部パターン51によってマスクM3に形成される開口部14aは、隣接する開口部パターン51による近接効果により露光パターンに歪みが生じることが低減されている。
このようなマスクM3の開口部14aを用いて、保護層13の開口部14が形成されるので、開口部14それぞれも、同一の形状を有する。
本明細書において、開口部14それぞれが同一の形状を有することは、同一のマスクパターンを用いて形成される開口部14の形状が、製造工程の工程能力の変動の範囲内で異なることを許容することを意味する。
また、図9(B)及び図9(D)に示すように、フォトリソグラフィー法及びドライエッチング法を用いて、酸化シリコン層がパターニングされて、領域R2において、側壁25及び側壁35が形成される。図9(D)は、領域R2の平面図であり、図9(B)は、図9(D)のY5−Y5線断面図である。
次に、図11(A)及び図11(B)に示すように、領域R1の保護層13及び領域R2の活性領域30aを露出するマスクM4が基板1上に形成される。領域R2の活性領域20aは、マスクM4に覆われる。
そして、p型の導電性を有するドーパントが、保護層13をマスクに用いて、開口部14から露出している抵抗素子11の部分に注入されて、電極12が形成される。同時に、p型のドーパントが、領域R2の活性領域30aに注入されてソース/ドレイン領域33が形成されると共に、ゲート電極32に注入されて導電率が調節される。p型のドーパントとしては、例えば、ホウ素を用いることができる。p型のドーパントの注入エネルギーとしては、例えば、5keVとして、注入量は2×1016cm−2とすることができる。そして、マスクM4が除去される。
上述したように、保護層13の開口部14は同一の形状を有するので、開口部14を用いて形成される電極12それぞれも同一の形状を有する。具体的には、一対の電極12の対向する部分12aは、同一の形状を有する。従って、一対の電極12に挟まれた領域によって決定される抵抗素子11の抵抗値を、設計値に対するばらつきを抑えて調節することができる。
本明細書において、電極12それぞれが同一の形状を有することは、同一のマスクパターンを用いて形成される電極12の形状が、製造工程の工程能力の変動の範囲内で異なることを許容することを意味する。
また、保護層13が有する開口部14の幅は、開口部14によって露出される電極12の幅よりも広いので、電極12が抵抗素子11の幅方向の全体に亘るように形成される。
そして、領域R1及び領域R2の活性領域30aを覆い、領域R2の活性領域20aを露出するマスク(図示せず)が基板1上に形成される。
そして、n型の導電性を有するドーパントが、領域R2の活性領域20aに注入されてソース/ドレイン領域23が形成されると共に、ゲート電極22に注入されて導電率が調節される。n型のドーパントとしては、例えば、リン又はヒ素を用いることができる。n型のドーパントの注入エネルギーとしては、例えば、15keVとして、注入量は5×1015cm−2とすることができる。そして、マスク(図示せず)が除去される。そして、基板1を熱処理して、ドーパントの拡散及び活性化が行われる。
次に、図12(A)に示すように、基板1上にチタン、コバルト又はニッケル等の金属膜を形成した後、基板1を熱処理してシリコンをシリサイド化させて、領域R1において、電極12上にシリサイド層15を形成する。同時に、図12(B)に示すように、領域R2において、ゲート電極22及びソース/ドレイン領域23上にシリサイド層26を形成すると共に、ゲート電極32及びソース/ドレイン領域33上にシリサイド層36を形成する。そして、未反応の金属膜を除去する。
次に、図13(A)及び図13(B)に示すように、基板1上に絶縁層40が形成される。絶縁層40は、例えば、CVD法を用いて形成できる。絶縁層40の形成材料としては、例えば、酸化シリコンを用いることができる。絶縁層40の厚さは、例えば、700nmとすることができる。
そして、領域R1において、シリサイド層15と電気的に接続するコンタクト41が、絶縁層40に形成される。同様に、領域R2において、ソース/ドレイン領域23上のシリサイド層26と電気的に接続するコンタクト41、及び、ソース/ドレイン領域33上のシリサイド層36と電気的に接続するコンタクト41が、絶縁層40に形成される。
次に、図14(A)に示すように、領域R1において、コンタクト41と電気的に接続する配線層42が、絶縁層40上に形成される。同様に、図14(B)に示すように、領域R2において、コンタクト41と電気的に接続する配線層42が、絶縁層40上に形成される。
上述した本実施形態の半導体装置の製造方法によれば、設計値に対して抵抗値のばらつきが少ない抵抗素子を有する半導体装置が得られる。
次に、本明細書に開示する半導体装置の製造方法の好ましい第2実施形態を、以下に説明する。第1実施形態は、上述した図3に示す半導体装置の製造方法に対応する。
まず、図15(A)及び図15(C)に示すように、p型の導電性を有するシリコンの基板1の領域R1上に素子分離層2が形成されて、複数の活性領域10aが画定される。複数の活性領域10aは縦長であり、同じ形状を有する。複数の活性領域10aは、基板1上に間隔を開けて並べて配置される。同時に、図15(B)及び図15(D)に示すように、基板1の領域R2上に素子分離層2が形成されて、活性領域20a及び活性領域30aが画定される。素子分離層2は、例えば、STI法又はLOCOS法を用いて形成される。そして、熱酸化法等を用いて、犠牲酸化膜(図示せず)が、基板1上に形成される。図15(C)は、領域R1の平面図であり、図15(A)は、図15(C)のX6−X6線断面図である。図15(D)は、領域R2の平面図であり、図15(B)は、図15(D)のY6−Y6線断面図である。
次に、図16(A)及び図16(B)に示すように、領域R1の活性領域10a及び領域R2の活性領域30aに対して、n型の導電性を有するドーパントが注入されて、ウエルW1及びウエルW3が形成される。n型のドーパントとしては、例えば、リン又はヒ素を用いることができる。n型のドーパントの注入エネルギーとしては、例えば、600keVとして、注入量は1×1013cm−2とすることができる。n型のドーパントが注入するときには、領域R2の活性領域20aはマスクされる。
そして、領域R2の活性領域20aに対して、p型の導電性を有するドーパントが注入されて、ウエルW2が形成される。p型のドーパントとしては、例えば、ホウ素を用いることができる。p型のドーパントの注入エネルギーとしては、例えば、300keVとして、注入量は1×1013cm−2とすることができる。p型のドーパントが注入するときには、領域R1の活性領域10a及び領域R2の活性領域30aはマスクされる。なお、n型のドーパントの注入とp型のドーパントの注入の順番を逆にしても良い。
また、ウエルW2又はウエルW3に対して、トランジスタのしきい値を調整するためのドーパントを注入しても良い。そして、基板1を熱処理して、ドーパントの拡散及び活性化が行われる。
そして、フッ酸水溶液を用いたウエットエッチングにより、犠牲酸化膜(図示せず)が、基板1上から除去される。
次に、基板1の領域R2上に、酸化シリコン層が形成され、形成した酸化シリコン層上にポリシリコン層が形成される。酸化シリコン層は、例えば、熱酸化法を用いて、膜厚8nmに形成される。ポリシリコン層は、例えば、CVD法を用いて、膜厚180nmに形成される。
そして、図17(B)に示すように、領域R2において、フォトリソグラフィー法及びドライエッチング法を用いて、積層された酸化シリコン層及びポリシリコン層がパターニングされる。そして、ゲート絶縁膜21及びゲート電極22が、活性領域20a上に形成され、ゲート絶縁膜31及びゲート電極32が、活性領域30a上に形成される。
次に、図18(A)及び図18(B)に示すように、活性領域10aを露出するマスクM5が基板1上に形成される。領域R2は、マスクM5に覆われる。
そして、p型の導電性を有するドーパントが活性領域10aに注入されて、所定の抵抗値に調節された複数の抵抗素子11が、基板1上に間隔を開けて並ぶように形成される。p型のドーパントとしては、例えば、ホウ素を用いることができる。p型の導電性を有するドーパントの注入エネルギーとしては、例えば、5keVとして、注入量は1×1013〜1×1014cm−2とすることができる。そして、マスクM5が除去される。
次に、図19(A)に示すように、抵抗素子11上にマスクM6が形成される。そして、活性領域20aにn型の導電性を有するドーパントが注入されて、エクステンション領域24が形成される。n型のドーパントとしては、例えば、リン又はヒ素を用いることができる。n型のドーパントの注入エネルギーとしては、例えば、20keVとして、注入量は1×1013〜1×1014cm−2とすることができる。n型のドーパントが注入するときには、活性領域30aはマスクされる。
そして、活性領域30aにp型の導電性を有するドーパントが注入されて、エクステンション領域34が形成される。p型のドーパントとしては、例えば、ホウ素を用いることができる。p型のドーパントの注入エネルギーとしては、例えば、1keVとして、注入量は1×1013〜1×1014cm−2とすることができる。p型のドーパントが注入するときには、活性領域20aはマスクされる。そして、マスクM6が除去される。なお、p型のドーパントの注入とn型のドーパントの注入の順番を逆にしても良い。
次に、基板1の領域R1及び領域R2上に、酸化シリコン層が形成される。酸化シリコン層は、領域R1では、抵抗素子11それぞれを覆う保護層13となる。また、酸化シリコン層は、領域R2では、活性領域20a上の側壁25及び活性領域30a上の側壁35となる。
そして、図20(A)に示すように、フォトリソグラフィー法を用いて、領域R1にマスクM7が形成される。
そして、図20(A)及び図20(C)に示すように、マスクM7を用いて、例えばドライエッチング法により保護層13がパターニングされて、複数の抵抗素子11を覆う保護層13の形状が画定すると共に、抵抗素子11それぞれを覆う保護層13の部分に間隔をあけて一対の開口部14が形成される。一対の開口部14は、下に位置する抵抗素子11を露出する。また、一対の開口部14は、隣接する抵抗素子11を露出する開口部同士がずれて配置されるように形成される。図20(C)は、領域R1の平面図であり、図20(A)は、図20(C)のX8−X8線断面図である。
保護層13の開口部14aは、図10に示すような開口部パターン51を有するマスクパターン50を用いた露光により形成される。
図20(C)に示すように、矩形の形状を有する開口部パターン51を用いて形成されるマスクM7の開口部14aは、露光の歪みにより、丸みを帯びた形状となるが、開口部14aそれぞれは、同一の形状を有する。これは、マスクパターン(レクチルパターン)50における開口部パターン51が、隣接する抵抗素子11を露出する開口部同士がずれて配置されるように形成されるためである。そのため、開口部パターン51によってマスクM7に形成される開口部14aは、隣接する開口部パターン51による近接効果により露光パターンに歪みが生じることが低減されている。
このようなマスクM7の開口部14aを用いて、保護層13の開口部14が形成されるので、開口部14それぞれも、同一の形状を有する。
また、図20(B)に示すように、フォトリソグラフィー法及びドライエッチング法を用いて、酸化シリコン層がパターニングされて、領域R2において、側壁25及び側壁35が形成される。図20(D)は、領域R2の平面図であり、図20(B)は、図20(D)のY8−Y8線断面図である。
次に、図21(A)及び図21(B)に示すように、領域R1の保護層13及び領域R2の活性領域30aを露出するマスクM8が基板1上に形成される。領域R2の活性領域20aは、マスクM8に覆われる。
そして、p型の導電性を有するドーパントが、保護層13をマスクに用いて、開口部14から露出している抵抗素子11の部分に注入されて、電極12が形成される。同時に、p型のドーパントが、領域R2の活性領域30aに注入されてソース/ドレイン領域33が形成されると共に、ゲート電極32に注入されて導電率が調節される。p型のドーパントとしては、例えば、ホウ素を用いることができる。p型のドーパントの注入エネルギーとしては、例えば、5keVとして、注入量は2×1016cm−2とすることができる。そして、マスクM8が除去される。
上述したように、保護層13の開口部14は同一の形状を有するので、開口部14を用いて形成される電極12それぞれも同一の形状を有する。具体的には、一対の電極12の対向する部分12aは、同一の形状を有する。従って、一対の電極12に挟まれた領域によって決定される抵抗素子11の抵抗値を、設計値に対するばらつきを抑えて調節することができる。
そして、領域R1及び領域R2の活性領域30aを覆い、領域R2の活性領域20aを露出するマスク(図示せず)が基板1上に形成される。
そして、n型の導電性を有するドーパントが、領域R2の活性領域20aに注入されてソース/ドレイン領域23が形成されると共に、ゲート電極22に注入されて導電率が調節される。n型のドーパントとしては、例えば、リン又はヒ素を用いることができる。n型のドーパントの注入エネルギーとしては、例えば、15keVとして、注入量は5×1015cm−2とすることができる。そして、マスク(図示せず)が除去される。そして、基板1を熱処理して、ドーパントの拡散及び活性化が行われる。
次に、図22(A)に示すように、基板1上にチタン、コバルト又はニッケル等の金属膜を形成した後、基板1を熱処理して、シリコンをシリサイド化させて、領域R1において、電極12上にシリサイド層15を形成する。同時に、図22(B)に示すように、領域R2において、ゲート電極22及びソース/ドレイン領域23上にシリサイド層26を形成すると共に、ゲート電極32及びソース/ドレイン領域33上にシリサイド層36を形成する。そして、未反応の金属膜を除去する。
次に、図23(A)及び図23(B)に示すように、基板1上に絶縁層40が形成される。絶縁層40は、例えば、CVD法を用いて形成できる。絶縁層40の形成材料としては、例えば、酸化シリコンを用いることができる。絶縁層40の厚さは、例えば、700nmとすることができる。
そして、領域R1において、シリサイド層15と電気的に接続するコンタクト41が、絶縁層40に形成される。同様に、領域R2において、ソース/ドレイン領域23上のシリサイド層26と電気的に接続するコンタクト41、及び、ソース/ドレイン領域33上のシリサイド層36と電気的に接続するコンタクト41が、絶縁層40に形成される。
次に、図24(A)に示すように、領域R1において、コンタクト41と電気的に接続する配線層42が、絶縁層40上に形成される。同様に、図24(B)に示すように、領域R2において、コンタクト41と電気的に接続する配線層42が、絶縁層40上に形成される。
上述した本実施形態の半導体装置の製造方法によれば、設計値に対して抵抗値のばらつきが少ない抵抗素子を有する半導体装置が得られる。
次に、本明細書に開示する半導体装置の製造方法の好ましい第3実施形態を、以下に説明する。第3実施形態は、上述した図2に示す半導体装置の製造方法に対応する。
本実施形態の半導体装置の製造方法は、上述した半導体装置の製造方法の第1実施形態に対して、図4〜図8に示す工程までは同じである。
図25に示す工程は、上述した半導体装置の製造方法の第1実施形態の図8に示す工程に対応する。図25(C)は、領域R1の平面図であり、図25(A)は、図25(C)のX9−X9線断面図である。図25(D)は、領域R2の平面図であり、図25(B)は、図25(D)のY9−Y9線断面図である。
次に、基板1の領域R1及び領域R2上に、酸化シリコン層が形成される。
そして、図26(A)及び図26(C)に示すように、領域R1において、フォトリソグラフィー法及びドライエッチング法を用いて、酸化シリコン層がパターニングされて、抵抗素子11の周囲に側壁13aが形成される。図26(C)は、領域R1の平面図であり、図26(A)は、図26(C)のX10−X10線断面図である。
同時に、図26(B)及び図26(D)に示すように、フォトリソグラフィー法及びドライエッチング法を用いて、酸化シリコン層がパターニングされて、領域R2において、側壁25及び側壁35が形成される。図26(D)は、領域R2の平面図であり、図26(B)は、図26(D)のY10−Y10線断面図である。
次に、図27(A)及び図27(B)に示すように、領域R1の抵抗素子11の一部及び領域R2の活性領域30aを露出するマスクM9が基板1上に形成される。領域R2の活性領域20aは、マスクM9に覆われる。マスクM9は、領域R1において、電極12を形成するために抵抗素子11を露出する開口部14aを有する。開口部14aは、隣接する抵抗素子11を露出する開口部同士がずれて配置されるように形成される。
そして、図27(A)及び図27(C)に示すように、領域R1において、p型の導電性を有するドーパントが、マスクM9を用いて、開口部14aから抵抗素子11に注入されて、抵抗素子11それぞれに間隔をあけて一対の電極12が形成される。一対の電極12は、隣接する抵抗素子11の電極同士がずれて配置されるように形成される。図27(C)は、領域R1の平面図であり、説明を分かり易くするために、マスクM9は示していない。図27(A)は、図27(C)のX11−X11線断面図である。
同時に、図27(B)及び図27(D)に示すように、領域R2において、p型のドーパントが、領域R2の活性領域30aに注入されてソース/ドレイン領域33が形成されると共に、ゲート電極32に注入されて導電率が調節される。p型のドーパントとしては、例えば、ホウ素を用いることができる。p型のドーパントの注入エネルギーとしては、例えば、5keVとして、注入量は2×1016cm−2とすることができる。図27(D)は、領域R2の平面図であり、図27(B)は、図27(D)のY11−Y11線断面図である。そして、マスクM9が除去される。
そして、領域R1及び領域R2の活性領域30aを覆い、領域R2の活性領域20aを露出するマスク(図示せず)が基板1上に形成される。
そして、n型の導電性を有するドーパントが、領域R2の活性領域20aに注入されてソース/ドレイン領域23が形成されると共に、ゲート電極22に注入されて導電率が調節される。n型のドーパントとしては、例えば、リン又はヒ素を用いることができる。n型のドーパントの注入エネルギーとしては、例えば、15keVとして、注入量は5×1015cm−2とすることができる。そして、マスク(図示せず)が除去される。そして、基板1を熱処理して、ドーパントの拡散及び活性化が行われる。なお、p型のドーパントの注入とn型のドーパントの注入の順番は逆であっても良い。
次に、基板1の領域R1及び領域R2上に、保護層13が形成される。領域R1において、保護層13は、複数の抵抗素子11それぞれを覆うように形成される。そして、図28(A)及び図28(B)に示すように、保護層13上に、マスクM10が形成される。領域R1において、マスクM10には、保護層13を露出する開口部14bが形成される。開口部14bは、保護層13の下の電極12の位置と一致するようにマスクM10に形成される。また、領域R2において、マスクM10には、活性領域20aの位置に対応する開口部14c及び活性領域30aの位置に対応する開口部14dが形成される。
そして、図28(A)及び図28(C)に示すように、マスクM10を用いて、保護層13がエッチングされて、領域R1において、電極12を露出する開口部14が保護層13に形成される。図28(C)は、領域R1の平面図であり、説明を分かり易くするために、マスクM10は示していない。図28(A)は、図28(C)のX12−X12線断面図である。
同時に、図28(B)及び図28(D)に示すように、マスクM10を用いて、領域R2において、活性領域20a及び活性領域30aを露出する開口部が、保護層13に形成される。図28(D)は、領域R2の平面図であり、図28(B)は、図28(D)のY12−Y12線断面図である。そして、マスクM10が除去される。
この後の工程は、上述した半導体装置の製造方法の第1実施形態の図12〜14に示す工程と同じである。
次に、本明細書に開示する半導体装置の製造方法の好ましい第4実施形態を、以下に説明する。第4実施形態は、上述した図3に示す半導体装置の製造方法に対応する。
本実施形態の半導体装置の製造方法は、上述した半導体装置の製造方法の第2実施形態に対して、図15〜図19に示す工程までは同じである。
図29に示す工程は、上述した半導体装置の製造方法の第2実施形態の図19に示す工程に対応する。図29(C)は、領域R1の平面図であり、図29(A)は、図29(C)のX13−X13線断面図である。図29(D)は、領域R2の平面図であり、図29(B)は、図29(D)のY13−Y13線断面図である。
次に、基板1の領域R1及び領域R2上に、酸化シリコン層が形成される。
そして、図30(B)及び図30(D)に示すように、ドライエッチング法を用いて、酸化シリコン層がパターニングされて、領域R2において、側壁25及び側壁35が形成される。図30(D)は、領域R2の平面図であり、図30(B)は、図30(D)のY14−Y14線断面図である。また、図30(C)は、領域R1の平面図であり、図30(A)は、図30(C)のX14−X14線断面図である。そして、領域R1上の酸化シリコン層が除去される。
次に、図31(A)及び図31(B)に示すように、領域R1の抵抗素子11の一部及び領域R2の活性領域30aを露出するマスクM11が基板1上に形成される。領域R2の活性領域20aは、マスクM11に覆われる。マスクM11は、領域R1において、電極12を形成するために抵抗素子11を露出する開口部14aを有する。開口部14aは、隣接する抵抗素子11を露出する開口部同士がずれて配置されるように形成される。
そして、図31(A)及び図31(C)に示すように、領域R1において、p型の導電性を有するドーパントが、マスクM11を用いて、開口部14aから抵抗素子11に注入されて、抵抗素子11それぞれに間隔をあけて一対の電極12が形成される。一対の電極12は、隣接する抵抗素子11の電極同士がずれて配置されるように形成される。図31(C)は、領域R1の平面図であり、説明を分かり易くするために、マスクM11は示していない。図31(A)は、図31(C)のX15−X15線断面図である。
同時に、図31(B)及び図31(D)に示すように、領域R2において、p型のドーパントが、領域R2の活性領域30aに注入されてソース/ドレイン領域33が形成されると共に、ゲート電極32に注入されて導電率が調節される。p型のドーパントとしては、例えば、ホウ素を用いることができる。p型のドーパントの注入エネルギーとしては、例えば、5keVとして、注入量は2×1016cm−2とすることができる。図31(D)は、領域R2の平面図であり、図31(B)は、図31(D)のY15−Y15線断面図である。そして、マスクM11が除去される。
そして、領域R1及び領域R2の活性領域30aを覆い、領域R2の活性領域20aを露出するマスク(図示せず)が基板1上に形成される。
そして、n型の導電性を有するドーパントが、領域R2の活性領域20aに注入されてソース/ドレイン領域23が形成されると共に、ゲート電極22に注入されて導電率が調節される。n型のドーパントとしては、例えば、リン又はヒ素を用いることができる。n型のドーパントの注入エネルギーとしては、例えば、15keVとして、注入量は5×1015cm−2とすることができる。そして、マスク(図示せず)が除去される。そして、基板1を熱処理して、ドーパントの拡散及び活性化が行われる。なお、p型のドーパントの注入とn型のドーパントの注入の順番は逆であっても良い。
次に、基板1の領域R1及び領域R2上に、保護層13が形成される。領域R1において、保護層13は、複数の抵抗素子11それぞれを覆うように形成される。そして、図32(A)及び図32(B)に示すように、保護層13上に、マスクM12が形成される。領域R1において、マスクM12には、保護層13を露出する開口部14bが形成される。開口部14bは、保護層13の下の電極12の位置と一致するようにマスクM12に形成される。また、領域R2において、マスクM12には、活性領域20aの位置に対応する開口部14c及び活性領域30aの位置に対応する開口部14dが形成される。
そして、図32(A)及び図32(C)に示すように、マスクM12を用いて、保護層13がエッチングされて、領域R1において、電極12を露出する開口部14が保護層13に形成される。図32(C)は、領域R1の平面図であり、説明を分かり易くするために、マスクM12は示していない。図32(A)は、図32(C)のX16−X16線断面図である。
同時に、図32(B)及び図32(D)に示すように、マスクM12を用いて、領域R2において、活性領域20a及び活性領域30aを露出する開口部が保護層13に形成される。図32(D)は、領域R2の平面図であり、図32(B)は、図32(D)のY16−Y16線断面図である。そして、マスクM12が除去される。
この後の工程は、上述した半導体装置の製造方法の第2実施形態の図22〜24に示す工程と同じである。
本発明では、上述した実施形態の半導体装置及び半導体装置の製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施形態が有する構成要件は、他の実施形態にも適宜適用することができる。
例えば、上述した各実施形態においてトランジスタ及びウエルの導電層は、反対の導電性であっても良い。
ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。