JP6311316B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

従来、アナログ回路を有する半導体装置では、抵抗素子が、トランジスタ等の能動素子と共に半導体装置内に配置される。

抵抗素子は、例えば、演算増幅器の増幅率を決定されるために使用されており、抵抗素子の抵抗値に対しては、高い精度が求められる場合がある。

図１は、従来の半導体装置を示す図である。

半導体装置１１０は、抵抗素子のアレイである。半導体装置１１０は、シリコンの基板１０１と、基板１０１上に並んで配置される複数の抵抗素子１１１ａ〜１１１ｅを備える。各抵抗素子は、例えば、所定の抵抗値になるように、直列に接続されて使用され得る。

抵抗素子１１１ａ〜１１１ｅは、縦長の形状を有し、その長手方向を一致させて、間隔をあけて並んで配置される。抵抗素子１１１ａ〜１１１ｅの周囲には、側壁１１３ａが配置される。

半導体装置１１０は、各抵抗素子１１１ａ〜１１１ｅの中央部を覆う保護層１１３を有する。

抵抗素子１１１ａ〜１１１ｅの長手方向の両端部は、電極１１２である。電極１１２は、保護層１１３には覆われていない。例えば、抵抗素子１１１ａ〜１１１ｅが、ドーパントが注入されたポリシリコン層により形成される場合、電極１１２は、ポリシリコン層に対して更に多くのドーパントが注入されて導電性が高められて形成され得る。

保護層１１３は、電極１１２を形成する時に注入されるドーパントがポリシリコン層に注入されることを防止する。

抵抗素子１１１ａ〜１１１ｅの抵抗値は、対向する電極１１２の間の部分の寸法によって決定される。具体的には、抵抗素子１１１ａ〜１１１ｅは同じ厚さを有しているので、抵抗素子１１１ａ〜１１１ｅの抵抗値は、保護層１１３に覆われる面積によって決定される。

特開２００７−３５６６６号公報 特開２００６−４９５７６号公報 特開２０１０−２３８７２３号公報 特開２０００−３１２９５号公報

抵抗素子１１１ａ〜１１１ｅの設計では、保護層１１３に覆われる部分の面積は、保護層１１３に覆われる部分の長さＬ及び幅Ｗによって決定され得る。

リソグラフィー技術を用いて、抵抗素子上に保護層を形成する時、隣接する保護層のパターンの影響を受けて、保護層の境界が丸まる現象（ラウンディング）が生じる場合がある。

半導体装置の微細化に伴って、抵抗素子の寸法及び間隔が縮小しており、微細化により隣接する抵抗素子の間隔が狭まるほど、近接効果により露光パターンに歪みが生じて、ラウンディングの影響が大きくなる。

図１に示す例では、抵抗素子１１１ａ及び抵抗素子１１１ｃ〜１１１ｅは、同じ抵抗値を有するように設計され、抵抗素子１１１ｂは、他の抵抗素子よりも低い抵抗値を有するように設計されている。

そのため、抵抗素子１１１ｂを覆う保護層１１３の面積は、他の抵抗素子を覆う保護層１１３の面積よりも小さくなるように、保護層のパターンが設計される。従って、抵抗素子１１１ｂを覆う保護層１１３の部分のパターン形状は、抵抗素子１１１ａ及び抵抗素子１１１ｃ〜１１１ｅを覆う保護層１１３の部分のパターン形状とは異なっている。

このようなパターンを用いて保護層が形成されるので、抵抗素子１１１ｂに隣接する抵抗素子１１１ａ及び抵抗素子１１１ｃを覆う保護層１１３の境界はラウンディングが生じている。

また、抵抗素子１１１ａ及び抵抗素子１１１ｃの間に位置する抵抗素子１１１ｂを覆おう保護層１１３の境界にもラウンディングが生じている。

従って、抵抗素子１１１ａ及び抵抗素子１１１ｂ及び抵抗素子１１１ｃは、設計通りの抵抗値を示さないおそれがある。

本明細書では、設計値に対して抵抗値のばらつきが少ない抵抗素子を有する半導体装置を提供することを課題とする。

また、本明細書では、設計値に対して抵抗値のばらつきが少ない抵抗素子を有する半導体装置の製造方法を提供することを課題とする。

本明細書に開示する半導体装置の一形態によれば、半導体の基板上に間隔をあけて並べて配置された複数の抵抗素子と、各上記抵抗素子に配置された一対の電極と、各上記電極を露出する開口部を有し、複数の上記抵抗素子を覆う保護層であって、隣接する上記抵抗素子の上記電極を露出する上記開口部同士がずれて配置される保護層と、を備える。

また、本明細書に開示する半導体装置の他の一形態によれば、半導体の基板上に間隔をあけて並べて配置された複数の抵抗素子と、各上記抵抗素子に配置された一対の電極であって、隣接する上記抵抗素子の上記電極同士がずれて配置される一対の電極と、各上記電極を露出する開口部を有し、複数の上記抵抗素子を覆う保護層と、を備える。

また、本明細書に開示する半導体装置の製造方法の一形態によれば、半導体の基板上に、間隔をあけて並ぶように複数の抵抗素子を形成する工程と、複数の上記抵抗素子上に保護層を形成する工程と、上記抵抗素子それぞれを覆う上記保護層の部分に一対の開口部を形成して、下に位置する上記抵抗素子を露出する工程であって、隣接する上記抵抗素子を露出する上記開口部同士がずれて配置されるように一対の開口部を形成する工程と、上記開口部から露出している上記抵抗素子の部分に電極を形成する工程と、を備える。

更に、本明細書に開示する半導体装置の製造方法の他の一形態によれば、半導体の基板上に、間隔をあけて並ぶように複数の抵抗素子を形成する工程と、上記抵抗素子それぞれに一対の電極を形成する工程であって、隣接する上記抵抗素子の上記電極同士がずれて配置されるように一対の電極を形成する工程と、複数の上記抵抗素子上に、上記電極を露出する開口部を有する保護層を形成する工程と、を備える。

上述した本明細書に開示する半導体装置によれば、設計値に対して抵抗値のばらつきが少ない抵抗素子を有する。

また、上述した本明細書に開示する半導体装置の製造方法によれば、設計値に対して抵抗値のばらつきが少ない抵抗素子を有する半導体装置が得られる。

本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。

前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。

従来の半導体装置を示す図である。 本明細書に開示する半導体装置の第１実施形態を示す図である。 本明細書に開示する半導体装置の第２実施形態を示す図である。 本明細書に開示する半導体装置の製造方法の第１実施形態の工程を説明する図（その１）である。 本明細書に開示する半導体装置の製造方法の第１実施形態の工程を説明する図（その２）である。 本明細書に開示する半導体装置の製造方法の第１実施形態の工程を説明する図（その３）である。 本明細書に開示する半導体装置の製造方法の第１実施形態の工程を説明する図（その４）である。 本明細書に開示する半導体装置の製造方法の第１実施形態の工程を説明する図（その５）である。 本明細書に開示する半導体装置の製造方法の第１実施形態の工程を説明する図（その６）である。 本明細書に開示する半導体装置の製造方法の第１実施形態の工程を説明する図（その７）である。 本明細書に開示する半導体装置の製造方法の第１実施形態の工程を説明する図（その８）である。 本明細書に開示する半導体装置の製造方法の第１実施形態の工程を説明する図（その９）である。 本明細書に開示する半導体装置の製造方法の第１実施形態の工程を説明する図（その１０）である。 本明細書に開示する半導体装置の製造方法の第１実施形態の工程を説明する図（その１１）である。 本明細書に開示する半導体装置の製造方法の第２実施形態の工程を説明する図（その１）である。 本明細書に開示する半導体装置の製造方法の第２実施形態の工程を説明する図（その２）である。 本明細書に開示する半導体装置の製造方法の第２実施形態の工程を説明する図（その３）である。 本明細書に開示する半導体装置の製造方法の第２実施形態の工程を説明する図（その４）である。 本明細書に開示する半導体装置の製造方法の第２実施形態の工程を説明する図（その５）である。 本明細書に開示する半導体装置の製造方法の第２実施形態の工程を説明する図（その６）である。 本明細書に開示する半導体装置の製造方法の第２実施形態の工程を説明する図（その７）である。 本明細書に開示する半導体装置の製造方法の第２実施形態の工程を説明する図（その８）である。 本明細書に開示する半導体装置の製造方法の第２実施形態の工程を説明する図（その９）である。 本明細書に開示する半導体装置の製造方法の第２実施形態の工程を説明する図（その１０）である。 本明細書に開示する半導体装置の製造方法の第３実施形態の工程を説明する図（その１）である。 本明細書に開示する半導体装置の製造方法の第３実施形態の工程を説明する図（その２）である。 本明細書に開示する半導体装置の製造方法の第３実施形態の工程を説明する図（その３）である。 本明細書に開示する半導体装置の製造方法の第３実施形態の工程を説明する図（その４）である。 本明細書に開示する半導体装置の製造方法の第４実施形態の工程を説明する図（その１）である。 本明細書に開示する半導体装置の製造方法の第４実施形態の工程を説明する図（その２）である。 本明細書に開示する半導体装置の製造方法の第４実施形態の工程を説明する図（その３）である。 本明細書に開示する半導体装置の製造方法の第４実施形態の工程を説明する図（その４）である。

以下、本明細書で開示する半導体装置の好ましい第１実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。

図２（Ａ）〜図２（Ｄ）は、本明細書に開示する半導体装置の第１実施形態を示す図である。

本実施形態の半導体装置は、半導体であるシリコンの基板１の領域Ｒ１に形成された抵抗素子１１のアレイ１０と、基板１の領域Ｒ２に形成されたトランジスタ２０及びトランジスタ３０を備える。

図２（Ｃ）は、領域Ｒ１の平面図であり、図２（Ａ）は、図２（Ｃ）のＸ１−Ｘ１線断面図である。図２（Ｄ）は領域Ｒ２の平面図であり、図２（Ｂ）は、図２（Ｄ）のＹ１−Ｙ１線断面図である。

まず、アレイ１０について、以下に説明する。

領域Ｒ１では、ｐ型の導電性を有するウエルＷ１が基板１上に配置され、ウエルＷ１上に素子分離層２が配置され、素子分離層２上に抵抗素子１１が配置される。抵抗素子１１と、ウエルＷ１とは、素子分離層２によって、電気的に絶縁される。

アレイ１０を形成する複数の抵抗素子１１は縦長であり、同じ形状を有する。アレイ１０では、複数の抵抗素子１１は、長手方向を一致させて、基板１上に間隔を開けて並べて配置される。

各抵抗素子１１は、間隔をあけて配置された一対の電極１２を有する。隣接する抵抗素子１１の電極１２同士は、ずれて配置される。本明細書では、このことは、隣接する抵抗素子１１の電極１２同士を、所定の方向に延びる直線上に射影した場合のそれぞれの領域が一致しない関係にあることを意味する。本実施形態では、抵抗素子１１は第１の方向に延在しており、隣接する抵抗素子１１の電極１２同士を、抵抗素子１１の長手方向に延びる直線上に射影した場合のそれぞれの領域が一致しないことを意味する。具体的には、隣接する抵抗素子１１の電極１２同士は、抵抗素子１１の長手方向の位置が異なる。

アレイ１０は、各電極１２を露出する開口部１４を有し、複数の抵抗素子１１を覆う保護層１３を有する。隣接する抵抗素子１１の電極１２を露出する開口部１４同士は、ずれて配置される。本明細書では、このことは、隣接する抵抗素子１１の電極１２を露出する開口部１４同士を、所定の方向に延びる直線上に射影した場合のそれぞれの領域が一致しない関係にあることを意味する。本実施形態では、抵抗素子１１は第１の方向に延在しており、隣接する抵抗素子１１の電極１２を露出する開口部１４同士を、抵抗素子１１の長手方向に延びる直線上に射影した場合のそれぞれの領域が一致しないことを意味する。具体的には、隣接する抵抗素子１１の電極１２を露出する開口部１４同士は、抵抗素子１１の長手方向の位置が異なる。

アレイ１０では、隣接する抵抗素子１１の開口部１４及び電極１２が、抵抗素子１１の長手方向の位置が異なるので、開口部１４又は電極１２を形成する時に、露光パターンが歪むことが防止され。露光パターンの歪みが防止されるので、設計通りの形状を有する開口部１４及び電極１２が得られる。

また、複数の抵抗素子１１に配置された電極１２それぞれは、設計通りの同一の形状を有する。言い換えると、抵抗素子１１に配置された一対の電極１２の対向する部分１２ａは、設計通りの同じ形状を有している。抵抗素子１１の抵抗値は、一対の電極１２に挟まれた領域によって決定される、具体的には、一対の電極１２の対向する部分１２ａの位置及び形状によって、抵抗素子１１の抵抗値が決定される。

本実施形態では、各抵抗素子１１において、一対の電極１２の対向する部分１２ａの形状が同じであるので、各抵抗素子１１の抵抗値を正確に調節することが容易になっている。

また、保護層１３が有する開口部１４それぞれは、同一の形状を有する。

保護層１３が有する開口部１４の幅は、開口部１４によって露出される電極１２の幅よりも広いことが好ましい。ここで、開口部１４の幅方向は、抵抗素子１１の長手方向と直交する向きである。電極１２の幅が、抵抗素子１１の幅よりも狭いと、抵抗素子１１の抵抗値を正確に調節することが困難になるので、開口部１４の幅を電極１２の幅よりも広くして、一対の電極１２の対向する部分１２ａの形状が、電極１２が抵抗素子１１の幅方向の全体に亘るようになされている。

次に、トランジスタ２０及びトランジスタ３０について、以下に説明する。

領域Ｒ２は、素子分離層２によって、活性領域２０ａ及び活性領域３０ａが画定される。活性領域２０ａには、ｐ型の導電性を有するウエルＷ２が形成される。活性領域３０ａには、ｎ型の導電性を有するウエルＷ３が形成される。

トランジスタ２０は、ｎ型のＭＯＳトランジスタであり、ウエルＷ２に配置される。トランジスタ２０は、基板１上に配置されるゲート絶縁膜２１と、ゲート絶縁膜２１上に配置されるゲート電極２２を有する。積層されたゲート絶縁膜２１及びゲート電極２２の外側には、側壁２５が配置される。

また、トランジスタ２０は、ゲート絶縁膜２１の両側の基板１の部分に配置されるエクステンション領域（ＬＤＤ領域）２４を有する。また、側壁２５の外側の基板１の部分には、ソース／ドレイン領域２３が配置される。

トランジスタ３０は、ｐ型のＭＯＳトランジスタであり、ウエルＷ３に配置される。トランジスタ３０は、基板１上に配置されるゲート絶縁膜３１と、ゲート絶縁膜３１上に配置されるゲート電極３２を有する。積層されたゲート絶縁膜３１及びゲート電極３２の外側には、側壁３５が配置される。

また、トランジスタ３０は、ゲート絶縁膜３１の両側の基板１の部分に配置されるエクステンション領域（ＬＤＤ領域）３４を有する。また、側壁３５の外側の基板１の部分には、ソース／ドレイン領域３３が配置される。

抵抗素子１１は、例えば、トランジスタ２０のゲート電極２２及びトランジスタ３０のゲート電極３２を形成する工程で、ゲート電極２２及びゲート電極３２と共に、ポリシリコン等を用いて形成することができる。

また、保護層１３は、例えば、トランジスタ２０の側壁２５及びトランジスタ３０の側壁３５を形成する工程で、側壁２５及び側壁３５と共に、酸化シリコン等を用いて形成することができる。

上述した本実施形態の半導体装置によれば、設計値に対して抵抗値のばらつきが少ない抵抗素子を有する。

次に、上述した半導体装置の第２実施形態を、図３を参照しながら以下に説明する。第２実施形態について特に説明しない点については、上述の第１実施形態に関して詳述した説明が適宜適用される。また、同一の構成要素には同一の符号を付してある。

図３は、本明細書に開示する半導体装置の第２実施形態を示す図である。

本実施形態の半導体装置では、アレイ１０を形成する抵抗素子１１の構造が、上述した第１実施形態とは異なっている。

図３（Ｃ）は、領域Ｒ１の平面図であり、図３（Ａ）は、図３（Ｃ）のＸ２−Ｘ２線断面図である。図３（Ｄ）は、領域Ｒ２の平面図であり、図３（Ｂ）は、図３（Ｄ）のＹ２−Ｙ２線断面図である。

アレイ１０の抵抗素子１１は、素子分離層２により画定された活性領域１０ａに配置される。活性領域１０ａは、ｎ型の導電性を有するウエルＷ１を基板１上に有する。

抵抗素子１１は、活性領域１０ａのシリコンの基板１にドーパントが注入されて形成される。抵抗素子１１は、基板１内に注入されたドーパントが拡散したシリコン拡散層である。本明細書では、基板上に抵抗素子が配置されることは、抵抗素子が、基板内にドーパントが注入されて形成されることを含む意味である。

アレイ１０を形成する複数の抵抗素子１１は縦長であり、同じ形状を有する。アレイ１０では、複数の抵抗素子１１は、長手方向を一致させて、基板１上に間隔を開けて並べて配置される。

各抵抗素子１１は、間隔をあけて配置された一対の電極１２を有する。隣接する抵抗素子１１の電極１２同士はずれて配置されており、対向するようには隣り合わない。具体的には、隣接する抵抗素子１１の電極１２同士は、抵抗素子１１の長手方向の位置が異なる。

アレイ１０は、各電極１２を露出する開口部１４を有し、複数の抵抗素子１１を覆う保護層１３を有する。隣接する抵抗素子１１の電極１２を露出する開口部１４同士はずれて配置されており、対向するようには隣り合わない。具体的には、隣接する抵抗素子１１の電極１２を露出する開口部１４同士は、抵抗素子１１の長手方向の位置が異なる。

保護層１３は、例えば、トランジスタ２０の側壁２５及びトランジスタ３０の側壁３５を形成する工程で、側壁２５，３５と共に、酸化シリコン等を用いて形成することができる。

本実施形態の他の構成は、上述した第１実施形態と同様である。

上述した本実施形態の半導体装置によれば、設計値に対して抵抗値のばらつきが少ない抵抗素子を有する。

次に、本明細書に開示する半導体装置の製造方法の好ましい第１実施形態を、以下に説明する。第１実施形態は、上述した図２に示す半導体装置の製造方法に対応する。

まず、図４（Ａ）及び図４（Ｃ）に示すように、ｐ型の導電性を有するシリコンの基板１の領域Ｒ１上に素子分離層２が形成される。同時に、図４（Ｂ）及び図４（Ｄ）に示すように、基板１の領域Ｒ２上に素子分離層２が形成されて、活性領域２０ａ及び活性領域３０ａが画定される。素子分離層２は、例えば、ＳＴＩ法又はＬＯＣＯＳ法を用いて形成される。そして、熱酸化法等を用いて、犠牲酸化膜（図示せず）が、基板１上に形成される。図４（Ｃ）は、領域Ｒ１の平面図であり、図４（Ａ）は、図４（Ｃ）のＸ３−Ｘ３線断面図である。図４（Ｄ）は、領域Ｒ２の平面図であり、図４（Ｂ）は、図４（Ｄ）のＹ３−Ｙ３線断面図である。

次に、図５（Ａ）及び図５（Ｂ）に示すように、領域Ｒ１及び領域Ｒ２の活性領域２０ａに対して、ｐ型の導電性を有するドーパントが注入されて、ウエルＷ１及びウエルＷ２が形成される。ｐ型のドーパントとしては、例えば、ホウ素を用いることができる。ｐ型のドーパントの注入エネルギーとしては、例えば、３００ｋｅＶとして、注入量は１×１０^１３ｃｍ^−２とすることができる。ｐ型のドーパントが注入するときには、領域Ｒ２の活性領域３０ａはマスクされる。

そして、領域Ｒ２の活性領域３０ａに対して、ｎ型の導電性を有するドーパントが注入されて、ウエルＷ３が形成される。ｎ型のドーパントとしては、例えば、リン又はヒ素を用いることができる。ｎ型のドーパントの注入エネルギーとしては、例えば、６００ｋｅＶとして、注入量は１×１０^１３ｃｍ^−２とすることができる。ｎ型のドーパントが注入するときには、領域Ｒ１及び領域Ｒ２の活性領域２０ａはマスクされる。なお、ｐ型のドーパントの注入とｎ型のドーパントの注入の順番を逆にしても良い。

また、ウエルＷ２又はウエルＷ３に対して、トランジスタのしきい値を調整するためのドーパントを注入しても良い。そして、基板１を熱処理して、ドーパントの拡散及び活性化が行われる。

そして、フッ酸水溶液を用いたウエットエッチングにより、犠牲酸化膜（図示せず）が、基板１上から除去される。

次に、基板１の領域Ｒ１及び領域Ｒ２上に、酸化シリコン層が形成され、形成した酸化シリコン層上にポリシリコン層が形成される。酸化シリコン層は、例えば、熱酸化法を用いて、膜厚８ｎｍに形成される。ポリシリコン層は、例えば、ＣＶＤ法を用いて、膜厚１８０ｎｍに形成される。

そして、図６（Ａ）及び図６（Ｃ）に示すように、領域Ｒ１において、フォトリソグラフィー法及びドライエッチング法を用いて、積層された酸化シリコン層及びポリシリコン層がパターニングされる。そして、間隔を開けて並ぶように複数の抵抗素子１１が、素子分離層２上に形成される。なお、図６（Ａ）では、酸化シリコン層は、素子分離層２と一体となるので、抵抗素子１１は、ポリシリコン層により形成されるように示している。図６（Ｃ）は、領域Ｒ１の平面図であり、図６（Ａ）は、図６（Ｃ）のＸ４−Ｘ４線断面図である。

また、図６（Ｂ）及び図６（Ｄ）に示すように、領域Ｒ２において、フォトリソグラフィー法及びドライエッチング法を用いて、積層された酸化シリコン層及びポリシリコン層がパターニングされる。そして、ゲート絶縁膜２１及びゲート電極２２が、活性領域２０ａ上に形成され、ゲート絶縁膜３１及びゲート電極３２が、活性領域３０ａ上に形成される。図６（Ｄ）は、領域Ｒ２の平面図であり、図６（Ｂ）は、図６（Ｄ）のＹ４−Ｙ４線断面図である。

次に、図７（Ａ）及び図７（Ｂ）に示すように、領域Ｒ１の抵抗素子１１を露出するマスクＭ１が基板１上に形成される。領域Ｒ２は、マスクＭ１に覆われる。

そして、ｐ型の導電性を有するドーパントが抵抗素子１１に注入されて、抵抗素子１１の抵抗値が、所定の値に調節される。ｐ型のドーパントとしては、例えば、ホウ素を用いることができる。ｐ型の導電性を有するドーパントの注入エネルギーとしては、例えば、８ｋｅＶとして、注入量は１×１０^１３〜１×１０^１４ｃｍ^−２とすることができる。そして、マスクＭ１が除去される。

次に、図８（Ａ）に示すように、抵抗素子１１上にマスクＭ２が形成される。そして、活性領域２０ａにｎ型の導電性を有するドーパントが注入されて、エクステンション領域２４が形成される。ｎ型のドーパントとしては、例えば、リン又はヒ素を用いることができる。ｎ型のドーパントの注入エネルギーとしては、例えば、２０ｋｅＶとして、注入量は１×１０^１３〜１×１０^１４ｃｍ^−２とすることができる。ｎ型のドーパントが注入するときには、活性領域３０ａはマスクされる。

そして、活性領域３０ａにｐ型の導電性を有するドーパントが注入されて、エクステンション領域３４が形成される。ｐ型のドーパントとしては、例えば、ホウ素を用いることができる。ｐ型のドーパントの注入エネルギーとしては、例えば、１ｋｅＶとして、注入量は１×１０^１３〜１×１０^１４ｃｍ^−２とすることができる。ｐ型のドーパントが注入するときには、活性領域２０ａはマスクされる。そして、マスクＭ２が除去される。なお、ｐ型のドーパントの注入とｎ型のドーパントの注入の順番を逆にしても良い。

次に、基板１の領域Ｒ１及び領域Ｒ２上に、酸化シリコン層が形成される。酸化シリコン層は、領域Ｒ１では、抵抗素子１１それぞれを覆う保護層１３となる。また、酸化シリコン層は、領域Ｒ２では、活性領域２０ａ上の側壁２５及び活性領域３０ａ上の側壁３５となる。

そして、図９（Ａ）に示すように、フォトリソグラフィー法を用いて、領域Ｒ１にマスクＭ３が形成される。

そして、図９（Ａ）及び図９（Ｃ）に示すように、例えばドライエッチング法により、マスクＭ３を用いて、保護層１３がパターニングされて、複数の抵抗素子１１を覆う保護層１３の形状が画定すると共に、抵抗素子１１それぞれを覆う保護層１３の部分に間隔をあけて一対の開口部１４が形成される。一対の開口部１４は、下に位置する抵抗素子１１を露出する。また、一対の開口部１４は、隣接する抵抗素子１１を露出する開口部同士がずれて配置されるように形成される。図９（Ｃ）は、領域Ｒ１の平面図であり、図９（Ａ）は、図９（Ｃ）のＸ５−Ｘ５線断面図である。

図１０は、マスクＭ３を露光して形成するために用いられるマスクパターン５０を示している。マスクパターン５０は、マスクＭ３に開口部１４ａを露光する開口部パターン５１を有する。本実施形態では、開口部パターン５１それぞれは、同一の矩形の形状を有する。抵抗素子の抵抗値は、一の抵抗素子１１を覆う一対の開口部パターン５１の間隔Ｌによって決定される。なお、図１０には、マスクパターン５０が領域Ｒ１に露光された場合のパターンと共に、抵抗素子１１及び保護層１３を示している。

図９（Ｃ）に示すように、矩形の形状を有する開口部パターン５１を用いて形成されるマスクＭ３の開口部１４ａは、露光の歪みにより、丸みを帯びた形状となるが、開口部１４ａそれぞれは、同一の形状を有する。これは、マスクパターン（レクチルパターン）５０における開口部パターン５１が、隣接する抵抗素子１１を露出する開口部同士がずれて配置されるように形成されるためである。そのため、開口部パターン５１によってマスクＭ３に形成される開口部１４ａは、隣接する開口部パターン５１による近接効果により露光パターンに歪みが生じることが低減されている。

このようなマスクＭ３の開口部１４ａを用いて、保護層１３の開口部１４が形成されるので、開口部１４それぞれも、同一の形状を有する。

本明細書において、開口部１４それぞれが同一の形状を有することは、同一のマスクパターンを用いて形成される開口部１４の形状が、製造工程の工程能力の変動の範囲内で異なることを許容することを意味する。

また、図９（Ｂ）及び図９（Ｄ）に示すように、フォトリソグラフィー法及びドライエッチング法を用いて、酸化シリコン層がパターニングされて、領域Ｒ２において、側壁２５及び側壁３５が形成される。図９（Ｄ）は、領域Ｒ２の平面図であり、図９（Ｂ）は、図９（Ｄ）のＹ５−Ｙ５線断面図である。

次に、図１１（Ａ）及び図１１（Ｂ）に示すように、領域Ｒ１の保護層１３及び領域Ｒ２の活性領域３０ａを露出するマスクＭ４が基板１上に形成される。領域Ｒ２の活性領域２０ａは、マスクＭ４に覆われる。

そして、ｐ型の導電性を有するドーパントが、保護層１３をマスクに用いて、開口部１４から露出している抵抗素子１１の部分に注入されて、電極１２が形成される。同時に、ｐ型のドーパントが、領域Ｒ２の活性領域３０ａに注入されてソース／ドレイン領域３３が形成されると共に、ゲート電極３２に注入されて導電率が調節される。ｐ型のドーパントとしては、例えば、ホウ素を用いることができる。ｐ型のドーパントの注入エネルギーとしては、例えば、５ｋｅＶとして、注入量は２×１０^１６ｃｍ^−２とすることができる。そして、マスクＭ４が除去される。

上述したように、保護層１３の開口部１４は同一の形状を有するので、開口部１４を用いて形成される電極１２それぞれも同一の形状を有する。具体的には、一対の電極１２の対向する部分１２ａは、同一の形状を有する。従って、一対の電極１２に挟まれた領域によって決定される抵抗素子１１の抵抗値を、設計値に対するばらつきを抑えて調節することができる。

本明細書において、電極１２それぞれが同一の形状を有することは、同一のマスクパターンを用いて形成される電極１２の形状が、製造工程の工程能力の変動の範囲内で異なることを許容することを意味する。

また、保護層１３が有する開口部１４の幅は、開口部１４によって露出される電極１２の幅よりも広いので、電極１２が抵抗素子１１の幅方向の全体に亘るように形成される。

そして、領域Ｒ１及び領域Ｒ２の活性領域３０ａを覆い、領域Ｒ２の活性領域２０ａを露出するマスク（図示せず）が基板１上に形成される。

そして、ｎ型の導電性を有するドーパントが、領域Ｒ２の活性領域２０ａに注入されてソース／ドレイン領域２３が形成されると共に、ゲート電極２２に注入されて導電率が調節される。ｎ型のドーパントとしては、例えば、リン又はヒ素を用いることができる。ｎ型のドーパントの注入エネルギーとしては、例えば、１５ｋｅＶとして、注入量は５×１０^１５ｃｍ^−２とすることができる。そして、マスク（図示せず）が除去される。そして、基板１を熱処理して、ドーパントの拡散及び活性化が行われる。

次に、図１２（Ａ）に示すように、基板１上にチタン、コバルト又はニッケル等の金属膜を形成した後、基板１を熱処理してシリコンをシリサイド化させて、領域Ｒ１において、電極１２上にシリサイド層１５を形成する。同時に、図１２（Ｂ）に示すように、領域Ｒ２において、ゲート電極２２及びソース／ドレイン領域２３上にシリサイド層２６を形成すると共に、ゲート電極３２及びソース／ドレイン領域３３上にシリサイド層３６を形成する。そして、未反応の金属膜を除去する。

次に、図１３（Ａ）及び図１３（Ｂ）に示すように、基板１上に絶縁層４０が形成される。絶縁層４０は、例えば、ＣＶＤ法を用いて形成できる。絶縁層４０の形成材料としては、例えば、酸化シリコンを用いることができる。絶縁層４０の厚さは、例えば、７００ｎｍとすることができる。

そして、領域Ｒ１において、シリサイド層１５と電気的に接続するコンタクト４１が、絶縁層４０に形成される。同様に、領域Ｒ２において、ソース／ドレイン領域２３上のシリサイド層２６と電気的に接続するコンタクト４１、及び、ソース／ドレイン領域３３上のシリサイド層３６と電気的に接続するコンタクト４１が、絶縁層４０に形成される。

次に、図１４（Ａ）に示すように、領域Ｒ１において、コンタクト４１と電気的に接続する配線層４２が、絶縁層４０上に形成される。同様に、図１４（Ｂ）に示すように、領域Ｒ２において、コンタクト４１と電気的に接続する配線層４２が、絶縁層４０上に形成される。

上述した本実施形態の半導体装置の製造方法によれば、設計値に対して抵抗値のばらつきが少ない抵抗素子を有する半導体装置が得られる。

次に、本明細書に開示する半導体装置の製造方法の好ましい第２実施形態を、以下に説明する。第１実施形態は、上述した図３に示す半導体装置の製造方法に対応する。

まず、図１５（Ａ）及び図１５（Ｃ）に示すように、ｐ型の導電性を有するシリコンの基板１の領域Ｒ１上に素子分離層２が形成されて、複数の活性領域１０ａが画定される。複数の活性領域１０ａは縦長であり、同じ形状を有する。複数の活性領域１０ａは、基板１上に間隔を開けて並べて配置される。同時に、図１５（Ｂ）及び図１５（Ｄ）に示すように、基板１の領域Ｒ２上に素子分離層２が形成されて、活性領域２０ａ及び活性領域３０ａが画定される。素子分離層２は、例えば、ＳＴＩ法又はＬＯＣＯＳ法を用いて形成される。そして、熱酸化法等を用いて、犠牲酸化膜（図示せず）が、基板１上に形成される。図１５（Ｃ）は、領域Ｒ１の平面図であり、図１５（Ａ）は、図１５（Ｃ）のＸ６−Ｘ６線断面図である。図１５（Ｄ）は、領域Ｒ２の平面図であり、図１５（Ｂ）は、図１５（Ｄ）のＹ６−Ｙ６線断面図である。

次に、図１６（Ａ）及び図１６（Ｂ）に示すように、領域Ｒ１の活性領域１０ａ及び領域Ｒ２の活性領域３０ａに対して、ｎ型の導電性を有するドーパントが注入されて、ウエルＷ１及びウエルＷ３が形成される。ｎ型のドーパントとしては、例えば、リン又はヒ素を用いることができる。ｎ型のドーパントの注入エネルギーとしては、例えば、６００ｋｅＶとして、注入量は１×１０^１３ｃｍ^−２とすることができる。ｎ型のドーパントが注入するときには、領域Ｒ２の活性領域２０ａはマスクされる。

そして、領域Ｒ２の活性領域２０ａに対して、ｐ型の導電性を有するドーパントが注入されて、ウエルＷ２が形成される。ｐ型のドーパントとしては、例えば、ホウ素を用いることができる。ｐ型のドーパントの注入エネルギーとしては、例えば、３００ｋｅＶとして、注入量は１×１０^１３ｃｍ^−２とすることができる。ｐ型のドーパントが注入するときには、領域Ｒ１の活性領域１０ａ及び領域Ｒ２の活性領域３０ａはマスクされる。なお、ｎ型のドーパントの注入とｐ型のドーパントの注入の順番を逆にしても良い。

また、ウエルＷ２又はウエルＷ３に対して、トランジスタのしきい値を調整するためのドーパントを注入しても良い。そして、基板１を熱処理して、ドーパントの拡散及び活性化が行われる。

そして、フッ酸水溶液を用いたウエットエッチングにより、犠牲酸化膜（図示せず）が、基板１上から除去される。

次に、基板１の領域Ｒ２上に、酸化シリコン層が形成され、形成した酸化シリコン層上にポリシリコン層が形成される。酸化シリコン層は、例えば、熱酸化法を用いて、膜厚８ｎｍに形成される。ポリシリコン層は、例えば、ＣＶＤ法を用いて、膜厚１８０ｎｍに形成される。

そして、図１７（Ｂ）に示すように、領域Ｒ２において、フォトリソグラフィー法及びドライエッチング法を用いて、積層された酸化シリコン層及びポリシリコン層がパターニングされる。そして、ゲート絶縁膜２１及びゲート電極２２が、活性領域２０ａ上に形成され、ゲート絶縁膜３１及びゲート電極３２が、活性領域３０ａ上に形成される。

次に、図１８（Ａ）及び図１８（Ｂ）に示すように、活性領域１０ａを露出するマスクＭ５が基板１上に形成される。領域Ｒ２は、マスクＭ５に覆われる。

そして、ｐ型の導電性を有するドーパントが活性領域１０ａに注入されて、所定の抵抗値に調節された複数の抵抗素子１１が、基板１上に間隔を開けて並ぶように形成される。ｐ型のドーパントとしては、例えば、ホウ素を用いることができる。ｐ型の導電性を有するドーパントの注入エネルギーとしては、例えば、５ｋｅＶとして、注入量は１×１０^１３〜１×１０^１４ｃｍ^−２とすることができる。そして、マスクＭ５が除去される。

次に、図１９（Ａ）に示すように、抵抗素子１１上にマスクＭ６が形成される。そして、活性領域２０ａにｎ型の導電性を有するドーパントが注入されて、エクステンション領域２４が形成される。ｎ型のドーパントとしては、例えば、リン又はヒ素を用いることができる。ｎ型のドーパントの注入エネルギーとしては、例えば、２０ｋｅＶとして、注入量は１×１０^１３〜１×１０^１４ｃｍ^−２とすることができる。ｎ型のドーパントが注入するときには、活性領域３０ａはマスクされる。

そして、活性領域３０ａにｐ型の導電性を有するドーパントが注入されて、エクステンション領域３４が形成される。ｐ型のドーパントとしては、例えば、ホウ素を用いることができる。ｐ型のドーパントの注入エネルギーとしては、例えば、１ｋｅＶとして、注入量は１×１０^１３〜１×１０^１４ｃｍ^−２とすることができる。ｐ型のドーパントが注入するときには、活性領域２０ａはマスクされる。そして、マスクＭ６が除去される。なお、ｐ型のドーパントの注入とｎ型のドーパントの注入の順番を逆にしても良い。

次に、基板１の領域Ｒ１及び領域Ｒ２上に、酸化シリコン層が形成される。酸化シリコン層は、領域Ｒ１では、抵抗素子１１それぞれを覆う保護層１３となる。また、酸化シリコン層は、領域Ｒ２では、活性領域２０ａ上の側壁２５及び活性領域３０ａ上の側壁３５となる。

そして、図２０（Ａ）に示すように、フォトリソグラフィー法を用いて、領域Ｒ１にマスクＭ７が形成される。

そして、図２０（Ａ）及び図２０（Ｃ）に示すように、マスクＭ７を用いて、例えばドライエッチング法により保護層１３がパターニングされて、複数の抵抗素子１１を覆う保護層１３の形状が画定すると共に、抵抗素子１１それぞれを覆う保護層１３の部分に間隔をあけて一対の開口部１４が形成される。一対の開口部１４は、下に位置する抵抗素子１１を露出する。また、一対の開口部１４は、隣接する抵抗素子１１を露出する開口部同士がずれて配置されるように形成される。図２０（Ｃ）は、領域Ｒ１の平面図であり、図２０（Ａ）は、図２０（Ｃ）のＸ８−Ｘ８線断面図である。

保護層１３の開口部１４ａは、図１０に示すような開口部パターン５１を有するマスクパターン５０を用いた露光により形成される。

図２０（Ｃ）に示すように、矩形の形状を有する開口部パターン５１を用いて形成されるマスクＭ７の開口部１４ａは、露光の歪みにより、丸みを帯びた形状となるが、開口部１４ａそれぞれは、同一の形状を有する。これは、マスクパターン（レクチルパターン）５０における開口部パターン５１が、隣接する抵抗素子１１を露出する開口部同士がずれて配置されるように形成されるためである。そのため、開口部パターン５１によってマスクＭ７に形成される開口部１４ａは、隣接する開口部パターン５１による近接効果により露光パターンに歪みが生じることが低減されている。

このようなマスクＭ７の開口部１４ａを用いて、保護層１３の開口部１４が形成されるので、開口部１４それぞれも、同一の形状を有する。

また、図２０（Ｂ）に示すように、フォトリソグラフィー法及びドライエッチング法を用いて、酸化シリコン層がパターニングされて、領域Ｒ２において、側壁２５及び側壁３５が形成される。図２０（Ｄ）は、領域Ｒ２の平面図であり、図２０（Ｂ）は、図２０（Ｄ）のＹ８−Ｙ８線断面図である。

次に、図２１（Ａ）及び図２１（Ｂ）に示すように、領域Ｒ１の保護層１３及び領域Ｒ２の活性領域３０ａを露出するマスクＭ８が基板１上に形成される。領域Ｒ２の活性領域２０ａは、マスクＭ８に覆われる。

そして、ｐ型の導電性を有するドーパントが、保護層１３をマスクに用いて、開口部１４から露出している抵抗素子１１の部分に注入されて、電極１２が形成される。同時に、ｐ型のドーパントが、領域Ｒ２の活性領域３０ａに注入されてソース／ドレイン領域３３が形成されると共に、ゲート電極３２に注入されて導電率が調節される。ｐ型のドーパントとしては、例えば、ホウ素を用いることができる。ｐ型のドーパントの注入エネルギーとしては、例えば、５ｋｅＶとして、注入量は２×１０^１６ｃｍ^−２とすることができる。そして、マスクＭ８が除去される。

上述したように、保護層１３の開口部１４は同一の形状を有するので、開口部１４を用いて形成される電極１２それぞれも同一の形状を有する。具体的には、一対の電極１２の対向する部分１２ａは、同一の形状を有する。従って、一対の電極１２に挟まれた領域によって決定される抵抗素子１１の抵抗値を、設計値に対するばらつきを抑えて調節することができる。

そして、領域Ｒ１及び領域Ｒ２の活性領域３０ａを覆い、領域Ｒ２の活性領域２０ａを露出するマスク（図示せず）が基板１上に形成される。

そして、ｎ型の導電性を有するドーパントが、領域Ｒ２の活性領域２０ａに注入されてソース／ドレイン領域２３が形成されると共に、ゲート電極２２に注入されて導電率が調節される。ｎ型のドーパントとしては、例えば、リン又はヒ素を用いることができる。ｎ型のドーパントの注入エネルギーとしては、例えば、１５ｋｅＶとして、注入量は５×１０^１５ｃｍ^−２とすることができる。そして、マスク（図示せず）が除去される。そして、基板１を熱処理して、ドーパントの拡散及び活性化が行われる。

次に、図２２（Ａ）に示すように、基板１上にチタン、コバルト又はニッケル等の金属膜を形成した後、基板１を熱処理して、シリコンをシリサイド化させて、領域Ｒ１において、電極１２上にシリサイド層１５を形成する。同時に、図２２（Ｂ）に示すように、領域Ｒ２において、ゲート電極２２及びソース／ドレイン領域２３上にシリサイド層２６を形成すると共に、ゲート電極３２及びソース／ドレイン領域３３上にシリサイド層３６を形成する。そして、未反応の金属膜を除去する。

次に、図２３（Ａ）及び図２３（Ｂ）に示すように、基板１上に絶縁層４０が形成される。絶縁層４０は、例えば、ＣＶＤ法を用いて形成できる。絶縁層４０の形成材料としては、例えば、酸化シリコンを用いることができる。絶縁層４０の厚さは、例えば、７００ｎｍとすることができる。

そして、領域Ｒ１において、シリサイド層１５と電気的に接続するコンタクト４１が、絶縁層４０に形成される。同様に、領域Ｒ２において、ソース／ドレイン領域２３上のシリサイド層２６と電気的に接続するコンタクト４１、及び、ソース／ドレイン領域３３上のシリサイド層３６と電気的に接続するコンタクト４１が、絶縁層４０に形成される。

次に、図２４（Ａ）に示すように、領域Ｒ１において、コンタクト４１と電気的に接続する配線層４２が、絶縁層４０上に形成される。同様に、図２４（Ｂ）に示すように、領域Ｒ２において、コンタクト４１と電気的に接続する配線層４２が、絶縁層４０上に形成される。

上述した本実施形態の半導体装置の製造方法によれば、設計値に対して抵抗値のばらつきが少ない抵抗素子を有する半導体装置が得られる。

次に、本明細書に開示する半導体装置の製造方法の好ましい第３実施形態を、以下に説明する。第３実施形態は、上述した図２に示す半導体装置の製造方法に対応する。

本実施形態の半導体装置の製造方法は、上述した半導体装置の製造方法の第１実施形態に対して、図４〜図８に示す工程までは同じである。

図２５に示す工程は、上述した半導体装置の製造方法の第１実施形態の図８に示す工程に対応する。図２５（Ｃ）は、領域Ｒ１の平面図であり、図２５（Ａ）は、図２５（Ｃ）のＸ９−Ｘ９線断面図である。図２５（Ｄ）は、領域Ｒ２の平面図であり、図２５（Ｂ）は、図２５（Ｄ）のＹ９−Ｙ９線断面図である。

次に、基板１の領域Ｒ１及び領域Ｒ２上に、酸化シリコン層が形成される。

そして、図２６（Ａ）及び図２６（Ｃ）に示すように、領域Ｒ１において、フォトリソグラフィー法及びドライエッチング法を用いて、酸化シリコン層がパターニングされて、抵抗素子１１の周囲に側壁１３ａが形成される。図２６（Ｃ）は、領域Ｒ１の平面図であり、図２６（Ａ）は、図２６（Ｃ）のＸ１０−Ｘ１０線断面図である。

同時に、図２６（Ｂ）及び図２６（Ｄ）に示すように、フォトリソグラフィー法及びドライエッチング法を用いて、酸化シリコン層がパターニングされて、領域Ｒ２において、側壁２５及び側壁３５が形成される。図２６（Ｄ）は、領域Ｒ２の平面図であり、図２６（Ｂ）は、図２６（Ｄ）のＹ１０−Ｙ１０線断面図である。

次に、図２７（Ａ）及び図２７（Ｂ）に示すように、領域Ｒ１の抵抗素子１１の一部及び領域Ｒ２の活性領域３０ａを露出するマスクＭ９が基板１上に形成される。領域Ｒ２の活性領域２０ａは、マスクＭ９に覆われる。マスクＭ９は、領域Ｒ１において、電極１２を形成するために抵抗素子１１を露出する開口部１４ａを有する。開口部１４ａは、隣接する抵抗素子１１を露出する開口部同士がずれて配置されるように形成される。

そして、図２７（Ａ）及び図２７（Ｃ）に示すように、領域Ｒ１において、ｐ型の導電性を有するドーパントが、マスクＭ９を用いて、開口部１４ａから抵抗素子１１に注入されて、抵抗素子１１それぞれに間隔をあけて一対の電極１２が形成される。一対の電極１２は、隣接する抵抗素子１１の電極同士がずれて配置されるように形成される。図２７（Ｃ）は、領域Ｒ１の平面図であり、説明を分かり易くするために、マスクＭ９は示していない。図２７（Ａ）は、図２７（Ｃ）のＸ１１−Ｘ１１線断面図である。

同時に、図２７（Ｂ）及び図２７（Ｄ）に示すように、領域Ｒ２において、ｐ型のドーパントが、領域Ｒ２の活性領域３０ａに注入されてソース／ドレイン領域３３が形成されると共に、ゲート電極３２に注入されて導電率が調節される。ｐ型のドーパントとしては、例えば、ホウ素を用いることができる。ｐ型のドーパントの注入エネルギーとしては、例えば、５ｋｅＶとして、注入量は２×１０^１６ｃｍ^−２とすることができる。図２７（Ｄ）は、領域Ｒ２の平面図であり、図２７（Ｂ）は、図２７（Ｄ）のＹ１１−Ｙ１１線断面図である。そして、マスクＭ９が除去される。

そして、領域Ｒ１及び領域Ｒ２の活性領域３０ａを覆い、領域Ｒ２の活性領域２０ａを露出するマスク（図示せず）が基板１上に形成される。

そして、ｎ型の導電性を有するドーパントが、領域Ｒ２の活性領域２０ａに注入されてソース／ドレイン領域２３が形成されると共に、ゲート電極２２に注入されて導電率が調節される。ｎ型のドーパントとしては、例えば、リン又はヒ素を用いることができる。ｎ型のドーパントの注入エネルギーとしては、例えば、１５ｋｅＶとして、注入量は５×１０^１５ｃｍ^−２とすることができる。そして、マスク（図示せず）が除去される。そして、基板１を熱処理して、ドーパントの拡散及び活性化が行われる。なお、ｐ型のドーパントの注入とｎ型のドーパントの注入の順番は逆であっても良い。

次に、基板１の領域Ｒ１及び領域Ｒ２上に、保護層１３が形成される。領域Ｒ１において、保護層１３は、複数の抵抗素子１１それぞれを覆うように形成される。そして、図２８（Ａ）及び図２８（Ｂ）に示すように、保護層１３上に、マスクＭ１０が形成される。領域Ｒ１において、マスクＭ１０には、保護層１３を露出する開口部１４ｂが形成される。開口部１４ｂは、保護層１３の下の電極１２の位置と一致するようにマスクＭ１０に形成される。また、領域Ｒ２において、マスクＭ１０には、活性領域２０ａの位置に対応する開口部１４ｃ及び活性領域３０ａの位置に対応する開口部１４ｄが形成される。

そして、図２８（Ａ）及び図２８（Ｃ）に示すように、マスクＭ１０を用いて、保護層１３がエッチングされて、領域Ｒ１において、電極１２を露出する開口部１４が保護層１３に形成される。図２８（Ｃ）は、領域Ｒ１の平面図であり、説明を分かり易くするために、マスクＭ１０は示していない。図２８（Ａ）は、図２８（Ｃ）のＸ１２−Ｘ１２線断面図である。

同時に、図２８（Ｂ）及び図２８（Ｄ）に示すように、マスクＭ１０を用いて、領域Ｒ２において、活性領域２０ａ及び活性領域３０ａを露出する開口部が、保護層１３に形成される。図２８（Ｄ）は、領域Ｒ２の平面図であり、図２８（Ｂ）は、図２８（Ｄ）のＹ１２−Ｙ１２線断面図である。そして、マスクＭ１０が除去される。

この後の工程は、上述した半導体装置の製造方法の第１実施形態の図１２〜１４に示す工程と同じである。

次に、本明細書に開示する半導体装置の製造方法の好ましい第４実施形態を、以下に説明する。第４実施形態は、上述した図３に示す半導体装置の製造方法に対応する。

本実施形態の半導体装置の製造方法は、上述した半導体装置の製造方法の第２実施形態に対して、図１５〜図１９に示す工程までは同じである。

図２９に示す工程は、上述した半導体装置の製造方法の第２実施形態の図１９に示す工程に対応する。図２９（Ｃ）は、領域Ｒ１の平面図であり、図２９（Ａ）は、図２９（Ｃ）のＸ１３−Ｘ１３線断面図である。図２９（Ｄ）は、領域Ｒ２の平面図であり、図２９（Ｂ）は、図２９（Ｄ）のＹ１３−Ｙ１３線断面図である。

次に、基板１の領域Ｒ１及び領域Ｒ２上に、酸化シリコン層が形成される。

そして、図３０（Ｂ）及び図３０（Ｄ）に示すように、ドライエッチング法を用いて、酸化シリコン層がパターニングされて、領域Ｒ２において、側壁２５及び側壁３５が形成される。図３０（Ｄ）は、領域Ｒ２の平面図であり、図３０（Ｂ）は、図３０（Ｄ）のＹ１４−Ｙ１４線断面図である。また、図３０（Ｃ）は、領域Ｒ１の平面図であり、図３０（Ａ）は、図３０（Ｃ）のＸ１４−Ｘ１４線断面図である。そして、領域Ｒ１上の酸化シリコン層が除去される。

次に、図３１（Ａ）及び図３１（Ｂ）に示すように、領域Ｒ１の抵抗素子１１の一部及び領域Ｒ２の活性領域３０ａを露出するマスクＭ１１が基板１上に形成される。領域Ｒ２の活性領域２０ａは、マスクＭ１１に覆われる。マスクＭ１１は、領域Ｒ１において、電極１２を形成するために抵抗素子１１を露出する開口部１４ａを有する。開口部１４ａは、隣接する抵抗素子１１を露出する開口部同士がずれて配置されるように形成される。

そして、図３１（Ａ）及び図３１（Ｃ）に示すように、領域Ｒ１において、ｐ型の導電性を有するドーパントが、マスクＭ１１を用いて、開口部１４ａから抵抗素子１１に注入されて、抵抗素子１１それぞれに間隔をあけて一対の電極１２が形成される。一対の電極１２は、隣接する抵抗素子１１の電極同士がずれて配置されるように形成される。図３１（Ｃ）は、領域Ｒ１の平面図であり、説明を分かり易くするために、マスクＭ１１は示していない。図３１（Ａ）は、図３１（Ｃ）のＸ１５−Ｘ１５線断面図である。

同時に、図３１（Ｂ）及び図３１（Ｄ）に示すように、領域Ｒ２において、ｐ型のドーパントが、領域Ｒ２の活性領域３０ａに注入されてソース／ドレイン領域３３が形成されると共に、ゲート電極３２に注入されて導電率が調節される。ｐ型のドーパントとしては、例えば、ホウ素を用いることができる。ｐ型のドーパントの注入エネルギーとしては、例えば、５ｋｅＶとして、注入量は２×１０^１６ｃｍ^−２とすることができる。図３１（Ｄ）は、領域Ｒ２の平面図であり、図３１（Ｂ）は、図３１（Ｄ）のＹ１５−Ｙ１５線断面図である。そして、マスクＭ１１が除去される。

そして、領域Ｒ１及び領域Ｒ２の活性領域３０ａを覆い、領域Ｒ２の活性領域２０ａを露出するマスク（図示せず）が基板１上に形成される。

そして、ｎ型の導電性を有するドーパントが、領域Ｒ２の活性領域２０ａに注入されてソース／ドレイン領域２３が形成されると共に、ゲート電極２２に注入されて導電率が調節される。ｎ型のドーパントとしては、例えば、リン又はヒ素を用いることができる。ｎ型のドーパントの注入エネルギーとしては、例えば、１５ｋｅＶとして、注入量は５×１０^１５ｃｍ^−２とすることができる。そして、マスク（図示せず）が除去される。そして、基板１を熱処理して、ドーパントの拡散及び活性化が行われる。なお、ｐ型のドーパントの注入とｎ型のドーパントの注入の順番は逆であっても良い。

次に、基板１の領域Ｒ１及び領域Ｒ２上に、保護層１３が形成される。領域Ｒ１において、保護層１３は、複数の抵抗素子１１それぞれを覆うように形成される。そして、図３２（Ａ）及び図３２（Ｂ）に示すように、保護層１３上に、マスクＭ１２が形成される。領域Ｒ１において、マスクＭ１２には、保護層１３を露出する開口部１４ｂが形成される。開口部１４ｂは、保護層１３の下の電極１２の位置と一致するようにマスクＭ１２に形成される。また、領域Ｒ２において、マスクＭ１２には、活性領域２０ａの位置に対応する開口部１４ｃ及び活性領域３０ａの位置に対応する開口部１４ｄが形成される。

そして、図３２（Ａ）及び図３２（Ｃ）に示すように、マスクＭ１２を用いて、保護層１３がエッチングされて、領域Ｒ１において、電極１２を露出する開口部１４が保護層１３に形成される。図３２（Ｃ）は、領域Ｒ１の平面図であり、説明を分かり易くするために、マスクＭ１２は示していない。図３２（Ａ）は、図３２（Ｃ）のＸ１６−Ｘ１６線断面図である。

同時に、図３２（Ｂ）及び図３２（Ｄ）に示すように、マスクＭ１２を用いて、領域Ｒ２において、活性領域２０ａ及び活性領域３０ａを露出する開口部が保護層１３に形成される。図３２（Ｄ）は、領域Ｒ２の平面図であり、図３２（Ｂ）は、図３２（Ｄ）のＹ１６−Ｙ１６線断面図である。そして、マスクＭ１２が除去される。

この後の工程は、上述した半導体装置の製造方法の第２実施形態の図２２〜２４に示す工程と同じである。

本発明では、上述した実施形態の半導体装置及び半導体装置の製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施形態が有する構成要件は、他の実施形態にも適宜適用することができる。

例えば、上述した各実施形態においてトランジスタ及びウエルの導電層は、反対の導電性であっても良い。

ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。

１ 基板
Ｗ１ ウエル
Ｗ２ ウエル
Ｗ３ ウエル
２ 素子分離層
１０ アレイ
１０ａ 活性領域
１１ 抵抗素子
１２ 電極
１２ａ 対向する部分
１３ 保護層
１３ａ 側壁
１３ｂ 被覆層
１４ 開口部
１５ シリサイド層
２０ トランジスタ
２０ａ 活性領域
２１ ゲート絶縁膜
２２ ゲート電極
２３ ソース／ドレイン領域
２４ エクステンション領域
２５ 側壁
２６ シリサイド層
３０ トランジスタ
３０ａ 活性領域
３１ ゲート絶縁膜
３２ ゲート電極
３３ ソース／ドレイン領域
３４ エクステンション領域
３５ 側壁
３６ シリサイド層
４０ 絶縁層
４１ コンタクト
４２ 配線層
Ｒ１、Ｒ２ 領域
Ｍ１〜Ｍ１２ マスク
５０ マスクパターン
５１ 開口部パターン

Claims (7)

1. 半導体の基板上に間隔をあけて並べて配置された複数の抵抗素子と、
   各前記抵抗素子の一部を露出する一対の開口部を有し、複数の前記抵抗素子を覆う保護層であって、隣接する前記抵抗素子の前記開口部同士がずれて配置される保護層と、
   各前記抵抗素子に配置された前記保護層の開口部により画定される一対のシリサイド化された電極と、
   前記保護層と前記電極とを覆う絶縁層と、
   平面視で前記開口部の端部から離間して内包される位置で、前記電極に接続されるように前記絶縁層に設けられるコンタクトと、
   を備える半導体装置。
2. 複数の前記抵抗素子に配置された前記電極それぞれは、同一の形状を有する請求項１に記載の半導体装置。
3. 前記保護層が有する前記開口部それぞれは、同一の形状を有する請求項１又は２に記載の半導体装置。
4. 前記保護層が有する前記開口部の幅は、前記開口部によって露出される前記電極の幅よりも広い請求項１〜３の何れか一項に記載の半導体装置。
5. 複数の前記抵抗素子はそれぞれ第１の方向に延在し、隣接する前記抵抗素子の前記電極を露出する前記開口部同士は、前記抵抗素子の長手方向の位置が異なる請求項１〜４の何れか一項に記載の半導体装置。
6. 複数の前記抵抗素子はそれぞれ第１の方向に延在し、隣接する前記抵抗素子の前記電極同士は、前記抵抗素子の長手方向の位置が異なる請求項１〜４の何れか一項に記載の半導体装置。
7. 半導体の基板上に、間隔をあけて並ぶように複数の抵抗素子を形成する工程と、
   複数の前記抵抗素子上に保護層を形成する工程と、
   前記抵抗素子それぞれを覆う前記保護層の部分に一対の開口部を形成して、下に位置する前記抵抗素子を露出する工程であって、隣接する前記抵抗素子を露出する前記開口部同士がずれて配置されるように一対の開口部を形成する工程と、
   前記開口部から露出している前記抵抗素子の部分に一対のシリサイド化された電極を形成する工程と、
   前記保護層と前記開口部に露出する前記電極とを覆う絶縁層を形成する工程と、
   平面視で前記開口部の端部から離間して内包される位置で、前記電極に接続されるように前記絶縁層に設けられるコンタクトを形成する工程と、
   を備える半導体装置の製造方法。

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