JP6301863B2 - Nitride semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は、窒化物半導体を用いて製造された窒化物半導体装置およびその製造方法に関する。   The present invention relates to a nitride semiconductor device manufactured using a nitride semiconductor and a manufacturing method thereof.

ＧａＮをはじめとした窒化物半導体は、高い絶縁破壊電界強度、高い熱伝導率および高い電子飽和速度などの特性を有しており、高周波のハイパワーデバイス向けの材料として優れている。例えば、主表面をＣ面としたサファイア基板上に、主表面をＩＩＩ族極性面（Ｃ面）としたＧａＮバッファ層を介して形成された、ＡｌＧａＮバリア層を有するヘテロ接合構造は、分極効果によりヘテロ接合界面近傍に電子が高濃度に蓄積され、いわゆる２次元電子ガス（２ＤＥＧ）を形成する（非特許文献１参照）。   Nitride semiconductors such as GaN have characteristics such as high breakdown field strength, high thermal conductivity, and high electron saturation speed, and are excellent as materials for high-frequency high-power devices. For example, a heterojunction structure having an AlGaN barrier layer formed on a sapphire substrate whose main surface is a C-plane via a GaN buffer layer whose main surface is a group III polar surface (C-plane) is Electrons are accumulated at a high concentration in the vicinity of the heterojunction interface to form a so-called two-dimensional electron gas (2DEG) (see Non-Patent Document 1).

この２次元電子ガスは、散乱要因となる導電性不純物が存在しないアンドープＧａＮ層内に形成されるために高い電子移動度を示す。従って、２次元電子ガスをチャネルとして用いることで、いわゆる高電子移動度トランジスタ（ＨＥＭＴ）として動作させることが可能である。窒化物系ＨＥＭＴにおいては、上記分極効果によって発生する２次元電子ガス濃度が非常に高いことから高電流密度でのトランジスタ動作が可能となり、この点でもハイパワーデバイス向けとして有利である。   This two-dimensional electron gas exhibits high electron mobility because it is formed in an undoped GaN layer that does not have conductive impurities that cause scattering. Therefore, by using a two-dimensional electron gas as a channel, it can be operated as a so-called high electron mobility transistor (HEMT). In the nitride-based HEMT, since the two-dimensional electron gas concentration generated by the polarization effect is very high, transistor operation at a high current density is possible, which is also advantageous for high power devices.

ところで、ＡｌＧａＮとＧａＮのヘテロ構造を用いたＨＥＭＴを、例えばミリ波帯のパワーアンプ（ＰＡ）やモノリシックマイクロ波集積回路（ＭＭＩＣ）へ応用する場合、遮断周波数ｆTや最大発振周波数ｆmaxを数百ＧＨｚにする必要がある。ＧａＮなどによるＨＥＭＴの高速性を向上させるためには、他のトランジスタと同様に、スケーリング則に則った微細化や寄生抵抗などの削減が有効である。 By the way, when a HEMT using a heterostructure of AlGaN and GaN is applied to, for example, a millimeter wave band power amplifier (PA) or a monolithic microwave integrated circuit (MMIC), the cutoff frequency f T and the maximum oscillation frequency f max are several. It is necessary to set it to 100 GHz. In order to improve the high-speed performance of the HEMT using GaN or the like, miniaturization according to the scaling law and reduction of parasitic resistance are effective as in other transistors.

非特許文献２には、ゲート長をより短くすることなどの微細化、および、オーミックアクセス領域への低抵抗ｎ型層の再成長による寄生抵抗低減により、４５０ＧＨｚを超えるｆTや、６００ＧＨｚ近いｆmaxの値が報告されている。このＨＥＭＴは、図５に示すように、ＳｉＣ基板５０１の上に、ＡｌＧａＮ層５０２が形成され、この上にＧａＮ層５０３，ＡｌＮ層５０４が積層され、この両脇をエッチング除去した後でｎ+−ＧａＮ層５０５を再成長させている。ＡｌＮ層５０４の上には、断面Ｔ字のＴ型ゲート電極５０６が形成され、再成長させたｎ+−ＧａＮ層５０５には、ソース電極５０７およびドレイン電極５０８が形成されている。また、素子の表面は、窒化シリコン層５０９で保護されている。 Non-Patent Document 2 discloses that f T exceeding 450 GHz and f f close to 600 GHz due to miniaturization such as shorter gate length and reduction of parasitic resistance due to regrowth of the low resistance n-type layer in the ohmic access region. The value of max has been reported. In this HEMT, as shown in FIG. 5, an AlGaN layer 502 is formed on a SiC substrate 501, a GaN layer 503 and an AlN layer 504 are stacked thereon, and n + -The GaN layer 505 is regrown. A T-shaped gate electrode 506 having a T-shaped cross section is formed on the AlN layer 504, and a source electrode 507 and a drain electrode 508 are formed on the re-grown n + -GaN layer 505. Further, the surface of the element is protected by a silicon nitride layer 509.

上記ＨＥＭＴでは、Ｔ型ゲート電極５０６の採用により、短ゲート長化しつつゲート抵抗を低減している。また、ソース・ドレインのコンタクト領域では、エッチング除去した後再成長させた低抵抗なｎ+−ＧａＮ層５０５により、ソース電極５０７，ドレイン電極５０８と、２次元電子ガス５２１とのコンタクトを取り、アクセス抵抗を低減している。 In the HEMT, the gate resistance is reduced while the gate length is shortened by adopting the T-type gate electrode 506. In the source / drain contact region, the source electrode 507 and the drain electrode 508 are brought into contact with the two-dimensional electron gas 521 by the low-resistance n + -GaN layer 505 that has been removed by etching and then regrown, and accessed. The resistance is reduced.

O. Ambacher et al., "Two-dimensional electron gases induced by spontaneous and piezoelectric polarization charges in N- and Ga-face AlGaN/GaN heterostructures", Journal of Applied Physics, vol.85, No.6, pp.3222-3233, 2006.O. Ambacher et al., "Two-dimensional electron gases induced by spontaneous and piezoelectric polarization charges in N- and Ga-face AlGaN / GaN heterostructures", Journal of Applied Physics, vol.85, No.6, pp.3222- 3233, 2006. K. Shinohara et al., "Scaling of GaN HEMTs and Schottky Diodes for Submillimeter-Wave MMIC Applications", IEEE Transactions on Electron Devices, vol.60, No.10, pp.2982-2996, 2013.K. Shinohara et al., "Scaling of GaN HEMTs and Schottky Diodes for Submillimeter-Wave MMIC Applications", IEEE Transactions on Electron Devices, vol.60, No.10, pp.2982-2996, 2013. K. Hiramatsu et al., "Fabrication and characterization of low defect density GaN using facet-controlled epitaxial lateral overgrowth (FACELO)", Journal of Crystal Growth, vol.221, pp.316-326, 2000.K. Hiramatsu et al., "Fabrication and characterization of low defect density GaN using facet-controlled epitaxial lateral overgrowth (FACELO)", Journal of Crystal Growth, vol.221, pp.316-326, 2000.

しかしながら、上述したＨＥＭＴには、次に示す問題がある。Ｔ型ゲート電極は、短ゲートトランジスタにおいて広く用いられている技術ではあるが、Ｔ字の足の部分が頭部に比べて非常に細くなっているため、プロセス中にゲート電極が倒れやすく、歩留まりを低下させてしまうという問題がある。この問題は、ゲート寄生容量を低減させるために足の長さを長くし、かつ、ゲート長を極限的に短くするために半導体層と接する面積が小さくしようとすると、より顕著になる。   However, the HEMT described above has the following problems. Although the T-type gate electrode is a technology widely used in short gate transistors, the gate part of the T-shaped leg is very thin compared to the head, so that the gate electrode tends to fall down during the process, and the yield There is a problem of lowering. This problem becomes more prominent when the length of the foot is increased in order to reduce the gate parasitic capacitance and the area in contact with the semiconductor layer is decreased in order to extremely shorten the gate length.

本発明は、以上のような問題点を解消するためになされたものであり、プロセス歩留まりを低下させることなく、ゲート長をより短くできるようにすることを目的とする。   The present invention has been made to solve the above-described problems, and an object of the present invention is to make it possible to shorten the gate length without reducing the process yield.

本発明に係る窒化物半導体装置は、基板の上に形成された窒化物半導体からなる絶縁層と、アンドープの窒化物半導体から構成され、絶縁層の上のゲート領域のみに結晶成長することで形成されたチャネル層と、窒化物半導体から構成されてチャネル層の上のみに結晶成長することで形成されたバリア層と、ｎ型の窒化物半導体から構成され、チャネル層およびバリア層の周囲の絶縁層の上に結晶成長することで形成されたコンタクト層と、バリア層の上に形成されたゲート電極と、ゲート電極を挟んで形成されて、コンタクト層に接続するソース電極およびドレイン電極とを備える。   The nitride semiconductor device according to the present invention includes an insulating layer made of a nitride semiconductor formed on a substrate and an undoped nitride semiconductor, and is formed by crystal growth only in a gate region on the insulating layer. A channel layer, a barrier layer formed by growing a crystal only on the channel layer, and an n-type nitride semiconductor, and insulating around the channel layer and the barrier layer. A contact layer formed by crystal growth on the layer; a gate electrode formed on the barrier layer; and a source electrode and a drain electrode formed on both sides of the gate electrode and connected to the contact layer .

上記窒化物半導体装置において、コンタクト層は、バリア層までの高さより厚く形成され、ゲート電極は、リセスゲート構造とされているようにしても良い。   In the nitride semiconductor device, the contact layer may be formed thicker than the barrier layer, and the gate electrode may have a recessed gate structure.

上記窒化物半導体装置において、チャネル層およびバリア層は、主表面をＩＩＩ族極性面とされ、かつ成長側面が（１−１０１）面とされている。 In the nitride semiconductor device, the channel layer and the barrier layer have a main surface as a group III polar surface and a growth side surface as a (1-101) surface .

また、本発明に係る窒化物半導体装置の製造方法は、基板の上に窒化物半導体からなる絶縁層を結晶成長する第１工程と、絶縁層の上にゲート領域が開口した選択成長マスクを形成する第２工程と、選択成長マスクの開口部の絶縁層の上に選択的にアンドープの窒化物半導体を結晶成長して絶縁層の上のゲート領域のみにチャネル層を形成する第３工程と、チャネル層の上のみに窒化物半導体を結晶成長してバリア層を形成する第４工程と、選択成長マスクを除去してからチャネル層およびバリア層の周囲の絶縁層の上にｎ型の窒化物半導体を結晶成長してコンタクト層を形成する第５工程と、バリア層の上にゲート電極を形成する第６工程と、ゲート電極を挟んでコンタクト層に接続するソース電極およびドレイン電極を形成する第７工程とを備える。   The method for manufacturing a nitride semiconductor device according to the present invention includes a first step of crystal-growing an insulating layer made of a nitride semiconductor on a substrate, and a selective growth mask having an open gate region on the insulating layer. A second step of performing a crystal growth of an undoped nitride semiconductor selectively on the insulating layer in the opening of the selective growth mask to form a channel layer only in the gate region on the insulating layer; A fourth step of forming a barrier layer by crystal growth of a nitride semiconductor only on the channel layer; and removing the selective growth mask and then n-type nitride on the insulating layer around the channel layer and the barrier layer A fifth step of forming a contact layer by crystal growth of a semiconductor; a sixth step of forming a gate electrode on the barrier layer; and a fifth step of forming a source electrode and a drain electrode connected to the contact layer across the gate electrode. 7 steps Equipped with a.

上記窒化物半導体装置の製造方法において、第４工程では、コンタクト層をバリア層までの高さより厚く形成し、ゲート電極は、リセスゲート構造としてもよい。   In the method for manufacturing a nitride semiconductor device, in the fourth step, the contact layer may be formed to be thicker than the barrier layer, and the gate electrode may have a recessed gate structure.

上記窒化物半導体装置の製造方法において、第３工程および第４工程では、チャネル層およびバリア層を、主表面をＩＩＩ族極性面とし、かつ成長側面を（１−１０１）面とした状態で結晶成長する。なお、第４工程では、絶縁層，チャネル層，バリア層に対して選択的に選択成長マスクをエッチングするウエットエッチングにより選択成長マスクを除去するとよい。 In the method for manufacturing a nitride semiconductor device, in the third step and the fourth step , the channel layer and the barrier layer are crystallized in a state where the main surface is a group III polar surface and the growth side surface is a (1-101) surface. you growth. In the fourth step, the selective growth mask may be removed by wet etching that selectively etches the selective growth mask with respect to the insulating layer, the channel layer, and the barrier layer.

以上説明したことにより、本発明によれば、プロセス歩留まりを低下させることなく、ゲート長をより短くできるという優れた効果が得られる。   As described above, according to the present invention, an excellent effect that the gate length can be shortened without reducing the process yield can be obtained.

図１は、本発明の実施の形態１における窒化物半導体装置の構成を示す断面図である。FIG. 1 is a cross-sectional view showing the configuration of the nitride semiconductor device according to the first embodiment of the present invention. 図２Ａは、本発明の実施の形態１における窒化物半導体装置の製造方法を説明するための途中工程の状態を示す断面図である。FIG. 2A is a cross-sectional view showing the state of an intermediate step for explaining the method for manufacturing the nitride semiconductor device in the first embodiment of the present invention. 図２Ｂは、本発明の実施の形態１における窒化物半導体装置の製造方法を説明するための途中工程の状態を示す断面図である。FIG. 2B is a cross-sectional view showing the state of an intermediate step for explaining the method for manufacturing the nitride semiconductor device in the first embodiment of the present invention. 図２Ｃは、本発明の実施の形態１における窒化物半導体装置の製造方法を説明するための途中工程の状態を示す断面図である。FIG. 2C is a cross sectional view showing a state of an intermediate step for explaining the method for manufacturing the nitride semiconductor device in the first embodiment of the present invention. 図２Ｄは、本発明の実施の形態１における窒化物半導体装置の製造方法を説明するための途中工程の状態を示す断面図である。FIG. 2D is a cross sectional view showing a state of the intermediate step for describing the method for manufacturing the nitride semiconductor device in the first embodiment of the present invention. 図２Ｅは、本発明の実施の形態１における窒化物半導体装置の製造方法を説明するための途中工程の状態を示す断面図である。FIG. 2E is a cross sectional view showing a state of an intermediate step for explaining the method for manufacturing the nitride semiconductor device in the first embodiment of the present invention. 図２Ｆは、本発明の実施の形態１における窒化物半導体装置の製造方法を説明するための途中工程の状態を示す断面図である。FIG. 2F is a cross sectional view showing a state of an intermediate step for explaining the method for manufacturing the nitride semiconductor device in the first embodiment of the present invention. 図２Ｇは、本発明の実施の形態１における窒化物半導体装置の製造方法を説明するための途中工程の状態を示す断面図である。FIG. 2G is a cross sectional view showing a state of an intermediate step for explaining the method for manufacturing the nitride semiconductor device in the first embodiment of the present invention. 図２Ｈは、本発明の実施の形態１における窒化物半導体装置の製造方法を説明するための途中工程の状態を示す断面図である。FIG. 2H is a cross sectional view showing a state of an intermediate step for explaining the method for manufacturing the nitride semiconductor device in the first embodiment of the present invention. 図３は、本発明の実施の形態２における窒化物半導体装置の構成を示す断面図である。FIG. 3 is a cross-sectional view showing a configuration of the nitride semiconductor device according to the second embodiment of the present invention. 図４Ａは、本発明の実施の形態２における窒化物半導体装置の製造方法を説明するための途中工程の状態を示す断面図である。FIG. 4A is a cross-sectional view showing a state of an intermediate step for explaining the method for manufacturing the nitride semiconductor device in the second embodiment of the present invention. 図４Ｂは、本発明の実施の形態２における窒化物半導体装置の製造方法を説明するための途中工程の状態を示す断面図である。FIG. 4B is a cross sectional view showing a state of an intermediate step for explaining the method for manufacturing the nitride semiconductor device in the second embodiment of the present invention. 図４Ｃは、本発明の実施の形態２における窒化物半導体装置の製造方法を説明するための途中工程の状態を示す断面図である。FIG. 4C is a cross sectional view showing a state of an intermediate step for explaining the method for manufacturing the nitride semiconductor device in the second embodiment of the present invention. 図４Ｄは、本発明の実施の形態２における窒化物半導体装置の製造方法を説明するための途中工程の状態を示す断面図である。FIG. 4D is a cross sectional view showing a state of an intermediate step for explaining the method for manufacturing the nitride semiconductor device in the second embodiment of the present invention. 図４Ｅは、本発明の実施の形態２における窒化物半導体装置の製造方法を説明するための途中工程の状態を示す断面図である。FIG. 4E is a cross sectional view showing a state of an intermediate step for explaining the method for manufacturing the nitride semiconductor device in the second embodiment of the present invention. 図４Ｆは、本発明の実施の形態２における窒化物半導体装置の製造方法を説明するための途中工程の状態を示す断面図である。FIG. 4F is a cross sectional view showing a state of an intermediate step for explaining the method for manufacturing the nitride semiconductor device in the second embodiment of the present invention. 図４Ｇは、本発明の実施の形態２における窒化物半導体装置の製造方法を説明するための途中工程の状態を示す断面図である。FIG. 4G is a cross sectional view showing a state of an intermediate step for explaining the method for manufacturing the nitride semiconductor device in the second embodiment of the present invention. 図４Ｈは、本発明の実施の形態２における窒化物半導体装置の製造方法を説明するための途中工程の状態を示す断面図である。FIG. 4H is a cross sectional view showing a state of an intermediate step for explaining the method for manufacturing the nitride semiconductor device in the second embodiment of the present invention. 図４Ｉは、本発明の実施の形態２における窒化物半導体装置の製造方法を説明するための途中工程の状態を示す断面図である。FIG. 4I is a cross sectional view showing a state of an intermediate step for explaining the method for manufacturing the nitride semiconductor device in the second embodiment of the present invention. 図５は、非特許文献２のＦｉｇ．４（ｃ）に示されたＨＥＭＴの構成を示す構成図である。FIG. 5 shows FIG. It is a block diagram which shows the structure of HEMT shown by 4 (c).

以下、本発明の実施の形態について図を参照して説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

［実施の形態１］
はじめに、本発明の実施の形態１について図１，図２Ａ〜図２Ｈを用いて説明する。図１は、本発明の実施の形態１における窒化物半導体装置の構成を示す断面図である。図２Ａ〜図２Ｈは、本発明の実施の形態１における窒化物半導体装置の製造方法を説明するための途中工程の状態を示す断面図である。 [Embodiment 1]
First, Embodiment 1 of the present invention will be described with reference to FIGS. 1 and 2A to 2H. FIG. 1 is a cross-sectional view showing the configuration of the nitride semiconductor device according to the first embodiment of the present invention. 2A to 2H are cross-sectional views illustrating a state of an intermediate process for explaining the method for manufacturing the nitride semiconductor device according to the first embodiment of the present invention.

実施の形態１における窒化物半導体装置は、例えば、半絶縁性のＳｉ−ｆａｃｅ （０００１）ＳｉＣからなる基板１０１の上に形成された窒化物半導体からなるバッファ層１０２を備える。バッファ層１０２は、例えば、ＡｌＮまたはＡｌＧａＮから構成されていれば良い。また、バッファ層１０２の上に形成された窒化物半導体からなる絶縁層１０３を備える。絶縁層１０３は、ＦｅあるいはＣをドープしたＧａＮから構成すれば良い。また、ゲート長の短い電界効果トランジスタでしばしば観測される短チャネル効果を抑制させる目的で、後述するチャネル層１０４の材料よりもワイドバンドギャップな材料を用いてバックバリア構造としてもよい。例えば、チャネル層１０４をＧａＮから構成した場合、絶縁層１０３は、ＡｌＧａＮなどから構成すればよい。   The nitride semiconductor device according to the first embodiment includes, for example, a buffer layer 102 made of a nitride semiconductor formed on a substrate 101 made of semi-insulating Si-face (0001) SiC. The buffer layer 102 may be made of, for example, AlN or AlGaN. In addition, an insulating layer 103 made of a nitride semiconductor is provided on the buffer layer 102. The insulating layer 103 may be made of GaN doped with Fe or C. Further, for the purpose of suppressing the short channel effect often observed in a field effect transistor having a short gate length, a back barrier structure may be formed using a material having a wider band gap than the material of the channel layer 104 described later. For example, when the channel layer 104 is made of GaN, the insulating layer 103 may be made of AlGaN or the like.

また、この窒化物半導体装置は、アンドープの窒化物半導体から構成され、絶縁層１０３の上のゲート領域１２１のみに結晶成長することで形成されたチャネル層１０４と、窒化物半導体から構成されてチャネル層１０４の上のみに結晶成長することで形成されたバリア層１０５とを備える。ゲート領域１２１は、例えば、図１の紙面手前より奥に向かって延在する短冊状の領域である。チャネル層１０４は、アンドープのＧａＮから構成し、バリア層１０５は、アンドープのＡｌＧａＮから構成すれば良い。   In addition, this nitride semiconductor device is composed of an undoped nitride semiconductor, and is composed of a channel layer 104 formed by crystal growth only in the gate region 121 on the insulating layer 103 and a channel composed of a nitride semiconductor. And a barrier layer 105 formed by crystal growth only on the layer 104. The gate region 121 is, for example, a strip-shaped region that extends from the front of the sheet of FIG. The channel layer 104 may be composed of undoped GaN, and the barrier layer 105 may be composed of undoped AlGaN.

ここで、チャネル層１０４およびバリア層１０５は、主表面をＩＩＩ族極性面とした状態で結晶成長（エピタキシャル成長）する、言い換えると、ＩＩＩ族極性の（０００１）面方向に結晶成長することで形成されていると良い。窒化物半導体は、主表面がＩＩＩ族極性面（Ｃ＋面）の上に、一般的に用いられる有機金属気相成長（ＭＯＶＰＥ）法により結晶成長させると、ＩＩＩ族極性で結晶成長する。この場合、成長側面が（１−１０１）となる条件で結晶成長させると、成長に伴い表面の面積が小さくなっていく。この結果、チャネル層１０４とバリア層１０５との界面の基板平面方向（ゲート長方向）の寸法を、チャネル層１０４の底面より小さくする状態に形成することが可能となる。   Here, the channel layer 104 and the barrier layer 105 are formed by crystal growth (epitaxial growth) in a state where the main surface is a group III polar surface, in other words, by crystal growth in the (0001) plane direction of the group III polarity. Good to be. When a nitride semiconductor is crystal-grown by a commonly used metal organic chemical vapor deposition (MOVPE) method on a group III polar surface (C + plane), the nitride semiconductor grows with a group III polarity. In this case, when the crystal is grown under the condition that the growth side surface is (1-101), the surface area becomes smaller with the growth. As a result, the dimension of the interface between the channel layer 104 and the barrier layer 105 in the substrate plane direction (gate length direction) can be made smaller than the bottom surface of the channel layer 104.

また、実施の形態１における窒化物半導体装置は、ｎ型の窒化物半導体から構成され、チャネル層１０４およびバリア層１０５の周囲の絶縁層１０３の上に結晶成長することで形成されたコンタクト層１０６と、バリア層１０５の上に絶縁層１０７を介して形成されたゲート電極１０８と、ゲート電極１０８を挟んで形成されて、コンタクト層１０６に接続するソース電極１０９およびドレイン電極１１０とを備える。コンタクト層１０６は、例えば、例えば、高濃度にＳｉをドープしたＧａＮから構成すれば良い。また、絶縁層１０７は、窒化シリコンから構成すれば良い。なお、ゲート電極１０８は、バリア層１０５にショットキー接続する構成としても良い。   The nitride semiconductor device according to the first embodiment is made of an n-type nitride semiconductor, and is formed by crystal growth on the insulating layer 103 around the channel layer 104 and the barrier layer 105. A gate electrode 108 formed on the barrier layer 105 with an insulating layer 107 interposed therebetween, and a source electrode 109 and a drain electrode 110 which are formed with the gate electrode 108 interposed therebetween and connected to the contact layer 106. The contact layer 106 may be made of, for example, GaN doped with Si at a high concentration. The insulating layer 107 may be made of silicon nitride. Note that the gate electrode 108 may be configured to be Schottky connected to the barrier layer 105.

次に、本発明の実施の形態１における窒化物半導体装置の製造方法について、図２Ａ〜図２Ｈを用いて説明する。   Next, a method for manufacturing the nitride semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS. 2A to 2H.

まず、図２Ａに示すように、半絶縁性のＳｉ−ｆａｃｅ （０００１）ＳｉＣからなる基板１０１を用意し、図２Ｂに示すように、用意した基板１０１の上にＡｌＮまたはＡｌＧａＮを堆積してバッファ層１０２を形成する。次に、図２Ｃに示すように、窒化物半導体である例えばＦｅあるいはＣをドープしたＧａＮを結晶成長させて絶縁層１０３を形成する（第１工程）。この結晶成長では、ＭＯＶＰＥ装置により、窒化物半導体をＩＩＩ族極性の（０００１）面方向に成長させる。   First, a substrate 101 made of semi-insulating Si-face (0001) SiC is prepared as shown in FIG. 2A, and AlN or AlGaN is deposited on the prepared substrate 101 as shown in FIG. Layer 102 is formed. Next, as shown in FIG. 2C, a nitride semiconductor such as Fe or C doped GaN is crystal-grown to form an insulating layer 103 (first step). In this crystal growth, a nitride semiconductor is grown in the (0001) plane direction of group III polarity by a MOVPE apparatus.

次に、図２Ｄに示すように、絶縁層１０３の上にゲート領域１２１に開口部１５１ａを備える選択成長マスク１５１を形成する（第２工程）。例えば、前述した窒化物半導体の成長に用いたＭＯＶＰＥ装置より基板１０１を取り出し、絶縁層１０３の上に、プラズマ援用化学気相堆積（ＰＥ−ＣＶＤ）装置やスパッタ装置などにより窒化シリコンを堆積して窒化シリコン膜を形成する。次いで、形成した窒化シリコン膜を公知のリソグラフィー技術およびエッチング技術によりパターニングし、開口部１５１ａを備える選択成長マスク１５１を形成すればよい。   Next, as shown in FIG. 2D, a selective growth mask 151 having an opening 151a in the gate region 121 is formed on the insulating layer 103 (second step). For example, the substrate 101 is taken out from the MOVPE apparatus used for the growth of the nitride semiconductor described above, and silicon nitride is deposited on the insulating layer 103 by a plasma-assisted chemical vapor deposition (PE-CVD) apparatus or a sputtering apparatus. A silicon nitride film is formed. Next, the formed silicon nitride film may be patterned by a known lithography technique and etching technique to form a selective growth mask 151 having an opening 151a.

次に、図２Ｅに示すように、選択成長マスク１５１の開口部１５１ａの絶縁層１０３の上に選択的にアンドープの窒化物半導体を結晶成長し、絶縁層１０３の上のゲート領域１２１のみにチャネル層１０４を形成する（第３工程）。引き続いて、チャネル層１０４の上のみに窒化物半導体を結晶成長してバリア層１０５を形成する（第４工程）。例えば、絶縁層１０３までの形成に用いたＭＯＶＰＥ装置により、アンドープのＧａＮを所定の厚さにまで結晶成長させ、引き続いてアンドープのＡｌＧａＮを結晶成長させれば良い。   Next, as shown in FIG. 2E, an undoped nitride semiconductor is selectively grown on the insulating layer 103 in the opening 151a of the selective growth mask 151, and a channel is formed only in the gate region 121 on the insulating layer 103. The layer 104 is formed (third step). Subsequently, a barrier layer 105 is formed by crystal growth of a nitride semiconductor only on the channel layer 104 (fourth step). For example, the MOVPE apparatus used to form the insulating layer 103 may be used to grow undoped GaN to a predetermined thickness and subsequently grow undoped AlGaN.

ここで、チャネル層１０４およびバリア層１０５は、ＩＩＩ族極性の（０００１）面方向に結晶成長する。また、成長側面が（１−１０１）となる条件で結晶成長させる（非特許文献３参照）。この条件により、チャネル層１０４は、ゲート長方向の寸法が、成長とともに小さくなる。このように成長させたチャネル層１０４を所定の厚さにまで成長させると、形成されたチャネル層１０４の上面は、開口部１５１ａの面積より小さくなり、チャネル層１０４のゲート両方向の断面は、台形となる。   Here, the channel layer 104 and the barrier layer 105 are crystal-grown in the (0001) plane direction of group III polarity. Further, crystal growth is performed under the condition that the growth side surface becomes (1-101) (see Non-Patent Document 3). Under this condition, the channel layer 104 has a smaller dimension in the gate length direction as it grows. When the channel layer 104 thus grown is grown to a predetermined thickness, the upper surface of the formed channel layer 104 becomes smaller than the area of the opening 151a, and the cross section of the channel layer 104 in both gate directions is trapezoidal. It becomes.

また、上述したように成長させたチャネル層１０４の上に、バリア層１０５を成長させると、同様に、ゲート長方向の寸法が、成長とともに小さくなる。この結果、バリア層１０５は、（０００１）面である上面がこれ以上小さくなることができなくなるところまで成長すると、自動的に成長が停止する。結果として、バリア層１０５は、ゲート両方向の断面が三角形となる。   Further, when the barrier layer 105 is grown on the channel layer 104 grown as described above, the dimension in the gate length direction similarly decreases with the growth. As a result, the growth of the barrier layer 105 automatically stops when it grows to a point where the upper surface, which is the (0001) plane, cannot be further reduced. As a result, the barrier layer 105 has a triangular cross section in both gate directions.

チャネル層１０４とバリア層１０５との界面がチャネル長となるため、上述したことより分かるように、チャネル長は、開口部１５１ａのゲート長幅により規定され、開口部１５１ａのゲート長幅より小さくすることができる。このように、実施の形態１によれば、後述するように形成するゲート電極１０８のゲート長寸法に依存せずに短チャネル化を図ることが可能となる。   Since the interface between the channel layer 104 and the barrier layer 105 becomes the channel length, as can be seen from the above description, the channel length is defined by the gate length width of the opening 151a and smaller than the gate length width of the opening 151a. be able to. As described above, according to the first embodiment, it is possible to shorten the channel without depending on the gate length dimension of the gate electrode 108 formed as described later.

次に、選択成長マスク１５１を除去してから、図２Ｆに示すように、チャネル層１０４およびバリア層１０５の周囲の絶縁層１０３の上にｎ型の窒化物半導体を結晶成長してコンタクト層１０６を形成する（第５工程）。例えば、バリア層１０５を形成した後、ＭＯＶＰＥ装置より基板１０１を搬出し、フッ酸などを用いたウエットエッチングにより、選択成長マスク１５１のみを選択的にエッチング除去する。これは、絶縁層１０３，チャネル層１０４，バリア層１０５に対して選択的に選択成長マスク１５１をエッチングするウエットエッチングである。次いで、ＭＯＶＰＥ装置に再度基板を搬入し、露出している絶縁層１０３の上に高濃度にＳｉをドープしたＧａＮを再成長させれば良い。   Next, after removing the selective growth mask 151, an n-type nitride semiconductor is crystal-grown on the insulating layer 103 around the channel layer 104 and the barrier layer 105, as shown in FIG. Is formed (fifth step). For example, after the barrier layer 105 is formed, the substrate 101 is taken out from the MOVPE apparatus, and only the selective growth mask 151 is selectively removed by wet etching using hydrofluoric acid or the like. This is wet etching in which the selective growth mask 151 is selectively etched with respect to the insulating layer 103, the channel layer 104, and the barrier layer 105. Next, the substrate may be carried into the MOVPE apparatus again, and GaN doped with Si at a high concentration may be regrown on the exposed insulating layer 103.

ところで、コンタクト層１０６の再成長時間を長くしすぎると、既に形成されているチャネル層１０４・バリア層１０５が完全にコンタクト層１０６で覆われてしまう。これを防ぐために、光学的手法を用い、成長しながら基板表面の反射率を測定するとよい。チャネル層１０４・バリア層１０５が成長層の表面に出現している間は、この凹凸によって反射率が低下するが、完全に覆われて表面が平坦化すると反射率が増大する。この反射率の変化を成長中にモニターすることで、コンタクト層１０６の埋め込み再成長時間を制御することができる。   By the way, if the regrowth time of the contact layer 106 is too long, the channel layer 104 and the barrier layer 105 that have already been formed are completely covered with the contact layer 106. In order to prevent this, the reflectance of the substrate surface may be measured while growing using an optical method. While the channel layer 104 and the barrier layer 105 appear on the surface of the growth layer, the reflectivity decreases due to the unevenness, but the reflectivity increases when the surface is completely covered and the surface is flattened. By monitoring this change in reflectance during growth, the burying regrowth time of the contact layer 106 can be controlled.

次に、図２Ｇに示すように、コンタクト層１０６およびこの上に露出しているバリア層１０５を覆うように、絶縁層１０７を形成する。例えば、ＭＯＶＰＥ装置より基板１０１を取り出し、ＰＥ−ＣＶＤ装置やスパッタ装置などにより窒化シリコンを堆積すれば、絶縁層１０７が形成できる。   Next, as shown in FIG. 2G, an insulating layer 107 is formed so as to cover the contact layer 106 and the barrier layer 105 exposed thereon. For example, the insulating layer 107 can be formed by removing the substrate 101 from the MOVPE apparatus and depositing silicon nitride using a PE-CVD apparatus or a sputtering apparatus.

次に、図２Ｈに示すように、バリア層１０５の上にゲート電極１０８を形成し（第６工程）、ゲート電極１０８を挟んでコンタクト層１０６にオーミック接続するソース電極１０９およびドレイン電極１１０を形成する（第７工程）。例えば、よく知られたリフトオフ法などにより、各電極を形成すれば良い。また、ソース電極１０９およびドレイン電極１１０の形成では、リフトオフマスクを用いた選択的なエッチングにより、絶縁層１０７の電極形成箇所に開口部を形成した後、電極材料を堆積し、リフトオフマスクを除去することで、コンタクト層１０６に接続するソース電極１０９を形成すれば良い。   Next, as shown in FIG. 2H, the gate electrode 108 is formed on the barrier layer 105 (sixth step), and the source electrode 109 and the drain electrode 110 that are ohmically connected to the contact layer 106 with the gate electrode 108 interposed therebetween are formed. (Seventh step). For example, each electrode may be formed by a well-known lift-off method. In forming the source electrode 109 and the drain electrode 110, an opening is formed in an electrode formation portion of the insulating layer 107 by selective etching using a lift-off mask, and then an electrode material is deposited and the lift-off mask is removed. Thus, the source electrode 109 connected to the contact layer 106 may be formed.

以上に説明したように、実施の形態１によれば、ゲート領域１２１のみに成長させたチャネル層１０４とバリア層１０５との界面によりチャネル長が規定できるので、足の部分を非常に小さくした破損しやすいＴ型ゲート電極を用いる必要が無いので、プロセスも歩留まりを低下させることなく、ゲート長をより短くできるようになる。   As described above, according to the first embodiment, the channel length can be defined by the interface between the channel layer 104 grown only in the gate region 121 and the barrier layer 105, so that the damage of the foot portion is very small. Since it is not necessary to use a T-type gate electrode that is easy to process, the gate length can be further shortened without reducing the yield of the process.

また、コンタクト層１０６を再成長させるときに、選択成長マスク１５１をウエットエッチングにより除去できるので、ドライエッチングにより除去で発生するエッチングダメージが抑制できるようになる。この結果、チャネル層１０４に形成される２次元電子ガスと、コンタクト層１０６とのコンタクト寄生抵抗を増大させることがなく、十分にアクセス抵抗を下げることができる。   In addition, when the contact layer 106 is regrown, the selective growth mask 151 can be removed by wet etching, so that etching damage caused by removal by dry etching can be suppressed. As a result, the access resistance can be sufficiently lowered without increasing the contact parasitic resistance between the two-dimensional electron gas formed in the channel layer 104 and the contact layer 106.

［実施の形態２］
次に、本発明の実施の形態２について、図３，図４Ａ〜図４Ｉを用いて説明する。図３は、本発明の実施の形態２における窒化物半導体装置の構成を示す断面図である。図４Ａ〜図４Ｉは、本発明の実施の形態２における窒化物半導体装置の製造方法を説明するための途中工程の状態を示す断面図である。 [Embodiment 2]
Next, Embodiment 2 of the present invention will be described with reference to FIGS. 3 and 4A to 4I. FIG. 3 is a cross-sectional view showing a configuration of the nitride semiconductor device according to the second embodiment of the present invention. 4A to 4I are cross-sectional views showing a state of an intermediate step for explaining the method for manufacturing the nitride semiconductor device in the second embodiment of the present invention.

実施の形態２における窒化物半導体装置は、例えば、半絶縁性のＳｉ−ｆａｃｅ （０００１）ＳｉＣからなる基板２０１の上に形成された窒化物半導体からなるバッファ層２０２を備える。バッファ層２０２は、例えば、ＡｌＮまたはＡｌＧａＮから構成されていれば良い。また、バッファ層２０２の上に形成された窒化物半導体からなる絶縁層２０３を備える。絶縁層２０３は、ＦｅあるいはＣをドープしたＧａＮから構成すれば良い。また、ゲート長の短い電界効果トランジスタでしばしば観測される短チャネル効果を抑制させる目的で、後述するチャネル層２０４の材料よりもワイドバンドギャップな材料を用いてバックバリア構造としてもよい。例えば、チャネル層２０４をＧａＮから構成した場合、絶縁層２０３は、ＡｌＧａＮなどから構成すればよい。   The nitride semiconductor device according to the second embodiment includes, for example, a buffer layer 202 made of a nitride semiconductor formed on a substrate 201 made of semi-insulating Si-face (0001) SiC. The buffer layer 202 may be made of, for example, AlN or AlGaN. In addition, an insulating layer 203 made of a nitride semiconductor is formed on the buffer layer 202. The insulating layer 203 may be made of GaN doped with Fe or C. In order to suppress a short channel effect often observed in a field effect transistor having a short gate length, a back barrier structure may be formed using a material having a wider band gap than a material of a channel layer 204 described later. For example, when the channel layer 204 is made of GaN, the insulating layer 203 may be made of AlGaN or the like.

また、この窒化物半導体装置は、アンドープの窒化物半導体から構成され、絶縁層２０３の上のゲート領域２２１のみに結晶成長することで形成されたチャネル層２０４と、窒化物半導体から構成されてチャネル層２０４の上のみに結晶成長することで形成されたバリア層２０５とを備える。ゲート領域２２１は、例えば、図３の紙面手前より奥に向かって延在する短冊状の領域である。チャネル層２０４は、アンドープのＧａＮから構成し、バリア層２０５は、アンドープのＡｌＧａＮから構成すれば良い。上記構成は、前述した実施の形態１と同様である。   The nitride semiconductor device is composed of an undoped nitride semiconductor, and is formed of a channel layer 204 formed by crystal growth only in the gate region 221 on the insulating layer 203, and a channel composed of a nitride semiconductor. A barrier layer 205 formed by crystal growth only on the layer 204. The gate region 221 is, for example, a strip-shaped region that extends from the front of the sheet of FIG. 3 toward the back. The channel layer 204 may be composed of undoped GaN, and the barrier layer 205 may be composed of undoped AlGaN. The above configuration is the same as that of the first embodiment.

ここで、チャネル層２０４およびバリア層２０５は、主表面をＩＩＩ族極性面とした状態で結晶成長（エピタキシャル成長）する、言い換えると、ＩＩＩ族極性の（０００１）面方向に結晶成長することで形成されていると良い。窒化物半導体は、主表面がＩＩＩ族極性面（Ｃ＋面）の上に、一般的に用いられる有機金属気相成長（ＭＯＶＰＥ）法により結晶成長させると、ＩＩＩ族極性で結晶成長する。この場合、成長側面が（１−１０１）となる条件で結晶成長させると、成長に伴い表面の面積が小さくなっていく。この結果、チャネル層２０４とバリア層２０５との界面の基板平面方向（ゲート長方向）の寸法を、チャネル層２０４の底面より小さくする状態に形成することが可能となる。   Here, the channel layer 204 and the barrier layer 205 are formed by crystal growth (epitaxial growth) in a state where the main surface is a group III polar surface, in other words, by crystal growth in the (0001) plane direction of the group III polarity. Good to be. When a nitride semiconductor is crystal-grown by a commonly used metal organic chemical vapor deposition (MOVPE) method on a group III polar surface (C + plane), the nitride semiconductor grows with a group III polarity. In this case, when the crystal is grown under the condition that the growth side surface is (1-101), the surface area becomes smaller with the growth. As a result, the dimension of the interface between the channel layer 204 and the barrier layer 205 in the substrate plane direction (gate length direction) can be made smaller than the bottom surface of the channel layer 204.

また、実施の形態２における窒化物半導体装置は、ｎ型の窒化物半導体から構成され、チャネル層２０４およびバリア層２０５の周囲の絶縁層２０３の上に結晶成長することで形成されたコンタクト層２０６と、バリア層２０５の上に絶縁層２０７を介して形成されたゲート電極２０８と、ゲート電極２０８を挟んで形成されて、コンタクト層２０６に接続するソース電極２０９およびドレイン電極２１０とを備える。コンタクト層２０６は、例えば、例えば、高濃度にＳｉをドープしたＧａＮから構成すれば良い。また、絶縁層２０７は、窒化シリコンから構成すれば良い。   The nitride semiconductor device according to the second embodiment is made of an n-type nitride semiconductor, and is formed by crystal growth on the insulating layer 203 around the channel layer 204 and the barrier layer 205. A gate electrode 208 formed on the barrier layer 205 with an insulating layer 207 interposed therebetween, and a source electrode 209 and a drain electrode 210 formed on the gate electrode 208 and connected to the contact layer 206. The contact layer 206 may be made of, for example, GaN doped with Si at a high concentration. The insulating layer 207 may be made of silicon nitride.

ここで、実施の形態２では、コンタクト層２０６は、バリア層２０５までの高さより厚く形成され、ゲート電極２０８は、リセスゲート構造とされている。コンタクト層２０６は、チャネル層２０４，バリア層２０５を埋める状態に厚く形成されている。厚く形成したコンタクト層２０６のゲート領域２２１において、ゲート長方向に所定の溝幅としてバリア層２０５の上面にまで貫通する溝２２２が形成されている。また、側面や底面に絶縁層２０７が形成されている溝２２２の内部に充填するように、ゲート電極２０８が形成され、リセスゲート構造とされている。なお、ゲート電極２０８は、バリア層２０５にショットキー接続する構成としても良い。   Here, in the second embodiment, the contact layer 206 is formed thicker than the height to the barrier layer 205, and the gate electrode 208 has a recessed gate structure. The contact layer 206 is formed thick so as to fill the channel layer 204 and the barrier layer 205. In the thick gate region 221 of the contact layer 206, a groove 222 is formed that penetrates to the upper surface of the barrier layer 205 with a predetermined groove width in the gate length direction. In addition, a gate electrode 208 is formed so as to fill the inside of the groove 222 in which the insulating layer 207 is formed on the side surface and the bottom surface, thereby forming a recessed gate structure. Note that the gate electrode 208 may be configured to be in Schottky connection with the barrier layer 205.

次に、本発明の実施の形態２における窒化物半導体装置の製造方法について、図４Ａ〜図４Ｉを用いて説明する。   Next, a method for manufacturing the nitride semiconductor device according to the second embodiment of the present invention will be described with reference to FIGS. 4A to 4I.

まず、図４Ａに示すように、半絶縁性のＳｉ−ｆａｃｅ （０００１）ＳｉＣからなる基板２０１を用意し、図４Ｂに示すように、用意した基板２０１の上にＡｌＮまたはＡｌＧａＮを堆積してバッファ層２０２を形成する。次に、図４Ｃに示すように、窒化物半導体である例えばＦｅあるいはＣをドープしたＧａＮを結晶成長させて絶縁層２０３を形成する（第１工程）。この結晶成長では、ＭＯＶＰＥ装置により、窒化物半導体をＩＩＩ族極性の（０００１）面方向に成長させる。   First, a substrate 201 made of semi-insulating Si-face (0001) SiC is prepared as shown in FIG. 4A, and AlN or AlGaN is deposited on the prepared substrate 201 as shown in FIG. Layer 202 is formed. Next, as shown in FIG. 4C, GaN doped with, for example, Fe or C, which is a nitride semiconductor, is crystal-grown to form an insulating layer 203 (first step). In this crystal growth, a nitride semiconductor is grown in the (0001) plane direction of group III polarity by a MOVPE apparatus.

次に、図４Ｄに示すように、絶縁層２０３の上にゲート領域２２１に開口部２５１ａを備える選択成長マスク２５１を形成する（第２工程）。例えば、前述した窒化物半導体の成長に用いたＭＯＶＰＥ装置より基板２０１を取り出し、絶縁層２０３の上に、ＰＥ−ＣＶＤ装置やスパッタ装置などにより窒化シリコンを堆積して窒化シリコン膜を形成する。次いで、形成した窒化シリコン膜を公知のリソグラフィー技術およびエッチング技術によりパターニングし、開口部２５１ａを備える選択成長マスク２５１を形成すればよい。   Next, as shown in FIG. 4D, a selective growth mask 251 having an opening 251a in the gate region 221 is formed on the insulating layer 203 (second step). For example, the substrate 201 is taken out from the MOVPE apparatus used for the growth of the nitride semiconductor described above, and silicon nitride is deposited on the insulating layer 203 by a PE-CVD apparatus or a sputtering apparatus to form a silicon nitride film. Next, the formed silicon nitride film may be patterned by a known lithography technique and etching technique to form a selective growth mask 251 having an opening 251a.

次に、図４Ｅに示すように、選択成長マスク２５１の開口部２５１ａの絶縁層２０３の上に選択的にアンドープの窒化物半導体を結晶成長し、絶縁層２０３の上のゲート領域２２１のみにチャネル層２０４を形成する（第３工程）。引き続いて、チャネル層２０４の上のみに窒化物半導体を結晶成長してバリア層２０５を形成する（第４工程）。例えば、絶縁層２０３までの形成に用いたＭＯＶＰＥ装置により、アンドープのＧａＮを所定の厚さにまで結晶成長させ、引き続いてアンドープのＡｌＧａＮを結晶成長させれば良い。   Next, as shown in FIG. 4E, an undoped nitride semiconductor is selectively grown on the insulating layer 203 in the opening 251a of the selective growth mask 251 and a channel is formed only in the gate region 221 on the insulating layer 203. The layer 204 is formed (third step). Subsequently, a barrier layer 205 is formed by crystal growth of a nitride semiconductor only on the channel layer 204 (fourth step). For example, the MOVPE apparatus used to form the insulating layer 203 may be used to grow undoped GaN to a predetermined thickness and subsequently grow undoped AlGaN.

ここで、チャネル層２０４およびバリア層２０５は、ＩＩＩ族極性の（０００１）面方向に結晶成長する。また、成長側面が（１−１０１）となる条件で結晶成長させる（非特許文献３参照）。この条件により、チャネル層２０４は、ゲート長方向の寸法が、成長とともに小さくなる。このように成長させたチャネル層２０４を所定の厚さにまで成長させると、形成されたチャネル層２０４の上面は、開口部２５１ａの面積より小さくなり、チャネル層２０４のゲート両方向の断面は、台形となる。   Here, the channel layer 204 and the barrier layer 205 are crystal-grown in the (0001) plane direction of group III polarity. Further, crystal growth is performed under the condition that the growth side surface becomes (1-101) (see Non-Patent Document 3). Under this condition, the channel layer 204 has a dimension in the gate length direction that decreases with growth. When the channel layer 204 grown in this way is grown to a predetermined thickness, the upper surface of the formed channel layer 204 becomes smaller than the area of the opening 251a, and the cross section of the channel layer 204 in both gate directions is trapezoidal. It becomes.

また、上述したように成長させたチャネル層２０４の上に、バリア層２０５を成長させると、同様に、ゲート長方向の寸法が、成長とともに小さくなる。この結果、バリア層２０５は、（０００１）面である上面がこれ以上小さくなることができなくなるところまで成長すると、自動的に成長が停止する。結果として、バリア層２０５は、ゲート両方向の断面が三角形となる。   Further, when the barrier layer 205 is grown on the channel layer 204 grown as described above, the dimension in the gate length direction similarly decreases with the growth. As a result, the growth of the barrier layer 205 automatically stops when it grows to a point where the upper surface, which is the (0001) plane, cannot be further reduced. As a result, the barrier layer 205 has a triangular cross section in both gate directions.

次に、選択成長マスク２５１を除去してから、図４Ｆ，図４Ｇに示すように、チャネル層２０４およびバリア層２０５の周囲の絶縁層２０３の上にｎ型の窒化物半導体を結晶成長してコンタクト層２０６を形成する（第５工程）。コンタクト層２０６の再成長では、チャネル層２０４およびバリア層２０５を完全に埋め込み、図４Ｇに示すように、上面（表面）がほぼ平坦化されるまで厚く形成する。   Next, after removing the selective growth mask 251, an n-type nitride semiconductor is crystal-grown on the insulating layer 203 around the channel layer 204 and the barrier layer 205 as shown in FIGS. 4F and 4G. A contact layer 206 is formed (fifth step). In the regrowth of the contact layer 206, the channel layer 204 and the barrier layer 205 are completely embedded, and as shown in FIG.

例えば、バリア層２０５を形成した後、ＭＯＶＰＥ装置より基板２０１を搬出し、フッ酸などを用いたウエットエッチングにより、選択成長マスク２５１のみを選択的にエッチング除去する。これは、絶縁層２０３，チャネル層２０４，バリア層２０５に対して選択的に選択成長マスク２５１をエッチングするウエットエッチングである。次いで、ＭＯＶＰＥ装置に再度基板を搬入し、露出している絶縁層２０３の上に高濃度にＳｉをドープしたＧａＮを再成長させれば良い。チャネル層２０４周囲の絶縁層２０３表面より再成長するコンタクト層２０６は、成長の過程で、図４Ｆに示すようにバリア層２０５上部で一体となり、更に成長を続けることで、図４Ｇに示すように、やがて平坦化する。   For example, after the barrier layer 205 is formed, the substrate 201 is unloaded from the MOVPE apparatus, and only the selective growth mask 251 is selectively removed by wet etching using hydrofluoric acid or the like. This is wet etching for selectively etching the selective growth mask 251 with respect to the insulating layer 203, the channel layer 204, and the barrier layer 205. Next, the substrate is carried into the MOVPE apparatus again, and GaN doped with Si at a high concentration may be regrown on the exposed insulating layer 203. As shown in FIG. 4G, the contact layer 206 regrown from the surface of the insulating layer 203 around the channel layer 204 is integrated in the upper part of the barrier layer 205 as shown in FIG. 4F and continues to grow as shown in FIG. 4G. It will eventually flatten.

チャネル層２０４・バリア層２０５を挟んで両側からコンタクト層２０６が会合するところは転位が発生し、コンタクト層２０６の表面部にはドットのような欠陥が観測されることになる。この位置が、ゲート領域２２１のゲート長方向の中心位置となる。平坦化するところまで成長した後、上記のドットを目印にゲート形成部を決定し、公知のリソグラフ工程によりマスクパターンを形成した後、ゲート形成部をエッチングすることで、図４Ｈに示すように、溝２２２を形成する。この時、バリア層２０５に達するまでエッチングし、バリア層２０５上面が出現する状態とする。このように、実施の形態２によれば、ゲート領域２２１の中心部が自動的に決定できるようになり、ゲート電極２０８の中心位置を、高い精度で決定することができる。   Dislocation occurs where the contact layer 206 meets from both sides across the channel layer 204 and the barrier layer 205, and defects such as dots are observed on the surface of the contact layer 206. This position is the center position of the gate region 221 in the gate length direction. After growing to a level, the gate forming portion is determined using the above dots as a mark, and after forming a mask pattern by a known lithographic process, the gate forming portion is etched, as shown in FIG. A groove 222 is formed. At this time, etching is performed until the barrier layer 205 is reached, so that the upper surface of the barrier layer 205 appears. Thus, according to the second embodiment, the center portion of the gate region 221 can be automatically determined, and the center position of the gate electrode 208 can be determined with high accuracy.

なお、図４Ｈでは簡略化するため、バリア層２０５表面の（０００１）面が出現するように示しているが、この面方位についてはどの面が出てもトランジスタ動作には大きな影響はない。次いで、溝２２２の側面，底面を含めてコンタクト層２０６の上に絶縁層２０７を形成する。例えば、ＭＯＶＰＥ装置より基板２０１を取り出し、ＰＥ−ＣＶＤ装置やスパッタ装置などにより窒化シリコンを堆積すれば、絶縁層２０７が形成できる。   In FIG. 4H, for the sake of simplification, the (0001) plane of the surface of the barrier layer 205 is shown. However, this plane orientation does not greatly affect the transistor operation regardless of which plane appears. Next, an insulating layer 207 is formed on the contact layer 206 including the side and bottom surfaces of the trench 222. For example, the insulating layer 207 can be formed by removing the substrate 201 from the MOVPE apparatus and depositing silicon nitride using a PE-CVD apparatus or a sputtering apparatus.

次に、図４Ｉに示すように、絶縁層２０７が形成されている溝２２２内部に充填する状態で、バリア層２０５の上にゲート電極２０８を形成し（第６工程）、ゲート電極２０８を挟んでコンタクト層２０６にオーミック接続するソース電極２０９およびドレイン電極２１０を形成する（第７工程）。例えば、よく知られたリフトオフ法などにより、各電極を形成すれば良い。また、ソース電極２０９およびドレイン電極２１０の形成では、リフトオフマスクを用いた選択的なエッチングにより、絶縁層２０７の電極形成箇所に開口部を形成した後、電極材料を堆積し、リフトオフマスクを除去することで、コンタクト層２０６に接続するソース電極２０９を形成すれば良い。   Next, as shown in FIG. 4I, a gate electrode 208 is formed on the barrier layer 205 in a state of filling the trench 222 in which the insulating layer 207 is formed (sixth step), and the gate electrode 208 is sandwiched between them. Then, the source electrode 209 and the drain electrode 210 that are ohmically connected to the contact layer 206 are formed (seventh step). For example, each electrode may be formed by a well-known lift-off method. Further, in forming the source electrode 209 and the drain electrode 210, an opening is formed in an electrode formation portion of the insulating layer 207 by selective etching using a lift-off mask, and then an electrode material is deposited and the lift-off mask is removed. Thus, the source electrode 209 connected to the contact layer 206 may be formed.

以上に説明した実施の形態２によれば、溝２２２のゲート長方向の幅によってゲート長が決定されるようになる。実施の形態２では、チャネル層２０４とバリア層２０５との界面のゲート長方向の長さより、ゲート長を小さくすることができる。また、非常に小さなゲート長としても、ゲート電極２０８のゲート長幅とされた細い足は、両脇が絶縁層２０７を介してコンタクト層２０６に支えられた状態となる。このため、一般的なＴ型ゲート電極構造のように倒れてしまうことはない。また、実施の形態２におけるゲート電極２０８は、Ｔ型として頭部をより大きくすることが可能であり、ゲート抵抗をきわめて小さくすることも可能である。   According to the second embodiment described above, the gate length is determined by the width of the trench 222 in the gate length direction. In Embodiment 2, the gate length can be made smaller than the length of the interface between the channel layer 204 and the barrier layer 205 in the gate length direction. Even if the gate length is very small, the thin legs of the gate length of the gate electrode 208 are supported by the contact layer 206 via the insulating layer 207 on both sides. For this reason, it does not fall down like a general T-type gate electrode structure. In addition, the gate electrode 208 in Embodiment 2 can be made to be a T-type with a larger head, and the gate resistance can be extremely reduced.

また、チャネル層２０４・バリア層２０５を挟んで両側からコンタクト層２０６が会合するところに発生する転位によるドット状の欠陥を基準としてゲート電極２０８の中心位置を決定できるので、非常に細い足の部分を、高い精度で位置決めして微細な幅としたバリア層２０５の上に配置させることができる。   Further, since the center position of the gate electrode 208 can be determined on the basis of dot-like defects caused by dislocations generated where the contact layers 206 meet from both sides across the channel layer 204 and the barrier layer 205, a very thin foot portion Can be positioned on the barrier layer 205 having a fine width by positioning with high accuracy.

このように、実施の形態２によれば、高周波動作に必要な短ゲート長を保持しつつ、十分に機械的強度を持った低抵抗なゲート電極を形成することが容易となる。一方、アクセス領域に関しては、実施の形態１と同様に、コンタクト層２０６を再成長させるときに、選択成長マスク２５１をウエットエッチングにより除去できるので、ドライエッチングにより除去で発生するエッチングダメージが抑制できるようになる。この結果、チャネル層２０４に形成される２次元電子ガスと、コンタクト層２０６とのコンタクト寄生抵抗を増大させることがなく、十分にアクセス抵抗を下げることができる。   Thus, according to the second embodiment, it becomes easy to form a low-resistance gate electrode having sufficient mechanical strength while maintaining a short gate length necessary for high-frequency operation. On the other hand, with respect to the access region, as in the first embodiment, when the contact layer 206 is regrown, the selective growth mask 251 can be removed by wet etching, so that etching damage caused by removal by dry etching can be suppressed. become. As a result, the access resistance can be sufficiently lowered without increasing the contact parasitic resistance between the two-dimensional electron gas formed in the channel layer 204 and the contact layer 206.

以上に説明したように、本発明によれば、ゲート領域のみに結晶成長することで、窒化物半導体からなるチャネル層およびバリア層を成長させるようにしたので、プロセス歩留まりを低下させることなく、ゲート長をより短くできるようになる。   As described above, according to the present invention, the channel layer and the barrier layer made of the nitride semiconductor are grown by crystal growth only in the gate region, so that the gate yield can be reduced without reducing the process yield. The length can be shortened.

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。   The present invention is not limited to the embodiment described above, and many modifications and combinations can be implemented by those having ordinary knowledge in the art within the technical idea of the present invention. It is obvious.

１０１…基板、１０２…バッファ層、１０３…絶縁層、１０４…チャネル層、１０５…バリア層、１０６…コンタクト層、１０７…絶縁層、１０８…ゲート電極、１０９…ソース電極、１１０…ドレイン電極、１２１…ゲート領域。
DESCRIPTION OF SYMBOLS 101 ... Substrate, 102 ... Buffer layer, 103 ... Insulating layer, 104 ... Channel layer, 105 ... Barrier layer, 106 ... Contact layer, 107 ... Insulating layer, 108 ... Gate electrode, 109 ... Source electrode, 110 ... Drain electrode, 121 ... gate area.

Claims (5)

基板の上に形成された窒化物半導体からなる絶縁層と、
アンドープの窒化物半導体から構成され、前記絶縁層の上のゲート領域のみに結晶成長することで形成されたチャネル層と、
窒化物半導体から構成されて前記チャネル層の上のみに結晶成長することで形成されたバリア層と、
ｎ型の窒化物半導体から構成され、前記チャネル層および前記バリア層の周囲の前記絶縁層の上に結晶成長することで形成されたコンタクト層と、
前記バリア層の上に形成されたゲート電極と、
前記ゲート電極を挟んで形成されて、前記コンタクト層に接続するソース電極およびドレイン電極と
を備え、
前記チャネル層および前記バリア層は、主表面をＩＩＩ族極性面とされ、かつ成長側面が（１−１０１）面とされていることを特徴とする窒化物半導体装置。 An insulating layer made of a nitride semiconductor formed on the substrate;
A channel layer made of an undoped nitride semiconductor and formed by crystal growth only in the gate region on the insulating layer;
A barrier layer made of a nitride semiconductor and formed by crystal growth only on the channel layer;
a contact layer made of an n-type nitride semiconductor and formed by crystal growth on the insulating layer around the channel layer and the barrier layer;
A gate electrode formed on the barrier layer;
A source electrode and a drain electrode formed across the gate electrode and connected to the contact layer ;
It said channel layer and said barrier layer is a main surface and the group III-polar surface, and a nitride semiconductor device comprising grow sides that you have been the (1-101) plane. 請求項１記載の窒化物半導体装置において、
前記コンタクト層は、前記バリア層までの高さより厚く形成され、
前記ゲート電極は、リセスゲート構造とされている
ことを特徴とする窒化物半導体装置。 The nitride semiconductor device according to claim 1,
The contact layer is formed thicker than the height to the barrier layer,
The nitride semiconductor device, wherein the gate electrode has a recess gate structure. 基板の上に窒化物半導体からなる絶縁層を結晶成長する第１工程と、
前記絶縁層の上にゲート領域が開口した選択成長マスクを形成する第２工程と、
前記選択成長マスクの開口部の前記絶縁層の上に選択的にアンドープの窒化物半導体を結晶成長して前記絶縁層の上のゲート領域のみにチャネル層を形成する第３工程と、
前記チャネル層の上のみに窒化物半導体を結晶成長してバリア層を形成する第４工程と、
前記選択成長マスクを除去してから前記チャネル層および前記バリア層の周囲の前記絶縁層の上にｎ型の窒化物半導体を結晶成長してコンタクト層を形成する第５工程と、
前記バリア層の上にゲート電極を形成する第６工程と、
前記ゲート電極を挟んで前記コンタクト層に接続するソース電極およびドレイン電極を形成する第７工程と
を備え、
前記第３工程および前記第４工程では、前記チャネル層および前記バリア層を、主表面をＩＩＩ族極性面とし、かつ成長側面を（１−１０１）面とした状態で結晶成長して形成することを特徴とする窒化物半導体装置の製造方法。 A first step of crystal growing an insulating layer made of a nitride semiconductor on a substrate;
Forming a selective growth mask having a gate region opened on the insulating layer;
A third step of selectively growing an undoped nitride semiconductor on the insulating layer in the opening of the selective growth mask to form a channel layer only in the gate region on the insulating layer;
A fourth step of crystal-growing a nitride semiconductor only on the channel layer to form a barrier layer;
A fifth step of forming a contact layer by growing an n-type nitride semiconductor on the insulating layer around the channel layer and the barrier layer after removing the selective growth mask;
A sixth step of forming a gate electrode on the barrier layer;
And a seventh step of forming a source electrode and a drain electrode connected to the contact layer across the gate electrode ,
Wherein in the third step and the fourth step, the channel layer and the barrier layer, you formed by crystal growth in a state the main surface and the group III-polar surface, and that the growth side and (1-101) plane A method for manufacturing a nitride semiconductor device. 請求項３記載の窒化物半導体装置の製造方法において、
前記第４工程では、前記コンタクト層を前記バリア層までの高さより厚く形成し、
前記ゲート電極は、リセスゲート構造とする
ことを特徴とする窒化物半導体装置の製造方法。 In the manufacturing method of the nitride semiconductor device according to claim 3 ,
In the fourth step, the contact layer is formed thicker than the height to the barrier layer,
The method of manufacturing a nitride semiconductor device, wherein the gate electrode has a recessed gate structure. 請求項３または４記載の窒化物半導体装置の製造方法において、
前記第４工程では、前記絶縁層，チャネル層，バリア層に対して選択的に前記選択成長マスクをエッチングするウエットエッチングにより前記選択成長マスクを除去する
ことを特徴とする窒化物半導体装置の製造方法。 In the manufacturing method of the nitride semiconductor device according to claim 3 or 4 ,
In the fourth step, the selective growth mask is removed by wet etching that selectively etches the selective growth mask with respect to the insulating layer, the channel layer, and the barrier layer. .
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