JP6301861B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ(Insulated Gate Bipolar Transistor)などの半導体装置は、家庭用電気機器、通信機器、車載用モータ等のための電力変換機器や電力制御機器などに広く用いられている。これらの半導体装置には、高速スイッチング特性や、数十〜数百ボルトの逆方向阻止特性（耐圧）が要求される場合が多い。
これらの半導体装置のオン抵抗は、ドリフト領域の電気抵抗に大きく依存する。ドリフト領域の電気抵抗は、ドリフト領域の不純物濃度に依存する。ドリフト領域の不純物濃度の限界は、ベース領域とドリフト領域とが形成するｐ−ｎ接合の耐圧に応じて決定される。すなわち、ドリフト領域の不純物濃度を高めると耐圧が低下し、耐圧を高めるとドリフト領域の不純物濃度が低下する。このため、耐圧とオン抵抗との間には、トレードオフの関係が存在する。
耐圧を保持しつつ、オン抵抗を低減する１つの手段として、ドリフト領域にスーパージャンクション構造を用いる方法がある。スーパージャンクション構造では、複数のｐ形ピラー領域と、複数のｎ形ピラー領域と、が、基板面内方向に交互に設けられている。このスーパージャンクション構造においては、ｐ形ピラー領域に含まれる不純物量とｎ形ピラー領域に含まれる不純物量とを等しくすることにより、耐圧を保持しつつ、ドリフト領域の不純物濃度を高めることが可能となる。
しかし、半導体装置においては、オン抵抗の増加を抑制しつつ、耐圧をさらに向上させる技術が求められている。
特開２００５−８５９９０号公報 特許第３６３４８４８号公報
本発明が解決しようとする課題は、オン抵抗の増加を抑制しつつ、耐圧を向上させることが可能な半導体装置を提供することである。
実施形態の半導体装置は、第１半導体領域と、複数の第２半導体領域と、複数の第３半導体領域と、複数の第４半導体領域と、第５半導体領域と、ゲート電極と、を備える。
第１半導体領域は、第１導電形の半導体領域である。
第２半導体領域は、第１半導体領域上に選択的に設けられた第１導電形の半導体領域である。第２半導体領域は、第１半導体領域の第１導電形の不純物濃度よりも高い第１導電形の不純物濃度を有する。第２半導体領域は、第１方向に延びている。第２半導体領域は、第１方向に直交する第２方向に、互いに離間して設けられている。
第３半導体領域は、第１部分と、第２部分と、を含む。第３半導体領域は、第１方向に延びている。第３半導体領域は、第２導電形の半導体領域である。
第１部分は、隣り合う第２半導体領域の間に設けられている。第１部分における第２導電形の不純物量は、隣接する第２半導体領域に含まれる第１導電形の不純物量よりも大きい。
第２部分は、第１半導体領域の一部と第２方向において並んでいる。第２部分に含まれる第２導電形の不純物量は、第１半導体領域の当該一部に含まれる第１導電形の不純物量よりも小さい。
第４半導体領域は、第３半導体領域上に設けられている。第４半導体領域は、第２導電形の半導体領域である。
第５半導体領域は、第４半導体領域中に設けられている。
ゲート電極は、ゲート絶縁膜を介して第４半導体領域上に設けられている。
第１実施形態に係る半導体装置の一部を表す斜視断面図。 第１実施形態に係る半導体装置の製造工程を表す工程断面図。 第２実施形態に係る半導体装置の一部を表す斜視断面図。 第２実施形態の変形例に係る半導体装置の一部を表す斜視断面図。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の一部を表す斜視断面図である。
本実施形態では、第１導電形がｎ形、第２導電形がｐ形である場合について説明する。ただし、第１導電形をｐ形とし、第２導電形をｎ形としてもよい。
半導体装置１００は、例えば、ＭＯＳＦＥＴである。
半導体装置１００は、第１導電形の第１半導体領域と、複数の第１導電形の第２半導体領域と、複数の第２導電形の第３半導体領域と、第２導電形の第４半導体領域と、第１導電形の第５半導体領域と、ゲート電極と、を備える。
第１半導体領域は、例えば、ｎ形半導体領域２である。第２半導体領域は、例えば、ｎピラー領域３である。第３半導体領域は、例えば、ｐピラー領域４である。第４半導体領域は、例えば、ｐベース領域５である。第５半導体領域は、例えば、ソース領域６である。
ｎ形半導体領域２は、ドレイン領域１上に設けられている。ｎ形半導体領域２の第１導電形の不純物濃度は、ドレイン領域１の第１導電形の不純物濃度よりも低い。
ｎピラー領域３は、ｎ形半導体領域２上に選択的に設けられている。ｎピラー領域３の第１導電形の不純物濃度は、ｎ形半導体領域２の第１導電形の不純物濃度よりも高い。ｎピラー領域３の第１導電形の不純物濃度は、ドレイン領域１の第１導電形の不純物濃度よりも低い。ｎピラー領域３は、Ｙ方向（第１方向）に延びている。ｎピラー領域３は、Ｙ方向に直交するＺ方向（第２方向）に互いに離間して複数設けられている。
ｐピラー領域４は、Ｚ方向において隣り合うｎピラー領域３の間に位置するように、ｎ形半導体領域２上に選択的に設けられている。すなわち、複数のｎピラー領域３と複数のｐピラー領域４は、Ｚ方向において交互に設けられている。ｐピラー領域４の第２導電形の不純物濃度は、ｎ形半導体領域２の第１導電形の不純物濃度よりも高い。ｐピラー領域４は、Ｙ方向に延びている。ｐピラー領域４は、Ｚ方向に互いに離間して複数設けられている。
ｎ形半導体領域２は、部分２ａを含む。
ｎピラー領域３は、部分３ａを含む。
ｐピラー領域４は、部分４ａ（第１部分）と、部分４ｂ（第２部分）と、を含む。
ｐピラー領域４の部分４ａは、部分４ａに隣接するｎピラー領域３の間に設けられている。部分４ａは、ｎピラー領域３の部分３ａと同じ深さに設けられている。すなわち、部分４ａは、部分３ａと、Ｚ方向において並んでいる。
ｐピラー領域４の部分４ｂは、ｎ形半導体領域２中に設けられている。ただし、ｐピラー領域４は、ドレイン領域１に到達していない。すなわち、ｐピラー領域４とドレイン領域１との間には、ｎ形半導体領域２が存在する。部分４ｂは、ｎ形半導体領域２の部分２ａと同じ深さに設けられている。すなわち、部分４ｂは、部分２ａと、Ｚ方向において並んでいる。
ｎピラー領域３のＺ方向の寸法は、Ｙ方向およびＺ方向に直交するＸ方向において減少している。従って、ｎピラー領域３の上部におけるＺ方向の寸法は、ｎピラー領域３の下部におけるＺ方向の寸法よりも短い。
一方で、ｐピラー領域４は、Ｚ方向における寸法が、Ｘ方向において増加している。従って、部分４ａのＺ方向における寸法は、部分４ｂのＺ方向における寸法よりも長い。
部分４ａの第２導電形の不純物濃度は、部分４ａとＺ方向において並ぶ部分３ａの第１導電形の不純物濃度と等しい。そして、部分４ａのＺ方向における寸法は、部分３ａのＺ方向における寸法よりも長い。このため、部分４ａに含まれる第２導電形の不純物量は、部分３ａに含まれる第１導電形の不純物量よりも大きい。
部分４ｂの第２導電形の不純物濃度は、部分４ｂとＺ方向において並ぶ部分２ａの第１導電形の不純物濃度より高い。部分４ｂのＺ方向における寸法は、部分２ａのＺ方向における寸法よりも短い。部分４ｂに含まれる第２導電形の不純物量は、部分２ａに含まれる第１導電形の不純物量よりも小さい。
各領域における不純物量は、例えば、各領域の不純物濃度と、各領域の体積と、の積により求めることができる。
各半導体領域におけるキャリア濃度は、各半導体領域における不純物濃度に比例する。
従って、図１に表す例について、他の表現によると、部分３ａにおいてＺ方向の中心に位置する部分における第１導電形のキャリア濃度は、部分４ａにおいてＺ方向の中心に位置する部分における第２導電形のキャリア濃度と等しい。部分４ａのＺ方向における寸法は、部分３ａのＺ方向における寸法よりも長い。
また、部分４ｂにおいてＺ方向の中心に位置する部分における第２導電形のキャリア濃度は、部分２ａにおいてＺ方向の中心に位置する部分における第１導電形のキャリア濃度よりも高い。部分４ｂのＺ方向における寸法は、部分２ａのＺ方向における寸法よりも短い。
なお、各半導体領域におけるキャリア濃度および寸法は、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することができる。
ＳＣＭを用いて、例えば、図１に表すＡ−Ａ´線上におけるキャリア分布を調べることで、Ａ−Ａ´線上における、部分４ａのＺ方向の中心部分のキャリア濃度、部分３ａのＺ方向の中心部分のキャリア濃度、部分４ａのＺ方向の寸法、および部分３ａのＺ方向の寸法を調べることができる。
同様に、ＳＣＭを用いて、例えば、図１に表すＢ−Ｂ´線上におけるキャリア分布を調べることで、Ｂ−Ｂ´線上における、部分４ｂのＺ方向の中心部分のキャリア濃度、部分２ａのＺ方向の中心部分のキャリア濃度、部分４ｂのＺ方向の寸法、および部分２ａのＺ方向の寸法を調べることができる。
なお、Ａ−Ａ´線は、ｎピラー領域３のＺ方向における中心を通り、Ｘ方向に延びる線である。Ｂ−Ｂ´線は、ｐピラー領域４のＺ方向における中心を通り、Ｘ方向に延びる線である。
上述した各部分のキャリア濃度は、製造上のばらつきを含んでいてもよい。一方の部分におけるキャリア濃度が、他方の部分におけるキャリア濃度に対して０．８５倍以上１．１５倍以下であれば、これらの領域におけるキャリア濃度は、実質的に等しいとみなすことができる。
ｎピラー領域３とｐピラー領域４の一部とは、いわゆるスーパージャンクション構造を形成している。
以下の説明において、ｎピラー領域３と部分４ａからなり、スーパージャンクション構造を形成する領域を、ドリフト領域と称する。
ｐベース領域５は、ドリフト領域上に選択的に設けられている。
ソース領域６は、ｐベース領域５中に設けられている。ソース領域６の第１導電形の不純物濃度は、ｎピラー領域３の第１導電形の不純物濃度よりも高い。ｐベース領域５およびソース領域６は、Ｙ方向に延びている。ｐベース領域５およびソース領域６は、Ｚ方向において複数設けられている。
コンタクト領域７は、ｐベース領域５中に設けられている。また、コンタクト領域７は、同じｐベース領域５中に設けられたソース領域６同士の間に設けられている。コンタクト領域７の第２導電形の不純物濃度は、ｐベース領域５の第２導電形の不純物濃度よりも高い。コンタクト領域７は、後述するソース電極１１と接続されている。コンタクト領域７は、本実施形態に必須の構成では無い。しかしながら、ｎピラー領域３における正孔をソース電極１１に効率的に排出するためには、コンタクト領域７が設けられていることが好ましい。コンタクト領域７は、Ｙ方向に延びている。また、コンタクト領域７は、Ｚ方向において複数設けられている。
ゲート電極９は、ゲート絶縁膜８を介して、ｎピラー領域３上およびｐベース領域５上に設けられている。ゲート電極９は、ｎピラー領域３の一部およびｐベース領域５の一部と対向している。ゲート電極９は、Ｙ方向に延びている。また、ゲート電極９は、Ｚ方向において複数設けられている。
ゲート電極９に閾値以上の電圧が加えられることで、ＭＯＳＦＥＴがオン状態となり、ｐベース領域５の表面にチャネル（反転層）が形成される。
ＭＯＳＦＥＴがオフ状態のときは、ｎピラー領域３とｐピラー領域４のｐｎ接合面からｎピラー領域３およびｐピラー領域４に空乏層が広がる。ｎピラー領域３およびｐピラー領域４に広がる空乏層により、耐圧を向上させることができる。
ドレイン領域１の、ｎ形半導体領域２と反対側の面には、ドレイン電極１０が設けられている。ドレイン電極１０は、ドレイン領域１に接続されている。
ソース電極１１は、ソース領域６上およびコンタクト領域７上に設けられ、これらの領域と接続されている。
ここで、半導体装置１００の製造方法の一例について、図２を用いて説明する。
図２は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図である。
まず、図２（ａ）に表すように、第１導電形の半導体基板２１を用意する。
次に、図２（ｂ）に表すように、半導体基板２１上に第１導電形の半導体層３１をエピタキシャル成長させる。
次に、図２（ｃ）に表すように、半導体基板２１と、エピタキシャル成長された半導体層３１と、にトレンチＴを形成する。トレンチＴは、例えば、ＲＩＥ（Reactive Ion Etching）法により形成される。トレンチＴは、トレンチＴの上部における幅が、下部における幅よりも広くなるように、形成される。ＲＩＥ法によりトレンチを形成する際の、反応性ガスの種類、反応性ガスの圧力、あるいは投入電力などを調整することで、トレンチＴの上部における幅およびトレンチＴの下部における幅を制御することができる。トレンチＴを形成した後の半導体基板２１は、ｎ形半導体領域２に相当する。また、トレンチＴを形成した後の半導体層３１は、ｎピラー領域３に相当する。
次に、図２（ｄ）に表すように、形成されたトレンチＴ内に、第２導電形の半導体層をエピタキシャル成長させ、ｐピラー領域４を形成する。
次に、ドリフト領域上に、ソース領域６、コンタクト領域７、ゲート絶縁膜８、ゲート電極９、およびソース電極１１を形成する。そして、ｎ形半導体領域２の、ドリフト領域と反対側の領域に、ドレイン領域１を形成し、ドレイン領域１上にドレイン電極１０を形成することで、図１に表す半導体装置１００が得られる。
図２では、ＲＩＥ法によりトレンチを形成し、トレンチに半導体層をエピタキシャル成長させる例を示した。これに限らず、上部におけるＺ方向の寸法が、下部におけるＺ方向の寸法よりも長いｐピラー領域４を、イオン注入により形成してもよい。ただし、製造の容易性、およびｐピラー領域４における不純物濃度のばらつき低減のために、トレンチを形成して、ｐピラー領域４を形成する方法が好ましい。
本実施形態の作用および効果について説明する。
まず、部分４ａにおける第２導電形の不純物量を、部分４ａとＺ方向において並ぶｎピラー領域３の部分３ａにおける第１導電形の不純物量よりも大きくすることにより、ドリフト領域における電界を強めることができる。
次に、ｎ形半導体領域２中に部分４ｂを設けることにより、ｎ形半導体領域２における電界を強めることができる。このとき、ｎ形半導体領域２における電界強度は、ドリフト領域における電界強度に影響される。このため、上述した、部分４ａにおける不純物量を部分３ａにおける不純物量よりも大きくすることに加えて、ｎ形半導体領域２中に部分４ｂを設けることで、ｎ形半導体領域２において強い電界が生じる。この結果、耐圧を大きく向上させることができる。
一方、部分４ｂにおける第２導電形の不純物量を、部分４ｂとＺ方向において並ぶバッファ領域の部分２ａにおける第１導電形の不純物量よりも小さくすることにより、オン抵抗の増加を抑制できる。すなわち、ｎ形半導体領域２に部分４ｂを設けた場合であっても、部分４ｂからＺ方向およびＺ方向と反対の方向に向けて延びる空乏層の広がりを抑え、オン抵抗の増加を抑制することが可能となる。
そして、ドリフト領域およびｎ形半導体領域２で強められた電界は、ｎ形半導体領域２の第１導電形の不純物濃度が低いため、ｎ形半導体領域２における電界の減衰を抑制し、電界をよりｎ形半導体領域２の下部まで延ばすことが可能となる。
以上の通り、本実施形態によれば、オン抵抗の増加を抑制しつつ、ドリフト領域およびｎ形半導体領域２における電界を強めることで耐圧を向上させることができる。
なお、ｎ形半導体領域２における電界をより強めるためには、部分４ｂの、Ｘ方向における寸法は、４μｍ以上であることが好ましい。
半導体装置におけるオン抵抗の増加を抑制しつつ、耐圧をより高めるためには、以下の２つの条件を満たしていることが望ましい。
１つ目の条件は、部分４ａにおける第２導電形の不純物量は、部分４ａとＺ方向において並ぶｎピラー領域３の部分３ａにおける第１導電形の不純物量の１．１倍以下にすることである。
これは、部分４ａにおける第２導電形の不純物量が、部分３ａにおける第１導電形の不純物量の１．１倍を超える場合、部分４ａにおける第２導電形の不純物量と、部分３ａにおける第１導電形の不純物量と、の差が大きくなり、ドリフト領域における耐圧が改善され難くなるためである。
２つ目の条件は、部分４ｂにおける第２導電形の不純物量は、部分４ｂとＺ方向において並ぶｎ形半導体領域２の部分２ａにおける第１導電形の不純物量の０．９倍以下にすることである。
これは、部分４ｂにおける第２導電形の不純物量が、部分２ａにおける第１導電形の不純物量の０．９倍を超える場合、ｎ形半導体領域２におけるオン抵抗が増加しうるためである。
また、ｎピラー領域３のＺ方向の寸法は、Ｘ方向において減少し、ｐピラー領域４のＺ方向の寸法は、Ｘ方向において増加していることが望ましい。この構成を採用することで、半導体装置１００がオン状態のときに、より多くの電流を流すことが可能となる。
この理由は、以下の通りである。
ゲート電極９に閾値以上の電圧が加えられ、半導体装置１００がオン状態になったとき、ドレイン電極１０とソース電極１１の間に電流が流れ出す。これに伴い、ドレイン電極１０とソース電極１１の間の電圧が増大する。そして、ドレイン電極１０とソース電極１１の間の電圧により、ｎ形半導体領域２およびｎピラー領域３と、ｐピラー領域４と、の間のｐｎ接合面から空乏層が広がる。空乏層が広がることで、ｎ形半導体領域２およびｎピラー領域３における電流経路が狭くなる。このとき、空乏層が広がるほど、ｎピラー領域３における電流経路が狭くなり、飽和電流が小さくなってしまう。空乏層は、ソース電極１１側よりも、ドレイン電極１０側において広がりやすい。特に、本実施形態では、ｐピラー領域４の一部は、第１導電形の不純物濃度が低いｎ形半導体領域２に設けられているため、ｎ形半導体領域２における空乏層が広がりやすい。
しかし、本実施形態のように、部分４ｂのＺ方向における寸法を短くすることで、部分２ａにおけるＺ方向の寸法を長くすることができる。この結果、部分４ａのＺ方向における寸法が、部分４ｂのＺ方向における寸法と等しい場合に比べて、半導体装置１００がオン状態のときの、ｎ形半導体領域２における電流経路の幅を広くすることができ、飽和電流を大きくすることが可能となる。
（第２実施形態）
本発明の第２実施形態について、図３を用いて説明する。
図３は、第２実施形態に係る半導体装置２００の一部を表す斜視断面図である。
以下の各実施形態の説明において、第１実施形態と同様の構造あるいは機能を有する部分についての説明は省略し、主として第１実施形態と異なる部分について説明する。
第１実施形態では、ｎピラー領域３のＺ方向における寸法、およびｐピラー領域４のＺ方向における寸法を、Ｘ方向において変化させることで、各領域の不純物量をＸ方向において変化させた。
これに対して、本実施形態では、ｎピラー領域３の不純物濃度、およびｐピラー領域４の不純物濃度を、Ｘ方向において変化させることで、各領域の不純物量をＸ方向において変化させている。
ｎピラー領域３は、Ｚ方向の寸法が、Ｘ方向において一定である。すなわち、ｎピラー領域３の下部におけるＺ方向の寸法は、ｎピラー領域３の上部におけるＺ方向の寸法と等しい。
同様に、ｐピラー領域４も、Ｚ方向の寸法が、Ｘ方向において一定である。従って、部分４ａのＺ方向における寸法は、部分４ｂのＺ方向における寸法と等しい。
部分４ａの第２導電形の不純物濃度は、部分４ｂの第２導電形の不純物濃度よりも高い。
部分４ａの第２導電形の不純物濃度は、部分３ａの第１導電形の不純物濃度よりも高い。そして、部分４ａのＺ方向における寸法は、部分３ａのＺ方向における寸法と等しい。このため、部分４ａにおける第２導電形の不純物量は、部分４ａとＺ方向において並ぶｎピラー領域３の部分３ａにおける第１導電形の不純物量よりも大きい。
部分４ｂの第２導電形の不純物濃度は、部分２ａの第１導電形の不純物濃度よりも低い。そして、部分４ｂにおける第２導電形の不純物量は、部分４ｂとＺ方向において並ぶバッファ領域の部分２ａにおける第１導電形の不純物量よりも小さい。
図３に表す例について、他の表現によると、部分４ａにおいてＺ方向の中心に位置する部分における第２導電形のキャリア濃度は、部分３ａにおいてＺ方向の中心に位置する部分における第１導電形のキャリア濃度よりも高い。部分４ａのＺ方向における寸法は、部分３ａのＺ方向における寸法と等しい。
また、部分４ｂにおいてＺ方向の中心に位置する部分における第２導電形のキャリア濃度は、部分２ａにおいてＺ方向の中心に位置する部分における第１導電形のキャリア濃度よりも低い。部分４ｂのＺ方向における寸法は、部分２ａのＺ方向における寸法と等しい。
各半導体領域におけるキャリア濃度および寸法は、第１実施形態と同様に、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することができる。
例えば、図３に表す半導体装置２００について、ＳＣＭを用いてＡ−Ａ´線上におけるキャリア分布およびＢ−Ｂ´線上におけるキャリア分布を調べることで、それぞれの線分上における各半導体領域のキャリア濃度および寸法を調べることができる。
Ａ−Ａ´は、ｎピラー領域３のＺ方向における中心を通る線である。Ｂ−Ｂ´は、ｐピラー領域４のＺ方向における中心を通る線である。
上述した各部分のＺ方向における寸法は、製造上のばらつきを含んでいてもよい。一方の部分の寸法が、他方の部分の寸法の０．８５倍以上１．１５倍以下であれば、これらの部分における寸法は、実質的に等しいとみなすことができる。
上述した構成により、第１実施形態と同様に、半導体装置において、オン抵抗の増加を抑制しつつ、耐圧を向上させることができる。
（変形例）
次に、第２実施形態の変形例について、図４を用いて説明する。
図４は、第２実施形態の変形例に係る半導体装置２５０の一部を表す斜視断面図である。
本変形例において、ｎピラー領域３は、部分３ａと部分３ｂを含む。部分３ａは、部分３ｂよりも、Ｘ方向側に設けられている。すなわち、部分３ｂは、部分３ａとｎ形半導体領域２との間に設けられている。部分３ａの第１導電形の不純物濃度は、部分３ｂの第１導電形の不純物濃度よりも高い。
ｐピラー領域４は、部分４ａと、部分４ｂと、部分４ｃと、を含む。部分４ａは、部分３ａと、Ｚ方向において並んでいる。部分４ｃは、部分３ｂと、Ｚ方向において並んでいる。部分４ｂは、ｎ形半導体領域２中の部分２ａと、Ｚ方向において並んでいる。部分４ａの第２導電形の不純物濃度は、部分４ｃの第２導電形の不純物濃度よりも高い。
部分４ａの第２導電形の不純物濃度は、部分３ａの第１導電形の不純物濃度よりも高い。そして、部分４ａのＺ方向における寸法は、部分３ａのＺ方向における寸法と等しい。このため、部分４ａにおける第２導電形の不純物量は、部分４ａとＺ方向において並ぶｎピラー領域３の部分３ａにおける第１導電形の不純物量よりも大きい。
部分４ｃの第２導電形の不純物濃度は、部分３ｂの第１導電形の不純物濃度よりも高い。そして、部分４ｃのＺ方向における寸法は、部分３ｂのＺ方向における寸法と等しい。このため、部分４ｃにおける第２導電形の不純物量は、部分４ｃとＺ方向において並ぶｎピラー領域３の部分３ａにおける第１導電形の不純物量よりも大きい。ただし、部分４ｃにおける第２導電形の不純物量と、部分３ａにおける第１導電形の不純物量と、の差は、部分４ａにおける第２導電形の不純物量と、部分３ａにおける第１導電形の不純物量と、の差よりも小さい。
一方で、部分４ｂにおける第２導電形の不純物量は、部分４ｂとＺ方向において並ぶバッファ領域の部分２ａにおける第１導電形の不純物量よりも小さい。
本変形例においても、第１実施形態と同様に、半導体装置において、オン抵抗の増加を抑制しつつ、耐圧を向上させることができる。
なお、半導体装置２００は、Ｘ方向において、ｎピラー領域３中に、互いに不純物濃度の異なる部分をさらに有していてもよい。同様に、半導体装置２００は、Ｘ方向において、ｐピラー領域４中に、互いに不純物濃度の異なる部分をさらに有していてもよい。
あるいは、ｎピラー領域３の不純物濃度は、部分３ａおよび部分３ｂを含むように、Ｘ方向において、連続的に変化していてもよい。同様に、ｐピラー領域４の不純物濃度は、部分４ａと、部分４ｂと、部分４ｃと、を含むように、Ｘ方向において、連続的に変化していてもよい。
以上、各実施形態について具体的に説明した。
ただし、部分４ａにおける第２導電形の不純物濃度およびＺ方向における寸法と、部分３ａにおける第１導電形の不純物濃度およびＺ方向における寸法は、部分４ａにおける第２導電形の不純物量が、部分３ａにおける第１導電形の不純物量よりも大きくなる範囲において、適宜変更可能である。
同様に、部分４ｂにおける第２導電形の不純物濃度およびＺ方向における寸法と、部分２ａにおける第１導電形の不純物濃度およびＺ方向における寸法は、部分４ｂにおける第２導電形の不純物量が、部分２ａにおける第１導電形の不純物量よりも小さくなる範囲において、適宜変更可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１…ドレイン領域 ２…ｎ形半導体領域 ３…ｎピラー領域 ４…ｐピラー領域 ５…ｐベース領域 ６…ソース領域 ７…コンタクト領域 ８…ゲート絶縁膜 ９…ゲート電極 １０…ドレイン電極 １１…ソース電極

Claims (7)

  1. 第１導電形の第１半導体領域と、
    前記第１半導体領域上に選択的に設けられ、前記第１半導体領域の第１導電形の不純物濃度よりも高い第１導電形の不純物濃度を有し、第１方向に延び、且つ前記第１方向に直交する第２方向に互いに離間して設けられた複数の第２半導体領域と、
    隣り合う前記第２半導体領域の間に設けられ、隣接する前記第２半導体領域に含まれる第１導電形の不純物量よりも大きい第２導電形の不純物量を有する第１部分と、
    前記第１半導体領域の一部と前記第２方向において並び、前記第１半導体領域の前記一部に含まれる第１導電形の不純物量よりも小さい第２導電形の不純物量を有する第２部分と、
    を含み、前記第１方向に延びた複数の第２導電形の第３半導体領域と、
    前記第３半導体領域上に設けられた第２導電形の第４半導体領域と、
    前記第４半導体領域中に設けられた第５半導体領域と、
    ゲート絶縁膜を介して、前記第４半導体領域上に設けられたゲート電極と、
    を備えた半導体装置。
  2. 前記第１部分の前記第２方向における寸法が、前記第２部分の前記第２方向における寸法よりも長い請求項１記載の半導体装置。
  3. 前記第１部分の第２導電形の不純物濃度は、前記第２部分の第２導電形の不純物濃度と等しい請求項２記載の半導体装置。
  4. 前記第１部分の前記第２方向における寸法は、前記第２部分の前記第２方向における寸法と等しく、
    前記第１部分の第２導電形の不純物濃度は、前記第２部分の第２導電形の不純物濃度よりも高い請求項１記載の半導体装置。
  5. 前記第２部分の、前記第１方向および前記第２方向に直交する第３方向における寸法は、４μｍ以上である請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第１部分における第２導電形の不純物量は、隣接する前記第２半導体領域に含まれる第１導電形の不純物量の１．１倍以下であり、
    前記第２部分における第２導電形の不純物量は、隣接する前記第１半導体領域に含まれる第１導電形の不純物量の０．９倍以下である請求項１〜５のいずれか１つに記載の半導体装置。
  7. 第１導電形の第１半導体領域と、
    前記第１半導体領域上に選択的に設けられ、第１方向に延び、且つ前記第１方向に直交する第２方向に互いに離間して設けられた複数の第２半導体領域と、
    隣り合う前記第２半導体領域の間に設けられ、前記第２方向において、中心に位置する部分の第２導電形のキャリア濃度が、前記第２半導体領域の中心に位置する部分の第１導電形のキャリア濃度と等しく、前記第２半導体領域の寸法よりも長い寸法を有する第１部分と、
    前記第１半導体領域の一部と前記第２方向において並び、前記第２方向において、中心に位置する部分の第２導電形のキャリア濃度が、前記第１半導体領域の前記一部の中心に位置する部分の第１導電形のキャリア濃度よりも高く、前記第１半導体領域の前記一部の寸法よりも短い寸法を有し、第２導電形の不純物量が、前記第１半導体領域の前記一部の第１導電形の不純物量よりも小さい第２部分と、
    を含み、前記第１方向に延びた複数の第２導電形の第３半導体領域と、
    前記第３半導体領域上に設けられた第２導電形の第４半導体領域と、
    前記第４半導体領域中に設けられた第５半導体領域と、
    ゲート絶縁膜を介して、前記第４半導体領域上に設けられたゲート電極と、
    を備えた半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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JP3634830B2 (ja) * 2002-09-25 2005-03-30 株式会社東芝 電力用半導体素子
JP3634848B2 (ja) 2003-01-07 2005-03-30 株式会社東芝 電力用半導体素子
JP4393144B2 (ja) 2003-09-09 2010-01-06 株式会社東芝 電力用半導体装置
JP4768259B2 (ja) * 2004-12-21 2011-09-07 株式会社東芝 電力用半導体装置
JP5369372B2 (ja) 2005-11-28 2013-12-18 富士電機株式会社 半導体装置および半導体装置の製造方法
JP5052025B2 (ja) * 2006-03-29 2012-10-17 株式会社東芝 電力用半導体素子
JP4564509B2 (ja) * 2007-04-05 2010-10-20 株式会社東芝 電力用半導体素子
JP4564510B2 (ja) 2007-04-05 2010-10-20 株式会社東芝 電力用半導体素子
JP5365016B2 (ja) * 2008-02-06 2013-12-11 富士電機株式会社 半導体素子およびその製造方法
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