JP6276720B2 - ESD protection circuit - Google Patents
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Description
本発明の実施形態は、静電破壊防止回路に関する。 Embodiments described herein relate generally to an electrostatic breakdown prevention circuit.
半導体デバイスの静電破壊は、静電気放電（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：ＥＳＤ）によりデバイス内に放電電流が流れ、局所的な電界集中が生じることにより発生する。そのため、半導体デバイスには、ＥＳＤにより内部回路に局所的な電界集中が発生することを防止する、静電破壊防止回路が組み込まれている。 The electrostatic breakdown of a semiconductor device occurs when a discharge current flows in the device due to electrostatic discharge (ESD) and local electric field concentration occurs. Therefore, an electrostatic breakdown preventing circuit that prevents local electric field concentration from occurring in the internal circuit due to ESD is incorporated in the semiconductor device.
この静電破壊防止回路のＥＳＤ試験における放電モデルとして、ＨＢＭ（Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ：人体モデル）、ＭＭ（Ｍａｃｈｉｎｅ Ｍｏｄｅｌ：マシンモデル）、ＣＤＭ（Ｃｈａｒｇｅｄ Ｄｅｖｉｃｅ Ｍｏｄｅｌ：デバイス帯電モデル）がある。 There are HBM (Human Body Model: human body model), MM (Machine Model: machine model), and CDM (Charged Device Model: device charging model) as discharge models in the ESD test of the electrostatic breakdown prevention circuit.
機器組み立て工程の自動化の進展により、人が半導体デバイスに触れる機会が減る一方、摩擦や静電誘導により帯電した半導体デバイスが自動組み立て装置内で金属類と接触する機会が増えている。そのため、近年は、ＨＢＭよりもＣＤＭによるＥＳＤ不良が増加する傾向にある。このＣＤＭの放電波形は、ＨＢＭに比べると放電時間が非常に短く、パルス幅が１ｎｓ以下であることが特徴である。 Advances in automation of equipment assembly processes reduce the chances of human touching semiconductor devices, while semiconductor devices charged by friction and electrostatic induction come into contact with metals in automatic assembly equipment. Therefore, in recent years, ESD failures due to CDM tend to increase more than HBM. This CDM discharge waveform is characterized by a very short discharge time and a pulse width of 1 ns or less as compared with HBM.
従来、入力端子のＣＤＭに対する静電破壊対策として、入力端子に接続される第１のＭＯＳトランジスタと基準電位端との間に、第２のＭＯＳトランジスタを直列に接続し、入力端子に急峻なサージ電流が流れる期間、第２のＭＯＳトランジスタをオフさせ、第１のＭＯＳトランジスタのソース端子を基準電位端から切り離すことが行われている。これにより、ソース・ゲート間に高電位が印加されることが防止される。 Conventionally, as a countermeasure against electrostatic breakdown with respect to CDM of the input terminal, a second MOS transistor is connected in series between the first MOS transistor connected to the input terminal and the reference potential terminal, and a steep surge is applied to the input terminal. During the current flow, the second MOS transistor is turned off, and the source terminal of the first MOS transistor is disconnected from the reference potential end. This prevents a high potential from being applied between the source and gate.
この場合、第２のＭＯＳトランジスタの導通を制御するためには、入力端子への急峻なサージ電流の流入を検出する必要がある。そのため、従来、抵抗とキャパシタにより構成された回路が用いられている。しかし、抵抗とキャパシタの形成には大きな面積を必要とし、半導体デバイスのチップ面積が増大するという問題が生じる。 In this case, in order to control the conduction of the second MOS transistor, it is necessary to detect a sudden surge current flowing into the input terminal. For this reason, a circuit composed of a resistor and a capacitor is conventionally used. However, the formation of the resistor and the capacitor requires a large area, which causes a problem that the chip area of the semiconductor device increases.
本発明が解決しようとする課題は、チップ面積の増加を抑制しつつ、ＣＤＭのＥＳＤから入力回路を保護することのできる静電破壊防止回路を提供することにある。 The problem to be solved by the present invention is to provide an electrostatic breakdown prevention circuit capable of protecting an input circuit from ESD of CDM while suppressing an increase in chip area.
実施形態の静電破壊防止回路は、電源電位端と、基準電位端と、外部信号が入力される入力端子と、第１のダイオードと、第２のダイオードと、ＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタと、第２のＮＭＯＳトランジスタと、第１のＣＭＯＳ型インバータと、第２のＣＭＯＳ型インバータと、第３のＣＭＯＳ型インバータとを備える。第１のダイオードは、前記入力端子から前記電源電位端に向かって順方向に接続される。第２のダイオードは、前記入力端子から前記基準電位端に向かって逆方向に接続される。ＰＭＯＳトランジスタは、ゲート端子が保護抵抗を介して前記入力端子に接続され、ソース端子が前記電源電位端に接続され、ドレイン端子が出力端に接続される。第１のＮＭＯＳトランジスタはゲート端子が前記保護抵抗を介して前記入力端子に接続され、ドレイン端子が前記出力端に接続される。第２のＮＭＯＳトランジスタは、ドレイン端子が前記第１のＮＭＯＳトランジスタのソース端子に接続され、ソース端子が前記基準電位端に接続される。第１のＣＭＯＳ型インバータは、入力端が前記基準電位端に接続される。第２のＣＭＯＳ型インバータは、入力端が前記第１のＣＭＯＳ型インバータの出力端に接続される。第３のＣＭＯＳ型インバータは、入力端が前記第２のＣＭＯＳ型インバータの出力端に接続され、出力端が前記第２のＮＭＯＳトランジスタのゲート端子に接続され、前記出力端と前記電源電位端との間に複数のＰＭＯＳトランジスタが直列に接続されており、前記入力端子へサージが印加されている期間は前記第３のＣＭＯＳ型インバータの出力端の電位が低レベルのままであるように、前記第３のＣＭＯＳ型インバータの前記複数のＰＭＯＳトランジスタの個数を調整する。 The electrostatic breakdown preventing circuit according to the embodiment includes a power supply potential end, a reference potential end, an input terminal to which an external signal is input, a first diode, a second diode, a PMOS transistor, and a first NMOS. A transistor; a second NMOS transistor; a first CMOS inverter; a second CMOS inverter; and a third CMOS inverter. The first diode is connected in the forward direction from the input terminal toward the power supply potential end. The second diode is connected in the reverse direction from the input terminal toward the reference potential end. The PMOS transistor has a gate terminal connected to the input terminal via a protective resistor, a source terminal connected to the power supply potential end, and a drain terminal connected to the output end. The first NMOS transistor has a gate terminal connected to the input terminal via the protective resistor, and a drain terminal connected to the output terminal. The second NMOS transistor has a drain terminal connected to the source terminal of the first NMOS transistor and a source terminal connected to the reference potential terminal. The first CMOS type inverter has an input terminal connected to the reference potential terminal. The second CMOS inverter has an input terminal connected to an output terminal of the first CMOS inverter. The third CMOS inverter has an input terminal connected to the output terminal of the second CMOS inverter, an output terminal connected to the gate terminal of the second NMOS transistor, the output terminal, the power supply potential terminal, A plurality of PMOS transistors are connected in series, and the potential at the output terminal of the third CMOS inverter remains at a low level during a period in which a surge is applied to the input terminal. The number of the plurality of PMOS transistors of the third CMOS inverter is adjusted.
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals, and the description thereof will not be repeated.
（第１の実施形態）
図１は、第１の実施形態の静電破壊防止回路の構成の例を示す回路図である。
(First embodiment)
FIG. 1 is a circuit diagram showing an example of the configuration of the electrostatic breakdown preventing circuit of the first embodiment.
本実施形態の静電破壊防止回路は、電源電位端ＶＤＤと、基準電位端ＶＳＳと、外部信号が入力される入力端子ＰＡＤと、入力端子ＰＡＤから電源電位端ＶＤＤに向かって順方向に接続されたダイオードＤ１と、入力端子ＰＡＤから基準電位端ＶＳＳに向かって逆方向に接続されたダイオードＤ２と、ゲート端子が保護抵抗Ｒ１を介して入力端子ＰＡＤに接続され、ソース端子が電源電位端ＶＤＤに接続され、ドレイン端子が出力端ＯＵＴに接続されるＰＭＯＳトランジスタＰ１と、ゲート端子が保護抵抗Ｒ１を介して入力端子ＰＡＤに接続され、ドレイン端子が出力端ＯＵＴに接続されるＮＭＯＳトランジスタＮ１と、ドレイン端子がＮＭＯＳトランジスタＮ１のソース端子に接続され、ソース端子が基準電位端ＶＳＳに接続されるＮＭＯＳトランジスタＮ２と、入力端Ｉ１が基準電位端ＶＳＳに接続されるＣＭＯＳ型インバータＩＶ１と、入力端Ｉ２がＣＭＯＳ型インバータＩＶ１の出力端Ｏ１に接続されるＣＭＯＳ型インバータＩＶ２と、入力端Ｉ３がＣＭＯＳ型インバータＩＶ２の出力端Ｏ２に接続され、出力端Ｏ３がＮＭＯＳトランジスタＮ２のゲート端子に接続されるＣＭＯＳ型インバータＩＶ３と、を備える。 The electrostatic breakdown prevention circuit of this embodiment is connected in the forward direction from the power supply potential terminal VDD, the reference potential terminal VSS, the input terminal PAD to which an external signal is input, and the input terminal PAD toward the power supply potential terminal VDD. The diode D1, the diode D2 connected in the reverse direction from the input terminal PAD to the reference potential terminal VSS, the gate terminal is connected to the input terminal PAD via the protective resistor R1, and the source terminal is connected to the power supply potential terminal VDD. A PMOS transistor P1 having a drain terminal connected to the output terminal OUT, an NMOS transistor N1 having a gate terminal connected to the input terminal PAD via the protective resistor R1, and a drain terminal connected to the output terminal OUT; NMO whose terminal is connected to the source terminal of the NMOS transistor N1 and whose source terminal is connected to the reference potential terminal VSS The transistor N2, the CMOS inverter IV1 whose input terminal I1 is connected to the reference potential terminal VSS, the CMOS inverter IV2 whose input terminal I2 is connected to the output terminal O1 of the CMOS inverter IV1, and the input terminal I3 are CMOS type A CMOS type inverter IV3 connected to the output terminal O2 of the inverter IV2 and having the output terminal O3 connected to the gate terminal of the NMOS transistor N2.
ここで、ＣＭＯＳ型インバータＩＶ３は、出力端Ｏ３と電源電位端ＶＤＤとの間に複数のＰＭＯＳトランジスタが直列に接続されるものである。本実施形態では、４つのＰＭＯＳトランジスタＰ３１、Ｐ３２、Ｐ３３およびＰ３４が直列に接続されている例を示す。複数のＰＭＯＳトランジスタが直列に接続されることにより、ＣＭＯＳ型インバータＩＶ３の出力の立ち上りが緩やかになり、出力立ち上り時の伝搬遅延時間が増加する。 Here, the CMOS inverter IV3 has a plurality of PMOS transistors connected in series between the output terminal O3 and the power supply potential terminal VDD. In the present embodiment, an example is shown in which four PMOS transistors P31, P32, P33 and P34 are connected in series. By connecting a plurality of PMOS transistors in series, the rise of the output of the CMOS inverter IV3 becomes gentle, and the propagation delay time at the rise of the output increases.
ＰＭＯＳトランジスタの個数は、４つに限られるものではない。本実施形態では、ＣＭＯＳ型インバータＩＶ１〜ＩＶ３の３段合計の伝搬遅延時間が、入力端子ＰＡＤへのＣＤＭサージ印加期間よりも大きくなるよう、ＰＭＯＳトランジスタの個数が調節される。 The number of PMOS transistors is not limited to four. In the present embodiment, the number of PMOS transistors is adjusted so that the propagation delay time of the total three stages of the CMOS type inverters IV1 to IV3 becomes longer than the CDM surge application period to the input terminal PAD.
なお、ＣＭＯＳ型インバータＩＶ３の出力端Ｏ３と基準電位端ＶＳＳとの間にはＮＭＯＳトランジスタＮ３１が接続されている。 An NMOS transistor N31 is connected between the output terminal O3 of the CMOS inverter IV3 and the reference potential terminal VSS.
また、本実施形態では、ＣＭＯＳ型インバータＩＶ２は、出力端Ｏ２と基準電位端ＶＳＳとの間に複数のＮＭＯＳトランジスタが直列に接続されるものとする。図１では、２つのＮＭＯＳトランジスタＮ２１およびＮ２２が直列に接続されている例を示す。複数のＮＭＯＳトランジスタが直列に接続されることにより、ＣＭＯＳ型インバータＩＶ２の出力信号の立ち下りが緩やかになり、出力立ち下り時の伝搬遅延時間が増加する。 In the present embodiment, the CMOS inverter IV2 has a plurality of NMOS transistors connected in series between the output terminal O2 and the reference potential terminal VSS. FIG. 1 shows an example in which two NMOS transistors N21 and N22 are connected in series. By connecting a plurality of NMOS transistors in series, the fall of the output signal of the CMOS inverter IV2 becomes gentle, and the propagation delay time at the fall of the output increases.
このＮＭＯＳトランジスタの個数も２つに限られるものではない。ＮＭＯＳトランジスタの個数を調節することによっても、ＣＭＯＳ型インバータＩＶ１〜ＩＶ３の３段合計の伝搬遅延時間を所望の値とすることができる。 The number of NMOS transistors is not limited to two. By adjusting the number of NMOS transistors, the total propagation delay time of the CMOS inverters IV1 to IV3 can be set to a desired value.
なお、ＣＭＯＳ型インバータＩＶ２の出力端Ｏ２と電源電位端ＶＤＤとの間にはＰＭＯＳトランジスタＰ２１が接続されている。 A PMOS transistor P21 is connected between the output terminal O2 of the CMOS inverter IV2 and the power supply potential terminal VDD.
また、本実施形態では、ＣＭＯＳ型インバータＩＶ１は、出力端Ｏ１と電源電位端ＶＤＤとの間に接続された高耐圧型のＰＭＯＳトランジスタＰ１１と、出力端Ｏ１と基準電位端ＶＳＳとの間に接続された高耐圧型のＮＭＯＳトランジスタＮ１１と、により構成されている。 In the present embodiment, the CMOS inverter IV1 is connected between the high-breakdown-voltage type PMOS transistor P11 connected between the output terminal O1 and the power supply potential terminal VDD, and between the output terminal O1 and the reference potential terminal VSS. And a high breakdown voltage type NMOS transistor N11.
高耐圧型のＭＯＳトランジスタが用いられる理由は、ゲート端子に接続される基準電位端ＶＳＳが外部端子に接続されるため、ゲート端子へ高電圧のサージ入力が印加されるおそれがあるからである。高耐圧型とすることにより、ＭＯＳトランジスタのゲート酸化膜の静電破壊耐圧を向上させることができる。 The reason why the high voltage MOS transistor is used is that the reference potential terminal VSS connected to the gate terminal is connected to the external terminal, so that a high voltage surge input may be applied to the gate terminal. By adopting the high breakdown voltage type, the electrostatic breakdown voltage of the gate oxide film of the MOS transistor can be improved.
次に、図２を参照して、入力端子ＰＡＤに対するＣＤＭ試験時の本実施形態の静電破壊防止回路の動作について説明する。 Next, with reference to FIG. 2, the operation of the electrostatic breakdown preventing circuit of the present embodiment during the CDM test for the input terminal PAD will be described.
図２（ａ）に示すように、ＣＤＭ試験時は、入力端子ＰＡＤへ、１ｎｓ程度のサージ印加期間Ｔにパルス状の高電圧の波形（ＣＤＭ波形）が入力される。 As shown in FIG. 2A, during the CDM test, a pulsed high voltage waveform (CDM waveform) is input to the input terminal PAD during a surge application period T of about 1 ns.
このＣＤＭ波形の入力により、ＣＤＭ試験時は開放状態である電源電位端ＶＤＤへダイオードＤ１を介して電流が流れ、図２（ｂ）に示すように、電源電位端ＶＤＤの電位が上昇する。 Due to the input of the CDM waveform, a current flows through the diode D1 to the open power supply potential VDD during the CDM test, and the potential of the power supply potential VDD rises as shown in FIG. 2B.
電源電位端ＶＤＤの電位が上昇すると、ＣＭＯＳ型インバータＩＶ１〜ＩＶ３は動作状態となる。このとき、基準電位端ＶＳＳの電位は、電源電位端ＶＤＤの電位よりも低レベルである。 When the potential at the power supply potential VDD rises, the CMOS inverters IV1 to IV3 are in an operating state. At this time, the potential of the reference potential terminal VSS is lower than the potential of the power supply potential terminal VDD.
したがって、図２（ｃ）に示すように、ＣＭＯＳ型インバータＩＶ１の出力端Ｏ１の電位は、高レベルへと変化する。 Therefore, as shown in FIG. 2C, the potential at the output terminal O1 of the CMOS inverter IV1 changes to a high level.
ＣＭＯＳ型インバータＩＶ１の出力端Ｏ１のレベルの変化を受けて、ＣＭＯＳ型インバータＩＶ２の出力端Ｏ２の電位は、図２（ｄ）に示すように、高レベルから低レベルへと変化する。このとき、ＣＭＯＳ型インバータＩＶ２は２つのＮＭＯＳトランジスタ（Ｎ２１、Ｎ２２）が直列に接続されているため、出力の立ち下りに時間がかかる。 In response to a change in the level of the output terminal O1 of the CMOS inverter IV1, the potential of the output terminal O2 of the CMOS inverter IV2 changes from a high level to a low level as shown in FIG. At this time, since the CMOS inverter IV2 has two NMOS transistors (N21, N22) connected in series, it takes time for the output to fall.
このＣＭＯＳ型インバータＩＶ２の出力の立ち下りを受けて、ＣＭＯＳ型インバータＩＶ３の出力端Ｏ３の電位は、図２（ｄ）に示すように、低レベルから高レベルへと変化する。このとき、ＣＭＯＳ型インバータＩＶ３は４つのＰＭＯＳトランジスタ（Ｐ３１〜Ｐ３４）が直列に接続されているため、出力の立ち上りに時間がかかる。すなわち、出力立ち上り時のＣＭＯＳ型インバータＩＶ３の伝搬遅延時間は大きい。
In response to the fall of the output of the CMOS inverter IV2, the potential at the output terminal O3 of the CMOS inverter IV3 changes from a low level to a high level as shown in FIG. At this time, since the CMOS inverter IV3 is four P MOS transistor (P31 to P34) are connected in series, it takes time to rise of output. That is, the propagation delay time of the CMOS inverter IV3 at the output rising time is long.
上述したように、本実施形態では、ＣＭＯＳ型インバータＩＶ１〜ＩＶ３の３段合計の伝搬遅延時間Ｄが、入力端子ＰＡＤに対するサージ印加期間Ｔよりも長くなるよう設計されている。 As described above, in this embodiment, the total three-stage propagation delay time D of the CMOS inverters IV1 to IV3 is designed to be longer than the surge application period T for the input terminal PAD.
そのため、入力端子ＰＡＤへＣＤＭ波が印加されている期間、ＣＭＯＳ型インバータＩＶ３出力端Ｏ３の電位は低レベルのままである。したがって、この期間は、ＮＭＯＳトランジスタＮ２のゲート端子が低レベルであり、ＮＭＯＳトランジスタＮ２はオフ状態である。 For this reason, during the period when the CDM wave is applied to the input terminal PAD, the potential of the output terminal O3 of the CMOS inverter IV3 remains at a low level. Therefore, during this period, the gate terminal of the NMOS transistor N2 is at a low level, and the NMOS transistor N2 is in an off state.
そのため、ＮＭＯＳトランジスタＮ２のソース端子と基準電位端ＶＳＳとの間が非導通となり、ＮＭＯＳトランジスタＮ１のソース端子が基準電位（例えば、接地電位）となることがない。 Therefore, the source terminal of the NMOS transistor N2 and the reference potential terminal VSS are not conductive, and the source terminal of the NMOS transistor N1 does not become the reference potential (for example, the ground potential).
これにより、入力端子ＰＡＤへＣＤＭ波が印加されている期間、ＮＭＯＳトランジスタＮ１のゲート‐ソース間電圧Ｖｇｓが高電圧となることが防止される。 This prevents the gate-source voltage Vgs of the NMOS transistor N1 from becoming a high voltage while the CDM wave is applied to the input terminal PAD.
図３に、入力端子ＰＡＤへＣＤＭ波が印加されている期間のＮＭＯＳトランジスタＮ１のゲート‐ソース間電圧Ｖｇｓの変化の様子を示す。 FIG. 3 shows how the gate-source voltage Vgs of the NMOS transistor N1 changes during the period when the CDM wave is applied to the input terminal PAD.
本実施形態の回路は、ＣＤＭ対策を行わなかった場合に比べて、ＮＭＯＳトランジスタＮ１のゲート‐ソース間電圧Ｖｇｓのピークを大幅に低くすることができる。 The circuit of this embodiment can significantly reduce the peak of the gate-source voltage Vgs of the NMOS transistor N1 as compared with the case where no CDM countermeasure is taken.
このような本実施形態によれば、ＣＭＯＳ型インバータのみで回路を構成するのでチップ面積を増大させることなく、入力端子ＰＡＤへＣＤＭ波が印加されている期間、ＮＭＯＳトランジスタＮ１のゲート‐ソース間電圧Ｖｇｓのピークを大幅に低くすることができる。これにより、ＮＭＯＳトランジスタＮ１のゲート酸化膜の静電破壊を防止することができる。 According to the present embodiment as described above, since the circuit is configured only by the CMOS type inverter, the gate-source voltage of the NMOS transistor N1 is applied during the period when the CDM wave is applied to the input terminal PAD without increasing the chip area. The peak of Vgs can be greatly reduced. Thereby, electrostatic breakdown of the gate oxide film of the NMOS transistor N1 can be prevented.
（第２の実施形態）
半導体デバイスの製造プロセスの微細化の進展により、半導体デバイスの動作速度が向上し、インバータ１段当りの伝搬遅延時間が小さくなる傾向にある。したがって、第１の実施形態で示したインバータ３段構成では、十分な遅延時間が得られないことが考えられる。そこで、本実施形態では、インバータ１段当りの伝搬遅延時間が小さくても、所望の遅延時間を得られる回路構成の例を示す。
(Second Embodiment)
With the progress of miniaturization of the semiconductor device manufacturing process, the operation speed of the semiconductor device is improved and the propagation delay time per inverter stage tends to be reduced. Therefore, it is conceivable that sufficient delay time cannot be obtained with the three-stage inverter configuration shown in the first embodiment. Therefore, in the present embodiment, an example of a circuit configuration capable of obtaining a desired delay time even when the propagation delay time per inverter stage is small is shown.
図３は、第２の実施形態の静電破壊防止回路の要部の構成の例を示す回路図である。ここでは、インバータにより構成される遅延回路部分のみを示す。その他の回路構成は、図１に示した第１の実施形態と同じである。 FIG. 3 is a circuit diagram illustrating an example of a configuration of a main part of the electrostatic breakdown preventing circuit according to the second embodiment. Here, only the delay circuit portion constituted by the inverter is shown. Other circuit configurations are the same as those of the first embodiment shown in FIG.
本実施形態では、ＣＭＯＳ型インバータＩＶ１の出力端Ｏ１とＣＭＯＳ型インバータＩＶ２の入力端Ｉ２との間に、さらに偶数（２ｎ）個のインバータＩＶが縦続接続されている。 In the present embodiment, an even number (2n) of inverters IV are cascaded between the output terminal O1 of the CMOS inverter IV1 and the input terminal I2 of the CMOS inverter IV2.
インバータＩＶは、図４に示すように、電源電位端ＶＤＤと基準電位端ＶＳＳとの間に、ＰＭＯＳトランジスタＰ１００とＮＭＯＳトランジスタＮ１００が直列に接続された構成をとる。 As shown in FIG. 4, the inverter IV has a configuration in which a PMOS transistor P100 and an NMOS transistor N100 are connected in series between a power supply potential terminal VDD and a reference potential terminal VSS.
このインバータＩＶの１段当りの伝搬遅延時間をｄとすると、２ｎ個のインバータＩＶを縦続接続することにより、ＣＭＯＳ型インバータＩＶ１とＣＭＯＳ型インバータＩＶ２の間に２ｎ・ｄの遅延時間を付加することができる。 If the propagation delay time per stage of the inverter IV is d, 2n · d delay time is added between the CMOS inverter IV1 and the CMOS inverter IV2 by cascading 2n inverters IV. Can do.
したがって、インバータＩＶの個数を調整することにより、入力端子ＰＡＤへＣＤＭ波印加からＣＭＯＳ型インバータＩＶ３の出力の立ち上りまでの遅延時間を所望の値とすることができる。 Therefore, by adjusting the number of inverters IV, the delay time from the application of the CDM wave to the input terminal PAD until the rise of the output of the CMOS inverter IV3 can be set to a desired value.
このような本実施形態によれば、インバータ１段当りの伝搬遅延時間が小さくても、インバータのみの構成で、入力端子ＰＡＤへＣＤＭ波が印加されている期間、ＮＭＯＳトランジスタＮ２をオフ状態とすることができる。 According to the present embodiment as described above, even if the propagation delay time per inverter stage is small, the NMOS transistor N2 is turned off during the period when the CDM wave is applied to the input terminal PAD in the configuration of only the inverter. be able to.
以上説明した少なくとも１つの実施形態の静電破壊防止回路によれば、チップ面積の増加を抑制しつつ、ＣＤＭのＥＳＤから入力回路を保護することができる。 According to the electrostatic breakdown prevention circuit of at least one embodiment described above, the input circuit can be protected from CDM ESD while suppressing an increase in chip area.
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Moreover, although some embodiment of this invention was described, these embodiment is shown as an example and is not intending limiting the range of invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
Ｐ１、Ｐ１１、Ｐ２１、Ｐ３１〜Ｐ３４、Ｐ１００ ＰＭＯＳトランジスタ
Ｎ１、Ｎ１１、Ｎ２１〜Ｎ２２、Ｎ３１、Ｎ１００ ＮＭＯＳトランジスタ
Ｄ１、Ｄ２ ダイオード
ＩＶ１、ＩＶ２、ＩＶ３、ＩＶ インバータ
Ｒ１ 保護抵抗
ＰＡＤ 入力端子
ＶＤＤ 電源電位端
ＶＳＳ 基準電位端
P1, P11, P21, P31 to P34, P100 PMOS transistors N1, N11, N21 to N22, N31, N100 NMOS transistors D1, D2 Diodes IV1, IV2, IV3, IV Inverter R1 Protection resistor PAD Input terminal VDD Power supply potential terminal VSS Reference Potential end
Claims (4)
基準電位端と、
外部信号が入力される入力端子と、
前記入力端子から前記電源電位端に向かって順方向に接続された第１のダイオードと、
前記入力端子から前記基準電位端に向かって逆方向に接続された第２のダイオードと、
ゲート端子が保護抵抗を介して前記入力端子に接続され、ソース端子が前記電源電位端に接続され、ドレイン端子が出力端に接続されるＰＭＯＳトランジスタと、
ゲート端子が前記保護抵抗を介して前記入力端子に接続され、ドレイン端子が前記出力端に接続される第１のＮＭＯＳトランジスタと、
ドレイン端子が前記第１のＮＭＯＳトランジスタのソース端子に接続され、ソース端子が前記基準電位端に接続される第２のＮＭＯＳトランジスタと、
入力端が前記基準電位端に接続される第１のＣＭＯＳ型インバータと、
入力端が前記第１のＣＭＯＳ型インバータの出力端に接続される第２のＣＭＯＳ型インバータと、
入力端が前記第２のＣＭＯＳ型インバータの出力端に接続され、出力端が前記第２のＮＭＯＳトランジスタのゲート端子に接続される第３のＣＭＯＳ型インバータと
を備え、
前記第３のＣＭＯＳ型インバータは、前記出力端と前記電源電位端との間に複数のＰＭＯＳトランジスタが直列に接続されており、
前記入力端子へサージが印加されている期間は前記第３のＣＭＯＳ型インバータの出力端の電位が低レベルのままであるように、前記第３のＣＭＯＳ型インバータの前記複数のＰＭＯＳトランジスタの個数を調整する
ことを特徴とする静電破壊防止回路。 Power supply potential end,
A reference potential end;
An input terminal to which an external signal is input;
A first diode connected in a forward direction from the input terminal toward the power supply potential end;
A second diode connected in a reverse direction from the input terminal toward the reference potential end;
A PMOS transistor having a gate terminal connected to the input terminal via a protective resistor, a source terminal connected to the power supply potential end, and a drain terminal connected to the output end;
A first NMOS transistor having a gate terminal connected to the input terminal via the protective resistor and a drain terminal connected to the output end;
A second NMOS transistor having a drain terminal connected to the source terminal of the first NMOS transistor and a source terminal connected to the reference potential end;
A first CMOS type inverter having an input terminal connected to the reference potential terminal;
A second CMOS inverter whose input is connected to the output of the first CMOS inverter;
A third CMOS inverter having an input terminal connected to the output terminal of the second CMOS type inverter and an output terminal connected to a gate terminal of the second NMOS transistor;
In the third CMOS inverter, a plurality of PMOS transistors are connected in series between the output terminal and the power supply potential terminal .
The number of the plurality of PMOS transistors of the third CMOS type inverter is set so that the potential at the output terminal of the third CMOS type inverter remains at a low level during a period in which a surge is applied to the input terminal. An electrostatic breakdown prevention circuit characterized by adjusting .
ことを特徴とする請求項１に記載の静電破壊防止回路。 The electrostatic breakdown prevention circuit according to claim 1, wherein the second CMOS inverter includes a plurality of NMOS transistors connected in series between the output terminal and the reference potential terminal.
ことを特徴とする請求項１または２に記載の静電破壊防止回路。 3. The electrostatic breakdown preventing circuit according to claim 1, wherein the first CMOS type inverter includes a high breakdown voltage type PMOS transistor and a high breakdown voltage type NMOS transistor. 4.
ことを特徴とする請求項１乃至３のいずれか１項に記載の静電破壊防止回路。 4. An even number of inverters are further cascaded between the output terminal of the first CMOS type inverter and the input terminal of the second CMOS type inverter. The electrostatic breakdown prevention circuit according to any one of the preceding claims.
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