JP6270738B2 - 透明電極付き基板およびその製造方法 - Google Patents

Description

本発明は、透明フィルム基板上に透明電極層を備える透明電極付き基板に関し、特に、静電容量式タッチパネル用の透明電極層付き基板およびその製造方法に関する。

透明フィルムやガラス等の透明基板上に導電性酸化物薄膜からなる透明電極層が形成された透明電極付き基板は、ディスプレイ、タッチパネル等の透明電極として広く用いられている。透明電極付き基板の性能を決める主な要素は、透明電極層の電気抵抗と光透過率であり、低抵抗と高透過率を両立する材料としてインジウム−スズ複合酸化物（ＩＴＯ）が広く利用されている。

近年、ディスプレイやタッチパネルの大画面化に伴い、従来よりも低抵抗の透明導電層を備える透明電極付き基板が必要とされている。特許文献１には、ガラス基板上のＩＴＯの酸化スズ濃度を増加させることで、キャリア密度が増加し、ＩＴＯ透明電極層が低抵抗化されることが記載されている。より具体的には、特許文献１では、酸化スズ含有量が１０質量％程度のターゲットを用い、基板温度２３０〜２５０℃の範囲で製膜が行われている。

一方、透明基板としてフィルムが用いられる場合は、基板の耐熱性の問題から、製膜時の基板温度を高くすることができない。そのため、フィルム基板が用いられる場合は、低温（例えば１５０℃以下）のスパッタ法により、フィルム基板上にアモルファスのＩＴＯ膜を形成した後、酸素雰囲気下で加熱アニールすることにより、ＩＴＯをアモルファスから結晶へ転換させる方法が広く用いられている。しかしながら、特許文献２に記載のように、ＩＴＯ膜中の酸化スズの濃度が大きくなるにつれて、結晶化に必要な時間が長くなるため、透明電極付き基板の生産性が低下したり、結晶化が不十分となり低抵抗化が妨げられるという問題があった。

このような問題に対し、ガラス基板上に製膜されたＩＴＯ膜であれば、２００℃以上の高温でアニールすることで結晶化に必要な時間を短縮することができる。しかしながら、フィルム基板はこのような高温に耐えることができないため、透明フィルム基板上に製膜されたＩＴＯ膜は、１５０℃程度の比較的低温で結晶化させる必要があり、結晶化に要する時間を短縮して生産性を高めることは容易ではない。

特許文献３には、酸化スズ濃度の高いＩＴＯと、酸化スズ濃度の低いＩＴＯとを積層することで、結晶化に必要な時間を短縮する方法が記載されている。しかしながら、特許文献３の方法では、部分的に酸化スズ濃度の低いＩＴＯが使用されるため、結晶化後のＩＴＯ膜の十分な低抵抗化が妨げられる。また、酸化スズ濃度の異なる複数のＩＴＯ膜を積層するためには、酸化スズ濃度の異なる複数のターゲットを使用する必要があり、生産性の低下や、生産設備のコストを増大させる原因となり得る。

特許文献４には、ＩＴＯ膜の製膜開始前および製膜中のチャンバー内の水分圧を１．０×１０^−４Ｐａ以下と極端に低くすることで、ＩＴＯ膜の結晶化に必要な時間を短縮できることが記載されている。このような低い分圧を実現するためには、ＩＴＯの製膜開始前に、チャンバー圧力を低くして、基板フィルムに吸着している水分やガスを除去する必要がある。真空ポンプによりチャンバー内を排気する場合、到達圧力が低い（到達真空度が高い）ほど、排気に要する時間が指数関数的に増加する。ＩＴＯの製膜開始前に、チャンバー内の水分圧を１．０×１０^−４Ｐａ以下とするためには、製膜前に長時間の真空排気が必要となり、チャンバー内にフィルム基板を導入してから製膜が完了するまでに要する時間（製膜装置の占有時間）が長くなるため、結晶化時間が短縮されるとしても全体としての生産性は低下する傾向がある。

特開２０１１−１８６２３号公報 特開２０１０−８０２９０号公報 特開２０１２−１１４０７０号公報 特開２０１２−１３４０８５号公報

本発明が解決しようとする課題

上記課題に鑑み、本発明は、生産性に優れ、かつ低抵抗のＩＴＯ膜を備える透明電極付き基板の提供を目的とする。より具体的には、酸化スズ濃度が高いＩＴＯターゲットを使用し、透明フィルム基板上に、比較的低温のアニールで短時間の結晶化が可能なアモルファスの透明電極層を備える透明電極付き基板の提供を目的とする。

本発明者らは鋭意検討した結果、結晶化前のアモルファス透明電極層中の低抵抗粒の量を増加させることにより、結晶化に必要な活性化エネルギーを低下させることが可能となり、結晶化に必要な時間を短縮することができることを見出した。

すなわち、本発明は、透明フィルム基板上に、酸化スズ含有量が６．５質量％以上１６質量％未満であるアモルファスのインジウム−スズ複合酸化物からなるアモルファス透明電極層を備える透明電極付き基板に関する。アモルファス透明電極層は、０．１Ｖのバイアス電圧が印加された場合に、加電圧面における電流値が５０ｎＡ以上の連続した面積１００ｎｍ^２以上の領域を５０個／μｍ^２以上有する。

本発明の透明電極付き基板の一実施形態では、アモルファス透明電極層の酸化スズ含有量が、８質量％より大きく１６質量％より小さい。酸化スズの含有量がこの範囲であれば、アモルファス透明電極層を加熱により結晶化した際に、より低抵抗の結晶質透明電極層が得られる。本発明の透明電極付き基板の別の実施形態では、アモルファス透明電極層の酸化スズ含有量が６．５質量％〜８質量％である。酸化スズの含有量がこの範囲であれば、低抵抗率を保持できるとともに、結晶化に要する時間をさらに短縮できる。

アモルファス透明電極層の膜厚は、１０ｎｍ〜３５ｎｍが好ましい。アモルファス透明電極層は、１５０℃で加熱した場合に、結晶化に要する時間が３０分以下であることが好ましい。また、アモルファス透明電極層は、結晶化のための活性化エネルギーが１．３ｅＶ以下であることが好ましい。アモルファス透明電極層が１５０℃で３０分加熱処理された後の抵抗率は、１．５×１０^−４〜３．０×１０^−４Ωｃｍであることが好ましい。

さらに、本発明は、透明フィルム基板上に、酸化スズ含有量が６．５質量％以上１６質量％未満であるＩＴＯからなるアモルファス透明電極層を備える透明電極付き基板の製造方法に関する。本発明の製造方法では、透明フィルム基板上に、スパッタ法により、アモルファスのインジウム−スズ複合酸化物からなる透明電極層が製膜される（透明電極層製膜工程）。透明電極層製膜工程では、酸化スズ含有量が６．５質量％以上１６質量％未満である酸化インジウムと酸化スズの複合酸化物ターゲットが用いられる。当該ターゲットの酸化スズ含有量は、好ましくは８質量％より大きく１６質量％より小さい。

本発明の製造方法の一形態では、透明電極層製膜時の電源パワー密度が２．０Ｗ／ｃｍ^２以上である。本発明の製造方法の別の一形態では、透明電極層の製膜開始前に、電源パワー密度が２．０Ｗ／ｃｍ^２以上でプレスパッタが行われる。プレスパッタの際の電源パワー密度は、透明電極層の製膜時の電源パワー密度以上であることが好ましい。また、製膜開始前にプレスパッタを行い、さらにパワー密度２．０Ｗ／ｃｍ^２以上で製膜を行ってもよい。

本発明の製造方法では、透明電極層の製膜前に、チャンバー内の水分圧が２×１０^−４Ｐａ〜１×１０^−３Ｐａとなるまで真空排気が行われることが好ましい。透明電極層製膜時のチャンバー内の水分圧は、３×１０^−４Ｐａ〜３×１０^−３Ｐａが好ましい。

さらに、本発明は、透明フィルム基板上に低抵抗の結晶質透明電極層を備える透明電極付き基板の製造方法に関する。上記のアモルファス透明電極層を加熱することにより、アモルファスＩＴＯが結晶化され、結晶質透明電極層が得られる。結晶質透明電極層の抵抗率は、１．５×１０^−４〜３．０×１０^−４Ωｃｍであることが好ましい。

本発明の透明電極付き基板は、アモルファス透明電極層の酸化スズ濃度が大きいため、結晶化後の透明電極層が低抵抗化される。また、アモルファス透明電極層中の低抵抗粒の密度が大きいため、ＩＴＯの結晶化完了に必要な時間が短い。さらには、製膜開始前にチャンバー内を過度に減圧する必要がないため、真空排気に要する時間が短縮される。すなわち、本発明の透明電極付き基板は、低抵抗化が可能であり、かつ製膜チャンバー内にフィルム基板を導入してから製膜が完了するまでに要する時間（製膜装置の占有時間）、および製膜完了後、結晶化に要する時間の両方が短く、製造工程全体に要する時間を短縮できるため、生産性に優れる。

一実施形態の透明電極付き基板の模式断面図である。 アニール中の抵抗率変化の測定のために平行電極が取り付けられた透明電極付き基板の模式図である。 アニール中のＩＴＯ膜の抵抗の時間変化グラフから、反応速度定数を求める方法を説明するための図である。 アニール中のＩＴＯ膜の抵抗の時間変化を表すグラフである。 アモルファス透明電極層の結晶化のための活性化エネルギーを求める際のグラフ（アレニウスプロット）である。 実施例の透明電極層表面の電流像（二値化処理済）を示す図である。 比較例の透明電極層表面の電流像（二値化処理済）を示す図である。

以下において、本発明の好ましい実施の形態について説明する。なお、図面の明瞭化と簡略化のため、本願の各図において、厚さ等の寸法関係は適宣変更されており、実際の寸法関係を表していない。

図１は、透明フィルム基板１０上に透明電極層２０を備える透明電極付き基板１００の模式断面図である。透明電極層２０はアモルファス膜であり、アモルファス相２１中に、低抵抗粒２２を含んでいる。

［透明フィルム基板］
透明フィルム基板としては、可視光領域で無色透明なものが利用される。透明フィルム基板の材料は、例えば、ポリエチレンテレフタレート（ＰＥＴ）やポリブチレンテレフテレート（ＰＢＴ）やポリエチレンナフタレート（ＰＥＮ）等のポリエステル樹脂やシクロオレフィン系樹脂、ポリカーボネート樹脂、セルロース系樹脂等の汎用樹脂が好ましい。これらの汎用樹脂からなる透明フィルムのガラス転移温度は、一般に５０℃〜１５０℃程度である。なお、透明ポリイミド等の樹脂は、２００℃以上の高いガラス転移温度を持つが、このような超耐熱性の樹脂からなるフィルムは、非常に高価である。そのため、透明電極付き基板の製造コストを削減する観点から、透明フィルムの材料は、上記のような汎用樹脂が好ましい。中でも、ポリエチレンレフタレートやシクロオレフィン系樹脂が好ましく用いられる。

透明フィルム基板の厚みは特に限定されないが、０．０１〜０．４ｍｍが好ましく、０．０２〜０．３ｍｍがより好ましい。フィルム基板は厚いほど製膜による変形を受けにくい。一方、フィルム基板が厚すぎると、柔軟性が失われロール・トゥ・ロール方式での透明電極層の製膜が困難となる傾向がある。透明フィルム基板の厚みが上記範囲内であれば、熱によるフィルム基板の変形を抑え、生産性良くロール・トゥ・ロール方式で透明電極層を製膜することができる。

図１に示すように、透明フィルム基板１０は、透明フィルム１１上に下地層１２を有していてもよい。下地層１２は、透明フィルム基板１０上に透明電極層２０を製膜する際の製膜下地となる。例えば、下地層１２として、シリコン酸化物（ＳｉＯｘ）等の無機絶縁層を備えることで、透明フィルム基板１０と透明電極層２０との密着性を向上できる。また、透明フィルム基板１０は、下地層１２として、有機材料層や、有機無機複合材料層を有していてもよい。有機材料層や有機無機複合材料層は、易接着層や応力緩衝層として作用し得る。下地層１２は１層からなるものでもよく、２層以上の積層構成であってもよい。

透明フィルム基板の下地層１２に、光学調整層としての機能を持たせることもできる。例えば、透明フィルム１１側から、ＳｉＯｘ（ｘ＝１．８〜２．０）からなる中屈折率層、酸化ニオブからなる高屈折率層、およびＳｉＯ_２からなる低屈折率層がこの順に積層された下地層１２を用いることで、透明電極層がパターニングされた際のパターン視認を抑制できる。光学調整層の構成はこのような３層構成に限定されない。また、各層の膜厚は、材料の屈折率等を考慮して適宜に設定され得る。

透明フィルム上に下地層１２としてシリコン酸化物や酸化ニオブ等の無機絶縁層を形成する場合、その製膜方法としては、不純物が少なく均質な膜を形成できる点、製膜速度が大きく生産性に優れる点から、スパッタ法が望ましい。スパッタターゲットとしては、金属や金属酸化物、金属炭化物を用いることができる。

透明フィルム基板１０と透明電極層２０との付着性を向上させる目的で、基板表面に表面処理を施してもよい。表面処理の手段としては、例えば、基板表面に電気的極性を持たせることで、付着力を高める方法等がある。具体的にはコロナ放電、プラズマ処理等が挙げられる。

［透明電極層］
透明フィルム基板１０上には、ＩＴＯからなる透明電極層２０が形成される。透明電極層２０は、スパッタ法により製膜されることが好ましい。透明電極層の膜厚は特に制限されず、必要とされる抵抗値等に応じて適宜に設定される。透明電極付き基板がタッチパネルの位置検出電極に用いられる場合、透明電極層２０の膜厚は、１０ｎｍ〜３５ｎｍが好ましく、１５ｎｍ〜３０ｎｍがより好ましい。

透明フィルム基板上にスパッタ法により製膜されたＩＴＯ透明電極層は、製膜直後のアズデポ（as deposit）状態では、アモルファス膜である。アモルファス透明電極層２０は、アモルファス相２１中に低抵抗粒２２を含むことが好ましい。なお、本明細書では、結晶化率が３０％以下のものをアモルファスと定義する。結晶化率は、顕微鏡観察時に観察視野内で結晶粒が占める面積の割合から求められる。

アモルファス透明電極層の酸化スズ濃度は、酸化インジウムと酸化スズの合計に対して、６．５質量％以上１６質量％未満である。酸化スズ濃度を上記範囲とすることで、結晶化後の透明電極層を低抵抗化できる。酸化スズ含有量が小さすぎると、結晶化後の透明電極層のキャリア密度が小さく、十分な低抵抗化が期待できなくなる。一方、酸化スズ濃度が大きすぎると、酸化スズが電子を散乱するために移動度が低下し、抵抗が増大する傾向がある。また、酸化スズ濃度が大きすぎると、膜中のキャリア濃度が極端に大きくなって、長波長の光が吸収され、可視光の透過率が低下する場合がある。そのため、より短時間での結晶化を可能とするためには、アモルファス透明電極層の酸化スズ濃度は、６．５質量％〜８質量％が好ましい。一方、結晶化後の透明電極層をより低抵抗とするためには、アモルファス透明電極層の酸化スズ濃度は、８質量％より大きく１６質量％より小さいことが好ましく、８質量％より大きく１４質量％以下がより好ましく、９質量％〜１２質量％がさらに好ましい。

本発明において、アモルファス透明電極層２０は、バイアス電圧を印加した際に、加電圧面における電流値が大きい領域を多数有することが好ましい。より具体的には、０．１Ｖのバイアス電圧が印加された場合に、加電圧面における電流値が５０ｎＡ以上となる領域の数が５０個／μｍ^２以上であることが好ましい。

加電圧面の電流は、導電性カンチレバーを備える走査型プローブ顕微鏡を用い、導電性カンチレバーを加電圧面に接触させ、カンチレバーに流れ込む電流をモニタしながら、測定領域を走査することにより測定される。本測定により、電流の２次元的な分布（電流像）が得られる。本測定において、透明電極層にはバイアス電圧が一定電圧で印加されているため、電流の大きい個所は低抵抗である。すなわち、電流像（電流値の分布）は抵抗の分布を表しているといえる。

得られた電流像を、閾値５０ｎＡで二値化処理し、電流量が５０ｎＡ以上の領域（低抵抗領域）の面積が１００ｎｍ^２以上となる連続した領域を１つの低抵抗粒とみなし、この低抵抗粒の個数を数えることで、加電圧面における電流値が５０ｎＡ以上となる領域の数が求められる（図６および図７参照）。

上述のように、加熱による結晶化（アニール）を行う前のアモルファス透明電極層２０は、高抵抗のアモルファス相２１の中に、低抵抗粒２２が埋もれている状態である。微小領域の抵抗分布を測定することで、低抵抗粒の分布を評価することができる。アモルファス透明電極層の加電圧面における電流値が大きい領域（低抵抗粒）の密度が大きいほど、結晶化に要する活性化エネルギーが低下し、結晶化時間が短縮される傾向がある。電流量が５０ｎＡ以上の領域の密度は、５０個／μｍ^２以上が好ましく、８０個／μｍ^２以上がより好ましく、１００個／μｍ^２以上がさらに好ましく、１２０個／μｍ^２以上が最も好ましい。低抵抗粒の密度の上限は特に限定されない。フィルム基板の耐熱温度の範囲内（１５０℃以下）で製膜が行われる場合、アモルファス透明電極層中の低抵抗粒の密度は、一般に１０００個／μｍ^２以下であり、好ましくは５００個／μｍ^２以下、より好ましくは４００個／μｍ^２以下である。

透明電極付き基板の生産性を高める観点から、透明フィルム基板１０上への透明電極層２０の製膜は、巻取式スパッタ装置を用いて、ロール・トゥ・ロール方式で行われることが好ましい。スパッタ製膜に用いられる電源は特に限定されず、ＤＣ電源、ＭＦ電源、ＲＦ電源等が用いられる。透明電極付き基板の生産性を高める観点から、透明電極層のスパッタ製膜に用いられる電源は、ＤＣ電源またはＭＦ電源が好ましく、ＤＣ電源が特に好ましい。特に、透明電極層の製膜前にプレスパッタが行われる場合、ＤＣ電源を用いると、短時間のプレスパッタで、透明電極層中の低抵抗粒密度を大きくすることができる。

スパッタターゲットとしては、酸化インジウムに酸化スズを固溶させた複合焼結体を用いることが望ましい。ターゲット中の酸化スズの含有量は、酸化インジウムと酸化スズの合計に対して、６．５質量％以上１６質量％未満であることが好ましい。ターゲット中の酸化スズの含有量は、アモルファス透明電極層の酸化スズ濃度が前述の範囲内となるように、上記範囲内で選択される。

透明電極層のスパッタ製膜条件は、アズデポの低抵抗粒密度を上記範囲とできる限りにおいて特に限定されない。透明電極層の製膜開始前にプレスパッタを行うことや、製膜時の電源パワー密度を高めること、基板温度を高めること等により、低抵抗粒密度が大きくなる傾向がある。より具体的には、製膜開始前に、２．０Ｗ／ｃｍ^２以上、より好ましくは３．０Ｗ／ｃｍ^２以上の電源パワー密度でプレスパッタを行うこと；製膜時の電源パワー密度を２．０Ｗ／ｃｍ^２以上、より好ましくは３．０Ｗ／ｃｍ^２以上とすること；製膜時の加熱温度（基板温度）を１００℃〜１５０℃、より好ましくは１００℃〜１２０℃とすること；あるいはこれらの条件を組み合わせることによって、低抵抗粒の密度が５０個／μｍ^２以上のアモルファス透明電極層が形成される。

大気開放したチャンバーには水分子が吸着することが知られている。チャンバー内の水分子は、ＩＴＯ等の透明導電性酸化物層形成時に、膜中に取り込まれ、結晶化を阻害する因子として作用し得る。そのため、膜中に水分子が取り込まれると、アモルファス透明電極層の結晶化時間が長くなる傾向がある。したがって、本発明においては、スパッタ製膜装置内にフィルム基板を投入後、透明電極層の製膜前に、チャンバーの真空排気を行い、チャンバー内の水分圧を低下させることが好ましい。フィルム基板を搬送させながら真空排気を行うことにより、チャンバーに吸着した水に加えて、フィルム基板の内部や表面に存在する水分も除去できるため、アモルファス透明電極層の結晶化時間を短縮できる。

製膜開始前の真空排気により、チャンバーの水分圧を１×１０^−３Ｐａ以下とすることが好ましく、８×１０^−４Ｐａ以下とすることがより好ましく、６×１０^−４Ｐａ以下とすることがさらに好ましい。製膜開始前の水分圧が小さいほど、結晶化時間が短縮される傾向がある。一方、真空排気に要する時間は、到達圧力の減少に伴って指数関数的に増加するため、製膜開始前の水分圧を過度に小さく設定すると、製膜の前工程（チャンバー内にフィルム基板を導入してから製膜を開始するまで）に要する時間が長くなり、生産性を低下させる要因となり得る。そのため、製膜開始前の真空排気によるチャンバー内の水分圧は、２×１０^−４Ｐａ以上が好ましい。なお、製膜開始前および製膜時のチャンバー内の水分圧は、四重極質量分析（Ｑｍａｓｓ）により測定できる。

なお、透明電極層の製膜開始前にプレスパッタが行われる場合は、プレスパッタ前に、チャンバー内の水分圧が上記範囲内となるように真空排気が行われることが好ましい。また、複数のチャンバーを備えるスパッタ製膜装置を用い、下地層１２としてのシリコン酸化物等の無機絶縁層と透明電極層２０とを連続製膜する場合には、無機絶縁層の製膜開始前に、チャンバー内の水分圧が上記範囲内となるように真空排気が行われることが好ましい。

本発明においては、製膜開始前の水分圧を過度に小さくしなくても、前述のようにプレスパッタを実施することや、製膜時のパワー密度や基板温度を調整することにより、アモルファス透明電極の低抵抗粒密度を増大させ、結晶化時間を短縮できる。ここでの「プレスパッタ」とは、ＩＴＯ透明電極層を製膜する前に、透明フィルム基板上の製品とならない部分に対してスパッタ放電を行うことを意味する。例えば、透明フィルム１１上にシリコン酸化物等の下地層１２が形成される場合、下地層を製膜後、ＩＴＯ透明電極層を製膜する前に放電を行うことを意味する。

透明電極層の製膜開始前にプレスパッタが行われる場合、ターゲット上の不純物を排気除去する観点から、チャンバー内の圧力は、透明電極層製膜時の圧力と同等あるいは透明電極層製膜時よりも低圧であることが好ましい。プレスパッタ時の酸素導入量は、ターゲット表面の酸化状態等によって、その最適値が異なる。そのため、ターゲットの性状等に応じて、透明電極層製膜後の結晶化時間が短くなるように、酸素分圧が設定されることが好ましい。

プレスパッタ時のパワー密度の最適値は、装置サイズ（チャンバー容積）等によって多少変わることも予想されるが、前述のように、２．０Ｗ／ｃｍ^２以上が好ましく、３．０Ｗ／ｃｍ^２以上がより好ましい。また、プレスパッタ時の電源パワー密度は、透明電極層製膜時の電源パワー密度と同等またはそれ以上であることが好ましい。プレスパッタ時のパワー密度は、透明電極層製膜時のパワー密度の１〜１０倍が好ましく、１．５〜５倍がより好ましく、２〜４倍がさらに好ましい。高パワー密度でプレスパッタを行った後、それと同等またはより低いパワー密度で透明電極層を製膜することにより、製膜によるフィルム基板等へのダメージを抑制しつつ、低抵抗粒の密度を大きくできる。そのため、結晶化時間が短く、かつ結晶化後の抵抗率が低いアモルファス透明電極層が得られる。

プレスパッタ時の温度は特に限定されないが、一般には室温（２０℃程度）〜１５０℃の範囲内で行われる。なお、室温よりも低温で（例えば製膜ロールを冷却しながら）プレスパッタが行われてもよい。プレスパッタ時間は、ターゲット表面の状態や、プレスパッタの温度、パワー密度等の条件に応じて適宜に設定され得るが、３分以上が好ましく、５分以上がより好ましい。

必要に応じてプレスパッタが行われた後、チャンバー内にアルゴン等の不活性ガスおよび酸素を導入しながら、透明電極層の製膜が行われる。プロセスガス導入後の製膜圧力は０．２Ｐａ〜０．６Ｐａが好ましい。透明電極層製膜時のアルゴンや酸素等プロセスガスの導入量は、チャンバー体積や製膜圧力、製膜パワー密度等との兼ね合いを考慮して設定される。アルゴン等の不活性ガスの導入量は、好ましくは２００ｓｃｃｍ〜１０００ｓｃｃｍ、より好ましくは２５０ｓｃｃｍ〜５００ｓｃｃｍである。酸素ガスの導入量は、好ましくは１ｓｃｃｍ〜１０ｓｃｃｍであり、より好ましくは２ｓｃｃｍ〜５ｓｃｃｍである。

透明電極層製膜時のチャンバー内の水分圧は、３×１０^−３Ｐａ以下が好ましく、２×１０^−３Ｐａ以下がより好ましい。製膜時の水分圧が小さいほど、結晶化時間が短縮される傾向がある。一方、製膜時の水分圧を小さくするためには、製膜開始前の水分圧を小さくする必要があり、真空排気に要する時間が長くなる傾向がある。また、製膜時の水分圧を小さく保とうとすれば、装置の大型化が困難となったり、使用できるフィルム基板の種類が限定される（水分含有量の大きいフィルムの使用が困難となる）場合がある。そのため、製膜時の水分圧は、好ましくは３×１０^−４Ｐａ以上、より好ましくは５×１０^−４Ｐａ以上である。

透明電極層の製膜前にプレスパッタが行われる場合、製膜時のパワー密度は、スパッタ放電を生じ得る範囲であれば特に制限されず、例えば、０．４Ｗ／ｃｍ^２以上の任意の範囲とできる。透明電極層の製膜前にプレスパッタが行われない場合、透明電極層の製膜パワー密度は、２Ｗ／ｃｍ^２以上が好ましく、２．５Ｗ／ｃｍ^２以上がより好ましい。

一方、製膜ダメージを抑制する観点から、製膜パワー密度は１０Ｗ／ｃｍ^２以下が好ましい。パワー密度が過度に高いと、結晶化速度が上昇する反面、製膜ダメージ等の影響により、結晶化後の抵抗率が十分に低くならない場合がある。前述のように、製膜前のプレスパッタが行われる場合、製膜時のパワー密度は２Ｗ／ｃｍ^２未満でもよく、例えば、製膜時のパワー密度が０．４Ｗ／ｃｍ^２〜０．８Ｗ／ｃｍ^２程度でも、低抵抗粒の密度が大きく、結晶化に要する時間の短いアモルファス透明電極層が得られる。

透明電極層製膜時の基板温度が高いほど、低抵抗粒の密度が大きくなり、結晶化時間が短縮される傾向がある。そのため、基板温度は２０℃以上が好ましく、３０℃以上がより好ましい。なお、基板温度は、製膜時のフィルム基板の温度である。透明電極層の製膜前にプレスパッタが行われる場合や、製膜パワー密度が２Ｗ／ｃｍ^２以上の場合は、製膜時に加熱を行わない室温製膜でも、低抵抗粒の密度を５０個／μｍ^２以上とすることができる。なお、室温製膜でも、スパッタ放電により、製膜ロールおよびフィルム基板が加熱されるため、基板温度が５０℃程度まで上昇する場合がある。なお、プレスパッタ時のパワー密度を大きくしたり、プレスパッタ時間を長くすれば、基板温度が２０℃よりも低温で製膜を行っても、低抵抗粒の密度を５０個／μｍ^２以上とすることができる。

透明電極層製膜時の基板温度が１００℃以上の場合には、低抵抗粒の密度がさらに増大し、結晶化時間がより短縮される傾向がある。一方、フィルム基板の熱変形等のダメージを抑制する観点から、透明電極層製膜時の基板温度は、１００℃以下が好ましく、９０℃以下がより好ましい。前述のように、本発明では、プレスパッタを実施することや製膜パワー密度を上昇させることにより、基板温度を過度に高くしなくとも、短時間で結晶化可能な透明電極層を製膜できる。

上記のように、透明フィルム基板上に、アモルファス透明電極層がスパッタ製膜されることにより、透明電極付き基板が得られる。本発明では、過度の真空排気や高温の加熱を行わなくても、短時間での結晶化が可能な透明電極層が形成される。そのため、製膜条件のプロセスウィンドウが広く、製膜面内での特性のバラツキが抑制されるため、大面積の透明電極付き基板が得られる。

アモルファス透明電極層の抵抗率は、５×１０^−４Ω・ｃｍ〜９×１０^−４Ω・ｃｍ程度の範囲内であることが好ましく、６×１０^−４Ω・ｃｍ〜８×１０^−４Ω・ｃｍがより好ましい。アモルファス透明電極層のキャリア密度は、３×１０^−２０／ｃｍ^３〜５×１０^−２０／ｃｍ^３程度が好ましい。ＩＴＯ膜中の酸化スズ濃度が高いほど、膜中キャリア密度が高くなる傾向がある。

［透明電極層の結晶化］
透明フィルム基板上にアモルファス透明電極層を備える本発明の透明電極付き基板は、透明電極層の結晶化により低抵抗化されることが好ましい。アズデポのアモルファス透明電極層は大部分がアモルファスのＩＴＯからなる。このアモルファスＩＴＯが結晶に変化することで、透明電極層が低抵抗化される。例えば、透明電極付き基板を、酸素存在下で加熱アニールすることにより、アモルファス透明電極層が結晶質透明電極層に転換される。上記における「加熱アニール」とは、ＩＴＯの結晶化や電極形成時の加熱等、熱源による熱を透明電極に対して積極的に一定時間加える処理を意味する。フィルム基板の耐熱性の観点から、結晶化のための加熱アニールの温度は、１８０℃以下が好ましく、１６０℃以下がより好ましい。

上述のように、本発明の透明電極付き基板は、アモルファス透明電極層中の低抵抗粒の密度が大きいため、結晶化に要する時間が短い。具体的には、１５０℃で加熱アニールを行った場合に、結晶化完了までに要する時間は、３０分以下が好ましい。また、本発明では、製膜条件等を調整することにより、アモルファス透明電極層の結晶化完了までに要する時間を、２０分以下、１５分以下、１０分以下、あるいは５分以下とすることもできる。結晶化が完了しているか否かは、透明電極付き基板を、室温で７％の塩酸に３０秒浸した際に、浸漬前後の抵抗値の変化により評価され。浸漬後の抵抗が浸漬前の抵抗の１．３倍以下でれば、結晶化が完了しているとみなされる。上記条件で酸処理を行うと、アモルファスＩＴＯは完全に溶解除去されるため、結晶化が十分でない場合は、未溶解の結晶部分が島状に残存して電気的に絶縁されるため、抵抗が大幅に増大する。

結晶化速度の大小は、上記のように結晶化時間によっても判断できるが、より厳密には結晶化に必要な活性化エネルギーによって評価される。本発明の透明電極付き基板は、アモルファス透明電極層を結晶化するための活性化エネルギーが１．３ｅＶ以下であることが好ましく、１．１ｅＶ以下であることがより好ましく、１．０ｅＶ以下であることがさらに好ましい。アモルファス透明電極層中の低抵抗粒の密度が大きいほど、活性化エネルギーが小さくなる傾向がある。活性化エネルギーが小さいほど、結晶化時間が短くなる。

結晶化に必要な活性化エネルギーの計算には、速度定数と温度の関係式であるアレニウスの式：ｋ＝Ａ×ｅｘｐ（−Ｅ／ＲＴ） を利用する。ｋは速度定数、Ｅは活性化エネルギー、Ａは定数、Ｒは気体定数、Ｔは絶対温度である。

上記式の両辺の対数をとって整理することで、ｌｎ（１／ｋ）＝−Ｅ×１／（ＲＴ）−ｌｎ（Ａ）という形に変形でき、縦軸をｌｎ（１／ｋ）、横軸を１／（ＲＴ）でプロットすることで、直線の傾きから、活性化エネルギーＥを求めることができる（アレニウスプロット）。ここで、ｌｎは自然対数を表す。本願においては、温度１３０℃、１４０℃および１５０℃の３つの温度で反応速度定数ｋを求め、アレニウスプロットを行うことにより、活性化エネルギーＥが算出される。

上記の反応速度定数ｋは、反応率をｘ、反応開始からの経過時間をｔとしたとき、ｘ＝ｅｘｐ（−ｋｔ）という反応速度理論の関係から求めることができる。ここで、透明電極層の結晶化過程では、結晶化に伴い抵抗が低下し、結晶化が完全に完了すると、抵抗の時間変化は終了する。すなわち、抵抗の変化量は、結晶に変化したアモルファスの量を反映しており、加熱アニール中の抵抗の時間変化を調べることで、結晶化過程の時間変化を調べることができる。そのため、反応率（結晶化率）ｘの代わりに抵抗の変化量をモニタすることにより、反応速度定数ｋが求められる。加熱アニール前の結晶化率を０％、結晶化完了後の結晶化率を１００％と仮定し、抵抗が、アニール前の抵抗値Ｒ０とアニール後の抵抗値Ｒ_Ｃとの平均値Ｒ_ｈとなった時の結晶化率が５０％であると仮定し、それまでの時間ｔ_ｈを求め、ｘ＝ｅｘｐ（−ｋｔ）に、ｘ＝０．５、ｔ＝ｔ_ｈを代入することにより、反応速度定数ｋが算出される。

上記のように、本発明では、透明フィルム基板上に、低抵抗粒の密度が大きいアモルファス透明電極層を製膜することにより、膜中の酸化スズ含有量が８質量％よりも大きい場合でも、短時間での結晶化が可能となる。また、膜中の酸化スズ含有量が大きいため、膜中キャリア密度が高く、結晶化後の透明電極層は低抵抗化される。すなわち、本発明によれば、低抵抗の透明電極付き基板を生産性高く得ることができる。また、本発明では、製膜前の水分圧が２×１０^−４Ｐａ以上の場合でも、短時間で結晶化可能な透明電極層が得られる。そのため、製膜からＩＴＯの加熱結晶化までを含めたトータルの生産性が改善される。

さらに、本発明によって得られた透明電極付き基板は、結晶化後の透明電極層の抵抗率が、好ましくは３．０×１０^−４Ωｃｍ以下、より好ましくは２．７×１０^−４Ωｃｍ以下、さらに好ましくは、２．５×１０^−４Ωｃｍ以下である。

本発明の透明電極付き基板は、ディスプレイや発光素子、光電変換素子等の透明電極として用いることができ、タッチパネル用の透明電極として好適に用いられる。中でも、結晶化後の透明電極層が低抵抗であることから、静電容量方式タッチパネルに好ましく用いられる。

以下に、実施例を挙げて本発明を具体的に説明するが、本発明はこれらの実施例に限定されるものではない。

［抵抗率測定］
透明電極層のシート抵抗は、低抵抗率計ロレスタＧＰ（ＭＣＰ‐Ｔ７１０、三菱化学社製）を用いて四探針圧接測定により測定した。透明電極層の抵抗率は、シート抵抗の値と膜厚との積により算出した。なお、結晶後の抵抗率は、結晶化が終了したサンプルをオーブンから取り出し、室温まで冷却した後に測定した。

［結晶化時間の測定］
図２に示すように、アニール前の透明電極付き基板１００の透明電極層２０側の面の向かい合う２辺に平行電極を取り付け、アニール中の抵抗測定を行った。平行電極を取り付ける際、電極間距離Ｄと電極を取り付けた辺の長さＬとを等しくすることにより、抵抗値からシート抵抗を計算できる状態とした。抵抗の時間変化が無くなった時の抵抗値Ｒ_Ｃとの差が２Ω／□以内になった時間を結晶化完了時間ｔｃとした。例えば、図３（実施例１、加熱温度１５０℃）では、抵抗の時間変化が無くなった時の抵抗値Ｒ_Ｃは１００Ω／□、結晶化完了時間ｔ_Ｃは１５分であることが読み取れる。

［活性化エネルギー測定］
アモルファス透明電極層を結晶化する際の活性化エネルギーＥは、非晶質透明電極層付き基板を所定温度で加熱アニールして結晶化した際の反応速度定数ｋの温度依存性から算出した。各加熱温度について、横軸に加熱時間、縦軸に透明電極層の表面抵抗をプロットし、表面抵抗値が、初期値（測定開始時）と終端値（結晶化が完全に進行し、結晶化度がほぼ１００％となった状態）との平均値となった時間ｔを求めた。この時間ｔにおいて反応率が５０％であるとみなして、式： 反応率＝１−ｅｘｐ（ｋｔ） に、反応率＝０．５を代入し、各加熱温度における反応速度定数ｋを算出した。

加熱温度：１３０℃、１４０℃、１５０℃のそれぞれにおける反応速度定数ｋと加熱温度から、アレニウスプロット（横軸：１／ＲＴ、縦軸：ｌｎ（１／ｋ））を行い、直線の傾きを活性化エネルギーＥとした。実施例１のアレニウスプロットを図５に示す。図５のグラフの傾きから、結晶化の活性化エネルギーＥ＝１．２５ｅＶが求められた。

［低抵抗粒測定］
低抵抗領域の数の測定は、走査型プローブ顕微鏡ユニット（Ｎａｎｏｃｕｔｅ）および測定制御ユニット（ＮａｎｏＮａｖｉプローブステーション）を備える走査型プローブ顕微鏡システム（ＮａｎｏＮａｖｉＲｅａｌ、ＳＩＩナノテクノロジー製、スキャナ型番：ＦＳ２０Ｎ）により、接触面に３０ｎｍのロジウムコートが施された導電性カンチレバー（ＳＩ−ＤＦ３Ｒ、ＳＩＩナノテクノロジー製、ばね定数：１．６Ｎ／ｍ）を用いて電流像測定を行い、電流像の分布から低抵抗領域の評価を行った。

透明電極付き基板を５ｍｍ角に切り出し、ＩＴＯ膜面と試料ホルダーとを銅テープを介して導通させた。探針を試料に接触させた後、ホルダーから１Ｖのバイアス電圧を印加して、２μｍ^２の範囲を走査して、静電気除去を行った。次いで、探針を接触させたまま、印加電圧を０．１Ｖに変更して、静電気除去を行った領域の中心付近で１μｍ^２の範囲を走査し、２画面測定により、形状像と電流像を得た。測定は、室温環境下で行った。詳細な測定条件は以下の通りである。
測定モード：ＡＦＭ
たわみ量：−１ｍｍ
走査周波数：１．０８Ｈｚ
Ｉゲイン：０．４５
Ｐゲイン：０．１１
Ａゲイン：０
ＤＩＦ感度：４０．００ｍＶ／ｎｍ
解像度（Ｘ×Ｙ）：２５６×２５６
画質：標準

装置付属の解析プログラム（ＮａｎｏＮａｖｉＳｔａｔｉｏｎ ｖｅｒ６．００Ｂ）を利用して、電流値５０ｎＡを閾値として、電流像を二値化処理した。この際、傾斜補正は行わなかった。図６は、実施例１の電流像を二値化処理したものである。二値化処理された電流像において、電流値が５０ｎｍ以上の部分（図５において白色の部分）の面積が１００ｎｍ^２以上となる連続した領域を１つの低抵抗粒とみなし、この低抵抗粒の個数をカウントした。図６から、低抵抗粒の数は、５１個／μｍ^２と読み取れる。

［結晶化率測定］
アニールを行う前の透明電極層に含まれる結晶成分の総量は、アモルファス成分を完全にエッチングし、残った結晶粒の面積を計算することで評価した。エッチング条件としては、室温で１．７％の塩酸に９０秒浸漬し、その後流水洗浄を行った。このサンプルの表面を走査型電子顕微鏡で撮影し、画像から残った結晶成分の量を求めた。

［実施例１］
両面にハードコート層が形成されたガラス転移温度８０℃のＰＥＴフィルム基板上に、ロール・トゥ・ロール方式のスパッタ装置を用いて、シリコン酸化物層および透明電極層を製膜した。

まず、製膜装置にフィルム基板を投入後、製膜装置内でフィルムを搬送させながら、チャンバーの水分圧が４×１０^−４Ｐａとなるまで真空排気を行った。この際、真空排気に、２時間を要した。

チャンバー内を真空排気後に、Ｓｉをターゲットとして用い、酸素を２０ｓｃｃｍ、アルゴンを１００ｓｃｃｍの流量で供給しながら、基板温度４０℃、チャンバー内圧力０．２Ｐａの条件下で、ＭＦ電源を用いて３．０Ｗ／ｃｍ^２のパワー密度でスパッタを行い、シリコン酸化物層を形成した。得られたシリコン酸化物層の膜厚は４５ｎｍであった。

酸化インジウムと酸化スズの複合酸化物焼結ターゲット（スズ酸化物含量１０質量％）を用い、チャンバー内へ、酸素を４．０ｓｃｃｍ、アルゴンを２５０ｓｃｃｍの流量で供給しながら、基板温度４０℃、チャンバー内圧力０．３Ｐａ、水分圧１×１０^−３Ｐａの条件下で、ＤＣ電源を用い、パワー密度３．０Ｗ／ｃｍ^２で１５分間のプレスパッタを行った。プレスパッタ後に、酸素流量を２．０ｓｃｃｍに変更し、ＤＣ電源のパワー密度０．６Ｗ／ｃｍ^２でスパッタ製膜を行い、シリコン酸化物層上へ、ＩＴＯ透明電極層を形成した。得られた透明電極層の膜厚は２６ｎｍであった。

なお、透明電極層製膜時の酸素流量は、酸素流量以外の条件が同等の場合に、結晶化に必要な時間が最小となるように設定した（以下の実施例および比較例においても同様）。製膜中の基板温度は、透明フィルム基板にあらかじめサーモラベル(ＴＥＭＰ−ＰＬＡＴＥ、アイピー技研製)を貼り付け、製膜終了後にサーモラベルの最高温度を読み取ることにより求めた。なお、サーモラベルは、真空排気の際に加熱されない領域を選択して貼りつけた。透明電極層の膜厚は、断面の透過型電子顕微鏡（ＴＥＭ）観察により求めた値である。製膜開始前および製膜中の水分圧は、四重極質量分析計を用いて測定した。

［実施例２］
透明電極層製膜前のプレスパッタを行わず、透明電極層製膜時の酸素流量を４．０ｓｃｃｍ、パワー密度を３．０Ｗ／ｃｍ^２とした。それ以外は実施例１と同様にして透明電極付き基板を作製した。得られた透明電極層の膜厚は２６ｎｍであった。

［実施例３］
透明電極層製膜前に１５分間のプレスパッタを行った後、プレスパッタと同じ条件でＩＴＯ透明電極層の製膜を行った。それ以外は実施例１と同様にして透明電極付き基板を作製した。得られた透明電極層の膜厚は２６ｎｍであった。

［実施例４］
製膜前の脱ガス温度、および製膜時の基板温度を１２０℃とした。それ以外は実施例３と同様にして透明電極付き基板を作製した。得られた透明電極層の膜厚は２６ｎｍであった。

［実施例５］
製膜前の脱ガス温度、および製膜時の基板温度を１２０℃とした。それ以外は実施例１と同様にして透明電極付き基板を作製した。得られた透明電極層の膜厚は２６ｎｍであった。

［比較例１］
透明電極層製膜前のプレスパッタを行わなかったこと以外は実施例１と同様にして透明電極付き基板を作製した。得られた透明電極層の膜厚は２６ｎｍであった。

［比較例２］
透明電極層製膜前のプレスパッタを行わなかったこと以外は実施例５と同様にして透明電極付き基板を作製した。得られた透明電極層の膜厚は２６ｎｍであった。

［比較例３］
製膜前に、チャンバーの水分圧が１×１０^−４Ｐａとなるまで真空排気を行った。透明電極層製膜時の水分圧は２×１０^−４Ｐａまで低下していた。それ以外は、比較例２と同様にして透明電極付き基板を作製した。得られた透明電極層の膜厚は２６ｎｍであった。ただし、比較例３において、製膜前にチャンバー内の水分圧を１×１０^−４とするために要した時間は、３０時間であった。なお、比較例３において、アモルファス透明電極層を製膜後、１５０℃で加熱アニールを行った際、加熱開始から３０分後では結晶化は完了しておらず、抵抗率は４．４×１０^−４Ω・ｃｍであった。

上記各実施例および比較例の透明電極層の製膜条件、製膜後のアモルファス膜の特性、結晶化条件（結晶化時間および活性化エネルギー）、ならびに結晶化後の特性を表１に記す。

表１の結果から、結晶化に必要なアニール時間は低抵抗粒の密度に依存し、アモルファス膜中の低抵抗粒の数が多いほど短時間で結晶化が可能であることが分かる。具体的には、低抵抗粒密度が５０個／μｍ^２以上であれば、３０分以下で結晶化が完了することがわかる。また、その際の結晶化に必要な活性化エネルギーは１．３ｅＶ以下であることがわかる。すなわち、製膜後アズデポのアモルファス透明電極層が多くの低抵抗粒を含有している場合、結晶化のための活性化エネルギーＥが小さく、短時間で結晶化が可能となることがわかる。

実施例１と比較例１との対比から、ＩＴＯの製膜前にプレスパッタを行うことにより、低抵抗粒の数が増加し、結晶化速度が上昇することがわかる。また、実施例２と比較例１との対比から、透明電極層を高パワー密度で製膜することによっても、プレスパッタと同様の効果を得られることが分かる。実施例１および実施例２と実施例３との対比から、プレスパッタを行った後、高パワー密度で製膜することによって、さらに結晶加速度が上昇することがわかる。

実施例１と実施例５との対比および実施例３と実施例４との対比から、透明電極層製膜時の基板温度を高温にすることで、さらに結晶化速度が上昇することがわかる。一方、実施例１および実施例２と比較例２との対比、および比較例１と比較例２との対比から、基板温度（製膜温度）を高温にすることよりも、プレスパッタや高パワー密度で製膜を行う方が、より効果的に結晶加速度を上昇できることがわかる。また、実施例１〜５によれば、透明電極層製膜前のプレスパッタ、製膜時のパワー密度増大、基板温度上昇等の製膜条件の組み合わせにより、低抵抗粒の数を増大させ、結晶化時間をより短縮できることがわかる。

比較例２と比較例３との対比から、製膜開始前の排気時間を長くすることにより、製膜開始前および製膜時の水分圧が減少し、結晶加速度が上昇することがわかる。しかし、比較例３では、チャンバー内の水分圧を減少させるために、製膜開始前の真空排気に多大な時間を要する。そのため、結晶化時間の短縮による生産性向上効果よりも、製膜開始前の排気時間（製膜装置の占有時間）の増大による生産性低下が顕著となり、結果として生産性を悪化させてしまう。

比較例２と比較例３の低抵抗粒密度は略同等であり、比較例３では、実施例１〜５に比べると結晶化に要する時間が長い。これらの結果から、本発明による透明電極層の結晶化時間の短縮は、従来より知られている水分圧低減による結晶化時間の短縮とは異なるメカニズムによるものであり、生産性の向上と低抵抗化の両方において従来技術よりも優位であることがわかる。

［実施例６］
両面にハードコート層が形成されたガラス転移温度８０℃のＰＥＴフィルム基板上に、ロール・トゥ・ロール方式のスパッタ装置を用いて、シリコン酸化物層および透明電極層を製膜した。

まず、製膜装置にフィルム基板を投入後、製膜装置内でフィルムを搬送させながら、チャンバーの水分圧が２×１０^−４Ｐａとなるまで真空排気を行った。チャンバー内を真空排気後に、実施例１と同様の条件で、膜厚３ｎｍのシリコン酸化物層を形成した。

酸化インジウムと酸化スズの複合酸化物焼結ターゲット（スズ酸化物含量７．５質量％）を用い、チャンバー内へ、酸素を１．２ｓｃｃｍ、アルゴンを４００ｓｃｃｍの流量で供給しながら、製膜ロール温度（設定温度）−２０℃、チャンバー内圧力０．２Ｐａ、水分圧１×１０^−３Ｐａの条件下で、ＭＦ電源を用い、パワー密度５．０Ｗ／ｃｍ^２で１８０分間のプレスパッタを行った。プレスパッタ後に、プレスパッタ時と同条件でスパッタ製膜を行い、シリコン酸化物層上へ、ＩＴＯ透明電極層を形成した。得られた透明電極層の膜厚は２６ｎｍ、抵抗率は６．０×１０^−４Ω・ｃｍ、１μｍ^２あたりの低抵抗粒の数は５６個であった。

この透明電極層を１５０℃で加熱して結晶化を行ったところ、結晶化が完了するまでに要した時間は２０分であり、結晶化後の透明電極層の抵抗率は２．２×１０^−４Ω・ｃｍであった。また、結晶化のための活性化エネルギーは１．２７ｅＶであった。

上記実施例６の結果から、酸化スズ含有量が８質量％以下の場合においても、５０個／μｍ^２以上の低抵抗粒を有するアモルファス透明電極層が製膜可能であり、３０分以内の短時間で結晶化が可能であることが分かる。

Claims (16)

1. 透明フィルム基板上に、結晶化率が３０％以下のアモルファス透明電極層を備える透明電極付き基板であって、
   前記アモルファス透明電極層は、酸化スズ含有量が８質量％より大きく１６質量％より小さいアモルファスのインジウム−スズ複合酸化物からなり、かつ、０．１Ｖのバイアス電圧が印加された場合に、加電圧面における電流値が５０ｎＡ以上の連続した面積１００ｎｍ^２以上の領域を５０個／μｍ^２以上有し、１５０℃で３０分加熱処理された後の抵抗率が１．５×１０ ^−４ 〜３．０×１０ ^−４ Ωｃｍである、透明電極付き基板。
2. 前記アモルファス透明電極層は、１５０℃で加熱した場合に、結晶化に要する時間が３０分以下である、請求項１に記載の透明電極付き基板。
3. 前記アモルファス透明電極層は、結晶化のための活性化エネルギーが１．３ｅＶ以下である、請求項１または２に記載の透明電極付き基板。
4. 前記アモルファス透明電極層の膜厚が１０ｎｍ〜３５ｎｍである、請求項１〜３のいずれか１項に記載の透明電極付き基板。
5. 請求項１〜４のいずれか１項に記載の透明電極付き基板を製造する方法であって、
   透明フィルム基板上に、スパッタ法により、アモルファスのインジウム−スズ複合酸化物からなる透明電極層が製膜される透明電極層製膜工程を有し、
   前記透明電極層製膜工程において、酸化スズ含有量が８質量％より大きく１６質量％より小さい酸化インジウムと酸化スズの複合酸化物ターゲットが用いられ、製膜時の電源パワー密度が２．０Ｗ／ｃｍ^２以上である、透明電極付き基板の製造方法。
6. 請求項１〜４のいずれか１項に記載の透明電極付き基板を製造する方法であって、
   透明フィルム基板上に、スパッタ法により、アモルファスのインジウム−スズ複合酸化物からなる透明電極層が製膜される透明電極層製膜工程を有し、
   前記透明電極層製膜工程において、酸化スズ含有量が８質量％より大きく１６質量％より小さい酸化インジウムと酸化スズの複合酸化物ターゲットが用いられ、透明電極層の製膜開始前に、電源パワー密度が２．０Ｗ／ｃｍ^２以上でプレスパッタが行われる、透明電極付き基板の製造方法。
7. 前記プレスパッタ時の電源パワー密度が、透明電極層の製膜時の電源パワー密度以上である、請求項６に記載の透明電極付き基板の製造方法。
8. 透明電極層の製膜時の電源パワー密度が２．０Ｗ／ｃｍ^２以上である、請求項６または７に記載の透明電極付き基板の製造方法。
9. チャンバー内の水分圧が２×１０^−４Ｐａ〜１×１０^−３Ｐａとなるまで真空排気が行われた後、前記透明電極層製膜工程が行われる、請求項５〜８のいずれか１項に記載の透明電極付き基板の製造方法。
10. 透明電極層の成膜時のチャンバー内の水分圧が、３×１０^−４Ｐａ〜３×１０^−３Ｐａである、請求項５〜９のいずれか１項に記載の透明電極付き基板の製造方法。
11. 透明フィルム基板上に、抵抗率が１．５×１０^−４〜３．０×１０^−４Ωｃｍである結晶質透明電極層を備える透明電極付き基板を製造する方法であって、
    請求項１〜４のいずれか１項に記載の透明電極付き基板を加熱することにより、前記アモルファス透明電極層が結晶化されることを特徴とする、透明電極付き基板の製造方法。
12. 透明フィルム基板上に、抵抗率が１．５×１０^−４〜３．０×１０^−４Ωｃｍである結晶質透明電極層を備える透明電極付き基板を製造する方法であって、
    請求項５〜１０のいずれか１項に記載の方法により得られた透明電極付き基板を加熱することにより、前記アモルファス透明電極層が結晶化されることを特徴とする、透明電極付き基板の製造方法。
13. 透明フィルム基板上に、結晶化率が３０％以下のアモルファス透明電極層を備える透明電極付き基板であって、
    前記アモルファス透明電極層は、酸化スズ含有量が６．５質量％〜８質量％であるアモルファスのインジウム−スズ複合酸化物からなり、かつ、０．１Ｖのバイアス電圧が印加された場合に、加電圧面における電流値が５０ｎＡ以上の連続した面積１００ｎｍ^２以上の領域を５０個／μｍ^２以上有する、透明電極付き基板。
14. 前記アモルファス透明電極層は、１５０℃で加熱した場合に、結晶化に要する時間が３０分以下である、請求項１３に記載の透明電極付き基板。
15. 前記アモルファス透明電極層は、結晶化のための活性化エネルギーが１．３ｅＶ以下である、請求項１３または１４に記載の透明電極付き基板。
16. 前記アモルファス透明電極層は、１５０℃で３０分加熱処理された後の抵抗率が１．５×１０^−４〜３．０×１０^−４Ωｃｍである、請求項１３〜１５のいずれか１項に記載の透明電極付き基板。