JP6245019B2 - 表示装置 - Google Patents

Description

本発明は表示装置に係り、特にデジタル駆動方式により画像表示を行う表示装置に関する。

近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ(Liquid Crystal on Silicon)型液晶表示装置が多く用いられている。このＬＣＯＳ型液晶表示装置の表示方式として、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)等の半導体素子へ映像信号をパルス幅変調（ＰＷＭ;Pulse Width Modulation)して得たデジタル映像データを液晶表示素子の画素電極に印加して液晶の配向を時間的に切り替えて駆動するデジタル駆動方式がある。デジタル駆動方式は、アナログ映像信号を液晶表示素子の画素電極に印加するアナログ駆動方式に比べて、階調表示で劣る面はあるが、焼き付きには強いというメリットがある。

このようなデジタル駆動方式の表示装置では、多画素を扱う場合入力される画素データ量は極めて多いため、高速なデータレートで画素データを入力する必要がある。例えば、横方向の画素数４０９６、縦方向の画素数２４００の表示装置（以下、これを「４Ｋ２Ｋパネル」という）において、１画面あたり６４サブフレームの割合でサブフレーム表示を行う場合、６０Ｈｚのプログレッシブ表示で必要なサブフレームデータのデータレートは３７.７４９Ｇｂｐｓ（≒1/60/64/(4096×2400)）と極めて高速となる。

一方、現在使用可能なインタフェースは小振幅差動信号方式（ＬＶＤＳ；Low Voltage Differential Signaling)が一般的で、かつ最適である。他により高速なインタフェースも存在するが、コスト面などからも一番こなれているＬＶＤＳが使用し易い。ＬＶＤＳは基本的にデータとそれを取り込むためのクロックをチップ外部から供給して動作させる。例えば、４４ビットパラレル入力の場合クロック信号線は４本あり、１１ビットに１クロック信号線という割り当てでクロック信号線の本数を減らすなどしている。そのため、クロックとデータの位相を調整するＣＤＲ(Clock Data Recovery)回路などを用いることもある。ＣＤＲ回路としては、入力データからクロックを抽出して、データを復元するに際し、クロックの周波数を調整するものが知られている（例えば、特許文献１参照）。

デジタル駆動方式の表示装置において、ＬＶＤＳを使用して画素データを入力する場合、表示装置の画像表示部を駆動する画素駆動回路部がカスタムＬＳＩ（Large Scaled Integrated circuit；大規模半導体集積回路）であるため、非常に複雑な回路を搭載することは困難である。そこで、通常は画素駆動回路部内の信号発生ロジックを画素データと同期させて動かすためのタイミングを示すコマンド等をＬＶＤＳの入力画素データ中に入れる。

上記のコマンドとしては、「画素への書き込み」、「画素内での信号転送」、「テスト時の読み出し」、「コマンドを実行しない」の４種類が最低でも必要である。そのため、ＬＶＤＳのデータビットで２ビットが必要になる。ＬＶＤＳ等が誤動作しない場合は、ＬＶＤＳのデータ列の中で任意の場所で使いやすい場所にこれらのコマンドビットを割り当てればよい。その他のコマンド及びタイミング調整用の信号についても適当なデータビットに割り振れば問題ない。実際には、ＬＶＤＳの入力画素データに同期して入れるコマンドとしては、画像表示部の各画素に行走査信号を出力する垂直シフトレジスタ（以下、Ｖシフト）のシフト方向の切り替え、Ｖシフトのシフト動作を開始させるスタートビット、液晶の駆動電圧を示すビットなどが必要になる。

特開２０１２−１５６７４０号公報

しかしながら、上記のコマンドビットを含むＬＶＤＳを用いた画素データのインタフェースでは以下のような問題がある。

（１）ＬＶＤＳによりデータを正しく取り込むために、ＣＤＲ回路等を用いてクロックとデータとの位相を調整するが、電源、ＧＮＤの電圧変動等のノイズでＣＤＲ回路の動作状態によりデータ位置のずれが１〜２ビット発生する場合がある。

このデータ位置のずれに対して、データフォーマットの中にデータ位置がどこからかを示す特殊なパターンを入れてデータの正しいスタート位置を認識して取り出すという方法がある。しかし、この方法は一般のデータでは使わない特殊パターンを作る必要があり、そのデータを作るためにデータ自体を８−１０変換などするための変換回路が必要になり、またその回路により遅延も発生するので、実際に使用するのは困難である。

また、データ位置のずれが発生した場合、リセットを行い、ずれを戻すという方法がある。しかし、この方法はずれが発生していることを何らかの手段で認識する必要があり、その認識のための回路が必要になり、またその回路により遅延が発生するので現実的ではない。

（２）電源、ＧＮＤ等の変動は信号の種類によりＣＭＯＳロジック回路の稼働率が変動して、結果的に回路に流れる電流が増減し、電源、ＧＮＤ配線のインピーダンスにより電圧変動が発生する。

これらのＬＶＤＳで発生する誤動作によりコマンドビットが駆動回路内の制御回路のロジックで誤認識され、結果的に表示される映像が乱れる。また、場合によっては、間違ったコマンドを取り込んで動作がおかしくなり、正しい動作を継続できない状態となることがある。

ここで、前述したＬＶＤＳのデータ位置のずれで一番の問題点は、コマンドビットの誤認識である。コマンドビットを間違って認識しなければ、システム的な表示上の間違いは発生しない。コマンドビット以外に表示部分のデータ位置のずれも問題であるが、それはシステム上の不具合を発生するというよりは間違った表示となるだけである。

そこで、ＬＶＤＳのデータ位置のずれに対する基本的な考え方は、以下のようになる。第一は、データ位置のずれがコマンドビットで発生しても出来る限り誤動作しないようなフォーマットとすることである。第二は、データ位置のずれが発生している時の判断は、出来る限り間違わないようにすることである。第三は、データ位置のずれに関してはＮＯＰ期間（画素データ無しの期間）などで特定パターンなどを入れて一度調整を行うことである。

本発明は以上の点に鑑みなされたもので、上記の基本的な考え方に準拠したフォーマットのデータを生成して高速インタフェース回路へ出力することで、電源、ＧＮＤの電圧変動やノイズ等によりコマンドを誤認識するようなデータ位置のずれが発生しても、データ位置のずれによる誤動作を極力防止し得る表示装置を提供することを目的とする。

本発明は上記の目的を達成するため、複数の画素が規則的に配置された画像表示部を駆動する画素駆動回路部に対し、画素駆動回路部の動作を制御する複数のコマンドのコマンドデータと表示する画素データとからなるデジタルデータを生成して、高速インタフェース回路を通して画素駆動回路部へ供給するデジタルデータ生成手段を備えており、
デジタルデータ生成手段は、複数のコマンドのうち、画素データの画素への書き込みを示すコマンドを最重要コマンドとして複数チャネルの所定の一チャネルにすべて同一ビット値のコマンドデータとして割り当て、複数のコマンドのうち最重要コマンド以外のコマンドは、画素データを伝送せず、複数のデータビットを伝送する期間である基準クロック期間において複数チャネルのうち所定の一チャネル以外の各チャネル毎に一つのコマンドのコマンドデータを連続して同一ビット値でそれぞれ割り当て、基準クロック期間以外の画素データの伝送期間では所定の一チャネル以外の各チャネルで画素データを割り当てたフォーマットの信号をデジタルデータとして生成することを特徴とする。

本発明によれば、電源、ＧＮＤの電圧変動やノイズ等によりコマンドを誤認識するようなデータ位置のずれが発生しても、データ位置のずれによる誤動作を極力防止することができる。

本発明の表示装置の一実施の形態のブロック図である。 本発明の表示装置内のデジタルデータ生成回路が生成するデジタルデータのフォーマットの一実施形態を示す図である。 割り当てたコマンドとコマンドビットの値との一覧を示す図である。 図１中のコマンドビット判断回路の一実施形態のブロック図である。 図４のコマンドビット判断回路の動作説明用タイミングチャートである。 多数決回路の一例のブロック図である。 ＬＶＤＳデータずれ調整用信号とクロックとの関係を示す図である。 データずれの第１の例を示す図である。 データずれの第２の例を示す図である。 データずれの第３の例を示す図である。 データずれの第４の例を示す図である。 データずれの第５の例を示す図である。 データずれの第６の例を示す図である。 データずれがない場合及びデータずれの修正動作説明図である。 データずれの他の例の修正動作説明図である。 デコード出力とそのときのデータセレクタ選択用デコーダの出力とを説明する図である。 図１中のＬＶＤＳデータずれ調整回路の一実施形態の回路系統図である。 図１７の動作説明用タイミングチャートである。

次に、本発明の実施の形態について図面と共に説明する。

図１は、本発明になる表示装置の一実施の形態のブロック図を示す。同図において、本実施形態の表示装置１０は、デジタルデータ生成回路１１と、２次元マトリクス状に配置されて画像表示部１００を構成する複数の画素１２と、高速インタフェース（Ｉ／Ｆ）回路１３と、データセレクタ（Ｄ／Ｓ）付並列Ｄ型フリップフロップ（ＤＦＦ）１４と、画素調整シフトレジスタ１５と、水平方向信号ドライバ１６と、制御回路１７と、アドレスデコーダ又はシフトレジスタ１８及び１９とから構成された、デジタル駆動方式の液晶表示装置である。

画像表示部１００は、行方向（水平方向）にｍ個（ｍは２以上の自然数）配置され、列方向（縦方向）にｎ個（ｎは２以上の自然数）配置された、全部でｍ×ｎ個の画素１２が２次元マトリクス状に配置された構成である。各画素１２は図１ではそれぞれ一つの矩形で模式的に示してある。各画素１２は、対向して設けられた画素電極（あるいは液晶駆動電極）と共通電極との間に液晶が充填封入された公知の構造の液晶表示素子（図示せず）を有する。周知のように画素電極は画素毎に別々に設けられ、共通電極は全画素に共通に設けられている。

水平方向に配置されたｍ個の画素１２は、アドレスデコーダ又はシフトレジスタ１８及び１９にそれぞれ両端が接続された水平方向に平行に、かつ、交互にｎ／２本ずつ配置された行走査線に接続されている。一方、縦方向に配置されたｎ個の画素１２は、水平方向信号ドライバ１６に一端が接続された縦方向に平行に配されたｍ本の列データ線に別々に接続されている。

デジタルデータ生成回路１１及び高速Ｉ／Ｆ回路１３は本発明の特徴をなす回路である。デジタルデータ生成回路１１は本発明のデジタルデータ生成手段を構成しており、画像表示部１００を駆動する画素駆動回路部に対し、画素駆動回路部の動作を制御するコマンドのコマンドデータと画素データ（ここではサブフレームデータ）とからなるデジタルデータを後述する図２に示したフォーマットで生成して出力する。

高速Ｉ／Ｆ回路１３は、デジタルデータ生成回路１１から供給されるデジタルデータを、高速Ｉ／ＦであるＬＶＤＳで受信するＬＶＤＳ受信回路１３１と、ＬＶＤＳ受信回路１３１から出力されたデータが供給されるコマンドビット判断回路１３２、及びＬＶＤＳデータずれ調整回路１３３とから構成されている。コマンドビット判断回路１３２、及びＬＶＤＳデータずれ調整回路１３３は後に詳細に説明する。

Ｄ／Ｓ付並列ＤＦＦ１４は、高速Ｉ／Ｆ回路１３から例えば６４ビットのデジタル信号バスを介して供給される画素データを、データセレクタ（Ｄ／Ｓ）により６４ビット単位で水平画素位置に正しく配置保持させて画素調整シフトレジスタ１５へ出力する。画素調整シフトレジスタ１５は、Ｄ／Ｓ付並列ＤＦＦ１４から供給される画素データをシフトして水平位置調整を行う。ここでは、例えば１ライン分の画素数ｍが「４０９６」の場合に、その両側に表示位置を調整するための調整画素が４個程度配置されるものとすると、画素調整シフトレジスタ１５は、４１０４（＝４０９６＋４）段のシフトレジスタによりシフト動作を行う。これにより、結果的に表示しようとしている画素に画素データを書き込むことができる。

水平方向信号ドライバ１６は、本発明の画素データ発生手段を構成しており、画素調整シフトレジスタ１５から供給された１ラインの各サブフレームデータを対応する画素の列データ線へ出力する。制御回路１７は、高速Ｉ／Ｆ回路１３から供給される信号に基づいて、Ｄ／Ｓ付並列ＤＦＦ１４、画素調整シフトレジスタ１５、及び水平方向信号ドライバ１６の動作を制御する。

例えば、制御回路１７は、Ｄ／Ｓ付並列ＤＦＦ１４にはＤ／Ｓで信号を選択するためのイネーブル信号やラッチするためのクロックを生成する。また、制御回路１７は、画素調整シフトレジスタ１５に対しては、シフトするためのクロックやパラレル入力するためのロード信号を生成する。垂直駆動回路にあたるアドレスデコーダ又はシフトレジスタ１８および１９に対しては、シフトクロックやタイミングを合わせるための制御信号を生成する。高速Ｉ／Ｆ回路１３から入力されるコマンドデータ（以下、コマンドビットともいう）がそれらのもととなる。アドレスデコーダ又はシフトレジスタが、１８及び１９で示すように画像表示部１００の左右に同じ構成のものが２つ設けられているのは、画像表示部１００の画素数が多く、１つではドライブ能力が不足するという問題を考慮したものである。しかし、原理的には一つでよい。

次に、デジタルデータ生成回路１１が生成するデジタルデータのフォーマットについて説明する。

図２は、本発明になる表示装置内のデジタルデータ生成回路１１が生成するデジタルデータのフォーマットの一実施形態を示す。このデータフォーマットは、１１チャネルのＬＶＤＳ受信回路を用いて、ＦＨＤの画素にデータを入力する場合を想定したものである。このデータフォーマットの基本構成は、１１チャネル（ｃｈ）のデータ入力（Ｃ[0]〜Ｃ[10]）と、データ取り込み用の基準クロックが１系統からなっている。１ｃｈはＬＶＤＳのデータレートＹＭｂｐｓで、それを取り込む１系統のデータ取り込み用の基準クロックがＸＭＨｚである。１ｃｈのデータレートＹＭｂｐｓに対して、１／６分周のＸＭＨｚの基準クロックにより１クロックで６データ入力するシリアライズ(Serialize)が行われている。

また、図２に示すデータフォーマットは、基準クロック期間はＮＯＰ期間（画素データ無しの期間）として各６ビットのコマンドデータを１１ｃｈ（Ｃ[0]〜Ｃ[10]）で伝送し、基準クロック期間に続く３５の期間ＥＮＡ０〜ＥＮＡ３４はそれぞれ１０ｃｈ（Ｃ[1]〜Ｃ[10]）で各チャネルあたり６つ（６ビット）の画素データを伝送するフォーマットである。

ここで、チャネル間で出力するビットにずれを生じる場合がある。これはシステムクロック（ＬＶＤＳのリファレンスクロック）の周期がずれるわけではなく、システムクロック１周期内のデシリアライズ(Deserialize)された全データ（例えば、ＬＶＤＳが６逓倍の場合は６ビット）の中で位置がずれることになるので、コマンドビットの位置に正しい値が入らずにコマンドが間違ってしまうことになる。

これに対して、システムクロック１周期内で位置がずれても正しいコマンドとして認識するには、１周期内にコマンドビットを割り当てる場合、１ビット毎に違うコマンドとはせずに６ビットをすべて同じ値にすると間違いは極端に減らすことができる。つまり、システムクロックの１周期単位でコマンドビットを割り当てることになり、１周期内の６ビットを全て同じ値にするということである。

そこで、本実施形態では、上記の点に鑑み図２に示すように、基準となる最重要なコマンドＣＤ０を、基準クロック期間及び他の期間の全ての期間における１チャネルＣ[0]に全て同じ値で割り当てたデータフォーマットとしている。また、本実施形態では、図２に示すように、基準クロック期間ではＣ[0]以外の他の１０チャネルＣ[1]〜Ｃ[11]については、各チャネル毎に一つのコマンドデータ（ＣＤ１〜ＣＤ１０）を、連続して同じ値で割り当てたデータフォーマットとしている。

最も基準となるコマンドビットＣＤ０は例えば次のようにコマンドを割り当てるコマンドデータである。

ＣＤ０＝０ ： ＮＯＰ又は、画素１２が、画素データを書き込む初段記憶部（例えばスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）と、初段記憶部から転送された画素データを一時記憶するとともに画素電極に印加する２段目記憶部（例えばダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ））とからなる場合、ＳＲＡＭからＤＲＡＭへの転送、画素からのデータ読み出しのコマンドとなる。

ＣＤ０＝１ ： ＷＲＩＴＥ（このコマンドビットと同じタイミングで入力されたデータを画素へ書き込む）のコマンドである。ＷＲＩＴＥのときは、ＣＤ１のコマンドビットの値は無視して、ＳＲＡＭからＤＲＡＭへのデータ転送や画素からのデータ読み出しは行わないものとする。

このＣＤ０のコマンド割り当ては、画素への書き込み動作を最優先にして書き込み中には他のコマンドと認識することによる誤動作が極力発生しないようにすることが目的である。

また、ＳＲＡＭからＤＲＡＭへのデータ転送は、コマンドビットＣＤ０とＣＤ１とを用いて、以下のような値の時に行うものとする。

ＣＤ０＝０、ＣＤ１＝１のとき、ＳＲＡＭからＤＲＡＭへデータ転送
画素からのデータ読み出しは、コマンドビットＣＤ０、ＣＤ１、ＣＤ２を用いて、以下のような値の時に行うものとする。

ＣＤ０＝０、ＣＤ１＝０、ＣＤ２＝１
よって、ＮＯＰは正確にはコマンドビットＣＤ０、ＣＤ１、ＣＤ２を用いて、以下のような値の時に行うことになる。

ＣＤ０＝０、ＣＤ１＝０、ＣＤ２＝０
その他のコマンドビットはＮＯＰのある期間で、コマンドビットＣＤ１、ＣＤ２以外の残りの８ｃｈにそれぞれコマンドビットＣＤ３〜ＣＤ１０を割り当てて使用する。ＣＤ３〜ＣＤ１０についても、ＮＯＰの期間の６データをすべて同じ値としてコマンドビットを示すのはＣＤ１、ＣＤ２と同様である。

図３は、上記のように割り当てたコマンドとコマンドビットの値との一覧を示す。同図に示す５つのコマンドビットＣＤ０〜ＣＤ４が、表示装置の駆動回路で用いられるコントロールフラグ信号であり、その組み合わせで表示装置の駆動回路の内部コマンドを作り、制御回路１７をコントロールする。

このように、本実施形態ではデータフォーマットにおけるコマンドビットは６ビット単位ですべて同じ値のため、多数決にてコマンドを判定する。つまり、６ビット中、４ビットが正しければその値が有効となる。それ以外はデータ位置のずれ及び誤動作と判断して処理を行う。

また、ＮＯＰの１基準クロック期間を用いて、データ位置のずれを調整することができる。従来は外部の回路でＮＯＰの６ビットデータ内に固定の１ビットデータを特定の場所に入れて、データ位置のずれを調べ、ずれた分のみＬＶＤＳデータとして入力する位置をずらす処理をしていた。本実施形態では、その調整をチップ内で行うことができる。ただし、コマンドビットに必要なデータが増えるため、結果的にＬＶＤＳのデータレートを上げないと、必要な画像データを入力することができなくなる。

次に、コマンドビット判断回路１３２の構成及び動作について説明する。図４は、コマンドビット判断回路１３２の一実施形態のブロック図を示す。コマンドビット判断回路１３２は、６ビット単位で同じ値のデータが入力されるか否かを判断する回路で、図４に示すように、コマンドビット判断回路１３２は、６ビット並列Ｄ型フリップフロップ（ＤＦＦ）１３２１と、多数決回路１３２２とからなる。

次に、コマンドビット判断回路１３２の動作について図５のタイミングチャートとともに説明する。６ビット並列ＤＦＦ１３２１は、レシーバであるＬＶＤＳ受信回路１３１から所定のチャネルのデータが６ビット並列に入力される。ここでは、図５（Ａ）に示すＬＶＤＳ基準クロックに同期してｃｈ０のデータＣ［０］が同図（Ｂ）に示すような値でＬＶＤＳ受信回路１３１により受信されたものとする。６ビット並列ＤＦＦ１３２１は、本発明のコマンドデータ取得手段を構成しており、ＬＶＤＳ受信回路１３１から図５（Ｃ）に示すよう６ビット並列に入力されたコマンドデータを、同図（Ｄ）に示すラッチクロックによりラッチする。

多数決回路１３２２は、６ビット並列ＤＦＦ１３２１によりラッチされて出力される６ビット並列データのうち、３ビット以上「０」があれば、図３に示したようにＮＯＰ、転送、あるいは読み出しと判断し、図５（Ｅ）に示すような、それらＮＯＰ等のコマンドビットＣＤ０を生成して出力する。また、４ビット以上「１」があれば、図３に示したようにＷＲＩＴＥと判断し、図５（Ｅ）に示すようなＷＲＩＴＥを示すコマンドビットＣＤ０を生成して出力する。制御回路１７は、コマンドビット判断回路１３２で判断されたコマンドビットに基づいて画素駆動回路の動作を制御する制御信号を出力する。

図６は、多数決回路１３２２の一例のブロック図を示す。多数決回路１３２２は、加算器２１及び比較器２２より構成される。加算器２１は、入力された６ビット並列入力をＡ［５：０］で表すとすると、Ａ［０］＋Ａ［１］＋Ａ［２］+Ａ［３］+Ａ［４］＋Ａ［５］のように、入力を１ビットずつに分けた加算処理を行う。続いて、比較器２２は、加算器２１から出力された３ビットの加算値が、３以下であるときは「０」とし（多数決でコマンドビットは「０」と判断し）、４以上であるときは「１」とする（多数決でコマンドビットは「１」と判断する）。比較器２２は上記の比較結果を示す値のコマンドビットＣＤ０を出力する。

ここで、ＮＯＰの期間の６データ、すなわち６ビットすべてが同じ値でないときは、データの位置ずれが発生していたり、誤動作していることになるが、コマンド自体はシステム動作上必要なので、データ位置がずれていたとしても、コントロールフラグを出してコマンドを実行し、画素駆動回路を動作させる（またはＮＯＰする）。その間に、データ位置のずれを調整する。

上記の説明はチャネルＣ［０］であったが、チャネルＣ［１］、Ｃ［２］の各データに対しても同様の構成のコマンドビット判断回路により３ビット以上同じ値か否かによりコマンドビットを判断してＣＤ１、ＣＤ２を出力する。コマンドビット判断回路はシステムで必要とするコマンドビット数あればよい。

次に、ＬＶＤＳ受信回路１３１から出力される一般的なＬＶＤＳデータのデータ位置のずれ（以下、「データずれ」という）を調整する方法について説明する。調整を行うための特定のデータ（６ビットオール「０」、６ビットオール「１」が連続で出力される）をＬＶＤＳデータずれ調整用信号としてＬＶＤＳ受信回路１３１を通してＬＶＤＳデータずれ調整回路１３３に入力する。ＬＶＤＳデータずれ調整回路１３３はチャネル間でのデータずれがないかを確認して、ずれている場合はＬＶＤＳの出力データをレジスタ（またはメモリ等）で保持して、データセレクタを用いて（メモリの場合はアドレスを変えて）出力データをコントロールすることでずれを直す。

図７は、上記ＬＶＤＳデータずれ調整用信号とクロックとの関係を示す。同図に示すように、ＬＶＤＳデータずれ調整用信号は、Ｄ０〜Ｄ５の６ビットの値がクロックに同期して全ビット同じ「１」または「０」に交互に切り替わる信号である。図７のＬＶＤＳデータずれ調整用信号は、データずれの無い正しい信号である。

しかし、上記のデータずれの無い正しい信号が、ＬＶＤＳ受信回路１３１で受信処理された後、画素駆動回路で使用されるときに以下のようなずれが発生することが想定される。

図８、図９、図１０、図１１、図１２、図１３は、データずれの各例を示す。図８はビットＤ５が、図９はビットＤ４及びＤ５が、図１０はビットＤ３〜Ｄ５とＤ０〜Ｄ２とが、図１１はビットＤ０が、図１２はビットＤ０及びＤ１が、図１３はビットＤ０〜Ｄ２とＤ３〜Ｄ５とが互いにずれている例である。このようなずれが発生している場合、ＬＶＤＳ受信回路１３１で受信されたデータの２バイト分にあたる１２ビットデータで、図１４あるいは図１５に示すようにデータを選択することができれば、データずれを修正することができる。ＬＶＤＳ受信回路１３１内のＣＤＲ回路が正常に動作していれば、このようなずれがリアルタイムで変化することはないので、データ位置の選択は固定にすることができる。

図１４は、受信された６ビットデータをＭ［５］〜Ｍ［０］に保持し、続いて受信された６ビットデータをＮ［５］〜Ｎ［０］に保持することを示している。また、図１４は、データずれがない場合はＮ［５］〜Ｎ［０］の保持データＤ６〜Ｄ１１をＤ０〜Ｄ５として出力するのに対し、図８のようなデータずれが発生した時は、Ｍ［０］、Ｎ［５］〜Ｎ［１］の保持データＤ５〜Ｄ１０をＤ０〜Ｄ５として出力することでデータずれを修正できることを示している。同様に、図９のデータずれが発生した時は保持データＤ４〜Ｄ９を出力し、図１０のデータずれが発生した時は保持データＤ３〜Ｄ８を出力することでデータずれを修正することができる。

また、図１５は、受信された６ビットデータをＭ［５］〜Ｍ［０］に保持し、続いて受信された６ビットデータをＮ［５］〜Ｎ［０］に保持し、図１１のようなデータずれが発生した時は、Ｍ［４］〜Ｍ［０］、Ｎ［５］の保持データＤ１〜Ｄ６をＤ０〜Ｄ５として出力することでデータずれを修正できることを示している。同様に、図１２のデータずれが発生した時は保持データＤ２〜Ｄ７を出力し、図１３のデータずれが発生した時は保持データＤ３〜Ｄ８を出力することでデータずれを修正できることを示している。

図１６（Ａ）は、図１４や図１５に示したデータ選択をするためのデータセレクタ（Ｄ／Ｓ）をコントロールするデコード出力を示し、図１６（Ｂ）はデコード出力１〜６の場合の具体的な選択信号を示す。つまり、６ビットデータＤ０〜Ｄ５の値を調べて、「０」から「１」または「１」から「０」に変化するデータ位置を取り出してデコード出力とし、そのデコード出力に応じてデータずれを修正するデータを選択する。変化点がない場合は、正しい位置のため、問題ないので処理は行わない。

図１７は、図１中のＬＶＤＳデータずれ調整回路１３３の一実施の形態の回路系統図、図１８は、図１７の動作説明用タイミングチャートを示す。なお、ＬＶＤＳデータずれ調整回路１３３はＬＶＤＳのチャネル数必要となる。図１７において、ＬＶＤＳデータずれ調整回路１３３は、チップの外部から６逓倍されて入力されて図１中のＬＶＤＳ受信回路１３１で受信されたデータであるＬＶＤＳ信号を、まずＬＶＤＳレシーバ及びデシリアライザ３１において図１８（Ａ）に模式的に示すような画素駆動回路で用いられる信号を生成して６ビット並列に出力する。図１８（Ａ）に模式的に示すように、ＬＶＤＳレシーバ及びデシリアライザ３１からの出力信号は、データずれがない正しい信号の時は、“００”（６ビットオール「０」）と“３Ｆ”（６ビットオール「１」）の値が交互に繰り返される信号である。この繰り返し信号はＬＶＤＳデータずれを調整するための特殊なデータずれ調整用信号であり、表示装置１０を最初に電源投入して動作開始させた時にイニシャライズとして使用される。

ここで、ＬＶＤＳ受信回路１３１で受信されたデータに受信処理などで、例えば図８のような１ビット進んでいるデータずれが発生した場合、ＬＶＤＳレシーバ及びデシリアライザ３１から図１８（Ｂ）に模式的に示す値の６ビットの信号が並列に出力される。図１８（Ｂ）に示す６ビット信号の値はデータずれ位置に応じた、図１８（Ａ）に示したデータずれの無い信号の値と比較して異なっている。

６ビット並列ＤＦＦ３２はＬＶＤＳレシーバ及びデシリアライザ３１から並列に出力された６ビット信号を図１８（Ｃ）に示すクロックに同期して取り込み、その取り込んだ信号を、２段目の６ビット並列ＤＦＦ３３に供給して、上記クロックの次の立ち上がりで取り込ませる（つまり、シフトさせる）。その結果、６ビット並列ＤＦＦ３２は図１８（Ｄ）に示す６ビット信号Ｎ［５：０］を出力し、６ビット並列ＤＦＦ３３は図１８（Ｄ）に示す６ビット信号Ｍ［５：０］を出力する。６ビット信号Ｍ［５：０］は６ビット信号Ｎ［５：０］よりも１クロック周期分遅延した信号である。

一方、データセレクタ（Ｄ／Ｓ）選択用デコーダ３４は、ＬＶＤＳレシーバ及びデシリアライザ３１から並列に出力された６ビット信号が供給され、その入力信号の各ビット値で図１６（Ａ）に示したテーブルを参照して（あるいは、遅延補正パターンを比較照合して）得られた値の図１８（Ｄ）に示す３ビットのデコード出力を生成する。Ｄ型フリップフロップ（ＤＦＦ）３５は図１８（Ｄ）に示したラッチクロックの立ち上がりで、Ｄ／Ｓ選択用デコーダ３４から並列に出力された図１８（Ｄ）に示す３ビットのデコード出力でラッチし、それにより図１８（Ｄ）に示す３ビットの選択信号ＳＥＬＡ［２：０］を生成する。ここでは選択信号ＳＥＬＡ［２：０］の値はデータずれに応じた「５」である。Ｄ／Ｓ選択用デコーダ３４及びＤＦＦ３５は本発明の遅延補正用コントロール信号生成手段を構成しており、ＤＦＦ３５から遅延補正用コントロール信号である選択信号ＳＥＬＡ［２：０］を出力する。

１２ビット入力６ビット出力データセレクタ（Ｄ／Ｓ）３６は、６ビット並列ＤＦＦ３２からの６ビット信号Ｎ［５：０］と、６ビット並列ＤＦＦ３３からの６ビット信号Ｍ［５：０］とからなる計１２ビットの信号を入力信号として受け、上記選択信号ＳＥＬＡ［２：０］の値に応じて図１４及び図１６（Ｂ）に示したＭ［０］とＮ［５：１］を選択してデータずれが修正されたデータＯ［５：０］（コマンドデータＤ０〜Ｄ５）を出力する。ここで、Ｄ／Ｓセレクタ３６は本発明の出力手段を構成しており、選択信号ＳＥＬＡ［２：０］に基づいて、コマンドデータの６ビットの読み出しビット位置を調整して、６ビットの論理値が同一のビット値のみからなるコマンドデータＤ０〜Ｄ５を出力する。

ここで、データのずれ方で１２ビット入力６ビット出力データセレクタ（Ｄ／Ｓ）３６が選択するデータ位置が１クロック分ずれる。そのずれたデータ位置に合わせてデータがずれない場合はデータＯ［５：０］を６ビットＤＦＦ３８により図１８（Ｅ）に示すクロック３で再度ラッチして、最後の１２ビット入力６ビット出力データセレクタ（Ｄ／Ｓ）３９の入力端子Ｂに供給する。１２ビット入力６ビット出力データセレクタ（Ｄ／Ｓ）３９のもう一方の入力端子ＡにはデータＯ［５：０］が入力される。

１２ビット入力６ビット出力データセレクタ（Ｄ／Ｓ）３９は、その選択信号ＳＥＬＢが「０」のとき入力端子Ｂに入力されるデータＯ［５：０］をＬＶＤＳ並列信号として出力し、選択信号ＳＥＬＢが「１」のとき入力端子Ａに入力されるデータＯ［５：０］をＬＶＤＳ並列信号として出力する。選択信号ＳＥＬＢは６ビット並列ＤＦＦ３３から並列出力される６ビット信号Ｍ［５：０］の最上位ビットの信号Ｍ［５］（Ｄ０）をＤＦＦ３７により図１８（Ｄ）に示すクロック２の立ち上がりでラッチして得られる。

これにより、入力ＬＶＤＳ信号に図８のようなデータずれが発生している場合は、図１８（Ｄ）に示すように、６ビット並列ＤＦＦ３２から６ビット信号Ｎ［５：０］が出力され、選択信号ＳＥＬＢは論理値「１」となり、１２ビット入力６ビット出力データセレクタ（Ｄ／Ｓ）３９からデータずれが修正されたＬＶＤＳ並列信号が出力される。

一方、入力ＬＶＤＳ信号に図１３のようなデータずれが発生している場合は、図１８（Ｅ）に示すように、６ビット並列ＤＦＦ３２から６ビット信号Ｎ［５：０］が出力され、ＤＦＦ３７に入力される信号Ｍ［５］が図８のデータずれ発生時より１ビットずれている。このため、選択信号ＳＥＬＢは論理値「０」となり、１２ビット入力６ビット出力データセレクタ（Ｄ／Ｓ）３９から６ビットＤＦＦ３８により６ビット単位のデータ位置を遅らせて正しいタイミングとした、データずれが修正されたＬＶＤＳ並列信号が１２ビット入力６ビット出力データセレクタ（Ｄ／Ｓ）３９から出力される。

なお、データずれが発生していない場合は、Ｄ型フリップフロップ（ＤＦＦ）３５は、Ｄ／Ｓ選択用デコーダ３４から出力される図１６（Ａ）に示すように値が「６」の３ビットの選択信号ＳＥＬＡ［２：０］をラッチして出力する。これにより、１２ビット入力６ビット出力データセレクタ（Ｄ／Ｓ）３６は、図１４及び図１６（Ｂ）に示したＮ［５：０］を選択してデータずれが発生していないデータを選択する。

このようにして、ＬＶＤＳデータずれ調整回路１３３からは、ＬＶＤＳ信号にデータずれがあってもデータずれが調整されて正しいデータ位置のＬＶＤＳ並列信号が出力されるため、そのＬＶＤＳ並列信号を用いて、Ｄ／Ｓ付並列ＤＦＦ１４以降の画素駆動回路に供給することができる。これにより、電源、ＧＮＤの電圧変動やノイズ等によりコマンドを誤認識するようなデータ位置のずれが発生しても、データ位置のずれによる誤動作を極力防止でき、安定に画像表示を行うことができる。

なお、本発明は液晶表示装置に限定されるものではなく、有機ＥＬ表示装置その他の表示装置にも適用できる。また、本発明は表示装置内または表示装置に接続されるデジタルデータ生成回路１１を設けているが、デジタルデータ生成回路１１が生成するデジタルデータを発生するデジタルデータ発生源のみを独立して設けることも可能である。

１０ 液晶表示装置
１１ デジタルデータ生成回路
１２ 画素
１３ 高速インタフェース（Ｉ／Ｆ）回路
１４ データセレクタ（Ｄ／Ｓ）付並列Ｄ型フリップフロップ（ＤＦＦ）
１５ 画素調整シフトレジスタ
１６ 水平方向信号ドライバ
１７ 制御回路
１８、１９ アドレスデコーダ又はシフトレジスタ
２１ 加算器
２２ 比較器
３１ ＬＶＤＳレシーバ及びデシリアライザ
３２、３３ ６ビット並列Ｄ型フリップフロップ（ＤＦＦ）
３４ データセレクタ（Ｄ／Ｓ）選択用デコーダ
３５、３７ Ｄ型フリップフロップ（ＤＦＦ）
３６、３９ １２ビット入力６ビット出力データセレクタ（Ｄ／Ｓ）
３８ ６ビットＤ型フリップフロップ（ＤＦＦ）
１００ 画像表示部
１３１ ＬＶＤＳ受信回路
１３２ コマンドビット判断回路
１３３ ＬＶＤＳデータずれ調整回路

Claims (4)

1. 複数の画素が規則的に配置された画像表示部を駆動する画素駆動回路部に対し、前記画素駆動回路部の動作を制御する複数のコマンドのコマンドデータと表示する画素データとからなるデジタルデータを生成して、高速インタフェース回路を通して前記画素駆動回路部へ供給するデジタルデータ生成手段を備えており、
   前記デジタルデータ生成手段は、
   前記複数のコマンドのうち、前記画素データの前記画素への書き込みを示すコマンドを最重要コマンドとして複数チャネルの所定の一チャネルにすべて同一ビット値のコマンドデータとして割り当て、前記複数のコマンドのうち前記最重要コマンド以外のコマンドは、前記画素データを伝送せず、複数のデータビットを伝送する期間である基準クロック期間において前記複数チャネルのうち前記所定の一チャネル以外の各チャネル毎に一つのコマンドのコマンドデータを連続して同一ビット値でそれぞれ割り当て、前記基準クロック期間以外の前記画素データの伝送期間では前記所定の一チャネル以外の各チャネルで前記画素データを割り当てたフォーマットの信号を前記デジタルデータとして生成する
   ことを特徴とする表示装置。
2. 前記高速インタフェース回路は、
   供給される前記デジタルデータの前記基準クロック期間における各チャネル毎のコマンドデータを前記複数のデータビット分ずつ取得するコマンドデータ取得手段と、
   前記コマンドデータ取得手段で取得された各チャネル毎のコマンドデータのそれぞれについて、前記複数のデータビットのビット値を多数決判定して得たビット値からコマンドの値を判断するコマンド判断手段と
   を備えることを特徴とする請求項１記載の表示装置。
3. 前記高速インタフェース回路は、
   供給される前記デジタルデータの各チャネル毎のコマンドデータを前記複数のデータビット分ずつ取得するコマンドデータ取得手段と、
   前記コマンドデータ取得手段で取得された各チャネル毎のコマンドデータのそれぞれについて、予め設定した遅延補正パターンと比較照合して遅延補正用コントロール信号を生成する遅延補正用コントロール信号生成手段と、
   前記遅延補正用コントロール信号に基づいて、前記コマンドデータの前記複数のデータビットの読み出しビット位置を調整して、前記複数のデータビットの論理値が同一のビット値のみからなるコマンドデータを出力する出力手段と
   からなるデータずれ調整手段を備えることを特徴とする請求項１又は２記載の表示装置。
4. 前記複数のコマンドのうち前記最重要コマンド以外のコマンドは、画素内での信号転送用コマンド、テスト時の読み出しコマンド、及びコマンドを実行しないことを示すコマンドを少なくとも含むことを特徴とする請求項１乃至３のうちいずれか一項記載の表示装置。