JP6236996B2 - 情報処理装置および情報処理装置の制御方法 - Google Patents
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Description
の高速化を図る並列コンピューティング技術が広く用いられている。このような並列コンピューティングシステムではプロセッサの接続方式に、複数のコンピュータをネットワークで接続した疎結合マルチプロセッサシステムや、プロセッサをバスレベルで結合した密結合マルチプロセッサシステムと呼ばれるものがある。また、同一チップ上に複数のプロセッサを集積したチップマルチプロセッサ(CMP)も実用化され普及に至っている。
させるようなDVFS(Dynamic Voltage and Frequency Scaling)技術や、複数あるプロセ
ッサの内の一部のプロセッサについてチップ全体の熱設計電力に余裕がある場合に定格動作周波数を超えて高速動作をさせるような技術(Intel Turbo Boost Technology)などが、市場に登場してきている。
演算処理装置と、前記複数の演算処理装置について共通に時間を計測する共通計時部と、前記複数の演算処理装置ごとにプログラムの実行時間を計測する個別計時部と、前記個別計時部による前記複数の演算処理装置のそれぞれのプログラムの実行時間と前記共通計時部による計測時間とを比較する比較部と、前記比較部による比較結果に基づき、前記複数の演算処理装置の処理を制御する制御部と、を備える。
本発明の実施の一態様である情報処理装置としてのコンピュータは、複数の演算処理装置としてのプロセッサを有する。また、情報処理装置が実行する1まとまりの処理の単位をタスクと呼ぶことにする。情報処理装置は、タスクをさらにスレッドと呼ばれる複数の処理単位に分割する。本実施例においては、処理単位をスレッドとするが、プログラム、プロセス等であってもよい。情報処理装置は、分割したスレッドを、各プロセッサに割り当てる。各プロセッサは、他のプロセッサとのスレッドの実行時間差を低減するため、自身のプロセッサのクロック周波数および電圧値を制御して、処理を促進させたり抑制させたりする。具体的には、各プロセッサは、スレッドの処理時間を計測し、処理が遅れている場合には処理を促進させる。一方、各プロセッサは、処理が進んでいる場合には処理を抑制させる。上記の処理速度の制御を一定間隔で行うことにより、各プロセッサ間のスレッドの実行時間差を低減させることができる。
実施例1では、複数のプロセッサは、それぞれの処理環境でのスレッドの実行時間を、情報処理装置1において共通に時間を計測するグローバルタイマーによる計測時間と比較することにより、自身のプロセッサの処理が遅れているか否かを判断する。各プロセッサは、自身の処理が遅れていると判断した場合には、処理を促進させる。
図1は、情報処理装置1のハードウェア構成の一例を示す図である。図1において、情
報処理装置1は、主記憶2、メモリバス3、メインクロック供給回路4、グローバルタイムレジスタ5、ローカルタイムレジスタ6a、6b、6c、プロセッサ7a、7b、7c、電力供給回路8a、8b、8c、クロック供給回路9a、9b、9c、クロック制御レジスタ10a、10b、10cおよび電圧制御レジスタ11a、11b、11cを備える。
Access Memory)のような半導体メモリである。メモリバス3は、主記憶2とプロセッサ7との間の信号線で、データやアドレス等の信号をやりとりするために用いられる。メインクロック供給回路4は、複数のプロセッサから共通に参照できるメインクロックの時刻を供給する。
図2は、実施例1における情報処理装置1の機能ブロック図である。図2において、試
情報処理装置1は、主記憶2、グローバルタイマー50、プロセッサ7a、7b、7c、電源供給部80a、80b、80c、およびクロック供給部90a、90b、90cを有する。
図3は、実施例1におけるプロセッサの実行制御処理手順の一例を示すフローチャートである。ステップS11において、プロセッサ7は、ローカルタイマー60が計測するローカルタイムと、グローバルタイマー50が計測するグローバルタイムとを比較する。
実施例2では、複数のプロセッサは、それぞれの処理環境でのスレッドの実行時間を、他のプロセッサの処理環境でのスレッドの実行時間と比較することにより、自身のプロセッサの処理が進んでいるか否かを判断する。各プロセッサは、自身の処理が進んでいると判断した場合には、処理を抑制させる。
実施例2における、情報処理装置1のハードウェア構成は、実施例1と同様であるため、その説明を省略する。
図4は、実施例2における情報処理装置の機能ブロック図である。図4において、情報処理装置1は、グローバルタイマー50を有しない点を除いて実施例1と同様であるため、その説明を省略する。なお、実施例2において、プロセッサ7は、他のプロセッサが有するローカルタイマー60が計測するローカルタイムを参照することができるものとする。
図5は、実施例2におけるプロセッサの実行制御処理手順の一例を示すフローチャートである。
0が計測するローカルタイムと、他のプロセッサ7のローカルタイマー60が計測するローカルタイムとを比較する。例えば、プロセッサ7aは、ローカルタイマー60aが計測するローカルタイムと、他のプロセッサ7bのローカルタイマー60bが計測するローカルタイムとを比較する。また、プロセッサ7aは、ローカルタイマー60aが計測するローカルタイムと、他のプロセッサ7cのローカルタイマー60cが計測するローカルタイムとを比較する。
2 主記憶
3 メモリバス
4 メインクロック供給回路
5 グローバルタイムレジスタ
6a、6b、6c ローカルタイムレジスタ
7a、7b、7c プロセッサ
8a、8b、8c 電力供給回路
9a、9b、9c クロック供給回路
10a、10b、10c クロック制御レジスタ
11a、11b、11c 電圧制御レジスタ
21 比較部
22 制御部
50 グローバルタイマー
60a、60b、60c ローカルタイマー
80a、80b、80c 電源供給部
90a、90b、90c クロック供給部
Claims (2)
- 複数の演算処理装置と、
前記複数の演算処理装置について共通に時間を計測する共通計時部と、
前記複数の演算処理装置ごとにプログラムの実行時間を計測する個別計時部と、
前記個別計時部による前記複数の演算処理装置のそれぞれのプログラムの実行時間と前記共通計時部による計測時間とを比較する比較部と、
前記比較部による比較結果に基づき、前記複数の演算処理装置の処理を制御する制御部と、を備え、
前記制御部は、
前記比較部による比較結果に基づき、前記複数の演算処理装置のうち、前記共通計時部による計測時間よりも、個別計時部によるプログラムの実行時間が小さい演算処理装置の処理を促進させる、
情報処理装置。 - 複数の演算処理装置と、前記複数の演算処理装置について共通に時間を計測する共通計時部と、前記複数の演算処理装置ごとにプログラムの実行時間を計測する個別計時部とを有する情報処理装置の制御方法において、
前記情報処理装置が有する比較する比較部が、前記個別計時部による前記複数の演算処理装置のそれぞれのプログラムの実行時間と前記共通計時部による計測時間と比較し、
前記比較部による比較結果に基づき、前記情報処理装置が有する制御部が、前記複数の演算処理装置の処理を制御し、
前記制御では、
前記制御部が、前記比較部による比較結果に基づき、前記複数の演算処理装置のうち、前記共通計時部による計測時間よりも、個別計時部によるプログラムの実行時間が小さい演算処理装置の処理を促進させる、
情報処理装置の制御方法。
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