JP6236837B2

JP6236837B2 - Semiconductor device

Info

Publication number: JP6236837B2
Application number: JP2013081422A
Authority: JP
Inventors: 李　命久; 命久李
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2013-04-09
Filing date: 2013-04-09
Publication date: 2017-11-29
Anticipated expiration: 2033-04-09
Also published as: JP2014204086A

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

半導体集積回路内の素子を静電放電（ＥＳＤ：Electro Static Discharge)から保護するために、入出力のＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Transistor）の寄生バイポーラ動作のスナップバック(Snapback)現象を利用している。一方、半導体素子の微細化に伴い、ソース／ドレイン領域となる不純物拡散領域は半導体基板の上層に浅く作る必要がある。しかし、不純物拡散領域を浅くすると、ソース／ドレイン領域が高抵抗化し、電流駆動能力を著しく劣化させる原因となる。 In order to protect the elements in the semiconductor integrated circuit from electrostatic discharge (ESD), the Snapback phenomenon of parasitic bipolar operation of input / output MOSFET (Metal Oxide Semiconductor Field Transistor) is used. . On the other hand, with the miniaturization of the semiconductor element, it is necessary to make the impurity diffusion region to be the source / drain region shallow on the upper layer of the semiconductor substrate. However, if the impurity diffusion region is shallow, the resistance of the source / drain region is increased, which causes a significant deterioration of the current driving capability.

このような問題を解決するためにソース／ドレイン領域及びゲート電極上に選択的にシリサイド層を形成し、ソース／ドレイン領域の抵抗を極めて低くするシリサイド層を有するトランジスタが使用されている。 In order to solve such a problem, a transistor having a silicide layer in which a silicide layer is selectively formed on the source / drain region and the gate electrode and the resistance of the source / drain region is extremely reduced is used.

しかし、例えば、ＥＳＤによる電流サージがトランジスタに入力した場合、従来のノンシリサイドトランジスタに比べ、ドレイン側の抵抗が極端に下がるため、局所的に寄生バイポーラのスナップバックが動作して電流が集中し、トランジスタが破壊される場合がある。 However, for example, when a current surge due to ESD is input to a transistor, the resistance on the drain side is extremely lower than that of a conventional non-silicide transistor, so that a parasitic bipolar snapback operates locally and current concentrates. The transistor may be destroyed.

その対策として、ＥＳＤ保護素子として使用されるトランジスタにおいてドレイン領域にバラスト(ballast)抵抗を付加することが一般的に使われている。バラスト抵抗があれば、局所的に寄生バイポーラが先に動作しても、バラスト抵抗により電位差が生じるのでパッド部の電位を引き上げ、他の部分もバイアスを低下させずに寄生バイポーラが動作しやすくなる。 As a countermeasure, it is generally used to add a ballast resistor to the drain region in a transistor used as an ESD protection element. If there is a ballast resistor, even if the parasitic bipolar first operates locally, a potential difference occurs due to the ballast resistor, so the potential of the pad portion is raised, and the parasitic bipolar can easily operate without lowering the bias in other portions. .

バラスト抵抗としては、ドレイン領域のうちドレインコンタクト部とゲート電極の間の領域の上にドレイン領域を横切るシリサイドブロック層を形成することにより、シリサイド化を防止し、その下にＬＤＤ（Lightly Doped Drain）形成工程で形成される低濃度不純物拡散領域を抵抗素子として利用することが知られている。 As the ballast resistor, silicidation is prevented by forming a silicide block layer that crosses the drain region on the region between the drain contact portion and the gate electrode in the drain region, and LDD (Lightly Doped Drain) is formed thereunder. It is known to use a low-concentration impurity diffusion region formed in the formation process as a resistance element.

特開２００８−２１１０８８号公報JP 2008-211088 A 特開２００７−１１６０４９号公報JP 2007-116049 A

ドレイン領域の一部にシリサイドブロック層を形成してその下の低濃度不純物拡散領域をバラスト抵抗に使用する構造では、バラスト抵抗となる領域においてシリサイド形成がブロックされる。このため、バラスト抵抗となる部分の低不純物濃度拡散領域は、ＬＤＤ構造を有するドレイン領域の高不純物濃度拡散領域、即ちｎ^＋型又はｐ^＋型不純物拡散層より浅くなり電界が集中、増加してリーク電流が発生し易い。 In a structure in which a silicide block layer is formed in a part of the drain region and the low-concentration impurity diffusion region below the ballast resistor is used as a ballast resistor, silicide formation is blocked in the region that becomes the ballast resistor. For this reason, the low impurity concentration diffusion region of the portion that becomes the ballast resistance becomes shallower than the high impurity concentration diffusion region of the drain region having the LDD structure, that is, the n ⁺ type or p ⁺ type impurity diffusion layer, and the electric field is concentrated and increased. Leakage current is likely to occur.

本発明の目的は、ドレイン領域内に形成される低濃度不純物領域におけるリーク電流を防止する半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device that prevents a leakage current in a low concentration impurity region formed in a drain region.

本実施形態の１つの観点によれば、半導体基板と、前記半導体基板における一導電型の活性領域を囲む素子分離層と、前記活性領域の上方に形成されるゲート電極と、前記活性領域のうち前記ゲート電極の一側方に形成される反対導電型のソース領域と、前記活性領域のうち前記ゲート電極の他側方に形成される前記反対導電型のドレイン領域と、前記ドレイン領域の上で前記ゲート電極及び前記素子分離層から離間し、前記ゲート電極及び前記素子分離層に囲まれて形成され、平面視で開口部を含むシリサイドブロック層と、前記ドレイン領域のうち前記シリサイドブロック層の下に形成される前記反対導電型の第１の不純物拡散領域と、前記ドレイン領域のうち前記ゲート電極と前記素子分離層と前記シリサイドブロック層の間の領域に形成され、前記第１の不純物拡散領域に接続する前記反対導電型の第２の不純物拡散領域と、前記ドレイン領域のうち前記開口部の下に形成され、前記第１の不純物拡散領域に接続する前記反対導電型の第３の不純物拡散領域と、前記活性領域のうち前記第１の不純物拡散領域の下面に接する前記一導電型の接合領域と、前記第２の不純物拡散領域及び前記第３の不純物拡散領域の表面に形成されるシリサイド層と、前記第３の不純物拡散領域に接続される導電プラグと、を有し、前記第２の不純物拡散領域の不純物濃度は、前記第１の不純物拡散領域の不純物濃度よりも高く、前記第３の不純物拡散領域の不純物濃度は、前記第１の不純物拡散領域の不純物濃度よりも高く、前記第２の不純物拡散領域の深さは、前記第１の不純物拡散領域よりも深く、前記第３の不純物拡散領域の深さは、前記第１の不純物拡散領域よりも深く、前記シリサイドブロック層において、前記開口部の内縁から前記素子分離層に向かう方向の外縁への幅が、前記開口部の内縁から前記ゲート電極に向かう方向の外縁への幅よりも大きく形成されていることを特徴とする半導体装置が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解されるものである。 According to one aspect of the present embodiment, a semiconductor substrate, an element isolation layer surrounding an active region of one conductivity type in the semiconductor substrate, a gate electrode formed above the active region, and the active region An opposite conductivity type source region formed on one side of the gate electrode, an opposite conductivity type drain region formed on the other side of the gate electrode in the active region, and the drain region A silicide block layer that is spaced apart from the gate electrode and the element isolation layer and is surrounded by the gate electrode and the element isolation layer and includes an opening in a plan view; and under the silicide block layer in the drain region A first impurity diffusion region of the opposite conductivity type formed in a region, and a region of the drain region between the gate electrode, the element isolation layer, and the silicide block layer. A second impurity diffusion region of the opposite conductivity type that is formed and connected to the first impurity diffusion region, and is formed below the opening in the drain region, and is connected to the first impurity diffusion region A third impurity diffusion region of opposite conductivity type; a junction region of one conductivity type in contact with a lower surface of the first impurity diffusion region of the active region; the second impurity diffusion region and the third impurity diffusion region; A silicide layer formed on a surface of the impurity diffusion region; and a conductive plug connected to the third impurity diffusion region, wherein the impurity concentration of the second impurity diffusion region is the first impurity diffusion The impurity concentration of the third impurity diffusion region is higher than the impurity concentration of the first impurity diffusion region, and the depth of the second impurity diffusion region is higher than the impurity concentration of the first impurity diffusion region. Impurity diffusion region Remote deep, the depth of the third impurity diffusion region of the deeply than the first impurity diffusion region, wherein the silicide blocking layer from the inner edge of the opening in the direction of the outer edge towards the isolation layer Is formed to be larger than the width from the inner edge of the opening to the outer edge in the direction toward the gate electrode .
The objects and advantages of the invention will be realized and attained by means of the elements and combinations particularly pointed out in the appended claims. It is to be understood that the foregoing general description and the following detailed description are exemplary and explanatory only and are not restrictive of the invention.

本実施形態によれば、ドレイン領域内に形成した低濃度不純物拡散領域のリーク電流を防止することができる。 According to this embodiment, it is possible to prevent a leakage current in the low concentration impurity diffusion region formed in the drain region.

図１（ａ）は、実施形態に係る半導体装置の平面図、図１（ｂ）は、図１（ａ）のＩ−Ｉ線断面図、図１（ｃ）は、図１（ａ）のII−II線断面図、図１（ｄ）は、図１（ａ）のIII-III線断面図である。1A is a plan view of the semiconductor device according to the embodiment, FIG. 1B is a cross-sectional view taken along a line II in FIG. 1A, and FIG. 1C is a cross-sectional view of FIG. II-II line sectional drawing, Drawing 1 (d) is a III-III line sectional view of Drawing 1 (a). 図２は、実施形態に係る半導体装置の保護領域に形成されるＭＯＳＦＥＴのリーク電流とソース・ドレイン間電圧の関係を示す特性図である。FIG. 2 is a characteristic diagram showing the relationship between the leakage current of the MOSFET formed in the protection region of the semiconductor device according to the embodiment and the source-drain voltage. 図３（ａ）は、実施形態に係る半導体装置の平面図、図３（ｂ）は、図３（ａ）のIV−IV線断面図、図３（ｃ）は、図３（ａ）のＶ−Ｖ線断面図であり、図３（ｄ）は、図３（ｃ）のうち破線で囲んだ部分を拡大した断面図である。3A is a plan view of the semiconductor device according to the embodiment, FIG. 3B is a cross-sectional view taken along line IV-IV in FIG. 3A, and FIG. 3C is a cross-sectional view in FIG. FIG. 3D is a cross-sectional view taken along line VV, and FIG. 3D is an enlarged cross-sectional view of a portion surrounded by a broken line in FIG. 図４（ａ）、（ｂ）、（ｃ）は、実施形態に係る半導体装置の製造工程を示す断面図である。4A, 4B, and 4C are cross-sectional views illustrating manufacturing processes of the semiconductor device according to the embodiment. 図５（ａ）、（ｂ）は、実施形態に係る半導体装置の製造工程を示す断面図である。5A and 5B are cross-sectional views illustrating the manufacturing process of the semiconductor device according to the embodiment. 図６（ａ）、（ｂ）は、実施形態に係る半導体装置の製造工程を示す断面図である。6A and 6B are cross-sectional views showing the manufacturing process of the semiconductor device according to the embodiment. 図７（ａ）、（ｂ）は、実施形態に係る半導体装置の製造工程を示す断面図と断面図である。7A and 7B are a cross-sectional view and a cross-sectional view showing the manufacturing process of the semiconductor device according to the embodiment. 図８（ａ）、（ｂ）は、実施形態に係る半導体装置の製造工程を示す平面図と断面図である。8A and 8B are a plan view and a cross-sectional view showing a manufacturing process of the semiconductor device according to the embodiment. 図９（ａ）、（ｂ）は、実施形態に係る半導体装置の製造工程を示す平面図と断面図である。9A and 9B are a plan view and a cross-sectional view showing a manufacturing process of the semiconductor device according to the embodiment. 図１０（ａ）、（ｂ）は、実施形態に係る半導体装置の製造工程を示す平面図と断面図である。10A and 10B are a plan view and a cross-sectional view showing a manufacturing process of the semiconductor device according to the embodiment.

以下に、図面を参照して実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。図１（ａ）は、実施形態に係る半導体装置を示す平面図、図１（ｂ）、（ｃ）、（ｄ）は、図１（ａ）のＩ−Ｉ線、II−II線、III-III線から見た断面図である。 Embodiments will be described below with reference to the drawings. In the drawings, similar components are given the same reference numerals. 1A is a plan view showing a semiconductor device according to the embodiment, and FIGS. 1B, 1C, and 1D are II, II-II, and III lines in FIG. It is sectional drawing seen from the -III line.

図１において、半導体基板であるシリコン基板１には、活性領域Ａを囲む素子分離層、例えばシャロートレンチアイソレーション（ＳＴＩ）２が形成され、活性領域Ａには例えばＰウエル３が形成されている。Ｐウエル３の上には、第１のゲート電極５ａと第２のゲート電極５ｂが互いに間隔をおいてほぼ平行に形成されている。第１のゲート電極５ａと第２のゲート電極５ｂは、例えばポリシリコン膜をパターニングすることにより形成される。第１、第２のゲート電極５ａ、５ｂの下面とＰウエル３の間にはゲート絶縁膜４として例えばシリコン酸化膜が形成されている。 In FIG. 1, a silicon substrate 1 which is a semiconductor substrate is formed with an element isolation layer surrounding the active region A, for example, shallow trench isolation (STI) 2, and in the active region A, for example, a P well 3 is formed. . On the P well 3, a first gate electrode 5a and a second gate electrode 5b are formed substantially parallel to each other with a space therebetween. The first gate electrode 5a and the second gate electrode 5b are formed, for example, by patterning a polysilicon film. For example, a silicon oxide film is formed as the gate insulating film 4 between the lower surfaces of the first and second gate electrodes 5 a and 5 b and the P well 3.

Ｐウエル３のうち第１、第２のゲート電極５ａ、５ｂの間の領域にはイオン注入により共有ドレイン領域６が形成され、その上層部には第１のｎ型低濃度不純物拡散領域６ａが浅く形成されている。また、Ｐウエル３のうち第１、第２のゲート電極５ａ、５ｂに対して共有ドレイン領域６と反対側の２つの領域のそれぞれには第１、第２のソース領域７、８がイオン注入により形成され、それらの上層部には第２、第３のｎ型低濃度不純物拡散領域７ａ、８ａが浅く形成されている。第１、第２及び第３のｎ型低濃度不純物拡散領域６ａ、７ａ、８ａのうち第１、第２のゲート電極５ａ、５ｂ寄りの端部は、ＬＤＤ構造のｎ型エクステンション領域となる。 A common drain region 6 is formed by ion implantation in a region between the first and second gate electrodes 5a and 5b in the P well 3, and a first n-type low-concentration impurity diffusion region 6a is formed in an upper layer portion thereof. It is shallow. In addition, first and second source regions 7 and 8 are ion-implanted in two regions of the P well 3 opposite to the shared drain region 6 with respect to the first and second gate electrodes 5a and 5b, respectively. The second and third n-type low-concentration impurity diffusion regions 7a and 8a are shallowly formed in the upper layer portion thereof. Of the first, second, and third n-type low-concentration impurity diffusion regions 6a, 7a, and 8a , end portions near the first and second gate electrodes 5a and 5b serve as n-type extension regions of the LDD structure.

第１、第２ゲート電極５ａ、５ｂの両側面には、第１、第２及び第３のｎ型低濃度不純物拡散領域６ａ、７ａ、８ａの側縁部に重なる絶縁性のサイドウォール９ａ、９ｂが形成されている。また、共有ドレイン領域６の中央寄りの領域の上には、サイドウォール９ａ、９ｂから離れるとともにＳＴＩ２から離間する環状のシリサイドブロック層１０が形成され、その開口部１０ａから露出する領域はシリサイドコンタクト領域となる。シリサイドブロック層１０は、シリコン酸化膜のような絶縁膜から形成される。シリサイドブロック層１０において、開口部１０ａの内縁からＳＴＩ２に向かう方向の外縁の最短の幅は、開口部１０ａの内縁から第１、第２のゲート電極５ａ、５ｂに向かう方向の外縁への最短の幅より大きく形成され、ＳＴＩ２側の電界集中を抑制している。 On both side surfaces of the first and second gate electrodes 5a and 5b, insulating sidewalls 9a overlapping the side edges of the first, second and third n-type low concentration impurity diffusion regions 6a, 7a and 8a, 9b is formed. Further, an annular silicide block layer 10 that is separated from the sidewalls 9a and 9b and separated from the STI 2 is formed on a region near the center of the shared drain region 6, and a region exposed from the opening 10a is a silicide contact region. It becomes. The silicide block layer 10 is formed from an insulating film such as a silicon oxide film. In the silicide block layer 10, the shortest width of the outer edge in the direction from the inner edge of the opening 10a toward the STI 2 is the shortest width from the inner edge of the opening 10a to the outer edge in the direction toward the first and second gate electrodes 5a and 5b. It is formed larger than the width and suppresses electric field concentration on the STI2 side.

共有ドレイン領域６と第１、第２のソース領域７、８のうち第１、第２のゲート電極５ａ、５ｂ、サイドウォール９ａ、９ｂ及びシリサイドブロック層１０に覆われない領域には、第１、第２及び第３のｎ型低濃度不純物拡散領域６ａ、７ａ、８ａよりも深く、厚い第１、第２及び第３のｎ型高濃度不純物拡散領域６ｂ、７ｂ、８ｂがイオン注入により形成されている。この場合、シリサイドブロック層１０の開口部１０ａの領域の下にも第１のｎ型低濃度不純物拡散領域６ａより深く、厚い第４のｎ型高濃度不純物拡散領域６ｃが形成される。 Of the shared drain region 6 and the first and second source regions 7 and 8, the first and second gate electrodes 5 a and 5 b, the sidewalls 9 a and 9 b, and the region not covered with the silicide block layer 10 include the first The first, second and third n-type high concentration impurity diffusion regions 6b, 7b and 8b are formed by ion implantation deeper and thicker than the second and third n-type low concentration impurity diffusion regions 6a, 7a and 8a. Has been. In this case, a thick fourth n-type high-concentration impurity diffusion region 6c deeper than the first n-type low-concentration impurity diffusion region 6a is also formed below the region of the opening 10a of the silicide block layer 10.

第１、第２ゲート電極５ａ、５ｂ、第１、第２、第３及び第４のｎ型高濃度不純物拡散領域６ｂ、７ｂ、８ｂ、６ｃのそれぞれの上面にはシリサイド層１１ａ〜１１ｅが形成されている。 Silicide layers 11a to 11e are formed on the upper surfaces of the first and second gate electrodes 5a and 5b and the first, second, third and fourth n-type high concentration impurity diffusion regions 6b, 7b, 8b and 6c , respectively. Has been.

上記の第１のｎ型低濃度不純物散領域６ａと第１のｎ型高濃度不純物拡散領域６ｂによりＬＤＤ構造の共有ドレイン領域６が形成される。また、第２のｎ型低濃度不純物拡散領域７ａと第２のｎ型高濃度不純物拡散領域７ｂによりＬＤＤ構造の第１のソース領域７が形成される。さらに、第３のｎ型低濃度不純物拡散領域８ａと第３のｎ型高濃度不純物拡散領域８ｂによりＬＤＤ構造の第２のソース領域８が形成される。 The first n-type low-concentration impurity diffusion region 6a and the first n-type high-concentration impurity diffusion region 6b form a shared drain region 6 having an LDD structure. Further, the first source region 7 having an LDD structure is formed by the second n-type low concentration impurity diffusion region 7a and the second n-type high concentration impurity diffusion region 7b. Further, a second source region 8 having an LDD structure is formed by the third n-type low concentration impurity diffusion region 8a and the third n-type high concentration impurity diffusion region 8b.

第１のｎ型高濃度不純物拡散領域６ｂのうちシリサイドブロック層１０とＳＴＩ２の間の間隙ｘは、特に限定される長さではないが、その間で第１のｎ型高濃度不純物拡散領域６ｂがイオン注入により形成され得る値である。 The gap x between the silicide block layer 10 and the STI 2 in the first n-type high-concentration impurity diffusion region 6b is not particularly limited, but the first n-type high-concentration impurity diffusion region 6b is between them. It is a value that can be formed by ion implantation.

また、第１のｎ型低濃度不純物拡散領域６ａのうちシリサイドブロック層１０の下の部分は、第１のゲート電極５ａ、第２のゲート電極５ｂの側方に伸びる第１のｎ型高濃度不純物拡散領域６ｂとドレインコンタクト部の第４のｎ型高濃度不純物拡散領域６ｃとの間に挿入されるバラスト抵抗Ｒとして使用される。 Further, a portion below the silicide block layer 10 in the first n-type low-concentration impurity diffusion region 6a is a first n-type high-concentration extending laterally of the first gate electrode 5a and the second gate electrode 5b. The ballast resistor R is inserted between the impurity diffusion region 6b and the fourth n-type high concentration impurity diffusion region 6c in the drain contact portion.

シリサイドブロック層１０とＳＴＩ２の間の領域では、図１（ｄ）の断面で示すように、第１のｎ型高濃度不純物拡散領域６ｂが第１のｎ型低濃度不純物拡散領域６ａの縁部に接続され、しかもその上にシリサイド層１１ａが形成されている。このため、シリサイドブロック層１０の下でバラスト抵抗Ｒとなる第１のｎ型低濃度不純物拡散領域６ａの周囲は、第１のｎ型高濃度不純物拡散領域６ｂに囲まれる。 In the region between the silicide block layer 10 and the STI 2, as shown in the cross section of FIG. 1D, the first n-type high-concentration impurity diffusion region 6b is the edge of the first n-type low-concentration impurity diffusion region 6a. And a silicide layer 11a is formed thereon. For this reason, the periphery of the first n-type low-concentration impurity diffusion region 6a that becomes the ballast resistor R under the silicide block layer 10 is surrounded by the first n-type high-concentration impurity diffusion region 6b.

上記の第１ゲート電極５ａと第１のソース領域７と共通ドレイン領域６とＰウエル３などから第１のｎ型ＭＯＳＦＥＴ２１が形成される。また、第２ゲート電極５ｂと第２のソース領域８と共通ドレイン領域６とＰウエル２などから第２のｎ型ＭＯＳＦＥＴ２２が形成される。 A first n-type MOSFET 21 is formed from the first gate electrode 5a, the first source region 7, the common drain region 6, the P well 3, and the like. A second n-type MOSFET 22 is formed from the second gate electrode 5b, the second source region 8, the common drain region 6, the P well 2, and the like.

シリコン基板１の上には、第１のｎ型ＭＯＳＦＥＴ２１、第２のｎ型ＭＯＳＦＥＴ２２、ＳＴＩ２などを覆う層間絶縁膜１２が形成されている。層間絶縁膜１２のうちシリサイドブロック層１０の中央の開口部１０ａから露出する第４のｎ型高濃度不純物拡散領域６ｃの上には第１のコンタクトホール１２ａが形成されている。また、層間絶縁膜１２のうち第１、第２のソース領域７、８の上には第２、第３のコンタクトホール１２ｂ、１２ｃが形成されている。なお、図１（ａ）では、層間絶縁膜１２が省略して描かれている。 On the silicon substrate 1, an interlayer insulating film 12 is formed to cover the first n-type MOSFET 21, the second n-type MOSFET 22, the STI 2, and the like. A first contact hole 12 a is formed on the fourth n-type high-concentration impurity diffusion region 6 c exposed from the central opening 10 a of the silicide block layer 10 in the interlayer insulating film 12. In addition, second and third contact holes 12 b and 12 c are formed on the first and second source regions 7 and 8 in the interlayer insulating film 12. In FIG. 1A, the interlayer insulating film 12 is omitted.

第１、第２及び第３のコンタクトホール１２ａ、１２ｂ、１２ｃの中にはそれぞれ第１、第２及び第３の導電プラグ１３ａ、１３ｂ、１３ｃが形成されている。第１〜第３の導電プラグ１３ａ、１３ｂ、１３ｃは、例えば、チタン層、窒化チタン層、タングステン層の積層構造から形成される。 First, second and third conductive plugs 13a, 13b and 13c are formed in the first, second and third contact holes 12a, 12b and 12c, respectively. The first to third conductive plugs 13a, 13b, and 13c are formed, for example, from a laminated structure of a titanium layer, a titanium nitride layer, and a tungsten layer.

第１の導電プラグ１３ａは、共有ドレイン領域６のうちシリサイドブロック層１０に囲まれる第４の高濃度不純物拡散領域６ｃのドレインコンタクト部にシリサイド層１１ａを介して接続される。また、第２の導電プラグ１３ｂは、シリサイド層１１ｂを介して第１のソース領域７のｎ型高濃度不純物拡散領域７ｂに接続され、第３の導電プラグ１３ｃは、シリサイド層１１ｃを介して第２のソース領域８のｎ型高濃度不純物拡散領域８ｂに接続される。 The first conductive plug 13a is connected to the drain contact portion of the fourth high-concentration impurity diffusion region 6c surrounded by the silicide block layer 10 in the shared drain region 6 via the silicide layer 11a. The second conductive plug 13b is connected to the n-type high concentration impurity diffusion region 7b of the first source region 7 through the silicide layer 11b, and the third conductive plug 13c is connected to the first source region 7 through the silicide layer 11c. 2 is connected to the n-type high concentration impurity diffusion region 8 b of the source region 8.

第１、第２及び第３の導電プラグ１３ａ、１３ｂ、１３ｃには、層間絶縁膜１２の上に形成される配線１４ａ、１４ｂ、１４ｃが接続される。同様に、第１、第２のゲート電極５ａ、５ｂのそれぞれの上にシリサイド層１１ｄ、１１ｅを介して導電プラグ（不図示）が接続され、それらには配線（不図示）が接続される。配線１４ａ〜１４ｃ、層間絶縁膜１２などの上には、さらに層間絶縁膜、ビア、配線などの多層配線構造が形成されるが、その詳細は省略する。 Wirings 14a, 14b, and 14c formed on the interlayer insulating film 12 are connected to the first, second, and third conductive plugs 13a, 13b, and 13c. Similarly, conductive plugs (not shown) are connected to the first and second gate electrodes 5a and 5b via silicide layers 11d and 11e, respectively, and wirings (not shown) are connected to them. On the wirings 14a to 14c, the interlayer insulating film 12, and the like, a multilayer wiring structure such as an interlayer insulating film, a via, and a wiring is further formed, but details thereof are omitted.

上記の実施形態において、ＥＳＤ保護素子に用いるＭＯＳＦＥＴ２１、２２の共有ドレイン領域６のうち第１、第２のゲート電極５ａ、５ｂ寄りの第１の高濃度不純物拡散領域６ｂとドレインコンタクト部の第４の高濃度不純物拡散領域６ｃとの間に、バラスト抵抗Ｒとして第１のｎ型低濃度不純物拡散領域６ａを形成している。また、第４の高濃度不純物拡散領域６ｃの周囲にシリサイド化を阻止するシリサイドブロック層１０を形成してその下の第１のｎ型低濃度不純物拡散領域６ａ、即ちバラスト抵抗Ｒのシリサイド化を防止している。さらに、シリサイドブロック層１０とＳＴＩ２の境界に第１のｎ型高濃度不純物拡散領域６ｂを形成し、その上にはシリサイド層１１ａを形成している。 In the above embodiment, the first high concentration impurity diffusion region 6b near the first and second gate electrodes 5a and 5b in the shared drain region 6 of the MOSFETs 21 and 22 used for the ESD protection element and the fourth of the drain contact portion. The first n-type low concentration impurity diffusion region 6a is formed as the ballast resistor R between the high concentration impurity diffusion region 6c. Further, a silicide block layer 10 that prevents silicidation is formed around the fourth high-concentration impurity diffusion region 6c, and the first n-type low-concentration impurity diffusion region 6a, that is, the ballast resistor R is silicided. It is preventing. Further, a first n-type high concentration impurity diffusion region 6b is formed at the boundary between the silicide block layer 10 and STI2, and a silicide layer 11a is formed thereon.

このような構造において、ＭＯＳＦＥＴ２１、２２をオン状態にしてドレインコンタクト部である第４のｎ型高濃度不純物拡散領域６ｃと第１、第２のソース領域７、８の間に電圧Ｖ_０を印加してＭＯＳＦＥＴ２１、２２のリーク電流を調べたところ、図２の実線に示す結果が得られ、従来よりもリーク電流が低くなり、バラスト抵抗Ｒの抵抗値が好ましい値となる。次に、その詳細を説明する。 In such a structure, the MOSFET 21 and 22 are turned on, and the voltage V ₀ is applied between the fourth n-type high-concentration impurity diffusion region 6c, which is the drain contact portion, and the first and second source regions 7 and 8. Then, when the leakage currents of the MOSFETs 21 and 22 were examined, the result shown by the solid line in FIG. 2 was obtained, the leakage current was lower than in the prior art, and the resistance value of the ballast resistor R became a preferred value. Next, the details will be described.

まず、従来構造を有する半導体装置の比較例を図３に図示する。図３（ａ）は比較例に係る半導体装置を示す平面図である。また、図３（ｂ）、（ｃ）は、図３（ａ）のIV−IV線、Ｖ−Ｖ線の断面、図３（ｄ）は、図３（ｃ）のうち破線で囲んだ部分の拡大断面図である。図３において、図１と同じ符号は同じ要素を示している。 First, a comparative example of a semiconductor device having a conventional structure is shown in FIG. FIG. 3A is a plan view showing a semiconductor device according to a comparative example. 3 (b) and 3 (c) are cross sections taken along lines IV-IV and VV in FIG. 3 (a), and FIG. 3 (d) is a portion surrounded by a broken line in FIG. 3 (c). FIG. 3, the same reference numerals as those in FIG. 1 denote the same elements.

比較例に係る半導体装置では、シリサイドブロック層５０がＳＴＩ２と離間せず、ドレイン領域６を横切ってＳＴＩ２の上に延在している。これにより、比較例の半導体装置において、シリサイドブロック層５０の下に形成される第１のｎ型低濃度不純物拡散領域６ａの両端は、図３（ｃ）に示すようにＳＴＩ２に接続され、第１のｎ型高濃度不純物拡散領域６ｂに接続されない構造となっている。 In the semiconductor device according to the comparative example, the silicide block layer 50 is not separated from the STI 2 and extends over the STI 2 across the drain region 6. Thus, in the semiconductor device of the comparative example, both ends of the first n-type low-concentration impurity diffusion regions 6a which is formed under the silicide blocking layer 50 is connected to STI2 as shown in FIG. 3 (c), the 1 is not connected to the n-type high concentration impurity diffusion region 6b.

比較例に係る半導体装置のＭＯＳＦＥＴ２３、２４をオン状態にし、第１、第２ソース領域７、８と第４のｎ型高濃度不純物拡散領域６ｃの間に電圧Ｖ_０を印加し、リーク電流を調べたところ、図２の破線に示すような特性が得られた。図２によれば、従来構造を含む比較例に係る半導体装置のリーク電流は、上記実施形態に係る半導体装置のリーク電流に比べてほぼ２桁大きくなっている。 The MOSFETs 23 and 24 of the semiconductor device according to the comparative example are turned on, the voltage V ₀ is applied between the first and second source regions 7 and 8 and the fourth n-type high concentration impurity diffusion region 6c, and the leakage current is reduced. As a result of the examination, the characteristics shown by the broken line in FIG. 2 were obtained. According to FIG. 2, the leakage current of the semiconductor device according to the comparative example including the conventional structure is almost two orders of magnitude larger than the leakage current of the semiconductor device according to the above embodiment.

次に、比較例に係る半導体装置のリーク電流の発生箇所を発光分析により調べたところ、図３（ａ）のハッチングＢで示す部分、即ちシリサイドブロック層５０の下の第１のｎ型低濃度不純物拡散領域６ａの縁部で発光量が大きくなった。これにより、第１のｎ型低濃度不純物拡散領域６ａとＳＴＩ２との境界部分で局所的に大きなリーク電流が流れることが検出された。このような局所的にリーク電流が大きくなるのは次のような理由による。 Next, when the occurrence location of the leakage current of the semiconductor device according to the comparative example was examined by light emission analysis, the portion indicated by hatching B in FIG. 3A, that is, the first n-type low concentration under the silicide block layer 50. The amount of light emission increased at the edge of the impurity diffusion region 6a. Thereby, it was detected that a large leak current locally flows at the boundary between the first n-type low concentration impurity diffusion region 6a and the STI2. The reason why the leak current locally increases is as follows.

比較例に係る半導体装置では、図３（ｄ）に示すように、シリサイドブロック層５０の下の領域における第１のｎ型低濃度不純物拡散領域６ａの深さはＳＴＩ２との境界部分Ｄで局所的に浅くなっている。 In the semiconductor device according to the comparative example, as shown in FIG. 3D, the depth of the first n-type low concentration impurity diffusion region 6a in the region below the silicide block layer 50 is locally at the boundary portion D with the STI2. It is shallow.

そのように第１のｎ型低濃度不純物拡散領域６ａの縁部が局所的に浅くなるのは、ＳＴＩ２の側部の膜厚が面方向に変化することに起因する。即ち、第１のｎ型低濃度不純物拡散領域６ａを形成するために、Ｐウエル３内にｎ型不純物をイオン注入すると、ＳＴＩ２の縁では不純物イオンが貫通してＰウエル２に注入され、その注入深さはＳＴＩ２の膜厚が増えるほど浅くなる。このように、第１のｎ型低濃度不純物拡散領域６ａの縁部が局所的に浅く、薄くなると、その部分で電界が集中し、電界密度が局所的に高くなってリーク電流が大きくなり易い。 The reason why the edge of the first n-type low-concentration impurity diffusion region 6a becomes locally shallow is that the film thickness of the side portion of the STI 2 changes in the surface direction. That is, when an n-type impurity is ion-implanted into the P-well 3 to form the first n-type low-concentration impurity diffusion region 6a, impurity ions penetrate through the edge of the STI 2 and are implanted into the P-well 2. The implantation depth becomes shallower as the film thickness of STI2 increases. As described above, when the edge of the first n-type low-concentration impurity diffusion region 6a is locally shallow and thin, the electric field is concentrated in that portion, and the electric field density is locally increased and the leakage current is likely to increase. .

これに対して上記実施形態に係る半導体装置では、第１のｎ型低濃度不純物拡散領域６ａの縁部には深くて厚い第１の高濃度不純物拡散領域６ｂが接合されるので、その縁部において局所的な電界集中が生じ難くなり、リーク電流の流れが防止される。 On the other hand, in the semiconductor device according to the above embodiment, since the deep and thick first high-concentration impurity diffusion region 6b is joined to the edge of the first n-type low-concentration impurity diffusion region 6a, the edge thereof In this case, local electric field concentration is less likely to occur and leakage current flow is prevented.

次に、本実施形態に係る半導体装置の形成工程の一例を図４〜図１０を参照して説明する。なお、以下に説明する半導体装置における保護素子領域のＭＯＳＦＥＴは、図１に示す構造とは異なる構造を有している。 Next, an example of the formation process of the semiconductor device according to the present embodiment will be described with reference to FIGS. Note that the MOSFET in the protection element region in the semiconductor device described below has a structure different from the structure shown in FIG.

最初に、図４（ａ）の断面に示す構造を形成するまでの工程を説明する。
図４（ａ）は、シリコン基板１のうち内部素子領域Ｓ１と保護素子領域Ｓ２を示し、内部素子領域Ｓ１ではＳＴＩ２に囲まれた第１のＮウエル３１と第１のＰウエル３２が形成され、保護素子領域Ｓ２ではＳＴＩ２に囲まれた第２のＮウエル３３と第２のＰウエル３４が形成されている。第１、第２のＮウエル３１、３３と第２、第３のＰウエル３２、３４はそれぞれＭＯＳＦＥＴが形成される領域であり、さらに第２のＰウエル３４は、上記と同様なシリサイドブロック層が形成されるドレイン領域を有している。 First, steps required until a structure shown in the cross section in FIG.
FIG. 4A shows the internal element region S1 and the protective element region S2 of the silicon substrate 1, and in the internal element region S1, a first N well 31 and a first P well 32 surrounded by STI2 are formed. In the protective element region S2, a second N well 33 and a second P well 34 surrounded by STI2 are formed. The first and second N wells 31 and 33 and the second and third P wells 32 and 34 are regions where MOSFETs are formed, respectively, and the second P well 34 is a silicide block layer similar to the above. The drain region is formed.

第１、第２のＮウエル３１、３３と第１第２のＰウエル３２、３４のそれぞれにはゲート絶縁膜４１ａ、４１ｂ、４１ｃ、４１ｄを介して第１、第２、第３及び第４のゲート電極５１、５２、５３、５４が形成されている。ゲート絶縁膜４１ａ、４１ｂ、４１ｃ、４１ｄとして例えばシリコン基板１の表面を熱酸化することにより形成されるシリコン酸化膜が適用される。また、第１、第２、第３及び第４のゲート電極５１、５２、５３、５４は、例えばゲート絶縁膜４１ａ、４１ｂ、４１ｃ、４１ｄの上にＣＶＤ法により形成したポリシリコン膜をフォトリソグラフィー技術とエッチング技術を用いてパターニングすることにより形成される。 The first, second, third, and fourth N wells 31 and 33 and the first and second P wells 32 and 34 are respectively provided through gate insulating films 41a, 41b, 41c, and 41d. Gate electrodes 51, 52, 53, and 54 are formed. As the gate insulating films 41a, 41b, 41c and 41d, for example, silicon oxide films formed by thermally oxidizing the surface of the silicon substrate 1 are applied. The first, second, third, and fourth gate electrodes 51, 52, 53, and 54 are formed by, for example, photolithography using a polysilicon film formed on the gate insulating films 41a, 41b, 41c, and 41d by the CVD method. It is formed by patterning using a technique and an etching technique.

次に、シリコン基板１の上にフォトレジストを塗布し、これに露光、現像等を施すことにより、図４（ｂ）の断面に示す第１のレジストパターン４２を形成する。第１レジストパターン４２は、第１、第２のＮウエル３１、３３と第１のＰウエル３２を覆い、第２のＰウエル３４を露出する形状を有している。 Next, a photoresist is applied on the silicon substrate 1 and subjected to exposure, development, and the like, thereby forming a first resist pattern 42 shown in the cross section of FIG. The first resist pattern 42 has a shape that covers the first and second N wells 31 and 33 and the first P well 32 and exposes the second P well 34.

その後に、第１レジストパターン４２、ＳＴＩ２及び第４のゲート電極５４をマスクにし、第２のＰウエル３４内にリンイオン（Ｐ^＋）を注入することにより、第４のゲート電極５４の両側方に浅いｎ型低濃度不純物拡散領域を形成する。それらのｎ型低濃度不純物拡散領域はＬＤＤ構造のｎ型エクステンション領域６１ａ、６２ａとなる。ここで、広い側のｎ型エクステンション領域６１ａが形成される領域はドレイン領域６となる。この工程におけるイオン注入はシリコン基板１を段階的に四方向に傾け、それぞれのドーズ量を例えば約１×１０^１３／ｃｍ^２とし、加速度を例えば約３５ｋｅＶとする。このイオン注入時には、第４のゲート電極５４内にＰ^＋が注入される。 Thereafter, phosphorus ions (P ⁺ ) are implanted into the second P well 34 using the first resist pattern 42, the STI2 and the fourth gate electrode 54 as a mask, so that both sides of the fourth gate electrode 54 are formed. A shallow n-type low concentration impurity diffusion region is formed. These n-type low-concentration impurity diffusion regions become n-type extension regions 61a and 62a having an LDD structure. Here, the region where the wide-side n-type extension region 61 a is formed becomes the drain region 6. In the ion implantation in this step, the silicon substrate 1 is tilted in four directions stepwise, the dose amount is set to about 1 × 10 ¹³ / cm ² , and the acceleration is set to about 35 keV, for example. At the time of this ion implantation, P ⁺ is implanted into the fourth gate electrode 54.

第１のレジストパターン４２を除去した後に、シリコン基板１の上に新たにフォトレジストを塗布し、これに露光、現像等を施すことにより、図４（ｃ）の断面に示す第２のレジストパターン４３を形成する。第２のレジストパターン４３は、第１、第２のＰウエル３２、３４と第１のＮウエル３１を覆い、第２のＮウエル３３を露出する形状を有する。 After removing the first resist pattern 42, a new resist is applied on the silicon substrate 1, and exposed to light, developed, etc., so that the second resist pattern shown in the cross section of FIG. 43 is formed. The second resist pattern 43 has a shape that covers the first and second P wells 32 and 34 and the first N well 31 and exposes the second N well 33.

その後に、第２のレジストパターン４３、ＳＴＩ２及び第３のゲート電極５３をマスクに使用し、第２のＮウエル３３のうち第３のゲート電極の両側にフッ化ホウ素イオン（ＢＦ^＋）を注入することにより浅いｐ型低濃度不純物拡散領域を形成する。それらのｐ型低濃度不純物拡散領域をＬＤＤ構造のｐ型エクステンション領域６３ａ、６４ａとして適用する。この場合、イオン注入のドーズ量を例えば約４×１０^１３／ｃｍ^２とし、加速度を例えば約１０ｋｅＶとする。このイオン注入時には、第３のゲート電極５３内にＢＦ^＋が注入される。 Thereafter, boron fluoride ions (BF ⁺ ) are implanted into both sides of the third gate electrode in the second N well 33 using the second resist pattern 43, STI2, and the third gate electrode 53 as a mask. As a result, a shallow p-type low-concentration impurity diffusion region is formed. These p-type low-concentration impurity diffusion regions are applied as p-type extension regions 63a and 64a having an LDD structure. In this case, the dose amount of ion implantation is, for example, about 4 × 10 ¹³ / cm ² , and the acceleration is, for example, about 10 keV. At the time of this ion implantation, BF ⁺ is implanted into the third gate electrode 53.

第２のレジストパターン４３を除去した後に、シリコン基板１の上に新たにフォトレジストを塗布し、これに露光、現像等を施し、図５（ｂ）の断面図に示すような第３のレジストパターン４４を形成する。第４のレジストパターン４４は、第１、第２のＮウエル３１、３３を覆うとともに、第１のＰウエル３２を露出する形状を有する。さらに、第３のレジストパターン４４は、図５（ａ）、（ｂ）の平面図、断面図に示すように、第２のＰウエル３４のうちドレイン側のｎ型エクステンション領域６１ａの一部でバラスト抵抗とドレインコンタクトを形成しようとする領域を露出し、その他の領域を覆う形状を有する。 After removing the second resist pattern 43, a new photoresist is applied on the silicon substrate 1, and exposed to light, developed, etc., and a third resist as shown in the sectional view of FIG. A pattern 44 is formed. The fourth resist pattern 44 has a shape that covers the first and second N wells 31 and 33 and exposes the first P well 32. Further, the third resist pattern 44 is a part of the n-type extension region 61a on the drain side of the second P well 34, as shown in the plan view and sectional view of FIGS. The region where the ballast resistor and the drain contact are to be formed is exposed and the other region is covered.

その後に、第３のレジストパターン４４、ＳＴＩ２、第２のゲート電極５２をマスクに使用し、第１のＰウエル３２の中と第２のＰウエル３４のドレイン領域の一部の中に砒素イオン（Ａｓ^＋）を注入する。このイオン注入時の条件として、ドープ量を例えば約１．０７×１０^１５／ｃｍ^２とし、加速度を例えば約３ｋｅＶとする。これにより、第２のゲート電極５２の両側方の第１のＰウエル３２内に、ＬＤＤ構造のｎ型エクステンション領域６５ａ、６６ａとして浅いｎ型低濃度不純物拡散領域が形成される。同時に、第２のＰウエル３４において、第４のゲート電極５４から離れたドレイン領域のｎ型エクステンション領域６１ａの一部に重ねて形成されるｎ型不純物拡散領域の一部をバラスト抵抗領域６１ｒとする。 Thereafter, using the third resist pattern 44, STI2, and the second gate electrode 52 as a mask, arsenic ions are formed in the first P well 32 and a part of the drain region of the second P well 34. Inject (As ⁺ ). As conditions for this ion implantation, the doping amount is, for example, about 1.07 × 10 ¹⁵ / cm ² , and the acceleration is, for example, about 3 keV. As a result, shallow n-type low-concentration impurity diffusion regions are formed as the n-type extension regions 65a and 66a having the LDD structure in the first P-well 32 on both sides of the second gate electrode 52. At the same time, in the second P well 34, a part of the n-type impurity diffusion region formed so as to overlap with a part of the n-type extension region 61a in the drain region away from the fourth gate electrode 54 is referred to as a ballast resistance region 61r. To do.

これに続いて、第１のＰウエル３２の中と第２のＰウエル３４のドレイン領域の一部の中にＢＦ^＋を注入することによりｎ型エクステンション領域６５ａ、６６ａとバラスト抵抗領域６１ｒの下にｐ型ポケット領域６５ｐ、６６ｐ、６１ｐを形成する。このイオン注入はシリコン基板１を四方向に傾けて行い、それぞれの角度でのイオン注入は、ドーズ量を例えば約９．６×１０^１２／ｃｍ^２とし、加速度を例えば約３５ｋｅＶの条件とする。これらのイオン注入時には、第２のゲート電極５２内にドーズ量の多いＡｓイオンとドーズ量の少ないホウ素イオンが注入される。 Subsequently, BF ⁺ is implanted into the first P well 32 and part of the drain region of the second P well 34, thereby forming the n-type extension regions 65a and 66a and the ballast resistor region 61r below. Then, p-type pocket regions 65p, 66p, 61p are formed. This ion implantation is performed by tilting the silicon substrate 1 in four directions, and the ion implantation at each angle is performed under the condition that the dose is about 9.6 × 10 ¹² / cm ² and the acceleration is about 35 keV, for example. At the time of these ion implantations, a large dose of As ions and a small dose of boron ions are implanted into the second gate electrode 52.

第３のレジストパターン４４を除去した後に、シリコン基板１の上にフォトレジストを塗布し、これに露光、現像等を施すことにより、図６（ａ）に示す第４のレジストパターン４５を形成する。第４のレジストパターン４５は、第１、第２のＰウエル３２、３４と第２のＮウエル３３を覆うとともに、第１のＮウエル３１を露出する形状を有する。その後に、第４のレジストパターン４５、ＳＴＩ２及び第１のゲート電極５１をマスクに使用し、第１のＮウエル３１のうち第１のゲート電極５１の両側にホウ素イオン（Ｂ^＋）を注入する。これにより形成される浅いｐ型低濃度不純物拡散領域をＬＤＤ構造のｐ型エクステンション領域６７ａ、６８ａとして適用する。この場合、ドーズ量を例えば約３．６×１０^１４／ｃｍ^２とし、加速度を例えば約０．５ｋｅＶとする。 After removing the third resist pattern 44, a photoresist is applied on the silicon substrate 1, and exposure, development, and the like are performed thereon to form a fourth resist pattern 45 shown in FIG. . The fourth resist pattern 45 has a shape that covers the first and second P wells 32 and 34 and the second N well 33 and exposes the first N well 31. Thereafter, boron ions (B ⁺ ) are implanted into both sides of the first gate electrode 51 in the first N well 31 using the fourth resist pattern 45, STI2, and the first gate electrode 51 as a mask. . Shallow p-type low-concentration impurity diffusion regions formed thereby are applied as p-type extension regions 67a and 68a having an LDD structure. In this case, the dose amount is, for example, about 3.6 × 10 ¹⁴ / cm ² , and the acceleration is, for example, about 0.5 keV.

これに続いて、Ａｓ^＋を注入することによりｐ型エクステンション領域６７ａ、６８ａの下にｎ型ポケット領域６７ｐ、６８ｐを形成する。このイオン注入はシリコン基板を四方向に傾けて行い、それぞれの角度においてドーズ量を例えば約６．５×１０^１２／ｃｍ^２とし、加速度を例えば約８０ｋｅＶとする。これらのイオン注入時には、第１のゲート電極５１内にドーズ量の多いＢＦ^＋とドーズ量の少ないＡｓ^＋が注入される。その後に、第４のレジストパターン４５を除去する。 Subsequently, As ⁺ is implanted, n-type pocket regions 67p and 68p are formed under the p-type extension regions 67a and 68a. This ion implantation is performed by tilting the silicon substrate in four directions. At each angle, the dose is set to, for example, about 6.5 × 10 ¹² / cm ² , and the acceleration is set to, for example, about 80 keV. During these ion implantations, BF ⁺ with a large dose and As ⁺ with a small dose are implanted into the first gate electrode 51. Thereafter, the fourth resist pattern 45 is removed.

次に、図６（ｂ）に示すように、シリコン基板１の上に、絶縁膜５９としてシリコン酸化膜をＣＶＤ法により形成し、第１〜第４のゲート電極５１、５２，５３、５４を覆う。その後に、絶縁膜５９の上にフォトレジストを塗布し、これに露光、現像等を施すことにより第６のレジストパターン４６を形成する。第６のレジストパターン４６は、第１、第２のＮウエル３１、３３及び第１のＰウエル３２の上の領域を開口するとともに、第２のＰウエル３４内で第４のゲート電極５４から離れたバラスト抵抗領域６１ｒを覆う形状を有する。第６のレジストパターン４６は、バラスト抵抗領域６１ｒでは、その周囲のＳＴＩ２との間に隙間を有し、さらに第４のゲート電極５４から最も離れたＳＴＩ２寄りにドレインコンタクト領域を囲む平面Ｕ字形状を有している。 Next, as shown in FIG. 6B, a silicon oxide film is formed as an insulating film 59 on the silicon substrate 1 by the CVD method, and the first to fourth gate electrodes 51, 52, 53, 54 are formed. cover. Thereafter, a photoresist is applied on the insulating film 59, and a sixth resist pattern 46 is formed by exposing, developing, and the like. The sixth resist pattern 46 opens the regions above the first and second N wells 31 and 33 and the first P well 32, and from the fourth gate electrode 54 in the second P well 34. It has a shape covering the separated ballast resistance region 61r. The sixth resist pattern 46 has a planar U-shape in the ballast resistor region 61r having a gap with the surrounding STI2 and surrounding the drain contact region closer to the STI2 farthest from the fourth gate electrode 54. have.

この後に、絶縁膜５９を略垂直方向にエッチバックし、図７（ｂ）の断面図に示すように第１〜第４のゲート電極５１〜５４の側壁にサイドウォール４９ａ、４９ｂ、４９ｃ、４９ｄとして残し、第１〜第４のゲート電極５１〜５４の上面を露出する。また、図７（ａ）、（ｂ）の平面と断面に示すように、第２のＰウエル３４では、第６のレジストパターン４６の下に平面Ｕ字状の絶縁膜５９がシリサイドブロック層５９ｓとして残される。その後に、第６のレジストパターン４６を除去する。 Thereafter, the insulating film 59 is etched back in a substantially vertical direction, and side walls 49a, 49b, 49c, 49d are formed on the side walls of the first to fourth gate electrodes 51-54 as shown in the sectional view of FIG. The upper surfaces of the first to fourth gate electrodes 51 to 54 are exposed. 7A and 7B, in the second P well 34, a planar U-shaped insulating film 59 is formed under the sixth resist pattern 46 in the silicide block layer 59s. Left as. Thereafter, the sixth resist pattern 46 is removed.

これにより、第２のＰウエル３４において、シリサイドブロック層５９ｓは、第４のゲート電極５４から離れ、ＳＴＩ２の端部から離間して間隙ｘが形成される。なお、第２のＰウエル３４において、シリサイドブロック層５９ｓに対して第４のゲート電極５４と反対側にある領域はドレインコンタクト領域６０となり、シリサイドブロック層５９ｓにより平面Ｕ字状に囲まれている。 As a result, in the second P well 34, the silicide block layer 59s is separated from the fourth gate electrode 54 and away from the end of the STI 2 to form a gap x. In the second P well 34, a region opposite to the fourth gate electrode 54 with respect to the silicide block layer 59s is a drain contact region 60, and is surrounded in a plane U shape by the silicide block layer 59s. .

次に、図８（ａ）、（ｂ）の構造を形成するまでの工程を説明する。
まず、シリコン基板１の上に新たにフォトレジストを塗布し、これに露光、現像等を施すことにより第７のレジストパターン（不図示）を形成する。第７のレジストパターンは、第１、第２のＮウエル３１、３３を露出するとともに、第１、第２のＰウエル３２、３４を覆う形状を有する。その後に、第１、第３のゲート電極５１．５３とサイドウォール５９ａ、５９ｃをマスクにして第１、第２のＮウエル３１、３３内にｐ型不純物イオンであるＢ^＋を注入する。この場合、ドーズ量を例えば約４×１０^１５／ｃｍ^２とし、加速度を例えば約５ｋｅＶとする。 Next, steps required until a structure shown in FIGS. 8A and 8B is formed will be described.
First, a photoresist is newly applied on the silicon substrate 1, and a seventh resist pattern (not shown) is formed by exposing and developing the photoresist. The seventh resist pattern has a shape that exposes the first and second N wells 31 and 33 and covers the first and second P wells 32 and 34. Thereafter, B ⁺ which is p-type impurity ions is implanted into the first and second N wells 31 and 33 using the first and third gate electrodes 51.53 and the sidewalls 59a and 59c as a mask. In this case, the dose is set to about 4 × 10 ¹⁵ / cm ² , for example, and the acceleration is set to about 5 keV, for example.

これにより、第１、第２のＮウエル３１、３３のうち第１、第３のゲート電極５１、５３、サイドウォール５９ａ、５９ｃのそれぞれの両側方にｐ型高濃度不純物拡散領域６７ｂ、６８ｂ、６３ｂ、６４ｂを形成する。ｐ型高濃度不純物拡散領域６７ｂ、６８ｂ、６３ｂ、６４ｂは、それよりも浅いｐ型エクステンション領域６７ａ、６８ａ、６３ａ、６４ａとともにＬＤＤ構造のｐ型ソース／ドレイン領域６７、６８、６３、６４となる。 Thereby, the p-type high concentration impurity diffusion regions 67b, 68b on both sides of the first and third gate electrodes 51, 53 and the sidewalls 59a, 59c of the first and second N wells 31, 33, 63b and 64b are formed. The p-type high- concentration impurity diffusion regions 67b, 68b, 63b, and 64b become p-type source / drain regions 67, 68, 63, and 64 having an LDD structure together with the shallower p-type extension regions 67a, 68a, 63a, and 64a. .

第７のレジストパターン（不図示）を除去した後に、シリコン基板１上にフォトレジストを塗布し、これに露光、現像等を施すことにより図８（ｂ）に示すような第８のレジストパターン４７を形成する。第８のレジストパターン４７は、第１、第２のＰウエル３２、３４を露出するとともに、第１、第２のＮウエル３１、３３を覆う形状を有する。その後に、第１、第２のＰウエル３２、３４のそれぞれにＳＴＩ２と第２、第４のゲート電極５２、５４とサイドウォール５９ｂ、５９ｄをマスクにしてｎ型不純物イオンを第１、第２のＰウエル３２、３４に２回注入する。１回目のイオン注入は、ｎ型不純物イオンであるＰ^＋を例えば約１×１０^１５／ｃｍ^２のドーズ量で例えば約１８ｋｅＶの加速度を条件とする。２回目のイオン注入は、Ｐ^＋を例えば約６×１０^１５／ｃｍ^２のドーズ量で例えば約１１ｋｅＶの加速度を条件とする。 After removing the seventh resist pattern (not shown), a photoresist is applied on the silicon substrate 1 and exposed, developed, etc., to form an eighth resist pattern 47 as shown in FIG. 8B. Form. The eighth resist pattern 47 has a shape that exposes the first and second P wells 32 and 34 and covers the first and second N wells 31 and 33. After that, the n-type impurity ions are first and second doped into the first and second p-wells 32 and 34, respectively, using the STI2, the second and fourth gate electrodes 52 and 54, and the sidewalls 59b and 59d as a mask. The P wells 32 and 34 are injected twice. The first ion implantation is performed under the condition of, for example, an acceleration of about 18 keV with a dose of about 1 × 10 ¹⁵ / cm ² for P ⁺ that is an n-type impurity ion. The second ion implantation is performed under the condition that P ⁺ is, for example, a dose of about 6 × 10 ¹⁵ / cm ² and an acceleration of, for example, about 11 keV.

これにより、第１のＰウエル３２のうち第２のゲート電極５２、サイドウォール５９ｂの両側方には、ｎ型高濃度不純物拡散領域６５ｂ、６６ｂが形成される。ｎ型高濃度不純物拡散領域６５ｂ、６６ｂは、それより浅いｎ型エクステンション領域６５ａ、６６ａとともにＬＤＤ構造のｎ型ソース／ドレイン領域６５、６６となる。 As a result, n-type high concentration impurity diffusion regions 65b and 66b are formed on both sides of the second gate electrode 52 and the sidewall 59b in the first P well 32. The n-type high-concentration impurity diffusion regions 65b and 66b become n-type source / drain regions 65 and 66 having an LDD structure together with the shallower n-type extension regions 65a and 66a.

また、第２のＰウエル３４のうち第４のゲート電極５４及びサイドウォール５９ｄの両側にはｎ型高濃度不純物拡散領域６１ｂ、６２ｂが形成される。ｎ型高濃度不純物拡散領域６１ｂ、６２ｂは、それより浅いｎ型エクステンション領域６１ａ、６２ａとともにＬＤＤ構造のｎ型ソース／ドレイン領域６１、６２となる。また、ＳＴＩ２の縁部とシリサイドブロック層５９ｓの間の領域には、図８（ａ）に示すように、ｎ型エクステンション領域６１ａより深くて厚いｎ型高濃度不純物拡散領域６１ｂが形成される。この場合、シリサイドブロック層５９ｓは、ｎ型不純物イオンを防御するので、その下の浅いｎ型不純物拡散領域がバラスト抵抗領域６１ｒとしてそのまま残され、その側部はそれより深いｎ型高濃度不純物拡散領域６１ｂに接続する。ｎ型のバラスト抵抗領域６１ｒは、ｎ型高濃度不純物拡散領域６１ｂよりも低濃度となっている。 In addition, n-type high-concentration impurity diffusion regions 61b and 62b are formed on both sides of the fourth gate electrode 54 and the sidewall 59d in the second P well 34. The n-type high-concentration impurity diffusion regions 61b and 62b become n-type source / drain regions 61 and 62 having an LDD structure together with the shallower n-type extension regions 61a and 62a . Further, as shown in FIG. 8A, an n-type high concentration impurity diffusion region 61b deeper and thicker than the n-type extension region 61a is formed in the region between the edge of the STI 2 and the silicide block layer 59s. In this case, the silicide block layer 59s protects the n-type impurity ions, so that the shallow n-type impurity diffusion region below is left as it is as the ballast resistance region 61r, and the side portion thereof has a deeper n-type high concentration impurity diffusion. Connect to region 61b. The n-type ballast resistor region 61r has a lower concentration than the n-type high concentration impurity diffusion region 61b.

第８のレジストパターン４７を除去した後に、コバルト、ニッケル、チタンなどの金属膜をスパッタ法によりシリコン基板１の上に形成する。その後に、金属膜とシリコン基板１を加熱することにより、ポリシリコンから形成された第１〜第４のゲート電極５１〜５４の上部をシリサイド化し、同時にｐ型高濃度不純物拡散領域６７ｂ、６８ｂ、６３ｂ、６４ｂとｎ型高濃度不純物拡散領域６５ｂ、６６ｂ、６１ｂ、６２ｂのそれぞれの上部をシリサイド化する。 After removing the eighth resist pattern 47, a metal film such as cobalt, nickel, or titanium is formed on the silicon substrate 1 by sputtering. Thereafter, by heating the metal film and the silicon substrate 1, the upper portions of the first to fourth gate electrodes 51 to 54 formed of polysilicon are silicided, and at the same time, the p-type high concentration impurity diffusion regions 67b, 68b, The upper portions of 63b and 64b and n-type high concentration impurity diffusion regions 65b, 66b, 61b and 62b are silicided.

その後に、金属膜を除去することにより、図９（ａ）、（ｂ）の平面図、断面図に示すように、第１〜第４のゲート電極５１〜５４の上部にシリサイド層６９ａ、６９ｂ、６９ｃ、６９ｄを形成し、ｐ型ソース／ドレイン領域６７、６８、６３、６４のｐ型高濃度不純物拡散領域６７ｂ、６８ｂ、６３ｂ、６４ｂの表面とｎ型ソース／ドレイン領域６５、６６、６１、６２のｎ型高濃度不純物拡散領域６５ｂ、６６ｂ、６１ｂ、６２ｂの表面にシリサイド層６９ｅ、６９ｆ、６９ｇ、６９ｈ、６９ｉ、６９ｊ、６９ｋ、６９ｌを形成する。この場合、第２のＰウエル３４において、シリサイドブロック層５９ｓに覆われたバラスト抵抗領域６１ｒのシリサイド化が防止されるが、その周囲にはシリサイド層６９ｋが形成され、ドレインコンタクト領域６０のｎ型高濃度不純物拡散領域６１ｂの表面にもシリサイド層６９ｋが形成される。 Thereafter, by removing the metal film, silicide layers 69a and 69b are formed on the upper portions of the first to fourth gate electrodes 51 to 54 as shown in the plan and sectional views of FIGS. 69c, 69d, and the surfaces of the p-type high concentration impurity diffusion regions 67b, 68b, 63b, 64b of the p-type source / drain regions 67, 68, 63, 64 and the n-type source / drain regions 65, 66, 61 62, silicide layers 69e, 69f, 69g, 69h, 69i, 69j, 69k, 69l are formed on the surfaces of the n-type high concentration impurity diffusion regions 65b, 66b, 61b, 62b. In this case, in the second P well 34, silicidation of the ballast resistor region 61r covered with the silicide block layer 59s is prevented, but a silicide layer 69k is formed around the ballast resistor region 61r, and the n-type of the drain contact region 60 is formed. A silicide layer 69k is also formed on the surface of the high concentration impurity diffusion region 61b.

これにより、第１のＮウエル３１には、第１のゲート電極５１、ｐ型ソース／ドレイン領域６７、６８などを有する第１のｐ型ＭＯＳＦＥＴｔ_１が形成される。また、第１のＰウエル３２には、第２のゲート電極５２、ｎ型ソース／ドレイン領域６５、６６などを有する第１のｎ型ＭＯＳＦＥＴｔ_２が形成される。また、第２のＮウエル３３には、第３のゲート電極５３、ｐ型ソース／ドレイン領域６３、６４などを有する第２のｐ型ＭＯＳＦＥＴｔ_３が形成される。また、第２のＰウエル３４には、第４のゲート電極５４、ｎ型ドレイン領域６１、ｎ型ソース領域６２などを有する第２のｎ型ＭＯＳＦＥＴｔ_４が形成される。また、第２のｎ型ＭＯＳＦＥＴｔ_４のｎ型ドレイン領域６１とドレインコンタクト領域６０の間にはバラスト抵抗領域６１ｒが接続している。 As a result, a first p-type MOSFET t ₁ having the first gate electrode 51, p-type source / drain regions 67, 68 and the like is formed in the first N well 31. Also, the first P-well 32, a first n-type MOSFET T ₂ having such a second gate electrode 52, n-type source / drain regions 65 and 66 are formed. The second N-well 33, a second p-type MOSFET T ₃ having such a third gate electrode 53, p-type source / drain regions 63, 64 are formed. The second P-well 34, a second n-type MOSFET T ₄ having such a fourth gate electrode 54, n-type drain region 61, n-type source region 62 is formed. Between the first n-type drain region 61 of the second n-type MOSFET T ₄ and the drain contact region 60 are connected to the ballast resistor region 61r.

なお、保護素子領域Ｓ２には、第２のｎ型ＭＯＳＦＥＴｔ_４が複数形成されてもよい。また、保護素子領域Ｓ２に形成される第２のｐ型ＭＯＳＦＥＴｔ_４にもシリサイドブロック層とバラスト抵抗領域を形成してもよい。 Incidentally, the protective element region S2, the second n-type MOSFET T ₄ may be formed in plurality. It is also possible to form the silicide blocking layer and the ballast resistor region to the second p-type MOSFET T ₄ which is formed in the protective element region S2.

次に、図１０（ａ）、（ｂ）の平面図、断面図に示す構造を形成するまでの工程を説明する。
まず、シリコン基板１の上に層間絶縁膜７０として例えばシリコン酸化膜を形成し、その後に導電プラグ７１ａ〜７１ｈ、７１ｘ、配線７３ａ〜７３ｈ、７３ｘを形成する。例えば、フォトリソグラフィー技術とエッチング技術により、層間絶縁膜７０のうちｐ型ソース／ドレイン領域６３、６４、６７、６８、ｎ型ソース／ドレイン領域６５、６６、ｎ型ドレイン領域６１、ｎ型ソース領域６２、第１〜第４のゲート電極５１〜５４のそれぞれの上にコンタクトホールを形成する。ついで、各コンタクトホール内にＴｉ、ＴｉＮ、タングステンなどの金属膜を形成するなどの工程により導電プラグ７１ａ〜７１ｈ、７１ｘを形成する。さらに、導電プラグ７１ａ〜７１ｈ、７０ｘの上端に接続する配線７３ａ〜７３ｈ、７３ｘを層間絶縁膜７０上に形成する。配線は、層間絶縁膜７０の上に二層目の層間絶縁膜７２を形成し、さらに配線溝を形成してその溝内に銅を埋め込むことにより形成してもよい。或いは、アルミニウム、アルミニウム合金などの金属膜をパターニングすることにより形成してもよい。そのような配線、導電プラグ、層間絶縁膜の形成を繰り返すことによりシリコン基板の上方に多層配線構造を形成する。 Next, steps required until a structure shown in a plan view and a cross-sectional view in FIGS.
First, for example, a silicon oxide film is formed on the silicon substrate 1 as the interlayer insulating film 70, and then conductive plugs 71a to 71h and 71x and wirings 73a to 73h and 73x are formed. For example, the p-type source / drain regions 63, 64, 67, and 68, the n-type source / drain regions 65 and 66, the n-type drain region 61, and the n-type source region in the interlayer insulating film 70 by photolithography technology and etching technology. 62, contact holes are formed on the first to fourth gate electrodes 51 to 54, respectively. Next, conductive plugs 71a to 71h and 71x are formed by a process such as forming a metal film such as Ti, TiN, or tungsten in each contact hole. Further, wirings 73 a to 73 h and 73 x connected to the upper ends of the conductive plugs 71 a to 71 h and 70 x are formed on the interlayer insulating film 70. The wiring may be formed by forming a second interlayer insulating film 72 on the interlayer insulating film 70, further forming a wiring groove, and embedding copper in the groove. Or you may form by patterning metal films, such as aluminum and an aluminum alloy. By repeating the formation of such wiring, conductive plugs, and interlayer insulating films, a multilayer wiring structure is formed above the silicon substrate.

以上のような半導体装置の製造方法によれば、第２のＰウエル３４に隣接するＳＴＩ２から離間してシリサイドブロック層５９ｓを形成し、その間のＰウエル３４内に深いｎ型高濃度不純物拡散領域６１ｂを形成し、その上にシリサイド層６９ｋを形成している。これにより、工程を増やすことなく、シリサイドブロック層５９ｓの下のバラスト抵抗領域６１ｒにリーク電流が流れることを防止することができる。また、バラスト抵抗領域６１ｒの下に、バラスト抵抗領域６１ｒとは反対導電型のポケット領域６１ｐを形成したので、バラスト抵抗領域６１ｒから空乏層が広がることを防止し、リーク電流を抑制することができる。なお、シリサイドブロック層５９ｓとＳＴＩ２の隙間は、電流が流れにくいように調整される。 According to the semiconductor device manufacturing method as described above, the silicide block layer 59s is formed apart from the STI 2 adjacent to the second P well 34, and a deep n-type high concentration impurity diffusion region is formed in the P well 34 therebetween. 61b is formed, and a silicide layer 69k is formed thereon. Thereby, it is possible to prevent leakage current from flowing to the ballast resistance region 61r under the silicide block layer 59s without increasing the number of steps. Further, since the pocket region 61p having the opposite conductivity type to the ballast resistor region 61r is formed under the ballast resistor region 61r, it is possible to prevent the depletion layer from spreading from the ballast resistor region 61r and to suppress the leakage current. . The gap between the silicide block layer 59s and the STI 2 is adjusted so that current does not flow easily.

ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。 All examples and conditional expressions given here are intended to help the reader understand the inventions and concepts that have contributed to the promotion of technology, such examples and It is interpreted without being limited to the conditions, and the organization of such examples in the specification is not related to showing the superiority or inferiority of the present invention. While embodiments of the present invention have been described in detail, it will be understood that various changes, substitutions and variations can be made thereto without departing from the spirit and scope of the invention.

１シリコン基板
２ＳＴＩ
３Ｐウエル
４ゲート絶縁膜
５ａ、５ｂゲート電極
６ａ、７ａ、８ａｎ型低濃度不純物拡散領域
６ｂ、６ｃ、７ｂ、８ｂｎ型高濃度不純物拡散領域
９サイドウォール
１０シリサイドブロック層
１１ａ〜１１ｅシリサイド層
１３ａ〜１３ｃ導電プラグ
Ｒバラスト抵抗
３１、３３Ｎウエル
３２、３４Ｐウエル
４１ａ〜４１ｄゲート絶縁膜
５０シリサイドブロック層
５１〜５４ゲート電極
５９ａ〜５９ｄサイドウォール
５９ｓシリサイドブロック層
６０ドレインコンタクト領域
６１ｎ型ドレイン領域
６２ｎ型ソース領域
６３，６４、６７、６８ｐ型ソース／ドレイン領域
６５，６６ｐ型ソース／ドレイン領域
６１ｒバラスト抵抗領域
６１ａ、６２ａ、６５ａ、６５ａｎ型エクステンション領域
６１ｂ、６２ｂ、６５ｂ、６５ｂｎ型高濃度不純物拡散領域
６３ａ、６４ａ、８６ａ、６８ａｐ型エクステンション領域
６３ｂ、６３ｂ、６３ｂ、６３ｂｐ型高濃度不純物拡散領域
６９ａ〜６９ｌシリサイド層
７１ａ〜７１ｈ導電プラグ
ｘ間隙 1 Silicon substrate 2 STI
3 P well 4 Gate insulating films 5a, 5b Gate electrodes 6a, 7a, 8a n-type low concentration impurity diffusion regions 6b, 6c, 7b, 8b n-type high concentration impurity diffusion region 9 sidewall 10 silicide block layers 11a-11e silicide layers 13a-13c Conductive plug R Ballast resistor 31, 33 N well 32, 34 P well 41a-41d Gate insulating film 50 Silicide block layers 51-54 Gate electrodes 59a-59d Side walls 59s Silicide block layer 60 Drain contact region 61 N-type drain Region 62 n-type source regions 63, 64, 67, 68 p-type source / drain regions 65, 66 p-type source / drain regions 61r ballast resistor regions 61a, 62a, 65a, 65a n-type extension regions 61b, 62b, 65b, 65b n-type high Concentration impurity diffusion regions 63a, 64a, 86a, 68a p-type extension regions 63b, 63b, 63b, 63b p-type high concentration impurity diffusion regions 69a-69l silicide layers 71a-71h conductive plug x gap

Claims

半導体基板と、
前記半導体基板における一導電型の活性領域を囲む素子分離層と、
前記活性領域の上方に形成されるゲート電極と、
前記活性領域のうち前記ゲート電極の一側方に形成される反対導電型のソース領域と、
前記活性領域のうち前記ゲート電極の他側方に形成される前記反対導電型のドレイン領域と、
前記ドレイン領域の上で前記ゲート電極及び前記素子分離層から離間し、前記ゲート電極及び前記素子分離層に囲まれて形成され、平面視で開口部を含むシリサイドブロック層と、
前記ドレイン領域のうち前記シリサイドブロック層の下に形成される前記反対導電型の第１の不純物拡散領域と、
前記ドレイン領域のうち前記ゲート電極と前記素子分離層と前記シリサイドブロック層の間の領域に形成され、前記第１の不純物拡散領域に接続する前記反対導電型の第２の不純物拡散領域と、
前記ドレイン領域のうち前記開口部の下に形成され、前記第１の不純物拡散領域に接続する前記反対導電型の第３の不純物拡散領域と、
前記活性領域のうち前記第１の不純物拡散領域の下面に接する前記一導電型の接合領域と、
前記第２の不純物拡散領域及び前記第３の不純物拡散領域の表面に形成されるシリサイド層と、
前記第３の不純物拡散領域に接続される導電プラグと、
を有し、
前記第２の不純物拡散領域の不純物濃度は、前記第１の不純物拡散領域の不純物濃度よりも高く、
前記第３の不純物拡散領域の不純物濃度は、前記第１の不純物拡散領域の不純物濃度よりも高く、
前記第２の不純物拡散領域の深さは、前記第１の不純物拡散領域よりも深く、
前記第３の不純物拡散領域の深さは、前記第１の不純物拡散領域よりも深く、
前記シリサイドブロック層において、前記開口部の内縁から前記素子分離層に向かう方向の外縁への幅が、前記開口部の内縁から前記ゲート電極に向かう方向の外縁への幅よりも大きく形成されている
ことを特徴とする半導体装置。 A semiconductor substrate;
An element isolation layer surrounding an active region of one conductivity type in the semiconductor substrate;
A gate electrode formed above the active region;
A source region of opposite conductivity type formed on one side of the gate electrode in the active region;
A drain region of the opposite conductivity type formed on the other side of the gate electrode in the active region;
A silicide block layer formed on the drain region, spaced apart from the gate electrode and the element isolation layer and surrounded by the gate electrode and the element isolation layer, and including an opening in plan view;
A first impurity diffusion region of the opposite conductivity type formed under the silicide block layer in the drain region;
A second impurity diffusion region of the opposite conductivity type formed in a region between the gate electrode, the element isolation layer, and the silicide block layer in the drain region and connected to the first impurity diffusion region;
A third impurity diffusion region of the opposite conductivity type formed below the opening in the drain region and connected to the first impurity diffusion region;
A junction region of the one conductivity type in contact with a lower surface of the first impurity diffusion region in the active region;
A silicide layer formed on surfaces of the second impurity diffusion region and the third impurity diffusion region;
A conductive plug connected to the third impurity diffusion region;
Have
The impurity concentration of the second impurity diffusion region is higher than the impurity concentration of the first impurity diffusion region,
The impurity concentration of the third impurity diffusion region is higher than the impurity concentration of the first impurity diffusion region,
The second impurity diffusion region is deeper than the first impurity diffusion region,
The depth of the third impurity diffusion region is deeply than the first impurity diffusion region,
In the silicide block layer, the width from the inner edge of the opening to the outer edge in the direction toward the element isolation layer is larger than the width from the inner edge of the opening to the outer edge in the direction toward the gate electrode. <br/> A semiconductor device characterized by the above.

前記第１の不純物拡散領域は、前記ドレイン領域に含まれるＬＤＤ構造の前記反対導電型のエクステンション領域と同じ深さに形成されることを特徴とする請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the first impurity diffusion region is formed to have the same depth as the extension region of the opposite conductivity type of the LDD structure included in the drain region.

前記第１の不純物拡散領域の下面に接する前記一導電型の前記接合領域には、前記第１の不純物拡散領域の下面と接するように前記一導電型のポケット領域が形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。 The one conductivity type pocket region is formed in the junction region of the one conductivity type in contact with the lower surface of the first impurity diffusion region so as to contact the lower surface of the first impurity diffusion region. The semiconductor device according to claim 1 or 2.

前記第３の不純物拡散領域の深さは、前記第２の不純物領域の深さと同じであることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。 The depth of the third impurity diffusion region of the semiconductor device according to any one of claims 1 to 3, characterized in that the same as the depth of the second impurity region.