JP6235412B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP6235412B2
JP6235412B2 JP2014109583A JP2014109583A JP6235412B2 JP 6235412 B2 JP6235412 B2 JP 6235412B2 JP 2014109583 A JP2014109583 A JP 2014109583A JP 2014109583 A JP2014109583 A JP 2014109583A JP 6235412 B2 JP6235412 B2 JP 6235412B2
Authority
JP
Japan
Prior art keywords
film
insulating film
semiconductor device
interlayer insulating
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014109583A
Other languages
English (en)
Other versions
JP2015225939A (ja
Inventor
直 山口
直 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2014109583A priority Critical patent/JP6235412B2/ja
Priority to US14/712,898 priority patent/US20150349015A1/en
Priority to CN201510278644.1A priority patent/CN105280751A/zh
Publication of JP2015225939A publication Critical patent/JP2015225939A/ja
Application granted granted Critical
Publication of JP6235412B2 publication Critical patent/JP6235412B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14645—Colour imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/12—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof structurally associated with, e.g. formed in or on a common substrate with, one or more electric light sources, e.g. electroluminescent light sources, and electrically or optically coupled thereto
    • H01L31/14—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof structurally associated with, e.g. formed in or on a common substrate with, one or more electric light sources, e.g. electroluminescent light sources, and electrically or optically coupled thereto the light source or sources being controlled by the semiconductor device sensitive to radiation, e.g. image converters, image amplifiers or image storage devices
    • H01L31/145—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof structurally associated with, e.g. formed in or on a common substrate with, one or more electric light sources, e.g. electroluminescent light sources, and electrically or optically coupled thereto the light source or sources being controlled by the semiconductor device sensitive to radiation, e.g. image converters, image amplifiers or image storage devices the semiconductor device sensitive to radiation being characterised by at least one potential-jump barrier or surface barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14629—Reflectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14685—Process for coatings or optical elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Description

本発明は、半導体装置およびその製造方法に関し、例えば、固体撮像素子を含む半導体装置およびその製造方法に好適に利用できるものである。
デジタルカメラなどに用いられる固体撮像素子（以下、単に撮像素子とも称する）として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いたＣＭＯＳイメージセンサの開発が進められている。このＣＭＯＳイメージセンサは、マトリクス状に配列され、光をそれぞれ検出する複数の画素を有している。また、これらの複数の画素の各々の内部には、光を検出して電荷を発生させるフォトダイオードなどの光電変換素子が形成されている。
このようなＣＭＯＳイメージセンサでは、画素数の増加に伴って、複数の画素の各々に光が入射される効率を向上させるために、それぞれの画素において、フォトダイオードの上方に光導波路が形成されている。
特開２０１２−１８６３６４号公報（特許文献１）には、固体撮像装置において、半導体基板に形成され、光を信号電荷に変換する受光部と、光透過層に形成されたコアを有する光導波路とが設けられる技術が開示されている。また、非特許文献１には、フォトダイオードの上方に、窒化シリコン膜からなる光導波路が形成される技術が開示されている。
特開２０１２−１８６３６４号公報
H.Watanabe et al., "A 1.4μm front-side illuminated image sensor with novel light guiding structure consisting of stacked lightpipes", 2011 IEEE International Electron Devices Meeting (IEDM2011), pp.179-182 (2011).
このようなＣＭＯＳイメージセンサを備えた半導体装置では、例えば酸化シリコン膜からなる絶縁膜のうち、光導波路となる部分に凹部を形成し、形成された凹部の内部に、例えば窒化シリコン膜からなり、光導波路となる絶縁膜を埋め込むことにより、光導波路の内部における屈折率を、光導波路の外部における屈折率よりも大きくすることがある。
ところが、凹部の内部を例えば窒化シリコン膜からなる絶縁膜で埋め込むことは、困難である。また、凹部を絶縁膜で埋め込んだ後、凹部の外部に形成された絶縁膜を研削または研磨して平坦化することは、困難である。
また、フォトダイオードに入射される入射光が、凹部の内部に埋め込まれた絶縁膜からなる光導波路を通る際に減衰することにより、フォトダイオードに入射される入射光の光量が減少するので、ＣＭＯＳイメージセンサの感度が低下し、半導体装置の性能が低下する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置において、半導体基板の主面上に、フォトダイオードを覆うように絶縁膜部が形成され、フォトダイオードの中心と重なる部分の絶縁膜部の上面に、凹部が形成され、絶縁膜部上に、凹部を閉塞するように透過膜が形成されている。凹部と透過膜とにより空間が形成され、空間は、平面視において、フォトダイオードの中心と重なるように配置されている。
また、他の実施の形態によれば、半導体装置の製造方法において、半導体基板の主面上に、フォトダイオードを覆うように絶縁膜部を形成し、フォトダイオードの中心と重なる部分の絶縁膜部の上面に、凹部を形成し、絶縁膜部上に、凹部を閉塞するように透過膜を形成する。凹部と透過膜とにより空間が形成され、空間は、平面視において、フォトダイオードの中心と重なるように配置される。
一実施の形態によれば、半導体装置の性能を向上させることができる。
画素の構成例を示す回路図である。 実施の形態１の半導体装置の画素を示す平面図である。 実施の形態１の半導体装置が形成される半導体基板および素子領域を示す平面図である。 実施の形態１の半導体装置の周辺回路領域に形成されるトランジスタを示す平面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の画素の一例を示す平面図である。 実施の形態１の半導体装置の画素の他の例を示す平面図である。 実施の形態１の半導体装置の画素の他の例を示す断面図である。 ｎ型ウェルとｐ型ウェルとの境界における不純物濃度の変化を模式的に示すグラフである。 実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。 実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の変形例の半導体装置の構成を示す断面図である。 実施の形態１の変形例の半導体装置の構成を示す断面図である。 実施の形態１の変形例の半導体装置の製造工程を示す断面図である。 実施の形態１の変形例の半導体装置の製造工程を示す断面図である。 実施の形態１の変形例の半導体装置の製造工程を示す断面図である。 実施の形態１の変形例の半導体装置の製造工程を示す断面図である。 実施の形態１の変形例の半導体装置の製造工程を示す断面図である。 実施の形態１の変形例の半導体装置の製造工程を示す断面図である。 実施の形態１の変形例の半導体装置の製造工程を示す断面図である。 実施の形態１の変形例の半導体装置の製造工程を示す断面図である。 比較例１の半導体装置の構成を示す断面図である。 比較例２の半導体装置の構成を示す断面図である。 実施の形態２の半導体装置の構成を示す断面図である。 実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置の構成を示す断面図である。 実施の形態３の半導体装置の製造工程の一部を示す製造プロセスフロー図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
なお、以下の実施の形態においてＡ〜Ｂとして範囲を示す場合には、特に明示した場合を除き、Ａ以上Ｂ以下を示すものとする。
（実施の形態１）
以下、図面を参照しながら本実施の形態１の半導体装置の構造および製造工程について詳細に説明する。本実施の形態１では、半導体装置が、ＣＭＯＳイメージセンサを備えている例について説明する。
＜半導体装置の構成＞
図１は、画素の構成例を示す回路図である。なお、図１では、１個の画素を示すが、実際にカメラなどの電子機器に使用される画素数は数百万のものがある。
図１に示すように、画素ＰＵは、例えば、フォトダイオードＰＤと、４つのＭＯＳＦＥＴとで構成される。これらのＭＯＳＦＥＴは、ｎチャネル型であり、ＲＳＴはリセットトランジスタ、ＴＸは転送用トランジスタ、ＳＥＬは選択トランジスタ、ＡＭＩは増幅トランジスタである。転送用トランジスタＴＸは、フォトダイオードＰＤにより生成された電荷を転送する。なお、これらのトランジスタの他に、他のトランジスタや容量素子などの素子が組み込まれることもある。また、これらのトランジスタの接続形態には種々の変形・応用形態がある。また、ＭＯＳＦＥＴは、Metal Oxide Semiconductor Field Effect Transistorの略であり、ＭＩＳＦＥＴと示されることもある。さらに、ＦＥＴ（Field Effect Transistor）は、電界効果トランジスタの略である。
なお、複数の画素ＰＵは、図３を用いて後述する画素領域１Ａに配置されている。
図１に示す回路例においては、接地電位ＧＮＤとノードｎ１との間にフォトダイオードＰＤと転送用トランジスタＴＸとが直列に接続されている。ノードｎ１と電源電位ＶＤＤとの間にはリセットトランジスタＲＳＴが接続されている。電源電位ＶＤＤと出力線ＯＬとの間には、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが直列に接続されている。この増幅トランジスタＡＭＩのゲート電極はノードｎ１に接続されている。また、リセットトランジスタＲＳＴのゲート電極はリセット線ＬＲＳＴに接続されている。また、選択トランジスタＳＥＬのゲート電極は選択線ＳＬと接続され、転送用トランジスタＴＸのゲート電極は転送線ＬＴＸと接続されている。
例えば、転送線ＬＴＸおよびリセット線ＬＲＳＴを立ち上げてＨレベルとし、転送用トランジスタＴＸおよびリセットトランジスタＲＳＴをオン状態とする。この結果、フォトダイオードＰＤの電荷が抜かれて空乏化される。その後、転送用トランジスタＴＸをオフ状態とする。
この後、例えば、カメラなどの電子機器のメカニカルシャッターを開くと、シャッターが開いている間、フォトダイオードＰＤにおいて、入射光によって電荷が発生し、蓄積される。つまり、フォトダイオードＰＤは、入射光を受光して電荷を生成する。言い換えれば、フォトダイオードＰＤは、入射光を受光して電荷に変換する。
次いで、シャッターを閉じた後、リセット線ＬＲＳＴを立ち下げてＬレベルとし、リセットトランジスタＲＳＴをオフ状態とする。さらに、選択線ＳＬおよび転送線ＬＴＸを立ち上げてＨレベルとし、選択トランジスタＳＥＬおよび転送用トランジスタＴＸをオン状態とする。これにより、フォトダイオードＰＤにより生成された電荷が転送用トランジスタＴＸのノードｎ１側の端部（後述する図２に示すフローティングディフュージョンＦＤ）に転送される。このとき、フローティングディフュージョンＦＤの電位は、フォトダイオードＰＤから転送された電荷に応じた値に変化し、この値が、増幅トランジスタＡＭＩにより増幅され出力線ＯＬに表れる。この出力線ＯＬの電位が、出力信号として読み出される。
図２は、実施の形態１の半導体装置の画素を示す平面図である。
図２に示すように、本実施の形態１の半導体装置の画素ＰＵ（図１参照）は、フォトダイオードＰＤと転送用トランジスタＴＸとが配置されている活性領域ＡｃＴＰと、リセットトランジスタＲＳＴが配置されている活性領域ＡｃＲとを有する。さらに、画素ＰＵは、選択トランジスタＳＥＬと増幅トランジスタＡＭＩとが配置されている活性領域ＡｃＡＳと、接地電位線と接続されているプラグＰｇが配置されている活性領域ＡｃＧとを有する。
活性領域ＡｃＲには、ゲート電極Ｇｒが配置され、その両側のソース・ドレイン領域上にはプラグＰｒ１およびＰｒ２が配置されている。このゲート電極Ｇｒとソース・ドレイン領域とによりリセットトランジスタＲＳＴが構成される。
活性領域ＡｃＴＰには、ゲート電極Ｇｔが配置され、平面視において、ゲート電極Ｇｔの両側のうちの一方には、フォトダイオードＰＤが配置されている。また、平面視において、ゲート電極Ｇｔの両側のうちの他方には、電荷蓄積部または浮遊拡散層としての機能を有する、フローティングディフュージョンＦＤが配置されている。フォトダイオードＰＤは、ｐｎ接合ダイオードであり、例えば、複数のｎ型またはｐ型の不純物領域、すなわち半導体領域より構成される。また、フローティングディフュージョンＦＤは、例えば、ｎ型の不純物領域、すなわち半導体領域で構成される。このフローティングディフュージョンＦＤ上には、プラグＰｆｄが配置されている。
活性領域ＡｃＡＳには、ゲート電極Ｇａおよびゲート電極Ｇｓが配置され、活性領域ＡｃＡＳのゲート電極Ｇａ側の端部にはプラグＰａが配置され、活性領域ＡｃＡＳのゲート電極Ｇｓ側の端部にはプラグＰｓが配置されている。ゲート電極Ｇａおよびゲート電極Ｇｓの両側は、ソース・ドレイン領域であり、このゲート電極Ｇａおよびゲート電極Ｇｓとソース・ドレイン領域とにより、直列に接続された選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが構成されている。
活性領域ＡｃＧの上部にはプラグＰｇが配置されている。このプラグＰｇは、接地電位線と接続される。よって、活性領域ＡｃＧは、半導体基板のウェル領域に、接地電位ＧＮＤを印加するための給電領域である。
上記プラグＰｒ１、プラグＰｒ２、プラグＰｇ、プラグＰｆｄ、プラグＰａおよびプラグＰｓを、複数の配線層（例えば、後述する図５に示す配線Ｍ１〜Ｍ３）により接続する。また、ゲート電極Ｇｒ、ゲート電極Ｇｔ、ゲート電極Ｇａおよびゲート電極Ｇｓのそれぞれの上のプラグＰｒｇ、プラグＰｔｇ、プラグＰａｇおよびプラグＰｓｇを、複数の配線層（例えば、後述する図５に示す配線Ｍ１〜Ｍ３）により接続する。これにより、図１に示す回路を構成することができる。
図３は、実施の形態１の半導体装置が形成される半導体基板および素子領域を示す平面図である。図３に示すように、半導体基板１Ｓは、半導体基板１Ｓの表面側に、複数の素子領域ＣＨＰを有し、１つの素子領域ＣＨＰは、画素領域１Ａと、画素領域１Ａと異なる周辺回路領域２Ａとを有する。画素領域１Ａには、複数の画素ＰＵが配置されている。したがって、前述した活性領域ＡｃＴＰは、半導体基板１Ｓの表面側の画素領域１Ａに形成されている。また、周辺回路領域２Ａには、論理回路、すなわちロジック回路が配置されている。この論理回路は、例えば、画素領域１Ａから出力される出力信号を演算し、この演算結果に基づき画像データが出力される。
なお、半導体基板１Ｓは、一方の主面としての表面と、表面と反対側の他方の主面である裏面を有するものとし、表面側に、素子領域ＣＨＰが形成されるものとする。
図４は、実施の形態１の半導体装置の周辺回路領域に形成されるトランジスタを示す平面図である。
図４に示すように、周辺回路領域２Ａには、ロジックトランジスタとしてのトランジスタＬＴが配置されている。このトランジスタＬＴは、電子をキャリアとするＮ型ＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）および正孔をキャリアとするＰ型ＭＯＳＦＥＴで構成され、図４に示すトランジスタＬＴは、論理回路を構成するトランジスタ、例えばＮＭＯＳＦＥＴのうちの一つである。半導体基板１Ｓの表面側の周辺回路領域２Ａには、活性領域ＡｃＬが形成されている。活性領域ＡｃＬには、ゲート電極Ｇｌｔが配置され、ゲート電極Ｇｌｔの両側であって、活性領域ＡｃＬの内部には、図６を用いて後述する高濃度半導体領域ＮＲを含むソース・ドレイン領域が形成されている。また、ソース・ドレイン領域上、すなわち活性領域ＡｃＬ上には、プラグＰｔ１およびＰｔ２が配置されている。
図４においては、１つのトランジスタＬＴのみを示している。しかし、周辺回路領域２Ａには、複数のトランジスタが配置されている。これらの複数のトランジスタのソース・ドレイン領域上のプラグまたはゲート電極上のプラグを複数の配線層（例えば、後述する図６に示す配線Ｍ１〜Ｍ３）により接続することで、論理回路を構成することができる。また、トランジスタ以外の素子、例えば、容量素子や他の構成のトランジスタなどが論理回路に組み込まれる場合もある。
なお、以下では、トランジスタＬＴがｎチャネル型のＭＩＳＦＥＴである例を説明するが、例えばＣＭＩＳＦＥＴを構成する場合など、トランジスタＬＴがｐチャネル型のＭＩＳＦＥＴであってもよい。
＜画素領域および周辺回路領域の素子構造＞
次いで、画素領域および周辺回路領域の素子構造を説明する。図５および図６は、実施の形態１の半導体装置の構成を示す断面図である。図５は、図２のＡ−Ａ断面に対応している。図６は、図４のＢ−Ｂ断面に対応している。
図５に示すように、半導体基板１Ｓの主面としての表面の一部の領域である画素領域１Ａの活性領域ＡｃＴＰには、ｐ型ウェルＰＷＬおよびｎ型ウェルＮＷＬからなるフォトダイオードＰＤと、転送用トランジスタＴＸとが形成されている。図６に示すように、半導体基板１Ｓの主面としての表面の他の領域である周辺回路領域２Ａの活性領域ＡｃＬには、トランジスタＬＴが形成されている。
半導体基板１Ｓは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物（ドナー）を含有する単結晶シリコンである。活性領域ＡｃＴＰの外周には素子分離領域ＬＣＳが配置されている。このように、素子分離領域ＬＣＳで囲まれた半導体基板１Ｓの露出領域が、活性領域ＡｃＴＰ等の活性領域となる。
活性領域ＡｃＴＰおよび活性領域ＡｃＬには、ホウ素（Ｂ）などのｐ型不純物を導入した半導体領域としてのｐ型ウェルＰＷＬが形成されている。
図５に示すように、画素領域１Ａの活性領域ＡｃＴＰにおいては、ｐ型ウェルＰＷＬに内包されるように、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入した半導体領域としてのｎ型ウェルＮＷＬが形成されている。このｐ型ウェルＰＷＬとｎ型ウェルＮＷＬによって、フォトダイオードＰＤが構成される。
このｎ型ウェルＮＷＬの表面の一部には、ｐ＋型半導体領域ＰＲが形成されている。このｐ＋型半導体領域ＰＲは、半導体基板１Ｓの表面に多数形成されている界面準位に基づく電子の発生を抑制する目的で形成される。すなわち、半導体基板１Ｓの表面領域では、界面準位の影響により、光が照射されていない状態でも電子が発生し、暗電流の増加を引き起こす場合がある。このため、電子を多数キャリアとするｎ型ウェルＮＷＬの表面に、正孔を多数キャリアとするｐ＋型半導体領域ＰＲを形成することにより、光が照射されていない状態での電子の発生を抑制でき、暗電流の増加を抑制することができる。
また、平面視において、ｎ型ウェルＮＷＬの一部と重なるように、ゲート電極Ｇｔが形成されている。このゲート電極Ｇｔは、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを介して配置され、その両側の側壁には、側壁絶縁膜としてのサイドウォールＳＷが形成されている。
なお、本願明細書では、平面視において、とは、半導体基板１Ｓの主面としての表面に垂直な方向から視た場合を意味する。
このゲート電極Ｇｔの一方（フォトダイオードＰＤと逆側）には、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ型の高濃度半導体領域ＮＲが形成されている。ｎ型の高濃度半導体領域ＮＲは、フローティングディフュージョンＦＤとしての半導体領域であり、転送用トランジスタＴＸのドレイン領域でもある。
フォトダイオードＰＤの表面、すなわちｎ型ウェルＮＷＬおよびｐ＋型半導体領域ＰＲの表面には、キャップ絶縁膜ＣＡＰが形成されている。このキャップ絶縁膜ＣＡＰは、半導体基板１Ｓの表面特性、すなわち界面特性を良好に保つために形成される。このキャップ絶縁膜ＣＡＰ上には、反射防止膜ＡＲＦが形成されている。すなわち、反射防止膜ＡＲＦは、ｎ型ウェルＮＷＬ上に形成されている。
一方、図６に示すように、周辺回路領域２Ａにおける活性領域ＡｃＬのｐ型ウェルＰＷＬ上には、ゲート絶縁膜ＧＯＸを介してゲート電極Ｇｌｔが形成されており、その両側の側壁には、サイドウォールＳＷが形成されている。また、両側の側壁にサイドウォールＳＷが形成されたゲート電極Ｇｌｔのさらに両側のｐ型ウェルＰＷＬ中には、ソース・ドレイン領域が形成されている。このソース・ドレイン領域は、ＬＤＤ（Lightly Doped Drain）構造を有し、ｎ型の低濃度半導体領域ＮＭ、すなわちｎ−型半導体領域ＮＭ、および、ｎ型の高濃度半導体領域ＮＲ、すなわちｎ＋型半導体領域ＮＲからなる。また、ｎ型の高濃度半導体領域ＮＲの表面には、例えばニッケルシリサイドなどの金属シリサイドからなるシリサイド層ＳＩＬが形成されている。
なお、フローティングディフュージョンＦＤとしてのｎ型の高濃度半導体領域ＮＲの表面には、シリサイド層が形成されていない。すなわち、フローティングディフュージョンＦＤの上層部には、シリサイド層が形成されていない。
画素領域１Ａでは、ゲート電極Ｇｔおよび反射防止膜ＡＲＦ上を含めて半導体基板１Ｓを覆うように、層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通して、フローティングディフュージョンＦＤとしてのｎ型の高濃度半導体領域ＮＲに達するプラグＰｆｄが形成されている。すなわち、画素領域１Ａでは、半導体基板１Ｓの表面上に、反射防止膜ＡＲＦおよびキャップ絶縁膜ＣＡＰを介してフォトダイオードＰＤを覆うように、層間絶縁膜ＩＬ１が形成されている。また、周辺回路領域２Ａでは、ゲート電極Ｇｌｔを含めて半導体基板１Ｓを覆うように、層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通して、ｎ型の高濃度半導体領域ＮＲの表面、すなわち上層部に形成されたシリサイド層ＳＩＬに達するプラグＰｔ１およびプラグＰｔ２が形成されている。
層間絶縁膜ＩＬ１は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とした酸化シリコン膜から形成されている。そして、プラグＰｆｄ、プラグＰｔ１およびプラグＰｔ２は、層間絶縁膜ＩＬ１に形成されたコンタクトホールに、例えば、チタン膜およびチタン膜上に形成された窒化チタン膜、すなわちチタン／窒化チタン膜からなるバリア導体膜と、バリア導体膜上に形成されたタングステン膜とを埋め込むことにより形成されている。
なお、図５および図６に表れないプラグも層間絶縁膜ＩＬ１中に形成されている。また、図５および図６には表れないが、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩも、ｐ型ウェルＰＷＬ上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の両側のｐ型ウェルＰＷＬ中に形成されたソース・ドレイン領域を有する（図２参照）。選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩは直列に接続されているため、一方のソース・ドレイン領域を共有している（図２参照）。
そして、画素領域１Ａおよび周辺回路領域２Ａで、層間絶縁膜ＩＬ１上には、例えば、層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２に配線Ｍ１が形成されている。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜から形成されるが、これに限定されるものではなく、酸化シリコン膜よりも誘電率の低い低誘電率膜から形成することもできる。低誘電率膜としては、例えばＳｉＯＣ膜を挙げることができる。また、配線Ｍ１は、例えば銅（Ｃｕ）配線から形成されており、ダマシン法を使用することにより形成することができる。なお、後述する変形例で説明するように、配線Ｍ１は、銅配線に限定されるものではなく、アルミニウム（Ａｌ）配線から形成することもできる。
配線Ｍ１が例えば銅配線からなるとき、層間絶縁膜ＩＬ２上には、例えば炭窒化ケイ素（ＳｉＣＮ）膜などの絶縁膜からなるライナー膜ＬＦ１が形成されている。ライナー膜ＬＦ１は、例えば銅配線からなる配線Ｍ１の拡散を防止する拡散防止膜である。また、ライナー膜ＬＦ１は、層間絶縁膜ＩＬ２を保護する保護膜である。
ライナー膜ＬＦ１上には、例えば酸化シリコン膜または低誘電率膜からなる層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３に、例えば銅配線からなる配線Ｍ２が形成されている。配線Ｍ２が例えば銅配線からなるとき、層間絶縁膜ＩＬ３上には、例えばＳｉＣＮ膜などの絶縁膜からなるライナー膜ＬＦ２が形成されている。ライナー膜ＬＦ２は、例えば銅配線からなる配線Ｍ２の拡散を防止する拡散防止膜である。また、ライナー膜ＬＦ２は、層間絶縁膜ＩＬ３を保護する保護膜である。
ライナー膜ＬＦ２上には、例えば酸化シリコン膜または低誘電率膜からなる層間絶縁膜ＩＬ４が形成されており、この層間絶縁膜ＩＬ４に、例えば銅配線からなる配線Ｍ３が形成されている。配線Ｍ３が例えば銅配線からなるとき、層間絶縁膜ＩＬ４上には、例えばＳｉＣＮ膜などの絶縁膜からなるライナー膜ＬＦ３が形成されている。ライナー膜ＬＦ３は、例えば銅配線からなる配線Ｍ３の拡散を防止する拡散防止膜である。また、ライナー膜ＬＦ３は、層間絶縁膜ＩＬ４を保護する保護膜である。ライナー膜ＬＦ３上には、例えば酸化シリコン膜または低誘電率膜からなる層間絶縁膜ＩＬ５が形成されている。
このようにして、複数の層間絶縁膜ＩＬ２〜ＩＬ５のうち、複数の層間絶縁膜ＩＬ２〜ＩＬ４の各々の内部にそれぞれ形成された複数の配線Ｍ１〜Ｍ３により、配線層ＷＬ１（図６参照）が形成されている。また、層間絶縁膜ＩＬ１〜ＩＬ５およびライナー膜ＬＦ１〜ＬＦ３、ならびに、反射防止膜ＡＲＦおよびキャップ絶縁膜ＣＡＰをまとめて絶縁膜部ＩＦ１と称する場合、半導体基板１Ｓの主面上、すなわち表面上に、フォトダイオードＰＤを覆うように、絶縁膜部ＩＦ１が形成されている。このとき、絶縁膜部ＩＦ１は、層間絶縁膜ＩＬ１と、複数の第１絶縁層としての層間絶縁膜ＩＬ２〜ＩＬ４の各々と、複数の第２絶縁層としてのライナー膜ＬＦ１〜ＬＦ３の各々とが交互に積層された積層絶縁膜と、を含む。また、好適には、複数のライナー膜ＬＦ１〜ＬＦ３の各々は、複数の層間絶縁膜ＩＬ２〜ＩＬ４のいずれとも異なる材料からなる。
なお、例えば層間絶縁膜ＩＬ５には配線が形成されていないように、複数の層間絶縁膜ＩＬ２〜ＩＬ５の全てに配線が形成されていなくてもよく、複数の層間絶縁膜ＩＬ２〜ＩＬ５のいずれかの層間絶縁膜に形成された配線により配線層ＷＬ１が形成されていてもよい。
画素領域１Ａでは、配線Ｍ１〜Ｍ３は、フォトダイオードＰＤと平面的に重ならないように形成されている。これは、フォトダイオードＰＤに入射される光が配線Ｍ１〜Ｍ３によって遮られないようにするためである。
画素領域１Ａでは、層間絶縁膜ＩＬ１〜ＩＬ５およびライナー膜ＬＦ１〜ＬＦ３には、例えば層間絶縁膜ＩＬ１〜ＩＬ５およびライナー膜ＬＦ１〜ＬＦ３を貫通して反射防止膜ＡＲＦに達する凹部ＣＣ１が形成されている。凹部ＣＣ１は、平面視において、フォトダイオードＰＤの中心ＣＰと重なるように、形成されている。したがって、前述したように、層間絶縁膜ＩＬ１〜ＩＬ５およびライナー膜ＬＦ１〜ＬＦ３、ならびに、反射防止膜ＡＲＦおよびキャップ絶縁膜ＣＡＰをまとめて絶縁膜部ＩＦ１と称する場合、凹部ＣＣ１は、平面視において、フォトダイオードＰＤの中心ＣＰと重なる部分の絶縁膜部ＩＦ１の上面に、形成されている。
なお、本願明細書では、平面視におけるフォトダイオードＰＤの中心とは、平面視におけるフォトダイオードＰＤの重心を意味する。
また、図５に示す例では、凹部ＣＣ１は、層間絶縁膜ＩＬ１〜ＩＬ５およびライナー膜ＬＦ１〜ＬＦ３を貫通して反射防止膜ＡＲＦの上面に達するように、形成されている。すなわち、凹部ＣＣ１は、絶縁膜部ＩＦ１の上面から絶縁膜部ＩＦ１の途中まで達するように、形成されている。あるいは、凹部ＣＣ１は、例えば、層間絶縁膜ＩＬ５、ならびに、ライナー膜ＬＦ３、層間絶縁膜ＩＬ４、ライナー膜ＬＦ２、層間絶縁膜ＩＬ３、ライナー膜ＬＦ１および層間絶縁膜ＩＬ２からなる積層絶縁膜を貫通して、層間絶縁膜ＩＬ１に達するように、形成されていてもよい。
画素領域１Ａおよび周辺回路領域２Ａで、層間絶縁膜ＩＬ５上には、例えば酸化シリコン膜または低誘電率膜からなる透過膜ＴＦ１が形成されている。
画素領域１Ａでは、透過膜ＴＦ１は、フォトダイオードＰＤに入射される入射光を透過させる。また、透過膜ＴＦ１は、層間絶縁膜ＩＬ５上に、すなわち絶縁膜部ＩＦ１上に、凹部ＣＣ１を閉塞するように形成された透過膜部である。透過膜ＴＦ１の膜厚は、例えば１００〜５００ｎｍである。また、透過膜ＴＦ１が、例えば酸化シリコン膜または低誘電率膜からなる場合、可視光に対する透過膜ＴＦ１の透過率を向上させることができる。
凹部ＣＣ１と透過膜ＴＦ１とにより、中空の空間ＳＰ１が形成されている。前述したように、凹部ＣＣ１は、平面視において、フォトダイオードＰＤの中心ＣＰと重なる部分の絶縁膜部ＩＦ１の上面に形成されている。したがって、空間ＳＰ１は、平面視において、フォトダイオードＰＤの中心ＣＰと重なるように配置されている。
空間ＳＰ１は、フォトダイオードＰＤに入射光を導く中空の光導波路ＷＧ１である。すなわち、透過膜ＴＦ１を透過した光が中空の光導波路ＷＧ１としての空間ＳＰ１を通してフォトダイオードＰＤに入射される。そのため、透過膜ＴＦ１を透過し、光導波路ＷＧ１に入射された入射光を、減衰させずにフォトダイオードＰＤに導くことができる。
周辺回路領域２Ａでは、透過膜ＴＦ１、層間絶縁膜ＩＬ５およびライナー膜ＬＦ３を貫通して、層間絶縁膜ＩＬ４に形成された配線Ｍ３に達するプラグＰｔ３が形成されている。また、周辺回路領域２Ａでは、透過膜ＴＦ１上には、電極パッドＥＰ１が形成され、この電極パッドＥＰ１は、プラグＰｔ３と電気的に接続されている。
画素領域１Ａおよび周辺回路領域２Ａでは、透過膜ＴＦ１上に、例えば窒化シリコン膜からなる保護膜ＰＦ１が形成されている。
画素領域１Ａでは、凹部ＣＣ１の上方に位置する部分の保護膜ＰＦ１には、保護膜ＰＦ１を貫通して透過膜ＴＦ１に達する開口部ＯＰ１が形成されている。開口部ＯＰ１の内部には、カラーフィルタ層ＣＦが形成されている。すなわち、カラーフィルタ層ＣＦは、凹部ＣＣ１の上方に位置する部分の透過膜ＴＦ１上に、形成されている。
カラーフィルタ層ＣＦは、例えば赤（Ｒ）、緑（Ｇ）または青（Ｂ）などの特定の色の光を透過させ、その他の色の光を透過させない膜である。言い換えれば、カラーフィルタ層ＣＦは、ある特定の範囲の波長の光を透過させ、その他の波長の光を透過させない膜である。したがって、カラーフィルタ層ＣＦは、例えば赤（Ｒ）、緑（Ｇ）および青（Ｂ）の各色に着色された膜からなる。
周辺回路領域２Ａでは、保護膜ＰＦ１は、透過膜ＴＦ１上に、電極パッドＥＰ１を覆うように、形成されている。電極パッドＥＰ１上の保護膜ＰＦ１には、保護膜ＰＦ１を貫通して電極パッドＥＰ１に達する開口部ＯＰ２が形成されており、開口部ＯＰ２の底部には、電極パッドＥＰ１が露出している。
画素領域１Ａでは、カラーフィルタ層ＣＦ上に、上面として凸曲面を有するマイクロレンズＭＬが形成されている。マイクロレンズＭＬは、その上面が湾曲した凸レンズであり、光を透過させる膜からなる。
図５において、光が画素ＰＵ（図１参照）に照射されると、まず、入射光は、マイクロレンズＭＬを透過する。その後、カラーフィルタ層ＣＦおよび透過膜ＴＦ１を透過した後、中空の光導波路ＷＧ１としての空間ＳＰ１を通って反射防止膜ＡＲＦに入射される。反射防止膜ＡＲＦでは、入射光の反射が抑制されて充分な光量の入射光がフォトダイオードＰＤに入射される。
フォトダイオードＰＤでは、入射光のエネルギーがシリコンのバンドギャップよりも大きいため、光電変換により入射光が吸収されて正孔電子対が生成される。このとき生成された電子は、ｎ型ウェルＮＷＬに蓄積される。そして、適切なタイミングで、転送用トランジスタＴＸをオンする。具体的には、転送用トランジスタＴＸのゲート電極にしきい値電圧以上の電圧を印加する。すると、ゲート絶縁膜直下のチャネル形成領域にチャネル領域が形成され、転送用トランジスタＴＸのソース領域としてのｎ型ウェルＮＷＬと、転送用トランジスタＴＸのドレイン領域としてのｎ型の高濃度半導体領域ＮＲとが、電気的に導通することになる。この結果、ｎ型ウェルＮＷＬに蓄積された電子は、チャネル領域を通ってドレイン領域に達し、ドレイン領域から配線層を伝わって外部回路に取り出される。
なお、転送用トランジスタのドレイン領域としてのｎ型の高濃度半導体領域ＮＲの表面、すなわち上層部に、シリサイド層ＳＩＬが形成されていてもよい。これにより、ｎ型の高濃度半導体領域ＮＲとプラグＰｆｄとの接続抵抗を低減することができる。
＜中空の光導波路の配置＞
次いで、平面視における中空の光導波路の配置について説明する。例えば一眼レフカメラ用のＣＭＯＳイメージセンサなど、高感度を有するＣＭＯＳイメージセンサを備えた半導体装置では、例えば平面視において、矩形形状を有する画素の１辺の長さが、例えば２〜４μｍ程度であり、１μｍを超えることがある。以下では、画素の１辺の長さが、１μｍを超える場合を例示して説明する。
図７は、実施の形態１の半導体装置の画素の一例を示す平面図である。図７に示す例では、活性領域ＡｃＴＰが、平面視において、辺ＳＤ１と、辺ＳＤ１と交差する辺ＳＤ２と、辺ＳＤ１と対向する辺ＳＤ３と、辺ＳＤ２と対向する辺ＳＤ４とを有し、矩形形状を有する。
中空の光導波路ＷＧ１としての空間ＳＰ１、すなわち凹部ＣＣ１は、平面視において、フォトダイオードＰＤの中心ＣＰと重なる部分の絶縁膜部ＩＦ１（図５参照）の上面に形成されている。これにより、フォトダイオードＰＤのうち、少なくとも平面視における中央部には、マイクロレンズＭＬ（図５参照）およびカラーフィルタ層ＣＦ（図５参照）を透過した光が、中空の光導波路ＷＧ１を通して入射される。そのため、マイクロレンズＭＬおよびカラーフィルタ層ＣＦを透過した光が、フォトダイオードＰＤの中央部に入射されるまでに減衰しないので、ＣＭＯＳイメージセンサの感度を向上させることができる。
好適には、凹部ＣＣ１は、平面視において、フォトダイオードＰＤが形成された領域内に形成される。このとき、中空の光導波路ＷＧ１としての空間ＳＰ１は、平面視において、フォトダイオードＰＤが形成された領域内に配置される。フォトダイオードＰＤのうち、平面視における外周部には、例えば結晶欠陥が存在することなどにより、光を照射していない状態でも流れる電流である暗電流が発生し、撮像される画像の劣化を引き起こすおそれがある。したがって、中空の光導波路ＷＧ１が、平面視において、フォトダイオードＰＤが形成された領域内に配置されることにより、フォトダイオードＰＤのうち、平面視における外周部に光が照射されにくくなるので、暗電流を低減することができる。
ここで、平面視におけるフォトダイオードＰＤの外周の位置、および、平面視における中空の光導波路ＷＧ１の外周の位置が、活性領域ＡｃＴＰの外周の位置と同じ位置である場合を考える。また、活性領域ＡｃＴＰの辺ＳＤ１およびＳＤ３の長さを長さＬＮ１とし、活性領域ＡｃＴＰの辺ＳＤ２およびＳＤ４の長さを長さＬＮ２とする。このとき、辺ＳＤ１および辺ＳＤ３に沿った方向における中空の光導波路ＷＧ１の幅ＷＤ１は、活性領域ＡｃＴＰの辺ＳＤ１および辺ＳＤ３の長さＬＮ１に略等しく、辺ＳＤ２および辺ＳＤ４に沿った方向における中空の光導波路ＷＧ１の幅ＷＤ２は、活性領域ＡｃＴＰの辺ＳＤ２および辺ＳＤ４の長さＬＮ２に略等しい。
図７に示す例で、例えば、長さＬＮ１が３．２μｍであり、長さＬＮ２が２．４μｍであり、幅ＷＤ１が長さＬＮ１に等しく、幅ＷＤ２が長さＬＮ２に等しく、中空の光導波路ＷＧ１の深さＤＰ１（図５参照）が３．５〜３．９μｍであるとする。このとき、中空の光導波路ＷＧ１の幅ＷＤ１または幅ＷＤ２に対する深さＤＰ１の比であるアスペクト比ＲＴ１は、１．１〜１．６となる。あるいは、例えば、長さＬＮ１が５．７μｍであり、長さＬＮ２が４μｍであり、幅ＷＤ１が長さＬＮ１に等しく、幅ＷＤ２が長さＬＮ２に等しく、中空の光導波路ＷＧ１の深さＤＰ１が４．３μｍであるとする。このとき、中空の光導波路ＷＧ１の幅ＷＤ１または幅ＷＤ２に対する深さＤＰ１の比であるアスペクト比ＲＴ１は、１．１または０．７５となる。
図８は、実施の形態１の半導体装置の画素の他の例を示す平面図である。図９は、実施の形態１の半導体装置の画素の他の例を示す断面図である。図９は、図８のＣ−Ｃ線に沿った断面図である。なお、図９では、キャップ絶縁膜ＣＡＰ（図５参照）、および、キャップ絶縁膜ＣＡＰよりも上方に位置する部分の図示を省略している。
図８に示す例でも、図７に示す例と同様に、活性領域ＡｃＴＰが、平面視において、辺ＳＤ１と、辺ＳＤ１と交差する辺ＳＤ２と、辺ＳＤ１と対向する辺ＳＤ３と、辺ＳＤ２と対向する辺ＳＤ４とを有し、矩形形状を有する。
一方、図８に示す例では、平面視において、１つの活性領域ＡｃＴＰの内部に、フォトダイオードＰＤとして、２つのフォトダイオードＰＤ１およびＰＤ２が互いに離れて配置されている。このような場合、１つの活性領域ＡｃＴＰに１つの画素ＰＵが形成されるものの、１つの画素ＰＵは、２つのフォトダイオードＰＤ１およびＰＤ２からなる。
図８に示す例では、中空の光導波路ＷＧ１としての空間ＳＰ１、すなわち凹部ＣＣ１は、平面視において、フォトダイオードＰＤ１の中心ＣＰとしての中心ＣＰ１、および、フォトダイオードＰＤ２の中心ＣＰとしての中心ＣＰ２と重なる部分の絶縁膜部ＩＦ１（図５参照）の上面に形成されている。これにより、フォトダイオードＰＤ１のうち、少なくとも平面視における中央部、および、フォトダイオードＰＤ２のうち、少なくとも平面視における中央部には、マイクロレンズＭＬ（図５参照）およびカラーフィルタ層ＣＦ（図５参照）を透過した光が、中空の光導波路ＷＧ１を通して入射される。そのため、マイクロレンズＭＬおよびカラーフィルタ層ＣＦを透過した光が、フォトダイオードＰＤ１の中央部およびフォトダイオードＰＤ２の中央部のいずれにも入射されるまでに減衰しないので、ＣＭＯＳイメージセンサの感度を向上させることができる。
図８に示す例で、例えば、長さＬＮ１が３．２μｍであり、長さＬＮ２が２．４μｍであり、幅ＷＤ１が長さＬＮ１に等しく、幅ＷＤ２が長さＬＮ２に等しく、中空の光導波路ＷＧ１の深さＤＰ１（図５参照）が３．５〜３．９μｍであるとする。このとき、中空の光導波路ＷＧ１の幅ＷＤ１または幅ＷＤ２に対する深さＤＰ１の比であるアスペクト比ＲＴ１は、１．１〜１．６となる。
図１０は、ｎ型ウェルとｐ型ウェルとの境界における不純物濃度の変化を模式的に示すグラフである。図１０は、図９に示す領域ＡＲ１における不純物濃度の変化を示す。
本願明細書では、平面視におけるフォトダイオードＰＤの外周を、ｎ型ウェルＮＷＬとｐ型ウェルＰＷＬとの境界であると定義する。また、ｎ型ウェルＮＷＬとｐ型ウェルＰＷＬとの境界を、ｎ型不純物濃度とｐ型不純物濃度が等しくなる位置と定義する。
図１０に示すように、ｎ型ウェルＮＷＬのうち、ｎ型不純物濃度が検出可能な範囲の下限値、例えば１×１０１５ｃｍ−３である位置を位置ＣＮ１とする。また、ｐ型ウェルＰＷＬのうち、ｐ型不純物濃度が検出可能な範囲の下限値、例えば１×１０１５ｃｍ−３である位置を位置ＣＮ２とする。このような場合、ｎ型不純物濃度とｐ型不純物濃度が等しくなる位置ＣＮ３は、位置ＣＮ１と位置ＣＮ２との間に位置する。
例えば図５に示す半導体装置の断面における不純物濃度の分布を、走査型静電容量顕微鏡法（Scanning Capacitance Microscopy；ＳＣＭ）を用いて測定することにより、位置ＣＮ１と位置ＣＮ２とを決定することができる。そして、例えば位置ＣＮ１と位置ＣＮ２との中間の位置を、位置ＣＮ３として決定することができる。
＜半導体装置の製造方法＞
次いで、本実施の形態１の半導体装置の製造方法について説明する。
図１１および図１２は、実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図１３〜図２８は、実施の形態１の半導体装置の製造工程を示す断面図である。なお、図１１および図１２は、実施の形態１の半導体装置の製造工程のうち、主として画素領域１Ａにおける製造工程を示す。また、図１３〜図２８の各断面図は、図５のＡ−Ａ断面または図６のＢ−Ｂ断面に対応している。
図１３および図１４に示すように、半導体基板１Ｓとして、例えば、リン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を含有した、ｎ型の単結晶シリコン基板を準備する（図１１のステップＳ１１）。
次いで、半導体基板１Ｓに素子分離領域ＬＣＳを形成する。素子分離領域ＬＣＳは、熱酸化膜からなる。例えば、半導体基板１Ｓのうち、活性領域ＡｃＴＰおよび活性領域ＡｃＬ等の活性領域となる領域を窒化シリコン膜で覆い、熱酸化することにより、酸化シリコン膜等の絶縁部材からなる素子分離領域ＬＣＳを形成する。このような素子分離方法をＬＯＣＯＳ（Local oxidation of silicon）法という。この素子分離領域ＬＣＳにより活性領域ＡｃＴＰおよび活性領域ＡｃＬ等の活性領域が区画、すなわち形成される。
なお、活性領域ＡｃＴＰは、画素領域１Ａに形成され、活性領域ＡｃＬは、周辺回路領域２Ａに形成される。
ＬＯＣＯＳ法に代えてＳＴＩ（Shallow Trench Isolation）法を用いて素子分離領域を形成してもよい。この場合、素子分離領域は、半導体基板１Ｓ中の溝内に埋め込まれた絶縁部材からなる。例えば、上記窒化シリコン膜をマスクとして半導体基板１Ｓをエッチングすることにより、分離溝を形成する。次いで、この分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込むことにより素子分離領域を形成する。
次いで、図１３および図１４に示すように、画素領域１Ａおよび周辺回路領域２Ａで、ｐ型ウェルＰＷＬを形成する（図１１のステップＳ１２）。
このステップＳ１２の工程では、フォトリソグラフィ技術およびイオン注入法を使用することにより、活性領域ＡｃＴＰ内、および、活性領域ＡｃＬ内で、半導体基板１Ｓ内に、ホウ素（Ｂ）などのｐ型不純物を導入する。これにより、画素領域１Ａおよび周辺回路領域２Ａで、ｐ型ウェルＰＷＬを形成する。ｐ型ウェルＰＷＬの導電型はｐ型であり、半導体基板１Ｓの導電型であるｎ型の反対の導電型である。
次いで、図１５および図１６に示すように、画素領域１Ａで、ゲート絶縁膜ＧＯＸを介してゲート電極Ｇｔを形成し、周辺回路領域２Ａで、ゲート絶縁膜ＧＯＸを介してゲート電極Ｇｌｔを形成する（図１１のステップＳ１３）。
まず、画素領域１Ａおよび周辺回路領域２Ａで、半導体基板１Ｓを熱酸化することにより、ｐ型ウェルＰＷＬの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸとして、窒化シリコン膜や酸窒化シリコン膜などを用いてもよい。また、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜などのいわゆる高誘電体膜、すなわち窒化シリコン膜よりも誘電率の高い膜を用いてもよい。これらの膜は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。
画素領域１Ａと周辺回路領域２Ａとの間で、ゲート絶縁膜の膜厚を変えてもよい。この場合、画素領域１Ａおよび周辺回路領域２Ａで、半導体基板１Ｓを酸化した後に周辺回路領域２Ａで酸化膜を除去した後、画素領域１Ａおよび周辺回路領域２Ａで、半導体基板１Ｓを酸化させることで、周辺回路領域２Ａのゲート絶縁膜を、画素領域１Ａのゲート絶縁膜よりも薄くして、周辺回路の動作速度を向上させることができる。
次に、ゲート絶縁膜ＧＯＸ上を含む半導体基板１Ｓ上に、導電膜として、例えば多結晶シリコン膜を、ＣＶＤ法などを用いて形成する。次に、導電膜をパターニングする。具体的には、導電膜上にフォトレジスト膜、すなわちレジスト膜（図示は省略）を形成し、フォトリソグラフィ技術を用いて露光・現像することにより、ゲート電極Ｇｔおよびゲート電極Ｇｌｔの形成予定領域にフォトレジスト膜を残存させる。次いで、このレジスト膜をマスクとして、導電膜および酸化シリコン膜をエッチングする。これにより、画素領域１Ａで、酸化シリコン膜からなるゲート絶縁膜ＧＯＸを介して、導電膜からなるゲート電極Ｇｔを形成し、周辺回路領域２Ａで、酸化シリコン膜からなるゲート絶縁膜ＧＯＸを介して、導電膜からなるゲート電極Ｇｌｔを形成する。次いで、レジスト膜をアッシングなどにより除去する。このようなレジスト膜の形成から除去までの工程をパターニングという。この際、例えば図２に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩの、ゲート電極Ｇｒ、ゲート電極Ｇｓおよびゲート電極Ｇａを形成してもよい。
次いで、図１５および図１６に示すように、画素領域１Ａで、ゲート電極Ｇｔの一方の側（図１５中の左側）のｐ型ウェルＰＷＬに内包されるように、ｎ型ウェルＮＷＬを形成する（図１１のステップＳ１４）。
例えば、ゲート電極Ｇｔの一方の側を開口したレジスト膜（図示は省略）をマスクとして、ｎ型の不純物イオンをイオン注入する。これにより、図１５に示すように、ｐ型ウェルＰＷＬに内包されたｎ型ウェルＮＷＬを形成する。このｐ型ウェルＰＷＬとｎ型ウェルＮＷＬによってフォトダイオードＰＤが形成される。そして、このｎ型ウェルＮＷＬの一部は、転送用トランジスタのゲート電極Ｇｔと平面視においてオーバラップするように形成される。このようにｎ型ウェルＮＷＬの一部と転送用トランジスタのゲート電極Ｇｔとをオーバラップさせることにより、ｎ型ウェルＮＷＬを転送用トランジスタのソース領域としても機能させることができる。
次いで、図１５および図１６に示すように、画素領域１Ａにおいて、ｎ型ウェルＮＷＬの表面領域にｐ＋型半導体領域ＰＲを形成する（図１１のステップＳ１５）。例えば、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎ型ウェルＮＷＬの表面領域に、ｐ型の不純物イオンをイオン注入する。これにより、図１５に示すように、ｎ型ウェルＮＷＬの表面領域に、ｐ＋型半導体領域ＰＲを形成する。
次いで、図１５および図１６に示すように、周辺回路領域２Ａで、ゲート電極Ｇｌｔの両側のｐ型ウェルＰＷＬ中に、ｎ型の低濃度半導体領域ＮＭを形成する。例えば、周辺回路領域２Ａを開口したレジスト膜（図示は省略）およびゲート電極Ｇｌｔをマスクとして、ｎ型の不純物イオンをイオン注入する。これにより、ゲート電極Ｇｌｔの両側のｐ型ウェルＰＷＬ中に、ｎ型の低濃度半導体領域ＮＭを形成する。
次いで、図１７および図１８に示すように、画素領域１Ａで、キャップ絶縁膜ＣＡＰを形成する（図１１のステップＳ１６）。
まず、ゲート電極Ｇｔおよびゲート電極Ｇｌｔの側壁に、絶縁膜よりなるサイドウォールＳＷを形成する。例えば、半導体基板１Ｓ上に絶縁膜として酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を、ＣＶＤ法などを用いて堆積し、この絶縁膜をＲＩＥ（Reactive Ion Etching）法などを用いて異方性エッチングする。これにより、ゲート電極Ｇｔおよびゲート電極Ｇｌｔの側壁に、絶縁膜からなるサイドウォールＳＷを残存させることができる。
このようにしてサイドウォールＳＷを形成した後、画素領域１Ａで、キャップ絶縁膜ＣＡＰを形成する。例えば、半導体基板１Ｓ上に、絶縁膜として酸化シリコン膜をＣＶＤ法などにより形成した後、この絶縁膜をパターニングする。これにより、画素領域１Ａにおいて、ゲート電極Ｇｔの一方の側のｎ型ウェルＮＷＬおよびｐ＋型半導体領域ＰＲの表面領域に、酸化シリコン膜からなるキャップ絶縁膜ＣＡＰを形成する。キャップ絶縁膜ＣＡＰを構成する絶縁膜として、酸化シリコン膜に代えて窒化シリコン膜を用いてもよい。
なお、上記のフローでは、サイドウォールＳＷの形成後に、キャップ絶縁膜ＣＡＰおよび反射防止膜ＡＲＦを形成する。しかし、サイドウォールＳＷの形成時に、フォトダイオードＰＤ上に形成されたレジストパターンをマスクとして用いてＲＩＥ法でエッチングすることにより、反射防止膜ＡＲＦを形成してもよい。このとき、キャップ絶縁膜ＣＡＰ膜、ゲート絶縁膜ＧＯＸおよび反射防止膜ＡＲＦは、サイドウォールＳＷと同じ材料からなる。
次いで、図１７および図１８に示すように、画素領域１Ａで、反射防止膜ＡＲＦを形成する（図１１のステップＳ１７）。半導体基板１Ｓ上に、反射防止膜ＡＲＦとして、例えば、酸窒化シリコン膜をＣＶＤ法などにより形成した後、この酸窒化シリコン膜をパターニングする。これにより、ゲート電極Ｇｔの一方の側のキャップ絶縁膜ＣＡＰ上に、反射防止膜ＡＲＦを形成する。
次いで、図１７および図１８に示すように、画素領域１Ａにおいて、ゲート電極Ｇｔの他方の側（図１７中の右側）のｐ型ウェルＰＷＬ中に、ｎ型の高濃度半導体領域ＮＲを形成する（図１１のステップＳ１８）。例えば、反射防止膜ＡＲＦおよびゲート電極Ｇｔをマスクとして、ｎ型の不純物イオンをイオン注入する。これにより、図１７に示すように、転送用トランジスタＴＸのゲート電極Ｇｔの他方の側（図１７中の右側）のｐ型ウェルＰＷＬ中に、ｎ型の高濃度半導体領域ＮＲを形成する。このｎ型の高濃度半導体領域ＮＲは、転送用トランジスタＴＸのドレイン領域でもあり、フォトダイオードＰＤのフローティングディフュージョンＦＤとなる半導体領域でもある。
このステップＳ１８の工程では、好適には、周辺回路領域２Ａにおいて、ゲート電極ＧｌｔおよびサイドウォールＳＷの合成体の両側のｐ型ウェルＰＷＬ中に、ｎ型の高濃度半導体領域ＮＲを形成する。例えば、ゲート電極ＧｌｔおよびサイドウォールＳＷをマスクとして、ｎ型の不純物イオンをイオン注入する。これにより、図１８に示すように、トランジスタＬＴのソース・ドレイン領域、すなわち、ｎ型の低濃度半導体領域ＮＭおよびｎ型の高濃度半導体領域ＮＲよりなるＬＤＤ構造のソース・ドレイン領域を形成することができる。
なお、このステップＳ１８の工程を利用して、例えば図２に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩのソース・ドレイン領域を形成してもよい。
また、周辺回路領域２Ａにｐ型ＭＩＳＦＥＴが形成される場合には、周辺回路領域２Ａにおいて、ｐ型ＭＩＳＦＥＴのソース・ドレイン領域となるｐ型の高濃度半導体領域を形成してもよい。例えば、周辺回路領域２Ａの図示しないｐ型ＭＩＳＦＥＴのゲート電極の両側のｎ型ウェル中にｐ型の不純物イオンをイオン注入する。このｐ型の不純物イオンとしては、例えば、ホウ素（Ｂ）を用いることができる。この際、活性領域ＡｃＧにホウ素をイオン注入してもよい。
以上の工程により、半導体基板１Ｓの画素領域１Ａに、フォトダイオードＰＤ、転送用トランジスタＴＸ、ならびに、図１７および図１８の断面図に表れない他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが形成される（図２参照）。また、半導体基板１Ｓの周辺回路領域２Ａに、ＭＩＳＦＥＴとしてのトランジスタＬＴが形成される。
次いで、図１７および図１８に示すように、シリサイド層を形成する（図１１のステップＳ１９）。画素領域１ＡのフローティングディフュージョンＦＤ上には、シリサイド層を形成せず、周辺回路領域２Ａのｎ型の高濃度半導体領域ＮＲおよびゲート電極Ｇｌｔ上に、シリサイド層ＳＩＬを形成する。なお、フローティングディフュージョンＦＤ上にもシリサイド層を形成してもよい。
次いで、図１９および図２０に示すように、画素領域１Ａおよび周辺回路領域２Ａで、半導体基板１Ｓ上に、層間絶縁膜ＩＬ１を形成する（図１１のステップＳ２０）。このとき、画素領域１Ａでは、半導体基板１Ｓの表面上に、反射防止膜ＡＲＦおよびキャップ絶縁膜ＣＡＰを介してフォトダイオードＰＤを覆うように、層間絶縁膜ＩＬ１を形成する。
例えば、半導体基板１Ｓ上に、ＴＥＯＳガスを原料ガスとしたＣＶＤ法により酸化シリコン膜を堆積する。この後、必要に応じて、層間絶縁膜ＩＬ１の表面をＣＭＰ（Chemical Mechanical Polishing；化学的機械的研磨）法などを用いて平坦化する。
次いで、図１９および図２０に示すように、層間絶縁膜ＩＬ１をパターニングすることにより、コンタクトホールＣＨｆｄ、コンタクトホールＣＨｔ１およびコンタクトホールＣＨｔ２を形成する。フローティングディフュージョンＦＤおよび転送用トランジスタＴＸのドレイン領域としてのｎ型の高濃度半導体領域ＮＲの上方で、層間絶縁膜ＩＬ１を貫通してｎ型の高濃度半導体領域ＮＲに達するコンタクトホールＣＨｆｄを形成する。また、トランジスタＬＴのソース・ドレイン領域としてのｎ型の高濃度半導体領域ＮＲの上方で、層間絶縁膜ＩＬ１を貫通し、ソース・ドレイン領域としてのｎ型の高濃度半導体領域ＮＲの表面、すなわち上層部に形成されたシリサイド層ＳＩＬに達するコンタクトホールＣＨｔ１およびコンタクトホールＣＨｔ２を形成する。
この際、転送用トランジスタＴＸのゲート電極Ｇｔ上にもコンタクトホールが形成される。また、この際、例えば図２に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩの、ゲート電極Ｇｒ、ゲート電極Ｇｓおよびゲート電極Ｇａ、ならびに、ソース・ドレイン領域上にも、コンタクトホールが形成される。
次いで、図１９および図２０に示すように、コンタクトホールＣＨｆｄ、コンタクトホールＣＨｔ１およびコンタクトホールＣＨｔ２の内部に導電膜を埋め込むことにより、プラグＰｆｄ、プラグＰｔ１およびプラグＰｔ２を形成する。
まず、コンタクトホールＣＨｆｄ、コンタクトホールＣＨｔ１およびコンタクトホールＣＨｔ２の底面および側面を含む層間絶縁膜ＩＬ１上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜およびチタン膜上の窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆる拡散バリア性を有する。
そして、コンタクトホールＣＨｆｄ、コンタクトホールＣＨｔ１およびコンタクトホールＣＨｔ２を埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰｆｄ、プラグＰｔ１およびプラグＰｔ２を形成することができる。
次いで、図２１および図２２に示すように、画素領域１Ａおよび周辺回路領域２Ａで、層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２〜ＩＬ４および配線Ｍ１〜Ｍ３を含む配線層ＷＬ１を形成する（図１２のステップＳ２１）。
例えば、層間絶縁膜ＩＬ１上に、例えば酸化シリコン膜またはＳｉＯＣ膜などの低誘電率膜からなる層間絶縁膜ＩＬ２をＣＶＤ法などで形成する。次いで、層間絶縁膜ＩＬ２をパターニングすることにより、配線溝を形成する。次いで、配線溝の内部を含む層間絶縁膜ＩＬ２上に、バリア膜としてタンタル（Ｔａ）膜とその上部の窒化タンタル（ＴａＮ）膜との積層膜をスパッタリング法などで堆積する。次いで、バリア膜上にシード膜（図示は省略）として薄い銅膜をスパッタリング法などで堆積し、電解メッキ法によりシード膜上に銅膜を堆積する。次いで、層間絶縁膜ＩＬ２上の不要なバリア膜、シード膜および銅膜をＣＭＰ法などにより除去する。このように、配線溝の内部にバリア膜、シード膜および銅膜を埋め込むことにより配線Ｍ１を形成することができる（シングルダマシン法）。
次いで、層間絶縁膜ＩＬ２上に、例えば炭窒化ケイ素（ＳｉＣＮ）膜などの絶縁膜からなるライナー膜ＬＦ１をＣＶＤ法などで形成し、ライナー膜ＬＦ１上に、例えば酸化シリコン膜または低誘電率膜からなる層間絶縁膜ＩＬ３をＣＶＤ法などで形成する。ライナー膜ＬＦ１は、例えば銅配線からなる配線Ｍ１の拡散を防止する拡散防止膜である。また、ライナー膜ＬＦ１は、層間絶縁膜ＩＬ２を保護する保護膜である。次いで、配線Ｍ１と同様の方法により、層間絶縁膜ＩＬ３中に配線Ｍ２を形成することができる。
次いで、層間絶縁膜ＩＬ３上に、例えばＳｉＣＮ膜などの絶縁膜からなるライナー膜ＬＦ２をＣＶＤ法などで形成し、ライナー膜ＬＦ２上に、例えば酸化シリコン膜または低誘電率膜からなる層間絶縁膜ＩＬ４をＣＶＤ法などで形成する。ライナー膜ＬＦ２は、例えば銅配線からなる配線Ｍ２の拡散を防止する拡散防止膜である。また、ライナー膜ＬＦ２は、層間絶縁膜ＩＬ３を保護する保護膜である。次いで、配線Ｍ１と同様の方法により、層間絶縁膜ＩＬ４中に配線Ｍ３を形成することができる。
次いで、層間絶縁膜ＩＬ４上に、例えばＳｉＣＮ膜などの絶縁膜からなるライナー膜ＬＦ３をＣＶＤ法などで形成し、ライナー膜ＬＦ３上に、例えば酸化シリコン膜または低誘電率膜からなる層間絶縁膜ＩＬ５をＣＶＤ法などで形成する。ライナー膜ＬＦ３は、例えば銅配線からなる配線Ｍ３の拡散を防止する拡散防止膜である。また、ライナー膜ＬＦ３は、層間絶縁膜ＩＬ４を保護する保護膜である。
このようにして、複数の層間絶縁膜ＩＬ２〜ＩＬ５のうち、複数の層間絶縁膜ＩＬ２〜ＩＬ４の各々の内部にそれぞれ形成された複数の配線Ｍ１〜Ｍ３により、配線層ＷＬ１（図２２参照）が形成される。また、層間絶縁膜ＩＬ１〜ＩＬ５およびライナー膜ＬＦ１〜ＬＦ３、ならびに、反射防止膜ＡＲＦおよびキャップ絶縁膜ＣＡＰをまとめて絶縁膜部ＩＦ１と称する場合、画素領域１Ａおよび周辺回路領域２Ａで、半導体基板１Ｓの主面上、すなわち表面上に、フォトダイオードＰＤを覆うように、絶縁膜部ＩＦ１が形成されることになる。
このとき、絶縁膜部ＩＦ１を形成する工程は、層間絶縁膜ＩＬ１を形成する工程と、複数の第１絶縁層としての層間絶縁膜ＩＬ２〜ＩＬ４の各々と、複数の第２絶縁層としてのライナー膜ＬＦ１〜ＬＦ３の各々とが交互に積層された積層絶縁膜を形成する工程と、を含む。また、好適には、複数のライナー膜ＬＦ１〜ＬＦ３の各々は、複数の層間絶縁膜ＩＬ２〜ＩＬ４のいずれとも異なる材料からなる。
なお、例えば層間絶縁膜ＩＬ５には配線が形成されていないように、複数の層間絶縁膜ＩＬ２〜ＩＬ５の全てに配線が形成されなくてもよく、複数の層間絶縁膜ＩＬ２〜ＩＬ５のいずれかの層間絶縁膜の内部に配線を形成することにより配線層ＷＬ１が形成されてもよい。
次いで、図２３および図２４に示すように、凹部ＣＣ１を形成する（図１２のステップＳ２２）。
このステップＳ２２の工程では、画素領域１Ａで、層間絶縁膜ＩＬ１〜ＩＬ５およびライナー膜ＬＦ１〜ＬＦ３に、層間絶縁膜ＩＬ１〜ＩＬ５およびライナー膜ＬＦ１〜ＬＦ３を貫通して反射防止膜ＡＲＦに達する凹部ＣＣ１を形成する。凹部ＣＣ１は、平面視において、フォトダイオードＰＤの中心ＣＰと重なるように、形成される。したがって、前述したように、層間絶縁膜ＩＬ１〜ＩＬ５およびライナー膜ＬＦ１〜ＬＦ３、ならびに、反射防止膜ＡＲＦおよびキャップ絶縁膜ＣＡＰをまとめて絶縁膜部ＩＦ１と称する場合、凹部ＣＣ１は、平面視において、フォトダイオードＰＤの中心ＣＰと重なる部分の絶縁膜部ＩＦ１の上面に、形成される。
具体的には、まず、層間絶縁膜ＩＬ５上にレジスト液を塗布してレジスト膜ＲＦ１を形成し、形成されたレジスト膜ＲＦ１をパターン露光および現像する。これにより、レジスト膜ＲＦ１を貫通して、フォトダイオードＰＤの上方に位置する部分の層間絶縁膜ＩＬ５に達する開口部ＯＲ１を形成する。そして、開口部ＯＲ１が形成されたレジスト膜ＲＦ１からなるレジストパターンＲＰ１を形成する。
その後、レジストパターンＲＰ１をマスクとして、レジストパターンＲＰ１の開口部ＯＲ１の底面に露出した部分の層間絶縁膜ＩＬ５、および、層間絶縁膜ＩＬ５の下に位置する部分の絶縁膜部ＩＦ１のエッチングを行う。例えばエッチングガスを用いたドライエッチング法により、絶縁膜部ＩＦ１をエッチングすることができる。これにより、例えばフォトダイオードＰＤの上方に位置する部分の層間絶縁膜ＩＬ５、ライナー膜ＬＦ３、層間絶縁膜ＩＬ４、ライナー膜ＬＦ２、層間絶縁膜ＩＬ３、ライナー膜ＬＦ１、層間絶縁膜ＩＬ２および層間絶縁膜ＩＬ１を貫通して、反射防止膜ＡＲＦの上面に達する凹部ＣＣ１を形成する。あるいは、層間絶縁膜ＩＬ５、ならびに、ライナー膜ＬＦ３、層間絶縁膜ＩＬ４、ライナー膜ＬＦ２、層間絶縁膜ＩＬ３、ライナー膜ＬＦ１および層間絶縁膜ＩＬ２からなる積層絶縁膜を貫通して、層間絶縁膜ＩＬ１に達する凹部ＣＣ１を形成してもよい。
好適には、凹部ＣＣ１を、平面視において、フォトダイオードＰＤが形成された領域内に形成する。これにより、フォトダイオードＰＤのうち、平面視における外周部に光が照射されにくくなるので、暗電流を低減することができる。
前述したように、配線Ｍ１〜Ｍ３が、銅配線からなる場合、絶縁膜部ＩＦ１がライナー膜ＬＦ１〜ＬＦ３を含む。このような場合、フォトダイオードＰＤの上方に位置する部分のライナー膜ＬＦ１〜ＬＦ３が残されていると、入射光が、層間絶縁膜ＩＬ２〜ＩＬ５のいずれとも異なる材料からなるライナー膜ＬＦ１〜ＬＦ３のいずれかと、層間絶縁膜ＩＬ２〜ＩＬ５のいずれかと、の界面で反射されることにより、減衰される。そのため、フォトダイオードＰＤの上方に位置する部分の絶縁膜部ＩＦ１の上面に凹部ＣＣ１を形成せず、絶縁膜部ＩＦ１を残して光導波路として用いる場合、層間絶縁膜ＩＬ１〜ＩＬ５を残すことはできるが、フォトダイオードＰＤの上方に位置する部分のライナー膜ＬＦ１〜ＬＦ３を除去する必要がある。したがって、ライナー膜ＬＦ１〜ＬＦ３の各々を形成する際に、フォトダイオードＰＤの上方に位置する部分のライナー膜ＬＦ１〜ＬＦ３の各々をエッチングして除去する工程を行うため、半導体装置の製造工程にける工程数が増加するおそれがある。
一方、本実施の形態１では、フォトダイオードＰＤの上方に位置する部分の絶縁膜部ＩＦ１に凹部ＣＣ１を形成するため、この凹部ＣＣ１を形成する工程で、フォトダイオードＰＤの上方に位置する部分のライナー膜ＬＦ１〜ＬＦ３を一括して除去することができる。これにより、半導体装置の製造工程における工程数を削減することができる。
その後、図示は省略するが、例えば酸素プラズマを用いたアッシングによりレジストパターンＲＰ１を除去する。
次いで、図２５および図２６に示すように、貼り合わせ基板１１Ｓの表面上に、透過膜ＴＦ１を形成する（図１２のステップＳ２３）。
図２５および図２６に示すように、まず、例えば半導体基板からなる貼り合わせ基板１１Ｓを準備し、貼り合わせ基板１１Ｓの主面上、すなわち表面上に、例えば酸化シリコン膜からなり、可視光を透過させる透過膜ＴＦ１をＣＶＤ法などにより形成する。透過膜ＴＦ１の膜厚を、例えば１００〜５００ｎｍとすることができる。
次いで、図２５および図２６に示すように、画素領域１Ａおよび周辺回路領域２Ａで、層間絶縁膜ＩＬ５上に、表面に透過膜ＴＦ１が形成された貼り合わせ基板１１Ｓを貼り合わせる（図１２のステップＳ２４）。
図２５および図２６に示すように、貼り合わせ基板１１Ｓの表面と、半導体基板１Ｓの表面とが対向した状態で、半導体基板１Ｓ上に貼り合わせ基板１１Ｓを、例えば常温など低温で貼り合わせる。次いで、貼り合わせ基板１１Ｓが貼り合わされた半導体基板１Ｓを、例えば４００℃以下の比較的低い温度でアニール、すなわち熱処理し、貼り合わせ基板１１Ｓの透過膜ＴＦ１と、半導体基板１Ｓの層間絶縁膜ＩＬ５との界面、すなわち接合面における密着力を増加させる。これにより、貼り合わせ基板１１Ｓの表面上に形成された透過膜ＴＦ１と、半導体基板１Ｓの表面上に形成された層間絶縁膜ＩＬ５とを接合する。すなわち、貼り合わせ基板１１Ｓの表面上に形成された透過膜ＴＦ１と、半導体基板１Ｓの表面上に形成された絶縁膜部ＩＦ１とを接合する。
次いで、図２７および図２８に示すように、画素領域１Ａおよび周辺回路領域２Ａで、半導体基板１Ｓの表面上に透過膜ＴＦ１を残した状態で、半導体基板１Ｓに貼り合わされた貼り合わせ基板１１Ｓを除去する（図１２のステップＳ２５）。
具体的には、半導体基板１Ｓに貼り合わされた貼り合わせ基板１１Ｓを研削または研磨することにより、半導体基板１Ｓの表面上に透過膜ＴＦ１を残した状態で、半導体基板１Ｓに貼り合わされた貼り合わせ基板１１Ｓを除去することができる。あるいは、例えば単結晶シリコンからなる貼り合わせ基板１１Ｓを研削または研磨して薄化した後、薄化された貼り合わせ基板１１Ｓを、スマートカット法などで剥離させることにより、貼り合わせ基板１１Ｓを除去することができる。スマートカット法は、薄化された貼り合わせ基板１１Ｓと透過膜ＴＦ１との界面にイオン注入法により水素原子を導入し、さらに熱処理によりシリコン結晶の結合を切断して貼り合わせ基板１１Ｓを剥離させる方法である。
これにより、透過膜ＴＦ１が、層間絶縁膜ＩＬ５上に、凹部ＣＣ１を閉塞するように形成される。すなわちフォトダイオードＰＤに入射される入射光を透過させる透過膜部としての透過膜ＴＦ１が、絶縁膜部ＩＦ１上に、凹部ＣＣ１を閉塞するように形成される。そして、凹部ＣＣ１と透過膜ＴＦ１とにより空間ＳＰ１が形成される。前述したように、凹部ＣＣ１は、平面視において、フォトダイオードＰＤの中心ＣＰと重なる部分の絶縁膜部ＩＦ１の上面に形成されている。したがって、空間ＳＰ１は、平面視において、フォトダイオードＰＤの中心ＣＰと重なるように配置される。
空間ＳＰ１は、フォトダイオードＰＤに入射光を導く中空の光導波路ＷＧ１である。すなわち、透過膜ＴＦ１を透過した光が中空の光導波路ＷＧ１としての空間ＳＰ１を通してフォトダイオードＰＤに入射される。そのため、透過膜ＴＦ１を透過し、光導波路ＷＧ１に入射された入射光を、減衰させずにフォトダイオードＰＤに導くことができる。
次いで、図６に示したように、周辺回路領域２Ａでは、透過膜ＴＦ１、層間絶縁膜ＩＬ５およびライナー膜ＬＦ３を貫通して、層間絶縁膜ＩＬ４に形成された配線Ｍ３に達するプラグＰｔ３を形成する。また、周辺回路領域２Ａでは、透過膜ＴＦ１上に、プラグＰｔ３と電気的に接続されるように、電極パッドＥＰ１を形成する。
次いで、図５および図６に示したように、画素領域１Ａおよび周辺回路領域２Ａで、透過膜ＴＦ１上に、例えば窒化シリコン膜からなる保護膜ＰＦ１をＣＶＤ法などで形成する（図１２のステップＳ２６）。また、周辺回路領域２Ａでは、保護膜ＰＦ１は、透過膜ＴＦ１上に、電極パッドＥＰ１を覆うように、形成される。
次いで、図５に示したように、画素領域１Ａで、平面視において、凹部ＣＣ１の上方に位置する部分の保護膜ＰＦ１に、保護膜ＰＦ１を貫通して透過膜ＴＦ１に達する開口部ＯＰ１を形成し、開口部ＯＰ１の内部に、カラーフィルタ層ＣＦを形成する（図１２のステップＳ２７）。すなわち、カラーフィルタ層ＣＦは、平面視において、凹部ＣＣ１の上方に位置する部分の透過膜ＴＦ１上に、形成される。カラーフィルタ層ＣＦは、例えば赤（Ｒ）、緑（Ｇ）または青（Ｂ）などの特定の色の光を透過させ、その他の色の光を透過させない膜である。
また、図６に示したように、周辺回路領域２Ａで、電極パッドＥＰ１上の保護膜ＰＦ１に、保護膜ＰＦ１を貫通して電極パッドＥＰ１に達する開口部ＯＰ２を形成する。開口部ＯＰ２の底部には、電極パッドＥＰ１が露出する。
次いで、カラーフィルタ層ＣＦ上に、上面として凸曲面を有するマイクロレンズＭＬを形成する（図１２のステップＳ２８）。マイクロレンズＭＬは、その上面が湾曲した凸レンズであり、光を透過させる膜からなる。例えばカラーフィルタ層ＣＦ上に透明な膜を形成した後、形成された膜を加熱して溶融させ、その膜の上面の形状を丸めることにより、マイクロレンズＭＬを形成することができる。
以上の工程により、本実施の形態１の半導体装置を製造することができる。
＜実施の形態１の変形例の半導体装置およびその製造方法＞
次いで、本実施の形態１の変形例について説明する。図２９および図３０は、実施の形態１の変形例の半導体装置の構成を示す断面図である。図２９は、図２のＡ−Ａ断面に対応している。図３０は、図４のＢ−Ｂ断面に対応している。
本変形例の半導体装置では、配線Ｍ１〜Ｍ３は、銅配線に代え、アルミニウム（Ａｌ）配線からなる。そのため、図２９および図３０に示すように、配線Ｍ１〜Ｍ３の拡散を防止する拡散防止膜としてのライナー膜ＬＦ１〜ＬＦ３（図５および図６参照）が設けられていなくてもよい。
したがって、層間絶縁膜ＩＬ１上には、例えば酸化シリコン膜または低誘電率膜からなる層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２に、例えばアルミニウム配線からなる配線Ｍ１が形成されている。層間絶縁膜ＩＬ２上には、例えば酸化シリコン膜または低誘電率膜からなる層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３に、例えばアルミニウム配線からなる配線Ｍ２が形成されている。層間絶縁膜ＩＬ３上には、例えば酸化シリコン膜または低誘電率膜からなる層間絶縁膜ＩＬ４が形成されており、この層間絶縁膜ＩＬ４に、例えばアルミニウム配線からなる配線Ｍ３が形成されている。層間絶縁膜ＩＬ４上には、例えば酸化シリコン膜または低誘電率膜からなる層間絶縁膜ＩＬ５が形成されている。
このようにして、複数の層間絶縁膜ＩＬ２〜ＩＬ５のうち、複数の層間絶縁膜ＩＬ２〜ＩＬ４の各々の内部にそれぞれ形成された複数の配線Ｍ１〜Ｍ３により、配線層ＷＬ１（図３０参照）が形成されている。また、層間絶縁膜ＩＬ１〜ＩＬ５、ならびに、反射防止膜ＡＲＦおよびキャップ絶縁膜ＣＡＰをまとめて絶縁膜部ＩＦ１と称するとき、半導体基板１Ｓの主面上、すなわち表面上に、フォトダイオードＰＤを覆うように、絶縁膜部ＩＦ１が形成されている。また、画素領域１Ａでは、層間絶縁膜ＩＬ１〜ＩＬ５を貫通して反射防止膜ＡＲＦに達する凹部ＣＣ１が形成されている。したがって、層間絶縁膜ＩＬ１〜ＩＬ５、ならびに、反射防止膜ＡＲＦおよびキャップ絶縁膜ＣＡＰをまとめて絶縁膜部ＩＦ１と称する場合、凹部ＣＣ１は、平面視において、フォトダイオードＰＤの中心ＣＰと重なる部分の絶縁膜部ＩＦ１の上面に、形成されている。
その他、本変形例の半導体装置のうち、層間絶縁膜ＩＬ２よりも下方の部分、透過膜ＴＦ１、および、透過膜ＴＦ１よりも上方の部分については、実施の形態１の半導体装置と同様である。
図３１〜図３８は、実施の形態１の変形例の半導体装置の製造工程を示す断面図である。なお、図３１〜図３８の各断面図は、図２９のＡ−Ａ断面または図３０のＢ−Ｂ断面に対応している。
本変形例では、実施の形態１と同様に、図１１のステップＳ１１〜図１１のステップＳ２０の工程を行って、層間絶縁膜ＩＬ１を形成する工程までの工程を行った後、層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２〜ＩＬ５および配線Ｍ１〜Ｍ３を含む配線層ＷＬ１を形成する（図１２のステップＳ２１）。
ただし、本変形例では、実施の形態１と異なり、ライナー膜ＬＦ１〜ＬＦ３を形成しない。したがって、図３１および図３２に示すように、層間絶縁膜ＩＬ１上には、例えば酸化シリコン膜または低誘電率膜からなる層間絶縁膜ＩＬ２を形成し、この層間絶縁膜ＩＬ２に、例えばアルミニウム配線からなる配線Ｍ１を形成する。層間絶縁膜ＩＬ２上には、例えば酸化シリコン膜または低誘電率膜からなる層間絶縁膜ＩＬ３を形成し、この層間絶縁膜ＩＬ３に、例えばアルミニウム配線からなる配線Ｍ２を形成する。層間絶縁膜ＩＬ３上には、例えば酸化シリコン膜または低誘電率膜からなる層間絶縁膜ＩＬ４を形成し、この層間絶縁膜ＩＬ４に、例えばアルミニウム配線からなる配線Ｍ３を形成する。層間絶縁膜ＩＬ４上には、例えば酸化シリコン膜または低誘電率膜からなる層間絶縁膜ＩＬ５を形成する。
次いで、図３３および図３４に示すように、図１２のステップＳ２２の工程を行って、実施の形態１と同様に、凹部ＣＣ１を形成する。次いで、図３５および図３６に示すように、図１２のステップＳ２３の工程を行って、実施の形態１と同様に、貼り合わせ基板１１Ｓの表面に、透過膜ＴＦ１を形成する。次いで、図３５および図３６に示すように、図１２のステップＳ２４の工程を行って、実施の形態１と同様に、貼り合わせ基板１１Ｓを貼り合わせる。次いで、図３７および図３８に示すように、図１２のステップＳ２５の工程を行って、実施の形態１と同様に、貼り合わせ基板１１Ｓを除去する。次いで、図１２のステップＳ２６〜ステップＳ２８の工程を行って、図２９および図３０に示したように、本変形例の半導体装置を製造することができる。
＜フォトダイオードに入射される入射光の減衰＞
次に、光導波路を通ってフォトダイオードＰＤに入射される入射光の減衰について、比較例１および比較例２の半導体装置と比較しながら説明する。図３９は、比較例１の半導体装置の構成を示す断面図である。図４０は、比較例２の半導体装置の構成を示す断面図である。
図３９に示すように、比較例１の半導体装置では、フォトダイオードＰＤの上方に位置する部分の絶縁膜部ＩＦ１には、凹部ＣＣ１（図５参照）は形成されていない。したがって、マイクロレンズＭＬおよびカラーフィルタ層ＣＦを透過した光は、層間絶縁膜ＩＬ１〜ＩＬ５に形成された光導波路ＷＧ１０１を通ってフォトダイオードＰＤに入射される。
しかし、比較例１の半導体装置では、光導波路ＷＧ１０１の内部における屈折率と、光導波路ＷＧ１０１の外部における屈折率との間に差がない。そのため、光導波路ＷＧ１０１を通る光を、光導波路ＷＧ１０１の内部に閉じ込めることができず、カラーフィルタ層ＣＦを透過した光のうち、フォトダイオードＰＤに到達する光の割合を大きくすることができない。したがって、フォトダイオードＰＤに入射される入射光の光量が減少するので、ＣＭＯＳイメージセンサの感度を向上させることができない。
また、図４０に示すように、比較例２の半導体装置では、フォトダイオードＰＤの上方に位置する部分の絶縁膜部ＩＦ１には、凹部ＣＣ１が形成されているものの、凹部ＣＣ１の内部が、例えば窒化シリコン膜などからなる絶縁膜ＩＦ１０１により埋め込まれており、凹部ＣＣ１の内部に空間ＳＰ１（図５参照）は形成されていない。また、絶縁膜ＩＦ１０１により、光導波路ＷＧ１０２が形成されている。
比較例２の半導体装置では、例えば絶縁膜ＩＦ１０１を、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１〜ＩＬ５の屈折率よりも大きい屈折率を有する窒化シリコン膜からなるものとすることが考えられる。すなわち、光導波路ＷＧ１０２の内部における屈折率を、光導波路ＷＧ１０２の外部における屈折率よりも大きくすることが考えられる。これにより、光導波路ＷＧ１０２を通る光が、凹部ＣＣ１の側面で反射されることにより、光導波路ＷＧ１０２の内部に閉じ込められる。
ところが、比較例２の半導体装置の製造工程では、凹部ＣＣ１を形成した後、凹部ＣＣ１の内部を絶縁膜ＩＦ１０１で埋め込むことは、困難である。また、凹部ＣＣ１を絶縁膜ＩＦ１０１で埋め込んだ後、層間絶縁膜ＩＬ５上、すなわち凹部ＣＣ１の外部の絶縁膜ＩＦ１０１を研削または研磨して平坦化することは、困難である。したがって、半導体装置の製造工程における工程数または各工程に要する時間に要する時間が増大し、製造コストが増大するおそれがある。
また、フォトダイオードＰＤに入射される入射光が、凹部ＣＣ１の内部に埋め込まれた絶縁膜ＩＦ１０１からなる光導波路ＷＧ１０２を通る際に減衰することにより、フォトダイオードＰＤに入射される入射光の光量が減少するので、ＣＭＯＳイメージセンサの感度が低下し、半導体装置の性能が低下する。
図７および図８を用いて前述したように、例えば一眼レフカメラ用のＣＭＯＳイメージセンサなど、高感度を有するＣＭＯＳイメージセンサを備えた半導体装置では、例えば平面視において、矩形形状を有する画素の１辺の長さが、例えば２〜４μｍ程度であり、１μｍを超える。このような１辺の長さが１μｍよりも大きい大型の画素において、例えば１μｍよりも大きい幅を有する凹部ＣＣ１を形成した後、凹部ＣＣ１の内部を埋め込む場合、凹部ＣＣ１の深さと同程度の膜厚を有する絶縁膜ＩＦ１０１を形成する必要がある。図５を用いて前述したように、凹部ＣＣ１の深さＤＰ１は、３〜５μｍとなることがあるので、このような３〜５μｍ程度の膜厚を有する絶縁膜ＩＦ１０１を形成した後、層間絶縁膜ＩＬ５上の絶縁膜ＩＦ１０１を研削または研磨して除去する必要がある。したがって、画素の１辺の長さが１μｍを超える場合、半導体装置の製造工程における工程数または各工程に要する時間がさらに増大し、製造コストがさらに増大するおそれがある。さらに、窒化シリコン膜は高い応力を有するため、窒化シリコン膜からなる絶縁膜ＩＦ１０１を厚く堆積すると、半導体基板１Ｓが反り、半導体基板１Ｓが割れるといった問題もある。
さらに、図３９に示す比較例１では、前述したように、実施の形態１と同様に、配線Ｍ１〜Ｍ３が、銅配線からなる場合を示し、絶縁膜部ＩＦ１が、層間絶縁膜ＩＬ１〜ＩＬ５に加え、ライナー膜ＬＦ１〜ＬＦ３を含む場合を示している。このような場合、フォトダイオードＰＤの上方に位置する部分のライナー膜ＬＦ１〜ＬＦ３が残されていると、入射光が、層間絶縁膜ＩＬ２〜ＩＬ５のいずれとも異なる材料からなるライナー膜ＬＦ１〜ＬＦ３のいずれかと、層間絶縁膜ＩＬ２〜ＩＬ５のいずれかと、の界面で反射されることにより、減衰される。
そのため、フォトダイオードＰＤの上方に位置する部分の絶縁膜部ＩＦ１の上面に凹部ＣＣ１を形成せず、絶縁膜部ＩＦ１を残して光導波路として用いる場合、層間絶縁膜ＩＬ１〜ＩＬ５を残すことはできるが、フォトダイオードＰＤの上方に位置する部分のライナー膜ＬＦ１〜ＬＦ３を除去する必要がある。したがって、ライナー膜ＬＦ１〜ＬＦ３の各々を形成する際に、フォトダイオードＰＤの上方に位置する部分のライナー膜ＬＦ１〜ＬＦ３の各々をエッチングして除去する工程を行うため、半導体装置の製造工程にける工程数が増加するおそれがある。
上記特許文献１に記載された技術では、光透過層に窒化シリコンにより形成されたコアと、平面視でコアの外周部の全周に亘って環状に形成されたエアギャップとを有する光導波路が設けられる。しかし、上記特許文献１に記載された技術では、エアギャップは、窒化シリコンからなるコアから光が漏れる漏れ量を小さくするために、コアの屈折率よりも小さい屈折率を有する部分として設けられるものであり、エアギャップをクラッドとすることで、コアとクラッドとを有する光導波路が構成されるものである。したがって、光導波路に入射される光は、コアに閉じ込められるのであるが、中空の光導波路を通る場合に比べれば、減衰する。
＜本実施の形態の主要な特徴と効果＞
本実施の形態１の半導体装置では、半導体基板１Ｓの主面上に、フォトダイオードＰＤを覆うように絶縁膜部ＩＦ１が形成され、フォトダイオードＰＤの中心ＣＰと重なる部分の絶縁膜部ＩＦ１の上面に、凹部ＣＣ１が形成され、絶縁膜部ＩＦ１上に、凹部ＣＣ１を閉塞するように透過膜ＴＦ１が形成されている。凹部ＣＣ１と透過膜ＴＦ１とにより空間ＳＰ１が形成され、空間ＳＰ１は、平面視において、フォトダイオードＰＤの中心ＣＰと重なるように配置されている。
これにより、フォトダイオードＰＤのうち、少なくとも平面視における中央部には、入射光が、中空の光導波路ＷＧ１としての空間ＳＰ１を通して入射される。そのため、入射光が、光導波路を通る際に減衰しないので、ＣＭＯＳイメージセンサの感度を向上させることができ、半導体装置の性能を向上させることができる。
また、凹部ＣＣ１を形成した後、凹部ＣＣ１の内部を絶縁膜で埋め込む必要がなく、凹部ＣＣ１を絶縁膜で埋め込んだ後、層間絶縁膜ＩＬ５上、すなわち凹部ＣＣ１の外部の絶縁膜を研削または研磨して平坦化する必要がない。したがって、半導体装置の製造工程における工程数または各工程に要する時間を削減することができ、製造コストを削減することができる。そして、画素の１辺の長さが１μｍを超える場合に、半導体装置の製造工程における工程数または各工程に要する時間を削減する効果がさらに大きくなり、製造コストを削減する効果がさらに大きくなる。
また、凹部ＣＣ１を形成した後、凹部ＣＣ１の内部に空間を残して絶縁膜で埋め込む場合に比べ、平面視における空間の位置、および、空間の高さ位置のばらつきを低減することができる。
さらに、配線Ｍ１〜Ｍ３が、銅配線からなり、絶縁膜部ＩＦ１がライナー膜ＬＦ１〜ＬＦ３を含む場合でも、凹部ＣＣ１を形成する工程で、フォトダイオードＰＤの上方に位置する部分のライナー膜ＬＦ１〜ＬＦ３を一括して除去することができる。これにより、半導体装置の製造工程における工程数を削減することができる。また、入射光が、層間絶縁膜ＩＬ２〜ＩＬ５のいずれとも異なる材料からなるライナー膜ＬＦ１〜ＬＦ３のいずれかと、層間絶縁膜ＩＬ２〜ＩＬ５のいずれかと、の界面で反射されることもない。したがって、ＣＭＯＳイメージセンサの感度を向上させることができ、半導体装置の性能を向上させることができる。
（実施の形態２）
実施の形態２では、実施の形態１の半導体装置において、さらに、凹部の側面に、側壁絶縁膜が形成された例について説明する。
本実施の形態２の半導体装置の構成、および、周辺回路領域の素子構造については、図１〜図４および図６を用いて説明した実施の形態１の半導体装置の構成、および、周辺回路領域の素子構造と同様であり、その説明を省略する。
＜画素領域の素子構造＞
次いで、画素領域の素子構造を説明する。図４１は、実施の形態２の半導体装置の構成を示す断面図である。図４１は、図２のＡ−Ａ断面に対応している。
本実施の形態２における画素領域の素子構造については、凹部ＣＣ１の側面に側壁絶縁膜ＳＷＦが形成されている点を除き、図５を用いて説明した実施の形態１における画素領域の素子構造と同様である。
一方、図４１に示すように、本実施の形態２では、凹部ＣＣ１の側面に、側壁絶縁膜ＳＷＦが形成されている。側壁絶縁膜ＳＷＦは、例えば酸化シリコン膜もしくは窒化シリコン膜、または、酸化シリコン膜と窒化シリコン膜との積層膜からなる。これにより、中空の光導波路ＷＧ１を通る光が凹部ＣＣ１の側面に入射された場合に、側壁絶縁膜ＳＷＦの表面、または、側壁絶縁膜ＳＷＦと凹部ＣＣ１の側面との界面で、光を反射することができるため、中空の光導波路ＷＧ１を通ってフォトダイオードＰＤに到達する光の光量を増加させることができる。あるいは、側壁絶縁膜ＳＷＦが積層膜からなる場合には、層同士の界面でも、光を反射することができるため、フォトダイオードＰＤに到達する光の光量を増加させることができる。したがって、ＣＭＯＳイメージセンサの感度を向上させることができ、半導体装置の性能を向上させることができる。
なお、凹部ＣＣ１の底面にも、側壁絶縁膜ＳＷＦが形成されていてもよい。
＜半導体装置の製造方法＞
次いで、本実施の形態２の半導体装置の製造方法について説明する。
図４２は、実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図４３〜図４５は、実施の形態２の半導体装置の製造工程を示す断面図である。なお、図４２は、実施の形態２の半導体装置の製造工程のうち、主として画素領域１Ａにおける製造工程を示す。また、図４３〜図４５の各断面図は、図２のＡ−Ａ断面または図４のＢ−Ｂ断面に対応している。
本実施の形態２では、実施の形態１と同様に、図１１のステップＳ１１〜図１１のステップＳ２０の工程を行って、層間絶縁膜ＩＬ１を形成する工程までの工程を行った後、図１２のステップＳ２１と同様の工程を行って、層間絶縁膜ＩＬ１上に、配線層ＷＬ１を形成する（図４２のステップＳ３１）。次いで、図１２のステップＳ２２と同様の工程を行って、凹部ＣＣ１を形成する（図４２のステップＳ３２）。
次いで、図４３および図４４に示すように、画素領域１Ａおよび周辺回路領域２Ａで、凹部ＣＣ１の側面、および、層間絶縁膜ＩＬ５上に、側壁絶縁膜ＳＷＦを形成する（図４２のステップＳ３３）。このステップＳ３３の工程では、凹部ＣＣ１の側面、および、層間絶縁膜ＩＬ５上に、例えば酸化シリコン膜もしくは窒化シリコン膜、または、酸化シリコン膜と窒化シリコン膜との積層膜からなる側壁絶縁膜ＳＷＦをＣＶＤ法などで形成する。
なお、凹部ＣＣ１の底面にも、側壁絶縁膜ＳＷＦが形成されてもよい。
次いで、画素領域１Ａおよび周辺回路領域２Ａで、凹部ＣＣ１の外部の側壁絶縁膜ＳＷＦを除去する（図４２のステップＳ３４）。このステップＳ３４の工程では、画素領域１Ａでは、図４５に示すように、例えば側壁絶縁膜ＳＷＦをエッチバックすることなどにより、凹部ＣＣ１の外部および凹部ＣＣ１の底面の側壁絶縁膜ＳＷＦを除去する。また、ステップＳ３４が行われた後の、周辺回路領域２Ａにおける断面構造は、図２２に示した断面構造と同一である。
なお、凹部ＣＣ１の一部をレジスト膜で覆い、側壁絶縁膜ＳＷＦをエッチバックすることで、凹部ＣＣ１の底面にも、側壁絶縁膜ＳＷＦが残されてもよい。
次いで、図１２のステップＳ２３と同様の工程を行って、実施の形態１と同様に、貼り合わせ基板１１Ｓの表面上に、透過膜ＴＦ１を形成する（図４２のステップＳ３５）。次いで、図１２のステップＳ２４と同様の工程を行って、実施の形態１と同様に、貼り合わせ基板１１Ｓを貼り合わせる（図４２のステップＳ３６）。次いで、図１２のステップＳ２５と同様の工程を行って、実施の形態１と同様に、貼り合わせ基板１１Ｓを除去する（図４２のステップＳ３７）。次いで、図１２のステップＳ２６〜ステップＳ２８と同様の工程（図４２のステップＳ３８〜ステップＳ４０）を行って、図４１および図６に示したように、本実施の形態２の半導体装置を製造することができる。
＜本実施の形態の主要な特徴と効果＞
本実施の形態２の半導体装置は、例えば空間ＳＰ１が平面視においてフォトダイオードＰＤの中心ＣＰと重なるように配置されているなど、実施の形態１の半導体装置の特徴と同様の特徴を有しているため、実施の形態１の半導体装置の効果と同様の効果を有する。
それに加え、本実施の形態２の半導体装置では、凹部ＣＣ１の側面に側壁絶縁膜ＳＷＦが形成されている。これにより、中空の光導波路ＷＧ１を通る光が凹部ＣＣ１の側面に入射された場合に、側壁絶縁膜ＳＷＦの表面、または、側壁絶縁膜ＳＷＦと凹部ＣＣ１の側面との界面で、光を反射することができるため、中空の光導波路ＷＧ１を通ってフォトダイオードＰＤに到達する光の光量を増加させることができる。あるいは、側壁絶縁膜ＳＷＦが積層膜からなる場合には、層同士の界面でも、光を反射することができるため、フォトダイオードＰＤに到達する光の光量を増加させることができる。したがって、実施の形態１に比べ、ＣＭＯＳイメージセンサの感度をさらに向上させることができ、半導体装置の性能をさらに向上させることができる。
（実施の形態３）
実施の形態１では、凹部を閉塞する透過膜が形成された貼り合わせ基板を貼り合わせて透過膜を接合した後、透過膜を残した状態で貼り合わせ基板を除去することにより、凹部を閉塞する例について説明した。一方、実施の形態３では、マイクロレンズおよびカラーフィルタ層が形成された支持基板を接着することにより、凹部を閉塞する例について説明する。
本実施の形態３の半導体装置の構成については、図１〜図４を用いて説明した実施の形態１の半導体装置の構成と同様であり、その説明を省略する。
＜画素領域および周辺回路の素子構造＞
次いで、画素領域および周辺回路領域の素子構造を説明する。図４６および図４７は、実施の形態３の半導体装置の構成を示す断面図である。図４６は、図２のＡ−Ａ断面に対応している。図４７は、図４のＢ−Ｂ断面に対応している。
本実施の形態３における画素領域および周辺回路の素子構造については、層間絶縁膜ＩＬ５よりも上方に位置する部分を除き、図５および図６を用いて説明した実施の形態１の半導体装置における画素領域および周辺回路領域の素子構造と同様である。
一方、図４６に示すように、本実施の形態３では、画素領域１Ａおよび周辺回路領域２Ａで、透過膜ＴＦ１（図５および図６参照）が形成されておらず、保護膜ＰＦ１が層間絶縁膜ＩＬ５上に直接形成されている。
ここで、層間絶縁膜ＩＬ１〜ＩＬ５、ライナー膜ＬＦ１〜ＬＦ３および保護膜ＰＦ１、ならびに、反射防止膜ＡＲＦおよびキャップ絶縁膜ＣＡＰをまとめて絶縁膜部ＩＦ１と称する場合、半導体基板１Ｓの主面上、すなわち表面上に、フォトダイオードＰＤを覆うように、絶縁膜部ＩＦ１が形成されている。また、画素領域１Ａでは、平面視において、フォトダイオードＰＤの中心ＣＰと重なる部分の絶縁膜部ＩＦ１の上面に、凹部ＣＣ１が形成されている。
周辺回路領域２Ａでは、層間絶縁膜ＩＬ５およびライナー膜ＬＦ３を貫通して配線Ｍ３に達するプラグＰｔ３が形成されている。また、周辺回路領域２Ａでは、層間絶縁膜ＩＬ５上には、電極パッドＥＰ１が形成され、この電極パッドＥＰ１は、プラグＰｔ３と電気的に接続されている。
画素領域１Ａでは、保護膜ＰＦ１上に、カラーフィルタ層ＣＦが形成されている。カラーフィルタ層ＣＦは、フォトダイオードＰＤに入射される入射光のうち、特定の色の光を透過させる。カラーフィルタ層ＣＦは、保護膜ＰＦ１上に、すなわち絶縁膜部ＩＦ１上に、凹部ＣＣ１を閉塞するように形成された透過膜部である。そして、凹部ＣＣ１とカラーフィルタ層ＣＦとにより、中空の空間ＳＰ１が形成されている。前述したように、凹部ＣＣ１は、平面視において、フォトダイオードＰＤの中心ＣＰと重なる部分の絶縁膜部ＩＦ１の上面に形成されている。したがって、空間ＳＰ１は、平面視において、フォトダイオードＰＤの中心ＣＰと重なるように配置されている。
周辺回路領域２Ａでは、層間絶縁膜ＩＬ５上に、電極パッドＥＰ１を覆うように、保護膜ＰＦ１が形成されている。電極パッドＥＰ１上の保護膜ＰＦ１には、保護膜ＰＦ１を貫通して電極パッドＥＰ１に達する開口部ＯＰ２が形成されており、開口部ＯＰ２の底部には、電極パッドＥＰ１が露出している。
画素領域１Ａでは、凹部ＣＣ１の上方に位置する部分のカラーフィルタ層ＣＦ上に、上面として凸曲面を有するマイクロレンズＭＬが形成されている。また、カラーフィルタ層ＣＦ上に、マイクロレンズＭＬを覆うように、透明な支持基板２１Ｓが形成されている。
＜半導体装置の製造方法＞
次いで、本実施の形態３の半導体装置の製造方法について説明する。
図４８は、実施の形態３の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図４９〜図５１は、実施の形態３の半導体装置の製造工程を示す断面図である。なお、図４８は、実施の形態３の半導体装置の製造工程のうち、主として画素領域１Ａにおける製造工程を示す。また、図４９〜図５１の各断面図は、図４６のＡ−Ａ断面または図４７のＢ−Ｂ断面に対応している。
本実施の形態３では、実施の形態１と同様に、図１１のステップＳ１１〜図１１のステップＳ２０の工程を行って、層間絶縁膜ＩＬ１を形成する工程までの工程を行った後、図１２のステップＳ２１と同様の工程を行って、層間絶縁膜ＩＬ１上に、配線層ＷＬ１（図２２参照）を形成する（図４８のステップＳ４１）。
次いで、図５０に示すように、周辺回路領域２Ａでは、層間絶縁膜ＩＬ５およびライナー膜ＬＦ３を貫通して、層間絶縁膜ＩＬ４に形成された配線Ｍ３に達するプラグＰｔ３を形成する。また、周辺回路領域２Ａでは、層間絶縁膜ＩＬ５上に、プラグＰｔ３と電気的に接続されるように、電極パッドＥＰ１を形成する。
次いで、図４９および図５０に示すように、画素領域１Ａおよび周辺回路領域２Ａで、層間絶縁膜ＩＬ５上に、例えば酸化シリコン膜からなる保護膜ＰＦ１をＣＶＤ法などで形成する（図４８のステップＳ４２）。また、周辺回路領域２Ａでは、保護膜ＰＦ１は、層間絶縁膜ＩＬ５上に、電極パッドＥＰ１を覆うように、形成される。
次いで、図５１に示すように、凹部ＣＣ１を形成する（図４８のステップＳ４３）。このステップＳ４３の工程では、画素領域１Ａで、保護膜ＰＦ１、層間絶縁膜ＩＬ１〜ＩＬ５およびライナー膜ＬＦ１〜ＬＦ３を貫通して反射防止膜ＡＲＦに達する凹部ＣＣ１を形成する。凹部ＣＣ１は、平面視において、フォトダイオードＰＤの中心ＣＰと重なるように、形成される。したがって、前述したように、層間絶縁膜ＩＬ１〜ＩＬ５およびライナー膜ＬＦ１〜ＬＦ３、ならびに、反射防止膜ＡＲＦおよびキャップ絶縁膜ＣＡＰをまとめて絶縁膜部ＩＦ１と称する場合、凹部ＣＣ１は、平面視において、フォトダイオードＰＤの中心ＣＰと重なる部分の絶縁膜部ＩＦ１の上面に、形成される。具体的な凹部ＣＣ１の形成工程は、図１２のステップＳ２２と同様にすることができる。
次いで、図４６に示したように、支持基板２１Ｓの表面側に、マイクロレンズＭＬを形成する（図４８のステップＳ４４）。図４６に示したように、まず、例えば透明なガラス基板などからなる支持基板２１Ｓを準備し、支持基板２１Ｓの主面側、すなわち表面側に、マイクロレンズＭＬを形成する。次いで、図４６に示したように、支持基板２１Ｓの表面上に、マイクロレンズＭＬを覆うように、カラーフィルタ層ＣＦを形成する（図４８のステップＳ４５）。
次いで、図４６に示したように、画素領域１Ａで、保護膜ＰＦ１上に、表面にマイクロレンズＭＬおよびカラーフィルタ層ＣＦが形成された支持基板２１Ｓを接着する（図４８のステップＳ４６）。図４６に示したように、支持基板２１Ｓの表面と、半導体基板１Ｓの表面とが対向し、かつ、マイクロレンズＭＬと凹部ＣＣ１とが対向した状態で、半導体基板１Ｓ上に支持基板２１Ｓを接着する。これにより、支持基板２１Ｓの表面上に、マイクロレンズＭＬを覆うように形成されたカラーフィルタ層ＣＦと、半導体基板１Ｓの表面上に形成された保護膜ＰＦ１とを接着する。すなわち、支持基板２１Ｓの表面上に、マイクロレンズＭＬを覆うように形成されたカラーフィルタ層ＣＦと、半導体基板１Ｓの表面上に形成された絶縁膜部ＩＦ１とを接着する。
このとき、透過膜部としてのカラーフィルタ層ＣＦが、層間絶縁膜ＩＬ５上に、凹部ＣＣ１を閉塞するように形成される。すなわちフォトダイオードＰＤに入射される入射光を透過させる透過膜部としてのカラーフィルタ層ＣＦが、絶縁膜部ＩＦ１上に、凹部ＣＣ１を閉塞するように形成される。そして、凹部ＣＣ１とカラーフィルタ層ＣＦとにより空間ＳＰ１が形成される。前述したように、凹部ＣＣ１は、平面視において、フォトダイオードＰＤの中心ＣＰと重なる部分の絶縁膜部ＩＦ１の上面に形成されている。したがって、空間ＳＰ１は、平面視において、フォトダイオードＰＤの中心ＣＰと重なるように配置される。
また、絶縁膜部ＩＦ１上にカラーフィルタ層ＣＦからなる透過膜部が形成され、凹部ＣＣ１の上方に位置する部分のカラーフィルタ層ＣＦ上に、マイクロレンズＭＬが形成される。
なお、半導体基板１Ｓの表面上にカラーフィルタ層ＣＦおよびマイクロレンズＭＬを残した状態で、実施の形態１と同様に、半導体基板１Ｓに接着された支持基板２１Ｓを除去してもよい。
一方、支持基板２１Ｓとして、半導体基板１Ｓに接着されたときに、平面視において周辺回路領域２Ａに位置する部分には、例えば開口部などが形成されている。したがって、周辺回路領域２Ａでは、保護膜ＰＦ１の開口部ＯＰ２の底部に露出した電極パッドＥＰ１上、および、保護膜ＰＦ１上には、支持基板２１Ｓは接着されない。このようにして、図４６および図４７に示したように、本実施の形態３の半導体装置を製造することができる。
＜本実施の形態の主要な特徴と効果＞
本実施の形態３の半導体装置は、例えば空間ＳＰ１が平面視においてフォトダイオードＰＤの中心ＣＰと重なるように配置されているなど、実施の形態１の半導体装置の特徴と同様の特徴を有しているため、実施の形態１の半導体装置の効果と同様の効果を有する。
それに加え、本実施の形態３の半導体装置では、マイクロレンズＭＬおよびカラーフィルタ層ＣＦが形成された支持基板２１Ｓを接着することにより、凹部ＣＣ１を閉塞する。これにより、凹部ＣＣ１を閉塞する際に、凹部ＣＣ１が支持基板２１Ｓにより閉塞された状態を維持することができるので、製造途中において凹部ＣＣ１が透過膜ＴＦ１のみにより閉塞された状態を有する実施の形態１に比べ、凹部ＣＣ１を容易に閉塞することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１Ａ 画素領域
１Ｓ 半導体基板
２Ａ 周辺回路領域
１１Ｓ 貼り合わせ基板
２１Ｓ 支持基板
ＡｃＡＳ、ＡｃＧ、ＡｃＬ、ＡｃＲ、ＡｃＴＰ 活性領域
ＡＭＩ 増幅トランジスタ
ＡＲ１ 領域
ＡＲＦ 反射防止膜
ＣＡＰ キャップ絶縁膜
ＣＣ１ 凹部
ＣＦ カラーフィルタ層
ＣＨｆｄ、ＣＨｔ１、ＣＨｔ２ コンタクトホール
ＣＨＰ 素子領域
ＣＮ１〜ＣＮ３ 位置
ＣＰ、ＣＰ１、ＣＰ２ 中心
ＤＰ１ 深さ
ＥＰ１ 電極パッド
ＦＤ フローティングディフュージョン
Ｇａ、Ｇｌｔ、Ｇｒ、Ｇｓ、Ｇｔ ゲート電極
ＧＮＤ 接地電位
ＧＯＸ ゲート絶縁膜
ＩＦ１ 絶縁膜部
ＩＬ１〜ＩＬ５ 層間絶縁膜
ＬＣＳ 素子分離領域
ＬＦ１〜ＬＦ３ ライナー膜
ＬＮ１、ＬＮ２ 長さ
ＬＲＳＴ リセット線
ＬＴ トランジスタ
ＬＴＸ 転送線
Ｍ１〜Ｍ３ 配線
ＭＬ マイクロレンズ
ｎ１ ノード
ＮＭ 低濃度半導体領域（ｎ−型半導体領域）
ＮＲ 高濃度半導体領域（ｎ＋型半導体領域）
ＮＷＬ ｎ型ウェル
ＯＬ 出力線
ＯＰ１、ＯＰ２、ＯＲ１ 開口部
ＯＸＦ 密着膜
Ｐａ、Ｐａｇ、Ｐｆｄ、Ｐｇ、Ｐｒ１、Ｐｒ２、Ｐｒｇ プラグ
ＰＤ、ＰＤ１、ＰＤ２ フォトダイオード
ＰＦ１ 保護膜
ＰＲ ｐ＋型半導体領域
Ｐｓ、Ｐｓｇ、Ｐｔ１、Ｐｔ２、Ｐｔ３、Ｐｔｇ プラグ
ＰＵ 画素
ＰＷＬ ｐ型ウェル
ＲＦ１ レジスト膜
ＲＰ１ レジストパターン
ＲＳＴ リセットトランジスタ
ＳＤ１〜ＳＤ４ 辺
ＳＥＬ 選択トランジスタ
ＳＩＬ シリサイド層
ＳＬ 選択線
ＳＰ１ 空間
ＳＷ サイドウォール
ＳＷＦ 側壁絶縁膜
ＴＦ１ 透過膜
ＴＸ 転送用トランジスタ
ＶＤＤ 電源電位
ＷＤ１、ＷＤ２ 幅
ＷＧ１ 光導波路
ＷＬ１ 配線層

Claims (17)

  1. 半導体基板と、
    前記半導体基板の第１主面に形成され、入射光を受光して電荷に変換する光電変換素子と、
    前記半導体基板の前記第１主面上に、前記光電変換素子を覆うように形成された反射防止膜と、
    前記反射防止膜上に形成された絶縁膜部と、
    平面視において、前記光電変換素子の中心と重なる部分の前記絶縁膜部を貫通して、前記反射防止膜の上面に達するように形成された開口部と、
    前記絶縁膜部上に、前記開口部を閉塞するように形成され、前記入射光を透過させる透過膜部と、
    を有し、
    前記反射防止膜と、前記開口部の側面と、前記透過膜部とにより光導波路となる空間が形成され、
    前記空間は、平面視において、前記光電変換素子の中心と重なるように配置されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記開口部は、平面視において、前記光電変換素子が形成された領域内に形成されている、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記開口部の上方に位置する部分の前記透過膜部上に形成されたカラーフィルタ層と、
    前記カラーフィルタ層上に形成されたマイクロレンズと、
    を有する、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記透過膜部は、酸化シリコン膜からなる、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記開口部の前記側面に形成された側壁絶縁膜を有する、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記側壁絶縁膜は、酸化シリコン膜または窒化シリコン膜からなる、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記絶縁膜部は、
    前記半導体基板の前記第１主面上に、前記光電変換素子を覆うように形成された層間絶縁膜と、
    前記層間絶縁膜上に、複数の第１絶縁層の各々と複数の第２絶縁層の各々とが交互に積層された積層絶縁膜と、
    を含み、
    前記第２絶縁層は、前記第１絶縁層と異なる材料からなり、
    前記開口部は、前記積層絶縁膜を貫通して前記層間絶縁膜に達し、
    前記複数の第１絶縁層のうちいずれかの第１絶縁層に形成された配線により、配線層が形成されている、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記透過膜部は、カラーフィルタ層であり、
    前記半導体装置は、さらに、
    前記開口部の上方に位置する部分の前記カラーフィルタ層上に形成されたマイクロレンズを有する、半導体装置。
  9. （ａ）半導体基板の第１主面に、入射光を受光して電荷に変換する光電変換素子を形成する工程、
    （ｂ）前記半導体基板の前記第１主面上に、前記光電変換素子を覆うように反射防止膜を形成する工程、
    （ｃ）前記反射防止膜上に絶縁膜部を形成する工程、
    （ｄ）平面視において、前記光電変換素子の中心と重なる部分の前記絶縁膜部を貫通して、前記反射防止膜の上面に達するように開口部を形成する工程、
    （ｅ）前記入射光を透過させる透過膜部を、前記絶縁膜部上に、前記開口部を閉塞するように形成する工程、
    を有し、
    前記（ｅ）工程では、
    前記反射防止膜と、前記開口部の側面と、前記透過膜部とにより光導波路となる空間が形成され、
    前記空間は、平面視において、前記光電変換素子の中心と重なるように配置される、半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記（ｅ）工程は、
    （ｅ１）貼り合わせ基板の第２主面上に、前記透過膜部を形成する工程、
    （ｅ２）前記貼り合わせ基板の前記第２主面と前記半導体基板の前記第１主面とが対向した状態で、前記半導体基板に前記貼り合わせ基板を貼り合わせることにより、前記透過膜部と前記絶縁膜部とを接合する工程、
    （ｅ３）前記半導体基板の前記第１主面上に前記透過膜部を残した状態で、前記半導体基板に貼り合わされた前記貼り合わせ基板を除去する工程、
    を含む、半導体装置の製造方法。
  11. 請求項９記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記開口部を、平面視において、前記光電変換素子が形成された領域内に形成する、半導体装置の製造方法。
  12. 請求項９記載の半導体装置の製造方法において、
    （ｆ）前記開口部の上方に位置する部分の前記透過膜部上に、カラーフィルタ層を形成する工程、
    （ｇ）前記カラーフィルタ層上にマイクロレンズを形成する工程、
    を有する、半導体装置の製造方法。
  13. 請求項９記載の半導体装置の製造方法において、
    前記（ｅ）工程では、酸化シリコン膜からなる前記透過膜部を形成する、半導体装置の製造方法。
  14. 請求項９記載の半導体装置の製造方法において、
    （ｈ）前記（ｅ）工程の前に、前記開口部の前記側面に、側壁絶縁膜を形成する工程、
    を有する、半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法において、
    前記（ｈ）工程では、酸化シリコン膜または窒化シリコン膜からなる前記側壁絶縁膜を形成する、半導体装置の製造方法。
  16. 請求項９記載の半導体装置の製造方法において、
    前記（ｃ）工程は、
    （ｃ１）前記半導体基板の前記第１主面上に、前記光電変換素子を覆うように層間絶縁膜を形成する工程、
    （ｃ２）前記層間絶縁膜上に、複数の第１絶縁層の各々と複数の第２絶縁層の各々とが交互に積層された積層絶縁膜を形成する工程、
    を含み、
    前記第２絶縁層は、前記第１絶縁層と異なる材料からなり、
    前記（ｄ）工程では、前記積層絶縁膜を貫通して前記層間絶縁膜に達する前記開口部を形成し、
    前記（ｃ２）工程では、前記複数の第１絶縁層のうちいずれかの第１絶縁層の内部に配線を形成することにより、配線層を形成する、半導体装置の製造方法。
  17. 請求項９記載の半導体装置の製造方法において、
    前記（ｅ）工程は、
    （ｅ４）支持基板の第３主面側に、マイクロレンズを形成する工程、
    （ｅ５）前記マイクロレンズを覆うように、前記支持基板の前記第３主面上に、前記透過膜部としてのカラーフィルタ層を形成する工程、
    （ｅ６）平面視において、前記支持基板の前記第３主面と前記半導体基板の前記第１主面とが対向し、かつ、前記マイクロレンズと前記開口部とが対向した状態で、前記半導体基板上に前記支持基板を接着することにより、前記マイクロレンズを覆うように形成された前記カラーフィルタ層と前記絶縁膜部とを接着する工程、
    を含む、半導体装置の製造方法。
JP2014109583A 2014-05-27 2014-05-27 半導体装置およびその製造方法 Expired - Fee Related JP6235412B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2014109583A JP6235412B2 (ja) 2014-05-27 2014-05-27 半導体装置およびその製造方法
US14/712,898 US20150349015A1 (en) 2014-05-27 2015-05-14 Semiconductor device and manufacturing method thereof
CN201510278644.1A CN105280751A (zh) 2014-05-27 2015-05-27 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014109583A JP6235412B2 (ja) 2014-05-27 2014-05-27 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2015225939A JP2015225939A (ja) 2015-12-14
JP6235412B2 true JP6235412B2 (ja) 2017-11-22

Family

ID=54702714

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014109583A Expired - Fee Related JP6235412B2 (ja) 2014-05-27 2014-05-27 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US20150349015A1 (ja)
JP (1) JP6235412B2 (ja)
CN (1) CN105280751A (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6173259B2 (ja) 2014-06-02 2017-08-02 キヤノン株式会社 光電変換装置および撮像システム
JP6444066B2 (ja) 2014-06-02 2018-12-26 キヤノン株式会社 光電変換装置および撮像システム
JP6556511B2 (ja) 2015-06-17 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN111242092A (zh) * 2015-07-29 2020-06-05 财团法人工业技术研究院 生物辨识装置与穿戴式载体
JP2017069553A (ja) 2015-09-30 2017-04-06 キヤノン株式会社 固体撮像装置、その製造方法及びカメラ
JP6744748B2 (ja) 2016-04-06 2020-08-19 キヤノン株式会社 固体撮像装置及びその製造方法
TWI608600B (zh) * 2016-08-04 2017-12-11 力晶科技股份有限公司 影像感測器及其製作方法
JP6667431B2 (ja) 2016-12-27 2020-03-18 キヤノン株式会社 撮像装置、撮像システム
JP6664353B2 (ja) 2017-07-11 2020-03-13 キヤノン株式会社 光電変換装置、光電変換装置を備えた機器、光電変換装置の製造方法
TWI646678B (zh) * 2017-12-07 2019-01-01 晶相光電股份有限公司 影像感測裝置
US11557619B2 (en) * 2017-12-26 2023-01-17 Sony Semiconductor Solutions Corporation Image sensor and imaging device
US11121162B2 (en) * 2019-05-07 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Light pipe structure with high quantum efficiency
CN113764439B (zh) * 2021-09-08 2024-02-20 京东方科技集团股份有限公司 光电子集成基板及其制作方法、光电子集成电路

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003282851A (ja) * 2002-03-27 2003-10-03 Sony Corp 固体撮像装置の製造方法
US7420231B2 (en) * 2002-09-20 2008-09-02 Sony Corporation Solid state imaging pick-up device and method of manufacturing the same
KR20050085579A (ko) * 2002-12-13 2005-08-29 소니 가부시끼 가이샤 고체 촬상 소자 및 그 제조방법
US7119319B2 (en) * 2004-04-08 2006-10-10 Canon Kabushiki Kaisha Solid-state image sensing element and its design support method, and image sensing device
JP2005340498A (ja) * 2004-05-27 2005-12-08 Matsushita Electric Ind Co Ltd 固体撮像素子
JP4822683B2 (ja) * 2004-10-08 2011-11-24 パナソニック株式会社 固体撮像装置およびその製造方法
KR100807214B1 (ko) * 2005-02-14 2008-03-03 삼성전자주식회사 향상된 감도를 갖는 이미지 센서 및 그 제조 방법
US7524690B2 (en) * 2006-08-10 2009-04-28 United Microelectronics Corp. Image sensor with a waveguide tube and a related fabrication method
WO2008060630A2 (en) * 2006-11-17 2008-05-22 Tessera North America, Inc. Internal noise reducing structures in camera systems employing an optics stack and associated methods
JP2008210975A (ja) * 2007-02-26 2008-09-11 Sony Corp 固体撮像装置及びその製造方法
JP2011023409A (ja) * 2009-07-13 2011-02-03 Panasonic Corp 固体撮像装置
KR101410957B1 (ko) * 2010-07-02 2014-06-25 한국전자통신연구원 이미지 센서 및 그의 제조방법
JP2012038986A (ja) * 2010-08-10 2012-02-23 Sony Corp 固体撮像装置とその製造方法、並びに電子機器
US9532033B2 (en) * 2010-11-29 2016-12-27 Nikon Corporation Image sensor and imaging device
JP2012146797A (ja) * 2011-01-11 2012-08-02 Fujifilm Corp 固体撮像素子及びその製造方法
JP2012186364A (ja) * 2011-03-07 2012-09-27 Panasonic Corp 固体撮像体装置及びその製造方法
US20120267741A1 (en) * 2011-04-21 2012-10-25 Panasonic Corporation Solid-state imaging device and method for manufacturing the same
US20130010165A1 (en) * 2011-07-05 2013-01-10 United Microelectronics Corp. Optical micro structure, method for fabricating the same and applications thereof
US9041153B2 (en) * 2011-09-29 2015-05-26 Broadcom Corporation MIM capacitor having a local interconnect metal electrode and related structure

Also Published As

Publication number Publication date
US20150349015A1 (en) 2015-12-03
CN105280751A (zh) 2016-01-27
JP2015225939A (ja) 2015-12-14

Similar Documents

Publication Publication Date Title
JP6235412B2 (ja) 半導体装置およびその製造方法
KR102129147B1 (ko) 고체 촬상 소자, 고체 촬상 소자의 제조 방법, 및, 전자기기
US9287423B2 (en) Solid-state imaging device and method of manufacturing the solid-state imaging device
JP6607777B2 (ja) 半導体装置およびその製造方法
US20180047778A1 (en) Photoelectric conversion device and method for producing photoelectric conversion device
TWI637494B (zh) 固態成像器件，用於製造固態成像器件之方法以及電子裝置
JP6234173B2 (ja) 固体撮像素子の製造方法
JP2015041677A (ja) 半導体装置およびその製造方法
KR100791337B1 (ko) 이미지 센서 및 그 제조 방법
JP2011061092A (ja) 固体撮像装置及びその製造方法
JP2010278472A (ja) 固体撮像装置の製造方法
JP4171723B2 (ja) Ｃｍｏｓイメージセンサー及びその製造方法
JP2014232761A (ja) 固体撮像装置
KR102418456B1 (ko) 반도체 장치의 제조 방법
WO2013150839A1 (ja) 固体撮像装置、固体撮像装置の製造方法、及び、電子機器
JP2017204510A (ja) 光電変換装置の製造方法
US20140159184A1 (en) Image sensor and method for fabricating the same
JP2007173258A (ja) 固体撮像装置およびその製造方法、並びにカメラ
US20080315338A1 (en) Image sensor and method for manufacturing the same
KR20090034429A (ko) 이미지 센서 및 그 제조방법
US9391227B2 (en) Manufacturing method of semiconductor device
JP2017216480A (ja) 半導体装置およびその製造方法
TW201803100A (zh) 半導體裝置及其製造方法
JP6341796B2 (ja) 半導体装置の製造方法
KR101776611B1 (ko) 씨모스 이미지 센서의 단위 화소 어레이

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161101

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170530

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170726

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171010

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171026

R150 Certificate of patent or registration of utility model

Ref document number: 6235412

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees