JP6232563B2 - 発光パネルの製造方法 - Google Patents

Description

本発明は、発光パネルの製造方法及び該製造方法により得られた発光パネルを備える表示装置に関する。

映像光を出射する発光パネルを備える様々な表示装置が開発されている。発光パネルは、発光素子を用いて発光し、映像を表示する。有機ＥＬ（エレクトロルミネセンス）素子といった発光素子の発光効率は、経時的に変化することが知られている。特許文献１は、発光効率の経時的な変化を低減させるためのエージング技術を開示する。

特許文献１に開示されるエージング技術は、表示頻度に応じて区分される複数の表示領域を備えた発光パネルにおいて、表示領域ごとに異なる電流密度の電流でエージング処理を行う。

特開２００７−１０３０６８号公報

発光素子を全面点灯させ、発光パネルをエージングする技術も知られている。この場合、発光部において、位置的なエージングレベルのばらつきが生じることがある。即ち、発光部において、過度にエージングされた領域と不十分なエージング処理を受けた領域とが生ずることがある。

以下に開示される例示的な実施形態にしたがって、エージングレベルの位置的なばらつきを緩和する技術が提供される。

以下に開示される例示的な実施形態は、同一値の電圧印加の下において互いに異なる大きさの電流が流れる複数の画素を含む発光部を有する発光パネルの製造方法に関する。製造方法は、前記複数の画素間の電流値の差異が低減されるように前記複数の画素に印加される電圧の大きさをそれぞれ補正するための補正係数を取得する取得工程と、前記補正係数を用いて前記複数の画素に印加される電圧の大きさを補正し、補正された電圧を前記複数の画素に印加することにより、前記複数の画素のエージング処理を実行するエージング工程と、を有する。

以下に開示される例示的な実施形態にしたがう技術は、エージングレベルの位置的なばらつきを緩和する。

発光パネルの概略的な平面図である。 パネル部の概略的な斜視図である。 エージング処理時及びエージング処理終了後の画素の劣化曲線を表す例示的な図である。 各画素に印加される電圧、各画素に供給される電流、各画素の劣化速度を表す例示的な図である。 発光パネルの概略的な断面図である。 エージング処理を実行するエージング装置の制御構成を示すブロック図である。 各画素の補正係数、各画素に印加される電圧、各画素の劣化速度を表す例示的な図である。 ルックアップテーブルを表す例示的な図である。 発光パネルの製造方法の概略的なフローチャートである。 補正係数を算出する手順の例示的なフローチャートである。 補正係数テーブルの例示的な図である。 エージング処理を実行するエージング装置の制御構成を示すブロック図である。 補正係数を算出する手順の例示的なフローチャートである。 発光パネルの概略的な断面図である。 エージング処理を実行するエージング装置の制御構成を示すブロック図である。 補正係数を算出する手順の例示的なフローチャートである。 有機ＥＬ表示装置の概略構成を示す模式的に示すブロック図である。 図１６に示す有機ＥＬ表示装置の一画素分の回路図である。 図１６に示す有機ＥＬ表示装置の動作を説明する図である。 図１６に示す有機ＥＬ表示装置における、エージングモードおよび映像表示モードの動作のフローチャートである。 従来例に係る有機ＥＬ表示装置の一画素分の回路図である。 有機ＥＬ表示パネルの模式図である。 有機ＥＬ表示パネルの１ピクセルの回路図および有機ＥＬ表示パネルに接続されるエージングシステムのブロック図である。 図２１、図２２に示す有機ＥＬ表示パネルのエージング実行時のフローチャートである。 図２１、図２２に示す有機ＥＬ表示パネルの累積発光時間と最大輝度との関係から実施の形態に係るエージング時間を決定するための図である。 特開２００３−３２３９７９号公報に記載の技術において、有機ＥＬ表示パネルの累積発光時間と最大輝度との関係からエージング時間を決定するための図である。 第５実施形態の変形例に係る有機ＥＬ表示パネルのエージング実行時のフローチャートである。

例示的な発光パネルの製造方法が図面を参照して説明される。尚、以下に説明される実施形態において、同様の構成要素に対して同様の符号が付されている。また、説明の明瞭化のため、必要に応じて、重複する説明は省略される。図面に示される構成、配置或いは形状並びに図面に関連する記載は、発光パネルの製造方法の原理を容易に理解させることを目的とするものである。発光パネルの製造方法の原理はこれらに何ら限定されるものではない。

＜エージング処理に関する課題＞
図１は、発光パネル５００の概略的な平面図である。図１を用いて、発光パネル５００が説明される。

発光パネル５００は、映像を表示する略矩形の発光部５１０と、発光部５１０の四辺に沿って配置された回路基板５２０と、発光部５１０と回路基板５２０とを電気的に接続するためのフレキシブル基板５３０と、を備える。回路基板５２０は、発光部５１０を駆動するための駆動信号を生成する。駆動信号は、フレキシブル基板５３０を介して発光部５１０に入力される。発光部５１０は、駆動信号に従って発光し、映像を表示する。発光部５１０は、画素Ｐ１，Ｐ２，Ｐ３を含む。画素Ｐ１，Ｐ２，Ｐ３は後述される。

図２は、発光部５１０の概略的な斜視図である。図１、図２を用いて、発光部５１０が説明される。

発光部５１０には、複数の画素Ｐがマトリクス状に配置されている。図２では、発光部５１０の中心Ｏｃを含む第１領域Ｒ１に配置された画素Ｐ１と、発光部５１０の中心Ｏｃから第１領域Ｒ１より離れた第２領域Ｒ２に配置された画素Ｐ２と、第１領域Ｒ１と第２領域Ｒ２との間の第３領域Ｒ３に配置された画素Ｐ３とが、特に区別して示されている。画素Ｐは、電流の流れに応じて発光する有機ＥＬ素子を含む。

エージング処理時において、発光部５１０は、回路基板５２０からの駆動信号により全面点灯される。即ち、画素Ｐ１，Ｐ２，Ｐ３を含む全画素Ｐが発光する。このとき、発明者らは、画素Ｐ１，Ｐ２，Ｐ３の間で、エージングレベルにばらつきが生じることを見出した。

図３は、エージング処理時及びエージング処理終了後の画素Ｐ１，Ｐ２，Ｐ３の劣化曲線を表す例示的な図である。図３において、劣化曲線Ａ１は画素Ｐ１のエージング処理時の劣化の推移を示す。劣化曲線Ａ２は画素Ｐ２のエージング処理時の劣化の推移を示す。劣化曲線Ａ３は画素Ｐ３のエージング処理時の劣化の推移を示す。劣化曲線Ｂ１は画素Ｐ１のエージング処理終了後（つまり実際の使用開始後）の劣化の推移を示す。劣化曲線Ｂ２は画素Ｐ２のエージング処理終了後（つまり実際の使用開始後）の劣化の推移を示す。劣化曲線Ｂ３は画素Ｐ３のエージング処理終了後（つまり実際の使用開始後）の劣化の推移を示す。図１乃至図３を用いて、エージングレベルのばらつきが説明される。

図３の劣化曲線Ａ１，Ａ２，Ａ３から分かるように、時刻０にエージング処理が開始された後、画素Ｐ１のエージングは比較的緩慢に進行し、画素Ｐ２のエージングは比較的急速に進行し、画素Ｐ３のエージングの進行速度は、画素Ｐ１，Ｐ２の中間になる。このため、所定のエージング時間Ｔａが経過してエージング終了時の画素Ｐ１，Ｐ２，Ｐ３の輝度Ｌ１，Ｌ２，Ｌ３を比較すると、Ｌ１＞Ｌ３＞Ｌ２となり、エージングの進行速度（劣化速度）にばらつきが生じている。

その結果、エージング処理を終了した発光部５１０の実際の使用が時刻０に開始されると、劣化曲線Ｂ１，Ｂ２，Ｂ３から分かるように、画素Ｐ１，Ｐ２，Ｐ３の間で、輝度レベルに差が生じたまま使用されることになる。このため、発光部５１０において輝度むら、色むらが発生する。発明者らは、以下に説明される知見に基づき、エージングレベルのばらつきを解消するための技術を案出した。

＜発明者らが見出した知見＞
発明者らは、画素に供給される電流のばらつきに起因して、エージングレベルにばらつきが生じることを見出した。

図４は、各画素に印加される電圧、各画素に印加される電流、各画素の劣化速度を表す例示的な図である。図４のセクション（ａ）は、各画素に印加される電圧を表す。図４のセクション（ｂ）は、各画素に供給される電流を表す。図４のセクション（ｃ）は、各画素の劣化速度を表す。図４では、図２に示される位置Ａと位置Ｂとを結ぶ直線上の画素について示されている。図１乃至図４を用いて、画素に供給される電流のばらつきが説明される。

上述の如く、エージング処理時において、発光部５１０は、全面点灯される。このとき、図４のセクション（ａ）に示される如く、画素Ｐ１，Ｐ２，Ｐ３を含む位置Ａと位置Ｂとを結ぶ直線上の画素に対して、回路基板５２０から一定の電圧Ｖ０が印加される。

しかしながら、位置Ａと位置Ｂとを結ぶ直線上の画素に供給される電流は、図４のセクション（ｂ）に示される如く、第２領域Ｒ２から第１領域Ｒ１に近づくにつれて低下することを、発明者らは見出した。例えば、画素Ｐ１に供給される電流はＩ１であり、画素Ｐ２に供給される電流はＩ２であり、画素Ｐ３に供給される電流はＩ３であり、Ｉ１＜Ｉ３＜Ｉ２になっている。そして、図４のセクション（ｃ）に示される如く、この電流ばらつきに対応して、劣化速度（エージングの進行速度）がばらつくことを発明者らは見出した。この原因について、発明者らは以下のように推定した。

回路基板５２０と各画素とを接続する導線は、発光部５１０の周囲から発光部５１０の内部の各画素に対してフレキシブル基板５３０を介して配線される。したがって、画素Ｐ１，Ｐ２，Ｐ３では、例えば図１に示される如く、発光部５１０の第１領域Ｒ１に配置された画素Ｐ１に対する導線Ｗ１が最も長く、発光部５１０の第２領域Ｒ２に配置された画素Ｐ２に対する導線Ｗ２が最も短く、第３領域Ｒ３に配置された画素Ｐ３に対する導線Ｗ３の長さは導線Ｗ１，Ｗ２の中間の値になる。その結果、画素に供給される電流は、図４のセクション（ｂ）に示される如く、回路基板５２０と画素とを接続する導線が長くなるにつれて、つまり第２領域Ｒ２から第１領域Ｒ１に近づくにつれて低下する。本実施形態において、画素Ｐ１は第１画素として例示され、画素Ｐ２は第２画素として例示され、導線Ｗ１は第１導線として例示され、導線Ｗ２は第２導線として例示される。

発明者らは、上述の知見を用いて、以下の様々な実施形態を案出した。

＜第１実施形態＞
図５は、発光パネル５００の概略的な断面図である。図２及び図５を用いて、発光パネル５００に対するエージング処理が説明される。

発光パネル５００に対するエージング処理のために、支持台１００が用意される。発光パネル５００は、支持台１００上でエージング処理を受ける。

支持台１００は、台座部１１０と、台座部１１０から直立した脚部１２０と、脚部１２０上で構築された支持枠体１３０と、を備える。支持枠体１３０は、発光部５１０の周縁部を支持する内枠１３１と、内枠１３１を取り囲む外枠１３２と、を含む。回路基板５２０は、外枠１３２によって支持される。

外枠１３２は、金属やカーボングラファイトシートといった高熱伝導性材料を用いて形成される。各画素Ｐの発光を用いて、エージング処理が行われている間、回路基板５２０は、発熱する。回路基板５２０からの熱は、外枠１３２に効率的に伝達される。外枠１３２は、高い熱伝導率を有するので、回路基板５２０から伝達された熱は、外枠１３２に全体的に伝導される。この結果、外枠１３２は、効率的に放熱することができる。

内枠１３１は、ガラス繊維、セメントやマイカといった断熱性に優れた材料から形成される。したがって、内枠１３１は、発光部５１０と外枠１３２との間での熱の流れの多くを遮断する。したがって、発光部５１０は、外枠１３２に伝達された熱に影響されにくくなる。

回路基板５２０から発光部５１０の各画素Ｐに印加される電圧を調整するための制御盤４３０が用意される。制御盤４３０は、支持台１００の台座部１１０上に設置される。

図６は、エージング処理を実行するエージング装置の制御構成を示すブロック図である。図７Ａは、各画素の補正係数、各画素に印加される電圧、各画素の劣化速度を表す例示的な図である。図７Ａのセクション（ａ）は、各画素の補正係数を表す。図７Ａのセクション（ｂ）は、各画素に印加される電圧を表す。図７Ａのセクション（ｃ）は、各画素の劣化速度を表す。図７Ｂは、ルックアップテーブルを表す例示的な図である。図７Ａでは、図２における位置Ａと位置Ｂとを結ぶ直線上の画素について示されている。図２、図４、図６、図７Ａ、図７Ｂを用いて、印加電圧の補正が説明される。

図４のセクション（ｂ）を参照して説明された如く、位置Ａと位置Ｂとを結ぶ直線上の画素に供給される電流は、第２領域Ｒ２から第１領域Ｒ１に近づくにつれて低下する。そこで、図７Ａのセクション（ａ）に示される如く、位置Ａと位置Ｂとを結ぶ直線上の画素の補正係数は、第２領域Ｒ２から第１領域Ｒ１に近づくにつれて増大している。例えば、画素Ｐ１の補正係数Ｃ１と画素Ｐ２の補正係数Ｃ２とは、Ｃ１＞Ｃ２に設定されている。補正係数は、例えば、図４のセクション（ａ）に示される一定電圧Ｖ０を図４のセクション（ｂ）に示される電流値で除算した商に、適当な係数が乗算されて、算出される。

図７Ａのセクション（ａ）に示される補正係数によって、位置Ａと位置Ｂとを結ぶ直線上の画素に印加される電圧は、図７Ａのセクション（ｂ）に示される如く、第２領域Ｒ２から第１領域Ｒ１に近づくにつれて増大する。例えば、画素Ｐ１には電圧Ｖ１が印加され、画素Ｐ２には電圧Ｖ２が印加され、両者の大小関係はＶ１＞Ｖ２になっている。このため、図７Ａのセクション（ｃ）に示される如く、各画素の劣化速度（つまり各画素に供給される電流）は同一となる。その結果、各画素に対するエージングレベルのばらつきは解消される。

制御盤４３０は、メモリ４３０ａを備える。メモリ４３０ａは、例えば不揮発性メモリであり、ルックアップテーブル（ＬＵＴ）４３１を保存している。ＬＵＴ４３１は、各画素Ｐに対する印加電圧の補正係数を表す。ＬＵＴ４３１は、図７Ｂに示される如く、各画素Ｐの発光部５１０における位置（Ｘ，Ｙ）と補正係数とが対応するテーブルである。図７Ｂには、位置（Ｘ１，Ｙ１）の画素の補正係数Ｋ（Ｘ１，Ｙ１）が示されている。

制御盤４３０は、画素Ｐの発光部５１０における位置（Ｘ，Ｙ）に対応する補正係数ＫをＬＵＴ４３１から抽出し、抽出した補正係数Ｋを一定電圧Ｖ０に乗算した電圧を画素Ｐに印加する。本実施形態において、ＬＵＴ４３１は、テーブルデータとして例示される。

図８は、発光パネル５００の製造方法の概略的なフローチャートである。図１乃至図８を用いて、発光パネル５００の製造方法が説明される。

（ステップＳ１１０）
ステップＳ１１０において、図５を参照して説明された如く、支持台１００上に発光パネル５００が設置される。発光パネル５００が支持台１００上に設置された後、ステップＳ１２０が実行される。

（ステップＳ１２０）
ステップＳ１２０において、図６を参照して説明された如く、ＬＵＴ４３１から補正係数が取得される。ステップＳ１２０に続いて、ステップＳ１３０が実行される。本実施形態において、ステップＳ１２０は、取得工程として例示される。

（ステップＳ１３０）
ステップＳ１３０において、回路基板５２０は、駆動信号として、制御盤４３０により補正された電圧を発光部５１０に出力する。この結果、発光パネル５００の発光部５１０は、発光する。発光パネル５００の発光部５１０は、全面点灯するので、エージング処理が進行する。ステップＳ１３０に続いて、ステップＳ１４０が実行される。本実施形態において、ステップＳ１３０は、エージング工程として例示される。

（ステップＳ１４０）
ステップＳ１４０において、制御盤４３０は、エージング処理（ステップＳ１３０）の開始から所定時間が経過したか否かを判定する。所定時間が経過していないと制御盤４３０により判定されたならば（ステップＳ１４０でＮＯ）、ステップＳ１３０が再度実行される。一方、エージング処理の開始から所定時間が経過したと制御盤４３０により判定されたならば（ステップＳ１４０でＹＥＳ）、ステップＳ１５０が実行される。

（ステップＳ１５０）
ステップＳ１５０において、エージング処理が終了されて、図８に示される動作は終了する。

図９は、補正係数を算出する手順の例示的なフローチャートである。図２、図４、図７Ａ、図７Ｂ、図９を用いて、補正係数の算出手順が説明される。

（ステップＳ２１０）
ステップＳ２１０において、図５を参照して説明された如く、支持台１００上に発光パネル５００が設置される。発光パネル５００が支持台１００上に設置された後、ステップＳ２２０が実行される。

（ステップＳ２２０）
ステップＳ２２０において、図４のセクション（ａ）を参照して説明された如く、発光部５１０の各画素Ｐに対して、回路基板５２０から一定電圧Ｖ０が印加される。ステップＳ２２０に続いて、ステップＳ２３０が実行される。

（ステップＳ２３０）
ステップＳ２３０において、制御盤４３０により各画素Ｐに流れる電流が測定される。例えば画素Ｐ１の電流の測定値Ｉ１が得られ、画素Ｐ２の電流の測定値Ｉ２が得られる。ステップＳ２３０に続いて、ステップＳ２４０が実行される。本実施形態において、ステップＳ２３０は、演算工程の第１段階として例示され、一定電圧Ｖ０は、基準電圧として例示される。

（ステップＳ２４０）
ステップＳ２４０において、ステップＳ２２０で印加された一定電圧Ｖ０と、ステップＳ２３０で測定された各画素Ｐの電流とに基づき、制御盤４３０により補正係数が算出される。例えば、画素Ｐ１の補正係数Ｃ１が得られ、画素Ｐ２の補正係数Ｃ２が得られる。ステップＳ２４０に続いて、ステップＳ２５０が実行される。本実施形態において、ステップＳ２４０は、演算工程の第２段階として例示される。

（ステップＳ２５０）
ステップＳ２５０において、ステップＳ２４０で算出された補正係数と、各画素の位置とに基づき、制御盤４３０によりテーブルデータが作成され、メモリ４３０ａにＬＵＴ４３１として保存されて、図９の動作を終了する。本実施形態において、ステップＳ２５０は、演算工程の第３段階として例示される。

図９に示される動作は、発光パネル５００ごとに実行してもよい。この場合には、図９の動作に引き続いて、図８のステップＳ１２０から実行すればよい。代替的に、図９に示される動作は、同一仕様の発光パネル５００について１回だけ実行するようにしてもよい。この場合には、各発光パネル５００について、メモリ４３０ａにＬＵＴ４３１として保存されている同じ補正係数のテーブルを用いることにより、エージング処理を速やかに実行することができる。

上述の如く、本実施形態では、ＬＵＴ４３１は、各画素Ｐに対する印加電圧の補正係数テーブルを有する。代替的に、ＬＵＴ４３１は、複数の画素（例えば３×３＝９画素）の画素ブロックごとの補正係数テーブルを有してもよい。

図１０は、補正係数テーブル４３２の例示的な図である。図１０に示される如く、画素ブロックＰＢ１乃至ＰＢ１６に対して、それぞれ、補正係数Ｋ１乃至Ｋ１６が設定されている。図１０に示される形態では、ステップＳ２３０において、画素ブロックの全画素（例えば３×３＝９画素）の電流を測定し、その平均値を画素ブロックの測定値としてもよい。代替的に、画素ブロックの代表画素（例えば３×３の中央の画素）の電流のみを測定し、その測定値を画素ブロックの測定値としてもよい。本実施形態において、補正係数テーブル４３２は、テーブルデータとして例示される。

図１０に示される形態では、制御盤４３０は、画素ブロックごとに印加電圧を補正すればよい。代替的に、制御盤４３０は、画素ブロックごとの補正係数を補間して、１画素ごとの補正係数を算出し、１画素ごとに印加電圧を補正してもよい。

＜第２実施形態＞
図１１は、エージング処理を実行するエージング装置の制御構成を示すブロック図である。図１２は、補正係数を算出する手順の例示的なフローチャートである。図２、図１１、図１２を用いて、補正係数の算出手順が説明される。

制御盤４３０は、例えば不揮発性メモリからなるメモリ４３３を備える。メモリ４３３は、各画素に対する印加電圧の補正係数を表す補正関数Ｆ（Ｘ，Ｙ）を保存している。補正関数Ｆ（Ｘ，Ｙ）は、各画素の位置（Ｘ，Ｙ）に対する補正係数を表す。例えば画素Ｐ２の位置が（Ｘ２，Ｙ２）とすると、Ｆ（Ｘ２，Ｙ２）が画素Ｐ２の補正係数を表す。例えば図７Ａのセクション（ａ）に示される補正関数Ｆ１は、位置Ａ，Ｂ（図２）を結ぶ直線上に位置する画素の補正係数を表す。制御盤４３０は、位置（Ｘｐ，Ｙｐ）の画素Ｐに対する補正係数をメモリ４３３の補正関数Ｆ（Ｘ，Ｙ）からＦ（Ｘｐ，Ｙｐ）として算出する。制御盤４３０は、算出した補正係数を一定電圧Ｖ０に乗算した電圧値を画素Ｐに印加する。

（ステップＳ３１０）
ステップＳ３１０において、図５を参照して説明された如く、支持台１００上に発光パネル５００が設置される。発光パネル５００が支持台１００上に設置された後、ステップＳ３２０が実行される。

（ステップＳ３２０）
ステップＳ３２０において、図４のセクション（ａ）を参照して説明された如く、発光部５１０の各画素Ｐに対して、回路基板５２０から一定電圧Ｖ０が印加される。ステップＳ３２０に続いて、ステップＳ３３０が実行される。

（ステップＳ３３０）
ステップＳ３３０において、制御盤４３０により各画素に流れる電流が測定される。ステップＳ３３０に続いて、ステップＳ３４０が実行される。本実施形態において、ステップＳ３３０は、演算工程の第１段階として例示される。

（ステップＳ３４０）
ステップＳ３４０において、ステップＳ３２０で印加された一定電圧と、ステップＳ３３０で測定された各画素の電流とに基づき、制御盤４３０により補正係数が算出される。ステップＳ３４０に続いて、ステップＳ３５０が実行される。本実施形態において、ステップＳ３４０は、演算工程の第２段階として例示される。

（ステップＳ３５０）
ステップＳ３５０において、ステップＳ３４０で算出された補正係数と、各画素の位置とに基づき、制御盤４３０により各画素の補正係数を表す補正関数Ｆ（Ｘ，Ｙ）が作成され、メモリ４３３に保存されて、図１２の動作を終了する。補正関数Ｆ（Ｘ，Ｙ）は、例えば、発光部５１０の各画素（Ｘ，Ｙ）の補正係数を最も良く満たす曲面を表す関数として作成される。本実施形態において、ステップＳ３５０は、演算工程の第３段階として例示される。

上述の如く、本実施形態では、メモリ４３３は、各画素Ｐに対する印加電圧の補正係数を表す補正関数を保存している。代替的に、メモリ４３３は、画素ブロックごとの補正係数テーブルと、この補正係数テーブルから１画素ごとの補正係数を算出するための補正関数とを保存してもよい。本実施形態及びこの形態では、ＬＵＴ４３１に比べて、メモリに必要な容量を低減することができる。

＜第３実施形態＞
図１３は、発光パネル５００の概略的な断面図である。図２及び図１３を用いて、発光パネル５００に対するエージング処理が説明される。

発光パネル５００に対するエージング処理のために、支持台１００が用意される。発光パネル５００は、支持台１００上でエージング処理を受ける。支持台１００上の発光パネル５００の輝度分布を測定するための輝度計２００及び輝度計２００が取得した輝度データを処理するコンピュータ３００が用意される。回路基板５２０は、発光部５１０の各画素を発光させるための駆動信号を、フレキシブル基板５３０を介して、発光部５１０に出力する。制御盤４３０は、コンピュータ３００に電気的に接続される。コンピュータ３００は、輝度計２００によって測定された輝度のデータを制御盤４３０に出力する。

回路基板５２０からの駆動信号の出力の結果、発光パネル５００は、全面点灯する。回路基板５２０が生成した駆動信号により、発光部５１０の全画素Ｐに対して一定の電圧Ｖ０が印加される。しかし、輝度計２００によって測定される実際の輝度は、各画素Ｐに供給される電流によって変動する。

図１４は、エージング処理を実行するエージング装置の制御構成を示すブロック図である。図１５は、補正係数を算出する手順の例示的なフローチャートである。図２、図１４、図１５を用いて、補正係数の算出手順が説明される。

制御盤４３０は、メモリ４３０ｂを備える。メモリ４３０ｂは、例えば不揮発性メモリであり、ＬＵＴ４３４を保存している。ＬＵＴ４３４は、画素に供給される電流と輝度との関係である電流効率を表すテーブルである。すなわち、ＬＵＴ４３４は、画素Ｐが発光したときの輝度と、そのときに画素Ｐに供給されている電流との関係を表す。制御盤４３０は、コンピュータ３００から出力される各画素Ｐの輝度のデータと、ＬＵＴ４３４の電流効率とから、各画素Ｐに供給されている電流を算出する。制御盤４３０は、算出した電流と、回路基板５２０から各画素Ｐに印加される一定電圧Ｖ０とに基づき、補正係数を算出する。

（ステップＳ４１０）
ステップＳ４１０において、図１３を参照して説明された如く、支持台１００上に発光パネル５００が設置される。発光パネル５００が支持台１００上に設置された後、ステップＳ４２０が実行される。

（ステップＳ４２０）
ステップＳ４２０において、図４のセクション（ａ）を参照して説明された如く、発光部５１０の各画素Ｐに対して、回路基板５２０から一定電圧Ｖ０が印加される。ステップＳ４２０に続いて、ステップＳ４３０が実行される。

（ステップＳ４３０）
ステップＳ４３０において、輝度計２００により各画素Ｐの輝度が測定される。例えば画素Ｐ１の輝度の測定値Ｌ１１が得られ、画素Ｐ２の輝度の測定値Ｌ１２が得られる。ステップＳ４３０に続いて、ステップＳ４４０が実行される。本実施形態において、ステップＳ４３０は、演算工程の第１段階として例示される。

（ステップＳ４４０）
ステップＳ４４０において、ステップＳ４３０で測定された各画素Ｐの輝度と、ＬＵＴ４３４に保存されている電流効率とから、各画素Ｐに対して供給されている電流が取得される。ステップＳ４４０に続いて、ステップＳ４５０が実行される。

（ステップＳ４５０）
ステップＳ４５０において、ステップＳ４２０で印加された一定電圧Ｖ０と、ステップＳ４４で取得された各画素Ｐに供給されている電流とに基づき、制御盤４３０により補正係数が算出される。例えば画素Ｐ１の補正係数Ｃ１１が得られ、画素Ｐ２の補正係数Ｃ１２が得られる。ステップＳ４５０に続いて、ステップＳ４６０が実行される。本実施形態において、ステップＳ４４０，Ｓ４５０は、演算工程の第２段階として例示される。

（ステップＳ４６０）
ステップＳ４６０において、ステップＳ４５０で算出された補正係数と、各画素の位置とに基づき、制御盤４３０によりテーブルデータが作成され、メモリ４３０ａにＬＵＴ４３１として保存されて、図１５の動作を終了する。本実施形態において、ステップＳ４６０は、演算工程の第３段階として例示される。

上述の如く、本実施形態では、各画素Ｐの輝度を測定する。各画素Ｐの輝度測定は、各画素Ｐに供給される電流を測定するのに比べて短時間で行える。このため、本実施形態では、各画素Ｐの補正係数を短時間で算出することができる。

図１５に示される動作は、発光パネル５００ごとに実行してもよい。この場合には、図１５の動作に引き続いて、図８のステップＳ１２０から実行すればよい。代替的に、図１５に示される動作は、同一仕様の発光パネル５００について１回だけ実行するようにしてもよい。この場合には、各発光パネル５００について、ＬＵＴ４３１として保存されている同じ補正係数のテーブルを用いることにより、エージング処理を速やかに実行することができる。

上記第３実施形態では、上記第１実施形態と同様に、補正係数のテーブルデータを作成しているが、本開示は、これに限られない。例えば、上記第２実施形態と同様に、補正関数を作成してもよい。

＜第４実施形態＞
次に、第４実施形態について説明する。第４実施形態は、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子等の発光素子を用いた表示装置であって、発光素子を発光させてその輝度変化を安定化させる処理であるエージングの技術に関する。まず、エージング技術の課題について説明した後、第４実施形態の構成等について説明する。

（エージング技術の課題）
近年、電圧を印加すると発光する発光素子を用いた表示装置が開発されている。そして、発光素子として有機ＥＬ素子を用いた、有機ＥＬ表示装置が広く活用されている。発光開始直後の時点から累積発光時間の増加に伴い、発光素子の最大輝度は低減する。さらに、当該最大輝度は、発光素子の発光開始直後の時点から、初期の累積発光期間では急峻に低減し、その後の累積発光期間では緩やかに低減するという傾向がある。そのため、発光素子の寿命をその最大輝度が出荷直後の最大輝度から半減した時点と定めた場合、何も対策を採らなければ、表示装置の出荷後短期間で、発光素子の最大輝度が半減してしまい、発光素子の寿命となるおそれがある。

これに対し、一般的な表示装置では、その出荷前にエージングが行われている。エージングとは、発光素子を一定時間発光させて、その最大輝度を意図的に低減させ、輝度変化を安定化させる処理である。出荷前の表示装置にエージングを行うと、発光素子の最大輝度が急峻に低減する期間が出荷の時点で終了している。このため、出荷後の全期間で発光素子の最大輝度は緩やかに低減する。これにより、表示装置の出荷後短期間で、発光素子の最大輝度が半減することを抑制できる。

ところで、上記第１乃至第３実施形態において説明されたエージングレベルの位置的なばらつきを緩和するという課題以外に、表示装置の製造効率を向上させるために、エージングにかかる時間を短縮したいという要請がある。これに対し、発光素子をエージングするエージングモード、および発光素子を用いて映像を表示する映像表示モードを切り替え、各モードで異なる態様で発光素子を発光させることにより、エージング時間の短縮を図る技術が提案されている。

例えば、特開２０１０−１３５６８５号公報には、外部のエージング装置から発光素子に電圧を印加して、１フレームの全期間で発光素子を発光させる技術が開示されている。特開２０１０−１３５６８５号公報に開示された有機ＥＬ表示装置は、図２０に示す通りである。有機ＥＬ表示装置９０１は、リセットトランジスタ９３２と駆動トランジスタ９３４と点灯トランジスタ９３５と第１トランジスタ９３６とキャパシタ９３８と電源線９３９と発光素子９４０とを有する画素部９３０を、複数備えている。

エージングモードにおいて、第１トランジスタ９３６は、第２トランジスタ９５２を有する外部端子部９５０を介して、外部のエージング装置に接続される。また、エージングモードにおいて、第１トランジスタ９３６は、外部のエージング装置の操作により、電源線９３９と発光素子９４０とを接続する機能を有する。

ところで、映像表示モードにおいて、１フレームは書き込み期間とその後の発光期間とを有し、１フレーム内で書き込み期間および発光期間が切り替わる。書き込み期間では、全画素においてデータ電圧がキャパシタ９３８に保持される。発光期間では、全画素において点灯トランジスタ９３５をオン状態にする電圧が印加されて、発光素子９４０に電流が流れ、発光素子９４０が発光して映像が表示される。

一方、エージングモードでは１フレームの全期間を発光期間とする。エージングモードでは、電源線９３９と発光素子９４０とが第１トランジスタ９３６を介して接続され、発光素子９４０に電流が流れ、発光素子９４０が発光してエージングが行われる。このように、エージングモードでは、映像表示モードでの書き込み期間のように、データ電圧をキャパシタ９３８に保持する必要が無い。したがって、エージングモードでの発光期間は、映像表示モードでの発光期間よりも長くなる。そのため、この構成によるエージングモードでは、エージングモードで映像表示モードと同じ駆動を行う場合よりも、エージング時間を短縮できる。

また、特開２００６−１９５０３０号公報には、映像表示モードにおいて有機ＥＬ表示パネル内から発光素子に連続電圧を印加し、同公報における図１１に示すようにエージングモードにおいて外部のエージング装置から発光素子にパルス電圧を印加する技術が開示されている。同公報には、発光素子にパルス電圧を印加する方が、連続電圧を印加するよりも、発光素子の最大輝度が急峻に低減する傾向があるので、エージング時間を短縮できる旨が記載されている。

ところで、上記従来の表示装置のように、外部のエージング装置を用いて出荷前の表示装置にエージングを行う場合、製造工程において、エージング装置がすべて使用中であるとエージング装置が空くまで待ち時間が生じる。また、エージングは、発光素子を一定時間発光させる処理であり、時間がかかる。そのため、外部のエージング装置を用いてエージングを行う場合、単位時間当たり何台の表示装置を製造できるかというスループットが低下し、製造効率が低下するという問題がある。

そこで、本実施形態は、エージング時間を短縮しつつ、製造効率の低下を抑制できる表示装置を提供する。

（有機ＥＬ表示装置の全体構成）
図１６は、第４実施形態の有機ＥＬ表示装置の概略構成を示す模式的に示すブロック図である。第４実施形態に係る、発光素子として有機ＥＬ素子を用いた有機ＥＬ表示装置６０１の構成について図１６を用いて説明する。

図１６に示すように、有機ＥＬ表示装置６０１は、有機ＥＬ表示パネル６０５と、回路に電力を供給する電源部６１０と、回路を制御する制御部６２０と、駆動回路部６２２とから構成されている。有機ＥＬ表示パネル６０５は、有機材料の電界発光現象を利用したパネルであり、画素が、例えば、マトリクス状に配列されている。各画素は、画素回路と発光素子とから構成されている。駆動回路部６２２は、４つの駆動回路６２２ａ，６２２ｂ，６２２ｃ，６２２ｄから構成されている。

なお、本実施の形態に係る有機ＥＬ表示装置６０１において、有機ＥＬ表示パネル６０５に対する駆動回路部６２２の配置は、これに限らない。

図１７は、図１６に示す有機ＥＬ表示装置６０１の一画素分の回路図である。図１７に示すように、有機ＥＬ表示装置６０１は、電源部６１０と、制御部６２０と、駆動回路部６２２と、画素回路６３０と、有機ＥＬ素子６４０とを備える。図１６および図１７に示す駆動回路部６２２は、選択信号生成回路６２４とデータ信号生成回路６２６とＤＡＣ６２８（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）とからなる。画素回路６３０は、選択線６３１と、データ線６３２と、電源線６３３と、スイッチングトランジスタ６３４と、駆動トランジスタ６３５と、保持容量６３６とからなる。スイッチングトランジスタ６３４および駆動トランジスタ６３５は、例えば薄膜トランジスタ素子である。

電源部６１０は、電源線６３３を介して有機ＥＬ素子６４０に接続され、有機ＥＬ素子６４０に駆動のための電力を供給する。具体的には、電源部６１０は、有機ＥＬ素子６４０をエージングするエージングモードおよび有機ＥＬ素子６４０を用いて映像を表示する映像表示モードにおいて、同一の電源電圧ＶＤＤを電源線６３３に出力する。

制御部６２０は、エージングモードおよび映像表示モードのいずれかで選択的に動作する。具体的には、制御部６２０は、操作者の操作に基づく操作信号の入力により、エージングモード及び映像表示モードのどちらのモードで動作するのかを判定する。各モードの判定結果に基づき、制御部６２０は、選択信号生成回路６２４に、各モードに応じた選択信号を出力し、データ信号生成回路６２６に、各モードに応じたデジタル輝度信号を出力し、且つ、ＤＡＣ６２８に、各モードに応じた切り替え信号を出力する。

より詳しく述べると、選択信号生成回路６２４はシフトレジスタである。制御部６２０は、１フレームごとにスタートパルスを選択信号生成回路６２４に一回出力する。これにより、シフトレジスタにおいて順次スタートパルスがシフトし、有機ＥＬ素子６４０を発光させる行が選択されることとなる。

また、データ信号生成回路６２６に出力するデジタル輝度信号に関し、制御部６２０は、有機ＥＬ素子６４０の発光階調を制御するためのデジタル輝度信号を、データ信号生成回路６２６に出力する。制御部６２０は、輝度信号のレベルを、デジタル信号のビット値で表す。制御部６２０は、デジタル輝度信号としては、例えば、輝度Ｙ、色差ＣｂおよびＣｒで表すコンポーネント信号を用いればよい。制御部６２０から出力されるデジタルコンポーネント信号のビット数は、エージングモードにおいて１０ｂｉｔであり、映像表示モードにおいて８ｂｉｔである。また、制御部６２０は、１０ｂｉｔあるいは８ｂｉｔのいずれのデジタルコンポーネント信号を扱う（使用する）かを示す切り替え信号を、ＤＡＣ６２８に出力する。すなわち、制御部６２０は、エージングモードにおいて、映像表示モードにおいて使用するビット数より大きいビット数を使用する。

選択信号生成回路６２４は、制御部６２０が出力した選択信号に基づき、選択線６３１を介して、スイッチングトランジスタ６３４をオン状態にする電圧を、発光させる有機ＥＬ素子６４０の行のスイッチングトランジスタ６３４のゲート電極に印加する。一方、選択信号生成回路６２４は、制御部６２０が出力した選択信号に基づき、選択線６３１を介して、スイッチングトランジスタ６３４をオフ状態にする電圧を、発光させない有機ＥＬ素子６４０の行のスイッチングトランジスタ６３４のゲート電極に印加する。

データ信号生成回路６２６は、輝度Ｙ、色差ＣｂおよびＣｒで表すデジタル輝度信号を、赤（Ｒ）、緑（Ｇ）、青（Ｂ）で表すデジタル輝度信号へ変換する。さらに、データ信号生成回路６２６は、Ｒ、Ｇ、Ｂデジタル輝度信号とデジタル電圧信号との交換マップを用いて、Ｒ、Ｇ、Ｂデジタル輝度信号をＲ、Ｇ、Ｂデジタル電圧信号へ変換する。データ信号生成回路６２６は、変換したＲ、Ｇ、Ｂデジタル電圧信号を、ＤＡＣ６２８に出力する。

ＤＡＣ６２８は、有機ＥＬ表示装置６０１に設けられている画素列の個数に対応して設けられている。また、ＤＡＣ６２８は、制御部６２０から画素回路６３０に向けてデジタル輝度信号を伝送する信号伝送路に設けられている。また、ＤＡＣ６２８は、データ信号生成回路６２６から出力されたデジタル電圧信号をアナログデータ電圧に変換する。ＤＡＣ６２８は、当該アナログデータ電圧を、データ線６３２を介して、スイッチングトランジスタ６３４のソース電極に印加する。

さらに、ＤＡＣ６２８において、制御部６２０からの切り替え信号により、エージングモードにおいて使用するデジタル電圧信号のビット数が、映像表示モードにおいて使用するデジタル電圧信号のビット数よりも大きくなるように、各モードにおいて使用するデジタル電圧信号のビット数が切り替わる。このビット数の切り替えは、映像表示モードにおいて、ＤＡＣ６２８に設定された使用可能なデジタル電圧信号のビット数と映像表示モードに必要なビット数との差分だけ上位ビットをマスクし、エージングモードにおいて、当該上位ビットのマスクを行わないことによって実現する。

例えば、ＤＡＣ６２８は、使用可能なデジタル電圧信号のビット数を１０ｂｉｔとして設計する。このとき、ＤＡＣ６２８は、エージングモードでは、使用するデジタル電圧信号のビット数を１０ｂｉｔとする。また、ＤＡＣ６２８は、映像表示モードでは、上位２ｂｉｔをマスクして、使用するデジタル信号のビット数を８ｂｉｔとする。

具体的には、ＤＡＣ６２８は、データ信号生成回路６２６と接続されたレジスタ部、レジスタ部の各レジスタからパラレル入力を受け付け、且つデジタル電圧信号をアナログ電圧信号に変換する変換部、およびデジタル電圧信号の上位２ビットをマスクするマスク部を備える。変換部として、例えば、ラダー抵抗型、抵抗ストリング型、パルス幅変調型、およびデルタシグマ型等のＤＡＣを用いることができる。

以下、ＤＡＣ６２８の一例として、レジスタ部がシフトレジスタであり、レジスタ部にデジタル電圧信号がシリアルで入力される場合を説明する。レジスタ部の上位２ｂｉｔと変換部との間には、マスク部として、２入力１出力のＡＮＤ回路を各ビットに対応してそれぞれ備えればよい。この場合、各ＡＮＤ回路の一方の入力端子には、レジスタ部に格納されたデジタル電圧信号が入力され、他方の入力端子には、制御部６２０から出力された切り替え信号が入力される。ここで、制御部６２０から出力される切り替え信号のビット数は１ｂｉｔであり、エージングモードでは１に設定され、映像表示モードでは０に設定される。

エージングモードでは、データ信号生成回路６２６から出力された１０ｂｉｔのデジタル電圧信号が、レジスタ部に格納される。次に、１０ｂｉｔのデジタル電圧信号が、レジスタ部から変換部に出力される。レジスタ部の上位２ｂｉｔから出力されＡＮＤ回路を通過した後のビット値は、レジスタ部の上位２ｂｉｔから出力されＡＮＤ回路を通過する前のビット値と等しい。これは、ＡＮＤ回路に制御部６２０から入力されている切り替え信号のビット値が１であるため、ＡＮＤ回路にレジスタ部の上位２ｂｉｔから入力されるビット値が０であっても１であっても、ＡＮＤ回路を通過する前と通過した後とでは、ビット値が変化しないからである。したがって、レジスタ部の１０ｂｉｔがそのまま変換部に出力される。その後、変換部で１０ｂｉｔのデジタル電圧信号がアナログデータ電圧に変換され、当該アナログデータ電圧がデータ線６３２へ出力される。

映像表示モードでは、データ信号生成回路６２６から出力された８ｂｉｔのデジタル電圧信号がレジスタ部に格納される。次に、上位２ｂｉｔが０である１０ｂｉｔのデジタル電圧信号が、レジスタ部から変換部に出力される。これは、ＡＮＤ回路に制御部６２０から入力されている切り替え信号のビット値が０であるため、ＡＮＤ回路にレジスタ部の上位２ｂｉｔから入力されるビット値が０であっても１であっても、ＡＮＤ回路を通過した後では、ビット値が０となるからである。したがって、映像表示モードにおいて、変換部に入力される１０ｂｉｔのデジタル電圧信号の上位２ｂｉｔは常に０となる。その後、変換部でデジタル電圧信号がアナログデータ電圧に変換され、当該アナログデータ電圧がデータ線６３２へ出力される。

一方、選択信号生成回路６２４が、スイッチングトランジスタ６３４のゲート電極に、スイッチングトランジスタ６３４がオン状態になる電圧を印加すると、駆動トランジスタ６３５のゲート電極にアナログデータ電圧が印加される。この電圧印加により、アナログデータ電圧に応じた大きさのドレイン電流が駆動トランジスタ６３５に流れ、このドレイン電流が有機ＥＬ素子６４０に流れ込み、有機ＥＬ素子６４０が発光する。

（有機ＥＬ表示装置の動作）
図１８は、図１６に示す有機ＥＬ表示装置６０１の動作を説明する図である。図１８の横軸は駆動トランジスタ６３５のゲート電極に印加されるアナログデータ電圧Ｖｄａｔａの大きさを示す。図１８の縦軸はアナログデータ電圧Ｖｄａｔａが印加された時の有機ＥＬ素子６４０の発光輝度Ｌを示す。電圧Ｖｍａｘは、映像表示モードにおける最大輝度Ｌｍａｘで有機ＥＬ素子６４０を発光させるのに必要な電圧である。電圧ＶＥは、エージングに必要な電圧である。

図１８に示すように、有機ＥＬ素子６４０に印加されるアナログデータ電圧Ｖｄａｔａが大きいほど、有機ＥＬ素子６４０の発光輝度Ｌが上昇する傾向がある。本実施形態の有機ＥＬ表示装置６０１では、エージングに必要な電圧ＶＥを、映像表示に必要な電圧と同様に、制御部６２０から印加している。電圧ＶＥを電圧Ｖｍａｘよりも大きく設定することにより、エージング時の有機ＥＬ素子６４０の発光輝度ＬＥが、映像表示モードでの最大輝度Ｌｍａｘよりも大きくなり、エージング時間を短縮できる。

このように、エージングモードにおいて、有機ＥＬ素子６４０にエージング用の高い電圧ＶＥが印加される。これにより、エージングモードでは、映像表示モードにおける最大輝度Ｌｍａｘよりも高い発光輝度ＬＥで、有機ＥＬ素子６４０が発光する。その結果、本実施形態では、エージング時間を短縮させている。

そのため、有機ＥＬ表示装置６０１では、電源部６１０や画素回路６３０の回路の設計に、映像表示モードで駆動する場合よりも大きい余裕を持たせている。例えば、電源部６１０は、映像の表示に必要な最大の電源電圧よりも大きい電源電圧に耐えられるように設計されている。また、スイッチングトランジスタ６３４および駆動トランジスタ６３５はエージング用の高い電圧ＶＥに対する耐圧特性で設計する必要がある。なお、例えば、電圧ＶＥは電圧Ｖｍａｘの１．５倍〜２倍であり、エージングモードでの発光輝度ＬＥは映像表示モードでの最大輝度Ｌｍａｘの２倍〜３倍であり、エージング時間は２時間〜３時間となる。

図１９は、図１６に示す有機ＥＬ表示装置６０１における、エージングモードおよび映像表示モードの動作のフローチャートである。

まず、制御部６２０は、エージングを行うか否かを判定する（ステップＳ５０１）。具体的には、操作者がエージングを行うと判断した場合、有機ＥＬ表示装置６０１の外部から、操作者により操作信号が制御部６２０に入力される。このように、制御部６２０は、エージングを行うべきという操作信号が入力された場合はエージングを行い、エージングを行うべきという操作信号が入力されていない場合にはエージングを行わない。

エージングを行うのであれば（ステップＳ５０１においてＹＥＳ）、制御部６２０は、ＤＡＣ６２８において使用するデジタル信号のビット数を、８ｂｉｔから１０ｂｉｔへ切り替える（ステップＳ５０２）。具体的には、制御部６２０は、ＤＡＣ６２８に備えられたＡＮＤ回路に、切り替え信号１を出力する。

次に、エージングモードの１０ｂｉｔの映像信号を用いて表示を行う（ステップＳ５０３）。具体的には、制御部６２０は、選択信号生成回路６２４を介して一行目に対応する選択線６３１に選択電圧を出力する。また、制御部６２０は、ＤＡＣ６２８からエージングでのアナログデータ電圧ＶＥが出力されるような１０ｂｉｔのデジタルコンポーネント信号をデータ信号生成回路６２６に出力する。

次に、データ信号生成回路６２６は、この１０ｂｉｔのデジタルコンポーネント信号を、１０ｂｉｔのＲ、Ｇ、Ｂデジタル輝度信号へ変換し、さらに１０ｂｉｔのデジタル電圧信号へ変換する。ＤＡＣ６２８は、１０ｂｉｔのデジタル電圧信号を取得し、アナログデータ電圧ＶＥへ変換する。アナログデータ電圧ＶＥは、データ線６３２およびスイッチングトランジスタ６３４を介して、駆動トランジスタ６３５のゲート電極に印加される。すると、アナログデータ電圧ＶＥに応じた電流が、駆動トランジスタ６３５から有機ＥＬ素子６４０に流れ、有機ＥＬ素子６４０が発光する。この一行ごとの発光動作を有機ＥＬ表示パネル６０５の二行目から最終行まで繰り返すことで、１フレームの表示が完了する。

１フレームの表示が完了すると、制御部６２０は、所定時間が経過したか否かを判定する（ステップＳ５０４）。所定時間が経過していないと判定すると（ステップＳ５０４においてＮＯ）、ステップＳ５０３の処理に戻る。所定時間が経過したと判定すると（ステップＳ５０４においてＹＥＳ）、ステップＳ５０５の処理に進む。これにより、所定時間、有機ＥＬ素子６４０を高輝度で発光させてエージングを行うことができる。なお、エージング完了の判定基準となる所定時間は、発光輝度の累積発光時間と最大輝度との関係から、目標とするエージング直後の発光素子の最大輝度を用いて予め設定される。

エージングが完了すると、制御部６２０は、ＤＡＣ６２８において使用するデジタル信号のビット数を、１０ｂｉｔから８ｂｉｔへ切り替える（ステップＳ５０５）。具体的には、制御部６２０は、ＤＡＣ６２８に備えられたＡＮＤ回路に、切り替え信号０を出力する。

エージングを行わないのであれば（ステップＳ５０１においてＮＯ）、通常の映像信号を用いて、映像の表示を行う（ステップＳ５０６）。具体的には、制御部６２０は、ＤＡＣ６２８から映像表示モードでのアナログデータ電圧Ｖｄａｔａが出力されるような８ｂｉｔのデジタルコンポーネント信号をデータ信号生成回路６２６に出力する。

データ信号生成回路６２６は、８ｂｉｔのデジタルコンポーネント信号を８ｂｉｔのＲ、Ｇ、Ｂデジタル輝度信号にそれぞれ変換し、さらに８ｂｉｔのデジタル電圧信号へ変換する。ＤＡＣ６２８は、８ｂｉｔのデジタル電圧信号を取得し、アナログデータ電圧Ｖｄａｔａへ変換する。

その後、ＤＡＣ６２８が、データ線６３２を通じてスイッチングトランジスタ６３４へアナログデータ電圧Ｖｄａｔａを出力すると、アナログデータ電圧Ｖｄａｔａは、データ線６３２およびスイッチングトランジスタ６３４を介して、駆動トランジスタ６３５のゲート電極に印加される。すると、アナログデータ電圧Ｖｄａｔａに応じた電流が、有機ＥＬ素子６４０に流れ、有機ＥＬ素子６４０が発光する。これを二行目から最終行まで繰り返すことで、１フレームの表示が完了する。

（第４実施形態の効果）
この第４実施形態の構成では、エージングモードにおいて、通常の映像表示モードにおける最大輝度Ｌｍａｘよりも高い発光輝度ＬＥで、有機ＥＬ素子６４０を発光させる。したがって、通常の映像表示モードにおける発光輝度で発光させる場合よりも、エージング時間を短縮できる。また、エージングモードであっても、外部のエージング装置を用いずにエージングを行うことができるので、スループットが低下することを抑制できる。したがって、第４実施形態の構成では、エージング時間を短縮しつつ、製造効率の低下を抑制できる。

ところで、外部のエージング装置を用い、且つ、出荷前の複数の有機ＥＬ表示装置に同時にエージングを行うには、エージング装置を当該台数分稼働する必要がある。しかしながら、工場で複数のエージング装置を稼働させると、工場設備が複雑化する。また、外部のエージング装置を用いると、外部から発光素子に電圧を印加するための接続端子を介して静電気が内部に侵入し、回路を破壊してしまうおそれもある。本第４実施形態の構成では、外部のエージング装置を用いずにエージングを行うことができる。したがって、工場設備の複雑化および静電気による回路の破壊も抑制できる。

さらに、第４実施形態の構成では、エージングを行うか否かを判定してから、制御部６２０が、エージングモードおよび映像表示モードに対応して、ＤＡＣ６２８において使用するデジタル電圧信号のビット数の切り替えを行う。そのため、映像表示モードにおいて、上位２ｂｉｔに冷蔵庫などの他の家電製品からのノイズデータが格納されても、上位２ｂｉｔがマスクされて、ビット値が０となる。これにより、映像表示モードにおいて、有機ＥＬ素子６４０が、エージングモードにおける発光輝度と同等の高い輝度で発光することを抑制できる。

（第４実施形態の変形例）
以上の通り、本第４実施形態について説明したが、本第４実施形態は上記の構成及び動作等に限られない。以下に、上記第４実施形態の変形例について説明する。

（出荷後のエージング）
上記第４実施形態では、有機ＥＬ表示装置の出荷前のエージングについて述べた。しかしながら、これに限らず、出荷後のエージングについても上記の構成及び動作等を採用できる。出荷後のエージングにおいても、エージングモードおよび映像表示モードのいずれかで選択的に動作すると、エージングにかかる手間を低減できる。具体的には、出荷後の有機ＥＬ表示装置にトラブルが発生した場合でも、エージングに外部のエージング装置を用いないので、工場に差し戻すことなくオンサイトでエージングを行うことができる。なお、出荷後にエージングを行う場合とは、例えば、有機ＥＬ表示装置において、各発光素子の最大輝度にばらつきが生じた場合である。

（エージング完了の判定）
上記第４実施形態では、図１９のステップＳ５０４に示すように、エージング開始から所定時間が経過したことにより、エージング完了を判定している。しかしながら、これに限らず、センサで発光素子の発光輝度を直接検出して、この輝度検出値が所定の輝度を上回っているか否かによって、エージング完了を判定してもよい。具体的には、制御部６２０は、例えば輝度検出値が所定の輝度以下になると、エージングが完了したと判定してもよい。

（ＤＡＣの切り替え）
上記第４実施形態では、ＤＡＣ６２８において使用されるデジタル信号のビット数の切り替えを、制御部６２０がＤＡＣ６２８に切り替え信号を送ることで制御している。しかしながら、これに限らず、データ信号生成回路６２６から出力されるデータに、ビット数の切り替え信号を付加するようにしてもよい。この変形例によれば、制御部６２０がＤＡＣ６２８に切り替え信号を送らなくても、ＤＡＣ６２８におけるビット数の切り替えを制御できる。

また、上記第４実施形態では、ＤＡＣ６２８が使用するデジタル信号のビット数を８ｂｉｔと１０ｂｉｔとで切り替えたが、これに限らない。エージングモードにおけるアナログデータ電圧ＶＥを映像表示モードにおける最大輝度に対応する電圧Ｖｍａｘと比べて何倍にするかにより、デジタル信号のビット数を設定すればよい。

例えば、電圧ＶＥが電圧Ｖｍａｘの２倍以下であれば、ＤＡＣ６２８が使用するデジタル信号のビット数を８ｂｉｔ（映像表示モード）と９ｂｉｔ（エージングモード）とで切り替えればよい。例えば、電圧ＶＥが電圧Ｖｍａｘの２倍より大きく４倍以下であれば、ＤＡＣ６２８が使用するデジタル信号のビット数を８ｂｉｔ（映像表示モード）と１０ｂｉｔ（エージングモード）とで切り替えればよい。

（エージングモードの動作）
上記第４実施形態におけるエージングモードの動作に代えて、上記第１乃至第３実施形態において説明されたエージング処理の動作を実行してもよい。また、上記第４実施形態におけるエージングモードの動作において、上記第１乃至第３実施形態において説明されたエージング処理をさらに考慮した動作を実行してもよい。これによって、エージングレベルの位置的なばらつきが緩和された有機ＥＬ表示パネル６０５を得ることができる。

＜第５実施形態＞
次に、第５実施形態について説明する。第５実施形態は、有機ＥＬ素子等の発光素子を用いた表示パネルのエージングの方法に関する。まず、エージングの方法の課題について説明した後、第５実施形態の構成等について説明する。

（エージングの方法の課題）
近年、電圧を印加すると発光する発光素子を用いた表示パネルが開発されている。そして、発光素子として有機ＥＬ素子を用いた、有機ＥＬ表示パネルが広く活用されている。発光開始直後の時点から累積発光時間の増加に伴い、発光素子の最大輝度は低減する。さらに、当該最大輝度には、発光素子の発光開始直後の時点から、当初の累積発光期間である初期劣化期間では急峻に低減し、その後の通常劣化期間では緩やかに低減するという輝度劣化特性がある。そのため、発光素子の寿命を、その最大輝度が出荷直後の最大輝度からある割合だけ低減した時点と定めた場合、何も対策を採らなければ、表示パネルの出荷後短期間で、発光素子の最大輝度がある割合まで低減してしまい、発光素子の寿命となるおそれがある。

これに対し、一般的な表示パネルでは、その出荷前にエージングが行われている。エージングとは、発光素子を一定時間発光させて、その最大輝度を意図的に低減させ、輝度変化を安定化させる処理である。具体的には、すべての発光色の発光素子を同時に発光開始し、所定時間経過後、同時に発光停止することにより、表示パネルのエージングが行われる。出荷前の表示パネルにエージングを行うと、発光素子の最大輝度が急峻に低減する期間が出荷の時点で終了している。したがって、出荷後の全期間で発光素子の最大輝度は緩やかに低減する。このようにエージングを行えば、表示パネルの出荷後短期間で、発光素子の最大輝度がある値にまで低減することを抑制できる。

ところで、上記第１乃至第３実施形態において説明されたエージングレベルの位置的なばらつきを緩和するという課題以外に、発光素子は発光色ごとに異なる輝度劣化特性を有するため、累積発光期間における最大輝度の低減量が発光色ごとに異なることがあるという問題がある。そのため、すべての発光色の発光素子を同時に発光開始し、所定時間後、同時に発光停止するエージングを行うと、発光色ごとに発光素子のエージングが過剰となったり不足したりし、発光素子の寿命が発光色ごとに異なってしまうおそれがある。

これに対し、特開２００３−３２３９７９号公報には、エージング期間の長さ（以下、「エージング時間」という）が、発光素子の輝度劣化特性に応じて発光色の赤（Ｒ），緑（Ｇ），青（Ｂ）ごとに調整される技術が開示されている。エージングを行う際、まずＲの発光素子のエージングを開始し一定時間経過後に終了し、次にＧの発光素子のエージングを開始し一定時間経過後に終了し、最後にＢの発光素子のエージングを開始し一定時間経過後に終了する技術が開示されている。すなわち、上記公報に記載の技術では発光色ごとに順次エージングを行う。

ところで、上記従来の表示パネルのエージング方法では、輝度劣化特性を考慮したエージングを行っているので、発光色ごとに発光素子のエージングが過剰となったり不足したりして発光素子の寿命が発光色ごとに異なってしまうことを抑制できる。しかしながら、発光色ごとに順次エージングを行うため、発光素子すべてのエージングを行うためには、各発光色のエージング時間を足し合わせた時間が必要である。そのため、エージング時間が長くなってしまうという問題がある。エージング時間が長くなると、表示パネルの製造効率の低下につながる。

そこで、本第５実施形態では、発光色ごとの異なる輝度劣化特性を考慮したエージングを行いつつ、エージング時間を短縮できる、表示パネルのエージング方法を提供する。

（有機ＥＬ表示パネルの全体構成）
本第５実施形態に係る、発光素子として有機ＥＬ素子を用いた有機ＥＬ表示パネルエージングシステムの構成について図２１、図２２を用いて説明する。

図２１は、有機ＥＬ表示パネル７０１の模式図である。図２２は有機ＥＬ表示パネル７０１の１ピクセルの回路図および有機ＥＬ表示パネル７０１に接続されるエージングシステムのブロック図である。

図２１に示すように、有機ＥＬ表示パネル７０１は、平面視すると長方形状である。有機ＥＬ表示パネル７０１は、複数のピクセルを有する画素領域７０２ａと、画素領域７０２ａを囲む周辺部７０２ｂとからなる。また、有機ＥＬ表示パネル７０１は、有機材料の電界発光現象を利用したパネルである。有機ＥＬ表示パネル７０１には、ピクセルが、例えば、マトリクス状に配列されている。１ピクセルの映像表示は、異なる発光色、例えば、Ｒ，Ｇ，Ｂの３つのサブピクセルの発光により行われる。

発光素子は、有機ＥＬ素子であり、ガラス等からなる基板と、Ａｌのような金属からなるアノード電極と、ホール注入層と、ホール輸送層と、有機材料からなる発光層と、電子輸送層と、電子注入層と、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）のような透明材料からなるカソード電極と、封止材料とが順に積層されて構成されている。発光素子の発光色がＲ，Ｇ，Ｂとそれぞれ異なるのは、発光層の材料の違いによる。

図２２に示すように、有機ＥＬ表示パネル７０１は、サブピクセル７１０の他に、制御部７０３、電源部７０４、選択信号生成回路７０５、データ信号生成回路７０７を備える。制御部７０３は、エージングを行う際、エージング装置７０９に接続される。Ｒのサブピクセル７１０は、選択線７１１と、データ線７１２と、電源線７１３と、スイッチングトランジスタ７１４と、駆動トランジスタ７１５と、保持容量７１６と、発光素子７１７Ｒとを含む。

Ｇ，Ｂのサブピクセル７１０の構成は、発光素子７１７Ｒに代えてそれぞれ発光素子７１７Ｇ、７１７Ｂを備える点以外はＲのサブピクセル７１０と同様である。以下、特に区別の必要が無いときには、発光素子７１７Ｒ，７１７Ｇ，７１７Ｂを「発光素子７１７」と総称する。スイッチングトランジスタ７１４および駆動トランジスタ７１５は、例えば薄膜トランジスタ素子である。

エージングおよび映像表示のどちらであっても、有機ＥＬ表示パネル７０１の駆動は同じである。まず、制御部７０３は、電源線７１３に電源電圧が印加されるように、電源部７０４を制御する。また、制御部７０３は、選択信号生成回路７０５に選択信号を出力し、データ信号生成回路７０７に、デジタル輝度信号を出力する。

より詳しく述べると、選択信号生成回路７０５はシフトレジスタであり、制御部７０３は１フレームごとにスタートパルスを選択信号生成回路７０５に一回出力する。これにより、シフトレジスタにおいて順次スタートパルスがシフトし、発光素子７１７を発光させる行が選択されることとなる。

また、データ信号生成回路７０７に出力するデジタル輝度信号に関し、制御部７０３は、発光素子７１７の発光階調を制御するためのデジタル輝度信号を、データ信号生成回路７０７に出力する。制御部７０３は、デジタル輝度信号としては、例えば、輝度Ｙ、色差ＣｂおよびＣｒで表すコンポーネント信号を用いればよい。

選択信号生成回路７０５は、制御部７０３が出力した選択信号に基づき、選択線７１１を介して、スイッチングトランジスタ７１４をオン状態にする電圧を、発光させる発光素子７１７の行のスイッチングトランジスタ７１４のゲート電極に印加する。一方、選択信号生成回路７０５は、制御部７０３が出力した選択信号に基づき、選択線７１１を介して、スイッチングトランジスタ７１４をオフ状態にする電圧を、発光させない発光素子７１７の行のスイッチングトランジスタ７１４のゲート電極に印加する。

データ信号生成回路７０７は、輝度Ｙ、色差ＣｂおよびＣｒで表すデジタル輝度信号を、Ｒ、Ｇ、Ｂで表すデジタル輝度信号へ変換する。さらに、データ信号生成回路７０７は、Ｒ、Ｇ、Ｂデジタル輝度信号とデジタル電圧信号との交換マップを用いて、Ｒ、Ｇ、Ｂデジタル輝度信号をＲ、Ｇ、Ｂデジタル電圧信号へ変換する。データ信号生成回路７０７は、さらに、Ｒ、Ｇ、Ｂデジタル電圧信号をアナログ電圧信号へ変換して、アナログ電圧信号をデータ線７１２へ出力する。

以上により、スイッチングトランジスタ７１４がオン状態になると、駆動トランジスタ７１５のゲート電極にアナログ電圧が印加される。これにより、アナログ電圧の大きさに応じたドレイン電流が駆動トランジスタ７１５に流れ、当該ドレイン電流が発光素子７１７に流れて、発光素子７１７が発光する。

エージングを行うとき、まず、操作者がＲ，Ｇ，Ｂごとの発光素子７１７のエージング時間を、エージング装置７０９に入力する。次に、エージング時間が、エージング装置７０９から制御部７０３に入力されると、制御部７０３は、映像表示を行うときよりも、高い電源電圧を出力するように、電源部７０４を制御する。また、制御部７０３は、データ信号生成回路７０７に出力するデジタル輝度信号として、Ｒ、Ｇ、Ｂデジタル輝度信号が最高階調となるような信号を出力する。

（エージング動作）
図２３は、図２１、図２２に示す有機ＥＬ表示パネル７０１のエージング実行時のフローチャートである。

まず、操作者によりエージング時間ｔＲ，ｔＧ，ｔＢが入力される（ステップＳ６０１）。具体的には、操作者は、予め計算した発光色Ｒ，Ｇ，Ｂごとの発光素子のエージング時間を、エージング装置７０９に入力する。発光色ごとのエージング時間ｔＲ，ｔＧ，ｔＢは、各発光素子７１７Ｒ，７１７Ｇ，７１７Ｂの輝度劣化特性に応じて定められる。本実施の形態では、エージング時間ｔＲ，ｔＧ，ｔＢは、それぞれ異なっている。

エージング装置７０９は、操作者から入力されたエージング時間ｔＲ，ｔＧ，ｔＢのなかから最小値ｔ（１）、中間値ｔ（２）、最大値ｔ（３）を求める（ステップＳ６０２）。具体的には、エージング装置７０９がＣＰＵとレジスタとを備える場合、ＣＰＵがエージング時間ｔＲ，ｔＧ，ｔＢを昇順に並べた後、エージング時間ｔＲ，ｔＧ，ｔＢをレジスタｔ（Ｎ）に格納すればよい。エージング装置７０９は、エージング時間ｔＲ，ｔＧ，ｔＢおよび最小値ｔ（１）、中間値ｔ（２）、最大値ｔ（３）を制御部７０３へ出力する。

次に、Ｒ，Ｇ，Ｂの発光素子７１７に同時に電流を供給する（ステップＳ６０３）。これにより、Ｒ，Ｇ，Ｂの発光素子７１７が同時に発光し、Ｒ，Ｇ，Ｂの発光素子７１７のエージングが同時に開始される。具体的には、制御部７０３は、電源部７０４、選択信号生成回路７０５、およびデータ信号生成回路７０７を制御する。その結果、電源部７０４は、映像表示を行うときよりも高い電源電圧を電源線７１３に出力する。選択信号生成回路７０５は、発光素子７１７を発光させる行を選択する。データ信号生成回路７０７は、最高階調のＲ，Ｇ，Ｂデジタル輝度信号に応じたアナログ電圧をデータ線７１２に出力する。

選択信号生成回路７０５がスイッチングトランジスタ７１４をオン状態にすると、データ線７１２のアナログ電圧が、スイッチングトランジスタ７１４を介して駆動トランジスタ７１５のゲート電極に印加される。データ線７１２のアナログ電圧に応じたドレイン電流が、発光素子７１７に流れ込み、Ｒ，Ｇ，Ｂの発光素子７１７が発光する。すなわち、データ信号生成回路７０７が、Ｒ，Ｇ，Ｂのデータ線７１２にデジタル輝度信号が最高階調となるようなアナログ電圧を出力することにより、Ｒ，Ｇ，Ｂの発光素子７１７のエージングが行われる。

さらに、エージング装置７０９は、Ｎに１をセットすると（ステップＳ６０４）、所定時間ｔ（Ｎ）が経過するまで待機する（ステップＳ６０５においてＮＯ）。所定時間ｔ（Ｎ）が経過すれば（ステップＳ６０５においてＹＥＳ）、所定時間ｔ（Ｎ）に対応する発光色の発光素子７１７の電流を停止する（ステップＳ６０６）。これにより、所定時間ｔ（Ｎ）に対応する発光色の発光素子７１７のエージングは終了する。なお、所定時間ｔ（Ｎ）に対応する発光色以外の発光素子７１７では電流の供給が継続される。

具体的には、データ信号生成回路７０７が、所定時間ｔ（Ｎ）に対応する発光色のデータ線７１２に０Ｖのアナログ電圧を出力することにより、当該発光素子７１７の電流が停止する。一方、データ信号生成回路７０７が、所定時間ｔ（Ｎ）に対応する発光色以外のデータ線７１２にデジタル輝度信号が最高階調となるようなアナログ電圧を出力することにより、当該発光素子７１７の電流の供給が継続され、エージングも継続される。所定時間ｔ（Ｎ）に対応する発光色以外の発光素子７１７における電流の大きさは、当該発光素子７１７の電流の停止前後で変わらない。

その後、Ｎ＝３であるか否かが判定される（ステップＳ６０７）。Ｎ＝３でないと判定されると（ステップＳ６０７においてＮＯ）、Ｎに１が加算されて（ステップＳ６０８）、ステップＳ６０５の処理に戻る。Ｎ＝３であると判定されると（ステップＳ６０７においてＹＥＳ）、Ｒ，Ｇ，Ｂすべての発光素子７１７のエージング処理が完了する。具体的には、ｔＢ＜ｔＧ＜ｔＲの場合には、Ｎ＝１であるときにステップＳ６０７に到達すると、Ｂの発光素子７１７Ｂのエージングが終了する。Ｇ，Ｒの発光素子７１７Ｇ，７１７Ｒに流れる電流の大きさは、Ｂの発光素子７１７Ｂのエージング期間の終了の前後で変わらない。

このように、Ｒ，Ｇ，Ｂすべての発光素子７１７のエージングが同時に開始され、入力されたエージング時間ｔＲ，ｔＧ，ｔＢの経過後、エージングが完了する。

（発光色ごとのエージング時間の計算）
ここで、図２３におけるステップＳ６０１でエージング装置７０９に入力するエージング時間ｔＲ，ｔＧ，ｔＢの決定方法を、図２４Ａ、図２４Ｂを用いて説明する。

図２４Ａは図２１、図２２に示す有機ＥＬ表示パネルの累積発光時間と最大輝度との関係から実施の形態に係るエージング時間を決定するための図である。図２４Ｂは上記特開２００３−３２３９７９号公報に記載の技術において、有機ＥＬ表示パネルの累積発光時間と最大輝度との関係からエージング時間を決定するための図である。発光素子７１７の発光開始時点からの当初の間は初期劣化期間であり、最大輝度Ｌｍが急峻に低減する。一方、初期劣化期間の後の通常劣化期間は、最大輝度Ｌｍが緩やかに低減する。

本第５実施形態では、エージング時間を決定するために、まず、図２４Ａに示すように、発光色ごとに初期劣化後の通常劣化期間に対応する部分に一次近似曲線を引く。この一次曲線の傾きが大きいほど、通常劣化期間における発光素子７１７の輝度低下率が大きいといえる。通常劣化期間における発光素子７１７の輝度低下率に対応して、一次曲線の傾きが大きい順に、エージング時間を短くする。ここで、通常劣化期間における一次近似曲線は、１つの発光色における最大輝度から、例えば５０％〜４０％の間に対応する部分に一次近似曲線を引き、残りの発光色においては同様のｔに対応する部分に一次近似曲線を引けばよい。

このように、エージング時間ｔＲ，ｔＧ，ｔＢは、発光素子７１７の輝度劣化特性に応じて、発光色ごとに異なるように調整されている。

特開２００３−３２３９７９号公報に記載の技術では、エージング時間を決定するために、まず、図２４Ｂに示すように、発光色ごとに初期劣化期間および初期劣化後の通常劣化期間にそれぞれ一次近似曲線を引き、これら２つの一次近似曲線の交点に対応する時点を求める。さらに、これを発光色ごとの初期劣化期間の終了時点とし、この初期劣化期間の終了時点をエージングの終了時点とする。このように、初期劣化期間の輝度低下率に対応して、エージングの終了時点を設定する。

ところで、発光素子７１７の輝度劣化の原因としては、発光素子７１７内の界面の劣化および発光素子７１７の材質自体の劣化が考えられる。発光素子７１７内の界面の劣化は、初期劣化期間において生じる。発光素子７１７内の界面の劣化として、例えば、発光層を構成する有機材料が、金属からなるアノード電極に拡散する際に生じる劣化や、発光層に含まれた酸素や水分が、金属からなるアノード電極に拡散する際に生じる劣化が考えられる。これら拡散は、発光素子７１７の発光の初期段階に終了する。このため、発光素子７１７内の界面の劣化は、初期劣化期間において生じると考えられる。

また、一方、発光素子７１７の材質自体の劣化、例えば、発光素子７１７の発光層を構成する材料の劣化は、累積発光期間全体において生じる。これは、発光素子７１７の材質自体の劣化として、例えば、通電による発光層を構成する有機材料の分解による劣化や、発光層自身が発光することで発生した紫外線による発光層の劣化が考えられる。したがって、エージング中、すなわち初期劣化期間であっても、発光素子７１７の材料自身の劣化が生じる。

図２４Ｂに示すように、特開２００３−３２３９７９号公報に記載の技術では、発光色ごとの初期劣化期間における輝度劣化特性の違いを考慮し、エージングの終了時点として２つの一次近似曲線の交点に対応する時点を設定している。しかしながら、エージングの終了時点を当該交点とすると、通常劣化期間に対応する部分の一次近似曲線の傾きが大きい場合、エージング中に発光素子の材質自体の劣化がすすんでしまう。その結果、当該傾きの大きい発光色の発光素子の寿命が他の発光素子と比べて、短くなってしまうおそれがある。

この場合、エージングを行った後の有機ＥＬ表示パネルにおいて、累積発光時間が大きくなり、発光素子の劣化がすすむと、発光色ごとの発光素子の輝度劣化の度合いが、大きく異なるおそれがある。例えば、Ｒ，Ｇ，Ｂのすべての画素を用いて発光を行う際に、輝度劣化の度合いが異なると、ホワイトバランスが崩れて、表示映像の画質が劣化してしまう。

（第５実施形態の効果）
本実施の形態では、エージング開始時において、Ｒ，Ｇ，Ｂの発光素子７１７Ｒ，７１７Ｇ，７１７Ｂに同時に電流を供給するため、すべての発光色のエージング期間の開始時点が同じである。そのため、Ｒ，Ｇ，Ｂすべてのエージング期間の少なくとも一部が重なっている。したがって、発光色ごとのエージングを順次行う場合よりも、エージング時間を短縮できる。

また、本実施の形態では、発光色ごとの輝度劣化特性を考慮したエージング時間でエージングを行っている。そのため、発光色ごとに発光素子７１７のエージングが過剰となったり不足したりすることにより発光素子７１７の寿命が発光色ごとに異なってしまい、表示映像の画質が劣化することを抑制できる。

（第５実施形態の変形例）
以上の通り、本第５実施形態について説明したが、本第５実施形態は上記の構成及び動作等に限られない。以下に、上記第５実施形態の変形例について説明する。

（エージング開始時に同時に電流を供給する発光素子の数）
上記第５実施形態では、エージング開始時に３色の発光素子に同時に電流を供給することにより、すべての発光色のエージング期間の開始時点が同じとなっている。しかしながら、これに限らず、少なくとも２色の発光素子に同時に電流を供給すれば、当該２色のエージング期間の開始時点は同じとなる。その結果、エージングを同時に行うことによるエージング時間短縮の効果を得ることができる。

（エージング期間の重ね方）
上記第５実施形態では、３色のエージング期間が重なっている期間がある。しかしながら、これに限らず、ある発光色のエージング期間中に、他の発光色の少なくとも１つのエージング期間を開始させることにより、エージング時間短縮の効果を得ることができる。

（エージングの動作）
上記第５実施形態では、エージング開始時において、操作者がエージング装置７０９に入力したエージング時間ｔＲ、ｔＧ、ｔＢから、エージング装置７０９が最小値、中間値、最大値を求める。しかしながら、これに限らず、操作者が、エージング時間ｔＲ、ｔＧ、ｔＢに加え、エージング時間ｔＲ、ｔＧ、ｔＢがそれぞれ最小値、中間値、最大値のいずれであるかを示す情報をエージング装置７０９に入力しても良い。

（エージングの際、発光素子に供給する電流の大きさ）
上記第５実施形態では、Ｂの発光素子７１７Ｂのエージング期間の終了時点において、Ｇ，Ｒの発光素子７１７Ｇ，７１７Ｒのエージング期間は残存しており、Ｂの発光素子７１７Ｂのエージング期間の終了の前後で、Ｇ，Ｒの発光素子７１７Ｇ，７１７Ｒに流れる電流の大きさは変わらない。しかしながら、これに限らず、Ｇ，Ｒの発光素子７１７Ｇ，７１７Ｒに供給する電流の大きさとして、Ｂの発光素子７１７Ｂのエージング期間の終了時点よりも前におけるＧ，Ｒの発光素子７１７Ｇ，７１７Ｒに供給する電流の和よりも大きく、かつ、Ｂの発光素子７１７Ｂのエージング期間の終了時点よりも前における３つの発光素子７１７に流れていた電流の和以下の任意の値を選ぶことができる。以下、図面を用いて、当該動作を説明する。

図２５は、上記変形例に係る有機ＥＬ表示パネルのエージング実行時のフローチャートである。図２５では、図２３に示すフローチャートと同じステップについては、図２３と同じ符号で示している。

Ｒ，Ｇ，Ｂの発光素子に同時に電流を供給した（ステップＳ６０３）後、所定時間ｔ（Ｎ）に対応する発光色の発光素子の電流を停止する（ステップＳ６０６）ことにより、所定時間ｔ（Ｎ）に対応する発光色の発光素子のエージングは終了する。Ｎ＝３でないと判定すると（ステップＳ６０７においてＮＯ）、停止させた発光素子以外の発光素子に供給する電流の大きさを増やしてから（ステップＳ６０９）、ステップＳ６０８に進む。Ｇ，Ｒの発光素子７１７Ｇ，７１７Ｒに供給する電流を増やすと、電源電圧の大きさに制限があったとしても、エージング時間を短縮できる。

なお、発光素子に供給する電流の大きさは、駆動トランジスタ７１５のゲート電圧で決まる。駆動トランジスタ７１５のゲート電圧を変えるには、データ信号生成回路７０７がデータ線７１２に出力する電圧を変えればよい。

具体的には、データ信号生成回路７０７が、Ｒ、Ｇ、Ｂデジタル輝度信号とデジタル電圧信号との交換マップとして、通常表示用交換マップに加えて、エージング用交換マップを保持すればよい。エージング用交換マップは、同じデジタル輝度信号が入力されると、通常表示用交換マップを用いた場合よりも大きいデジタル電圧信号が出力されるように作成されている。そのため、エージング用交換マップを用いれば、デジタル輝度信号は、通常表示用交換マップを用いた場合よりも大きいデジタル電圧信号に交換される。

具体的な動作として、例えば、Ｂの発光素子７１７Ｂのエージング期間の終了時点において、Ｇ，Ｒの発光素子７１７Ｇ，７１７Ｒのエージング期間が残存している場合には、制御部７０３は、Ｂの発光素子７１７Ｂの電流停止前よりも大きな階調のＧ，Ｒデジタル輝度信号に対応する信号をデータ信号生成回路７０７に出力する。その結果、データ信号生成回路７０７は、Ｂの発光素子７１７Ｂの電流停止前よりも、高いアナログ電圧をＧ，Ｒのデータ線７１２に出力する。これにより、Ｂの発光素子７１７Ｂのエージング期間の終了時点において、Ｇ，Ｒの発光素子７１７Ｇ，７１７Ｒのエージング期間が残存している場合、Ｂの発光素子７１７Ｂのエージング期間の終了の前から後にかけて、Ｇ，Ｒの発光素子７１７Ｇ，７１７Ｒに流れる電流の大きさを増やすことができる。

（エージング装置なし）
上記第５実施形態では、有機ＥＬ表示パネル７０１の外部のエージング装置７０９から電圧を供給してエージングを行ったが、これに限らず、通常の映像表示と同じように有機ＥＬ表示パネル７０１の内部の回路から電圧を供給してエージングを行ってもよい。

（エージング動作）
上記第５実施形態におけるエージングの動作に代えて、上記第１乃至第３実施形態において説明されたエージング処理の動作を実行してもよい。また、上記第５実施形態におけるエージングの動作において、上記第１乃至第３実施形態において説明されたエージング処理をさらに考慮した動作を実行してもよい。これによって、エージングレベルのばらつきが緩和された有機ＥＬ表示パネル７０１を得ることができる。

上述された実施形態に係る発光パネルの製造方法は、以下の構成を主に備える。

上述された実施形態の一の局面に係る製造方法に従って製造される発光パネルは、同一値の電圧印加の下において互いに異なる大きさの電流が流れる複数の画素を含む発光部を有する。製造方法は、前記複数の画素間の電流値の差異が低減されるように前記複数の画素に印加される電圧の大きさをそれぞれ補正するための補正係数を取得する取得工程と、前記補正係数を用いて前記複数の画素に印加される電圧の大きさを補正し、補正された電圧を前記複数の画素に印加することにより、前記複数の画素のエージング処理を実行するエージング工程と、を有する。

上記構成によれば、取得工程において、複数の画素間の電流値の差異が低減されるように複数の画素に印加される電圧の大きさをそれぞれ補正するための補正係数が取得される。エージング工程において、補正係数を用いて複数の画素に印加される電圧の大きさが補正される。また、補正された電圧を複数の画素に印加することにより、複数の画素のエージング処理が実行される。補正係数を用いて補正された電圧が複数の画素に印加されているため、複数の画素の間の電流値の差異が低減される。その結果、複数の画素間におけるエージングレベルのばらつきが緩和される。

上記構成において、前記取得工程より前に実行される演算工程をさらに有してもよい。前記演算工程は、前記複数の画素にそれぞれ所定の基準電圧を印加し、前記複数の画素に流れる電流を表す特性をそれぞれ測定して測定値を得る第１段階と、前記測定値と前記基準電圧とに基づき前記補正係数を算出する第２段階と、を含んでもよい。前記取得工程では、前記第２段階において算出された補正係数が取得されてもよい。

上記構成によれば、演算工程は、取得工程より前に実行される。演算工程の第１段階において、複数の画素にそれぞれ所定の基準電圧が印加される。また、複数の画素に流れる電流を表す特性がそれぞれ測定されて測定値が得られる。演算工程の第２段階において、測定値と基準電圧とに基づき補正係数が算出される。取得工程では、第２段階において算出された補正係数が取得される。このように、基準電圧が印加されたときの複数の画素に流れる電流を表す特性の測定値と、基準電圧とに基づき補正係数が算出されるため、複数の画素間の電流値の差異が低減される補正係数を得ることができる。

上記構成において、前記演算工程は、前記複数の画素と前記第２段階において算出された補正係数とを互いに対応させたテーブルデータとして前記補正係数を保存する第３段階をさらに含んでもよい。前記取得工程では、前記第３段階において保存されたテーブルデータから前記補正係数が取得されてもよい。

上記構成によれば、演算工程の第３段階において、複数の画素と第２段階において算出された補正係数とを互いに対応させたテーブルデータとして補正係数が保存される。取得工程では、第３段階において保存されたテーブルデータから補正係数が取得される。このため、演算を要することなくテーブルデータを読み取るだけで、補正係数が容易に取得される。

上記構成において、前記演算工程は、前記複数の画素の前記発光部におけるそれぞれの位置に対応して前記第２段階において算出された補正係数を表す補正関数を算出して保存する第３段階をさらに含んでもよい。前記取得工程では、前記複数の画素の前記発光部におけるそれぞれの位置と前記第３段階において保存された補正関数とから、前記補正係数が算出されてもよい。

上記構成によれば、演算工程の第３段階において、複数の画素の発光部におけるそれぞれの位置に対応して第２段階において算出された補正係数を表す補正関数が算出されて保存される。取得工程では、複数の画素の発光部におけるそれぞれの位置と第３段階において保存された補正関数とから、補正係数が算出される。このように、補正関数が保存されているため、データを記憶するための大きな容量を必要とすることなく、補正係数が取得される。

上記構成において、前記第１段階では、前記特性として、前記複数の画素に流れる電流値がそれぞれ測定されてもよい。

上記構成によれば、第１段階では、特性として、複数の画素に流れる電流値がそれぞれ測定される。このため、第２段階において、電流値の測定値と基準電圧とに基づき、補正係数が好適に算出される。

上記構成において、前記第１段階では、前記特性として、前記複数の画素の輝度がそれぞれ測定されてもよい。前記第２段階では、前記複数の画素の輝度と電流値との関係と、前記測定値とに基づき、前記複数の画素に流れる電流値が求められ、前記求められた電流値と前記基準電圧とに基づき前記補正係数が算出されてもよい。

上記構成によれば、第１段階では、複数の画素の輝度がそれぞれ測定される。第２段階では、複数の画素の輝度と電流値との関係と、測定値とに基づき、複数の画素に流れる電流値が求められる。また、求められた電流値と基準電圧とに基づき補正係数が算出される。画素の輝度の測定は、画素に流れる電流の測定に比べて短時間で行えるため、補正係数が短時間で算出される。

上記構成において、前記発光部は、前記複数の画素として、互いに異なる位置に配置された第１画素及び第２画素を含んでもよい。前記第１画素は、前記複数の画素に電圧を印加するための回路基板と第１導線を介して接続されてもよい。前記第２画素は、前記回路基板と前記第１導線より短い第２導線を介して接続されてもよい。前記取得工程で取得される補正係数は、前記第２画素に印加される電圧に比べて前記第１画素に印加される電圧の方が高い値になるように定められていてもよい。

上記構成によれば、発光部は、互いに異なる位置に配置された第１画素及び第２画素を含む。第１画素は、複数の画素に電圧を印加するための回路基板と第１導線を介して接続される。第２画素は、回路基板と第１導線より短い第２導線を介して接続される。このため、同一値の電圧が第１画素及び第２画素に印加されると、第１画素に流れる電流値は、第２画素に流れる電流値に比べて小さくなる。取得工程で取得される補正係数は、第２画素に印加される電圧に比べて第１画素に印加される電圧の方が高い値になるように定められている。したがって、第１画素に流れる電流値と第２画素に流れる電流値との差異は適切に低減される。

上記構成において、前記複数の画素は、それぞれ有機ＥＬ素子を含んでもよい。上記構成によれば、複数の画素は、それぞれ有機ＥＬ素子を含むため、複数の画素に含まれる有機ＥＬ素子に対するエージングレベルのばらつきが緩和された発光パネルが得られる。

上述された実施形態に係る表示装置は、以下の構成を主に備える。

上述された実施形態の一の局面に係る表示装置は、上記の製造方法により得られた発光パネルを備える表示装置であって、前記発光パネルに設けられた発光素子と、前記発光素子に電力を供給する電源部と、前記発光素子と前記電源部との間の電力供給路に設けられ、輝度信号を受けて該輝度信号のレベルに応じた電流を前記発光素子に流す画素回路と、前記画素回路に向けて前記輝度信号を出力すると共に、前記発光素子をエージングするエージングモード、および前記発光素子を用いて映像を表示する映像表示モードのいずれかで選択的に動作する制御部とを備え、前記電源部は、前記エージングモードおよび前記映像表示モードにおいて同一の電源電圧を出力し、前記制御部は、前記エージングモードにおける前記発光素子の発光輝度が、前記映像表示モードにおける最大発光輝度よりも大きくなるように、前記エージングモードにおいて前記画素回路に向けて出力する前記輝度信号のレベルを設定する。

この構成を採れば、エージングモードにおける発光素子の発光輝度を大きくでき、発光素子の最大輝度を急峻に低減できるため、エージング時間を短縮することができる。また、本表示装置において、制御部は、エージングモードでの発光素子の発光輝度が、映像表示モードでの最大発光輝度よりも大きくなるよう制御する。これにより、エージングモードにおける発光素子の発光輝度が映像表示モードの範囲内である場合よりも、発光素子の最大輝度が急峻に低減し、エージング時間を低減できる。また、エージングモードおよび映像表示モードにおいて、制御部が発光素子の発光輝度を制御しており、外部のエージング装置は用いていない。さらに、電源部は、エージングモードおよび映像表示モードにおいて同一の電源電圧を出力するので、エージングモードにおいて外部のエージング装置から電源電圧を与える必要が無い。そのため、本表示装置の製造工程において、外部のエージング装置が空くのを待つ時間が発生しない。したがって、本表示装置では、エージング時間を短縮しつつ、製造効率の低下を抑制できる。

また、前記表示装置において、前記制御部は、前記輝度信号のレベルをデジタル信号のビット値で表し、前記エージングモードでは、前記映像表示モードにおいて使用する前記デジタル信号のビット数よりも大きいビット数を使用するとしてもよい。

また、前記表示装置において、前記制御部から前記画素回路に向けて前記輝度信号を伝送する信号伝送路に設けられ、前記デジタル信号をアナログ信号に変換する変換器をさらに備え、前記制御部は、前記変換器に対し前記エージングモード及び前記映像表示モードにおいて使用する前記デジタル信号のビット数を切り替えさせてもよい。

また、前記表示装置において、前記制御部は、操作者の操作に基づく操作信号により、前記エージングモードおよび前記映像表示モードのいずれかを判定し、この判定結果に基づき、前記変換器に対し前記エージングモード及び前記映像表示モードにおいて使用する前記デジタル信号のビット数を切り替えさせてもよい。

上述された実施形態に係る表示パネルのエージング方法は、以下の構成を主に備える。

上述された実施形態の一の局面に係る表示パネルのエージング方法は、発光色の異なる複数の発光素子を備えた表示パネルのエージング方法であって、エージング期間の長さを、前記発光素子の輝度劣化特性に応じて前記発光色ごとに調整し、少なくとも２つの前記発光色の前記発光素子の前記エージング期間の少なくとも一部が重なるように、前記各発光色の前記発光素子に電流を供給する。

この構成を採れば、発光素子ごとのエージング期間の長さ、つまりエージング時間を、発光素子の輝度劣化特性に応じて発光色ごとに調整する。このため、発光色ごとに発光素子のエージングが過剰となったり不足したりすることにより発光素子の寿命が異なってしまうことを抑制できる。また、少なくとも２つの発光色のエージング期間の少なくとも一部が重なる。このため、発光色ごとに順次エージングを行う場合よりもエージング時間を短縮できる。したがって、本表示パネルのエージング方法では、発光色ごとの異なる輝度劣化特性を考慮したエージングを行いつつ、エージング時間を短縮できる。

また、上記表示パネルのエージング方法において、すべての前記発光色の前記エージング期間の開始時点が同じであってもよい。

また、上記表示パネルのエージング方法において、前記輝度劣化特性は、前記発光素子の発光層を構成する材料自体の劣化に起因する輝度低下率であり、前記輝度低下率が大きいほど、前記エージング期間の長さを短くしてもよい。

また、上記表示パネルのエージング方法において、いずれか１色の前記発光色の前記エージング期間の終了時点において、残りの前記発光色の前記エージング期間が残存しているとき、前記エージング期間が残存している少なくとも１つの前記発光素子に供給する電流を増大することにより、前記いずれか１色の前記発光色の前記エージング期間の終了時点の前よりも、前記エージング期間が残存しているすべての前記発光素子に供給される電流の和を増大してもよい。

また、上記表示パネルのエージング方法において、前記発光素子は、有機ＥＬ素子であってもよい。

さらに、上述された実施形態の一の局面に係る表示パネルの製造方法は、発光色の異なる複数の発光素子を備えた表示パネルの製造方法であって、予め決められた長さのエージング期間に、前記複数の前記発光素子を発光させるエージング工程を含み、前記エージング工程において、少なくとも２つの前記発光色の前記エージング期間の少なくとも一部が重なるように、前記各発光色の前記発光素子に電流を供給し、前記予め決められた前記エージング期間の長さは、前記発光素子の輝度劣化特性に応じて前記発光色ごとに調整されている。

以上の変形例を含む実施形態に関し、さらに以下の付記を開示する。

（付記１）
発光色の異なる複数の発光素子を備えた表示パネルのエージング方法であって、
エージング期間の長さを、前記発光素子の輝度劣化特性に応じて前記発光色ごとに調整し、
少なくとも２つの前記発光色の前記発光素子の前記エージング期間の少なくとも一部が重なるように、前記各発光色の前記発光素子に電流を供給する表示パネルのエージング方法。

（付記２）
すべての前記発光色の前記エージング期間の開始時点が同じである付記１記載の表示パネルのエージング方法。

（付記３）
前記輝度劣化特性は、前記発光素子の発光層を構成する材料自体の劣化に起因する輝度低下率であり、
前記輝度低下率が大きいほど、前記エージング期間の長さを短くする付記１または２記載の表示パネルのエージング方法。

（付記４）
いずれか１色の前記発光色の前記エージング期間の終了時点において、残りの前記発光色の前記エージング期間が残存しているとき、
前記エージング期間が残存している少なくとも１つの前記発光素子に供給する電流を増大することにより、前記いずれか１色の前記発光色の前記エージング期間の終了時点の前よりも、前記エージング期間が残存しているすべての前記発光素子に供給される電流の和を増大する付記１ないし３のいずれかに記載の表示パネルのエージング方法。

（付記５）
前記発光素子は、有機ＥＬ素子である付記１ないし４のいずれかに記載の表示パネルのエージング方法。

（付記６）
発光色の異なる複数の発光素子を備えた表示パネルの製造方法であって、
予め決められた長さのエージング期間に、前記複数の前記発光素子を発光させるエージング工程を含み、
前記エージング工程において、少なくとも２つの前記発光色の前記エージング期間の少なくとも一部が重なるように、前記各発光色の前記発光素子に電流を供給し、
前記予め決められた前記エージング期間の長さは、前記発光素子の輝度劣化特性に応じて前記発光色ごとに調整されている表示パネルの製造方法。

上述の実施形態に係る原理は、映像を表示するための表示装置に好適に適用される。

Claims (9)

1. 複数の画素を含む発光部を有するアクティブマトリクス型発光パネルの製造方法であって、
   前記複数の画素間の電流値の差異が低減されるように前記複数の画素に印加される電圧の大きさをそれぞれ補正するための補正係数を取得する取得工程と、
   前記補正係数を用いて前記複数の画素に印加される電圧の大きさを補正し、補正された電圧を前記複数の画素に印加することにより、前記複数の画素のエージング処理を実行するエージング工程と、
   を有することを特徴とするアクティブマトリクス型発光パネルの製造方法。
2. 前記取得工程より前に実行される演算工程をさらに有し、
   前記演算工程は、
   前記複数の画素にそれぞれ所定の基準電圧を印加し、前記複数の画素に流れる電流を表す特性をそれぞれ測定して測定値を得る第１段階と、
   前記測定値と前記基準電圧とに基づき前記補正係数を算出する第２段階と、
   を含み、
   前記取得工程では、前記第２段階において算出された補正係数が取得されることを特徴とする請求項１に記載のアクティブマトリクス型発光パネルの製造方法。
3. 前記演算工程は、前記複数の画素と前記第２段階において算出された補正係数とを互いに対応させたテーブルデータとして前記補正係数を保存する第３段階をさらに含み、
   前記取得工程では、前記第３段階において保存されたテーブルデータから前記補正係数が取得されることを特徴とする請求項２に記載のアクティブマトリクス型発光パネルの製造方法。
4. 前記演算工程は、前記複数の画素の前記発光部におけるそれぞれの位置に対応して前記第２段階において算出された補正係数を表す補正関数を算出して保存する第３段階をさらに含み、
   前記取得工程では、前記複数の画素の前記発光部におけるそれぞれの位置と前記第３段階において保存された補正関数とから、前記補正係数が算出されることを特徴とする請求項２に記載のアクティブマトリクス型発光パネルの製造方法。
5. 前記第１段階では、前記特性として、前記複数の画素に流れる電流値がそれぞれ測定されることを特徴とする請求項２乃至４のいずれか１項に記載のアクティブマトリクス型発光パネルの製造方法。
6. 前記第１段階では、前記特性として、前記複数の画素の輝度がそれぞれ測定され、
   前記第２段階では、前記複数の画素の輝度と電流値との関係と、前記測定値とに基づき、前記複数の画素に流れる電流値が求められ、前記求められた電流値と前記基準電圧とに基づき前記補正係数が算出されることを特徴とする請求項２乃至４のいずれか１項に記載のアクティブマトリクス型発光パネルの製造方法。
7. 前記発光部は、前記複数の画素として、互いに異なる位置に配置された第１画素及び第２画素を含み、
   前記第１画素は、前記複数の画素に電圧を印加するための回路基板と第１導線を介して接続され、
   前記第２画素は、前記回路基板と前記第１導線より短い第２導線を介して接続され、
   前記取得工程で取得される補正係数は、前記第２画素に印加される電圧に比べて前記第１画素に印加される電圧の方が高い値になるように定められていることを特徴とする請求項１乃至６のいずれか１項に記載のアクティブマトリクス型発光パネルの製造方法。
8. 前記複数の画素は、それぞれ有機ＥＬ素子を含むことを特徴とする請求項１乃至７のいずれか１項に記載のアクティブマトリクス型発光パネルの製造方法。
9. 複数の画素を含む発光部を有する発光パネルの製造方法であって、
   第１段階及び第２段階を含む演算工程と、
   前記複数の画素間の電流値の差異が低減されるように前記複数の画素に印加される電圧の大きさをそれぞれ補正するための補正係数を取得する取得工程と、
   前記補正係数を用いて前記複数の画素に印加される電圧の大きさを補正し、補正された電圧を前記複数の画素に印加することにより、前記複数の画素のエージング処理を実行するエージング工程と、
   を有し、
   前記第１段階では、前記複数の画素にそれぞれ所定の基準電圧が印加され、前記複数の画素の輝度がそれぞれ測定されて測定値が得られ、
   前記第２段階では、前記複数の画素の輝度と電流値との関係と、前記測定値とに基づき、前記複数の画素に流れる電流値が求められ、前記求められた電流値と前記基準電圧とに基づき前記補正係数が算出され、
   前記取得工程では、前記第２段階において算出された補正係数が取得されることを特徴とする発光パネルの製造方法。

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