JP6227391B2 - 受動イコライザ - Google Patents
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Description
図1は本発明に係る受動イコライザEの第1の実施の形態を示す回路図である。
曲線S21(2):インダクタL1、L3ともに5nH、キャパシタC1、C3ともに0.2pF
曲線S21(3):インダクタL1、L3ともに1nH、キャパシタC1、C3ともに1pF
アイパターン(2):インダクタL1、L3ともに5nH、キャパシタC1、C3ともに0.2pF
アイパターン(3):インダクタL1、L3ともに1nH、キャパシタC1、C3ともに1pF
3、3p、3n 出力端子
5 グラウンド端子
11 共振回路(第1の共振回路)
13 共振回路(第2の共振回路)
C1 キャパシタ(第1のキャパシタ)
C3 キャパシタ(第2のキャパシタ)
C5 キャパシタ(第3のキャパシタ)
C23 キャパシタ
E 受動イコライザ
L1 インダクタ(第1のインダクタ)
L3 インダクタ(第2のインダクタ)
L21 インダクタ
P1、P1n、P1p 接続点(第1の接続点)
P3、P3n、P3p 接続点(第2の接続点)
Rs、Rsp、Rsn 直列抵抗
R1、R1p、R1n、2×R1 シャント抵抗(第1のシャント抵抗)
R3、R3p、R3n、2×R3 シャント抵抗(第2のシャント抵抗)
R11、R13,R15 抵抗
Claims (5)
- 入力点と出力点との間に直列接続された第1の直列抵抗と、
前記入力点に一端が接続された第1のインダクタと、
この第1のインダクタの他端と前記出力点との間に接続された第1のキャパシタと、
前記入力点に一端が接続された第2のキャパシタと、
この第2のキャパシタの他端と前記出力点との間に接続された第2のインダクタと、
前記第1のインダクタと前記第1のキャパシタとの接続点と第1の接地先との間に接続された第1のシャント抵抗と、
前記第2のキャパシタと第2のインダクタとの接続点と第2の接地先との間に接続された第2のシャント抵抗と、
を具備することを特徴とする受動イコライザ。 - 前記第1のインダクタは分割されて複数個の第1の分割点を有し、前記第2のインダクタは前記第1のインダクタと同様に分割されて前記第1の分割点と同数の第2の分割点を有し、前記第1の分割点と第2の分割点との間に第3のキャパシタが接続されてなる請求項1記載の受動イコライザ。
- 前記第1のインダクタおよび前記第2のインダクタは接近して平行配置され、それら第1、第2のインダクタを形成する導体間に分布定数的に前記第1、第2および第3のキャパシタが形成された請求項2記載の受動イコライザ。
- 前記第1の接地先および前記第2の接地先は、グラウンド端子、電源グラウンド又は電源ラインである請求項1〜3いずれか1記載の受動イコライザ。
- 前記受動イコライザは、差動信号用として同一のものが対で並べられ、各対の前記第1の接地先どうしおよび前記第2の接地先どうしが接続されてなる請求項1〜3いずれか1記載の受動イコライザ。
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