JP6226765B2 - 半導体素子、半導体素子の製造方法、および半導体装置 - Google Patents

半導体素子、半導体素子の製造方法、および半導体装置 Download PDF

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Description

本発明の実施形態は、半導体素子、半導体素子の製造方法、および半導体装置に関する。
半導体装置の配線には寄生インダクタンスがあり、半導体素子がスイッチングする際に、寄生インダクタンスとスイッチング時の電流変化率（ｄｉ／ｄｔ）との積で表される誘導電圧が発生する。このため、半導体素子には電力変換回路の直流電圧と誘導電圧とが印加されることになる。このような寄生インダンクタンスをなるべく低減させることが半導体装置の信頼性を高めるうえで重要である。さらに、半導体装置の小型化を図るために、そのスケールダウンを図ることも重要である。
特開２００１−２７４３２２号公報
本発明が解決しようとする課題は、信頼性が高く小型化がなされた半導体素子、半導体素子の製造方法、および半導体装置を提供することである。
実施形態の半導体素子は、第１電極と、第２電極と、前記第２電極と前記第１電極との間に設けられた第１導電形の第１半導体領域と、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第２半導体領域と、前記第２半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高く、前記第２電極に接続された第１導電形の第３半導体領域と、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に、第１絶縁膜を介して接する第３電極と、を有する第１トランジスタ部と、第１方向において前記第１電極に並ぶ第４電極と、前記第１方向において前記第２電極に並ぶ第５電極と、前記第５電極と前記第４電極との間に設けられた第１導電形の第４半導体領域と、前記第４半導体領域と前記第５電極との間に設けられた第２導電形の第５半導体領域と、前記第５半導体領域と前記第５電極との間に設けられ、前記第４半導体領域よりも不純物濃度が高く、前記第５電極に接続された第１導電形の第６半導体領域と、前記第４半導体領域、前記第５半導体領域、および前記第６半導体領域に、第２絶縁膜を介して接する第６電極と、を有し、前記第１方向において、前記第１トランジスタ部に並ぶ第２トランジスタ部と、前記第１方向と交差する第２方向に延在し前記第１半導体領域と前記第４半導体領域との間に設けられた第７電極を有し、前記第５電極と前記第１電極とを電気的に接続する接続領域と、前記第２電極と前記第４電極との間に接続された容量素子部と、を備える。前記容量素子部に含まれる誘電体は、前記第１電極または前記第４電極の下側に位置している。
別の実施形態の半導体素子は、第１電極と、第２電極と、前記第２電極と前記第１電極との間に設けられた第１導電形の第１半導体領域と、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第２半導体領域と、前記第２半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高く、前記第２電極に接続された第１導電形の第３半導体領域と、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に、第１絶縁膜を介して接する第３電極と、を有する第１トランジスタ部と、第１方向において前記第１電極に並ぶ第４電極と、前記第１方向において前記第２電極に並ぶ第５電極と、前記第５電極と前記第４電極との間に設けられた第１導電形の第４半導体領域と、前記第４半導体領域と前記第５電極との間に設けられた第２導電形の第５半導体領域と、前記第５半導体領域と前記第５電極との間に設けられ、前記第４半導体領域よりも不純物濃度が高く、前記第５電極に接続された第１導電形の第６半導体領域と、前記第４半導体領域、前記第５半導体領域、および前記第６半導体領域に、第２絶縁膜を介して接する第６電極と、を有し、前記第１方向において、前記第１トランジスタ部に並ぶ第２トランジスタ部と、前記第１方向と交差する第２方向に延在し前記第１半導体領域と前記第４半導体領域との間に設けられた第７電極を有し、前記第５電極と前記第１電極とを電気的に接続する接続領域と、前記第２電極と前記第４電極との間に接続された容量素子部と、を備える。前記第７電極とは反対側の前記第１トランジスタ部の横に設けられ、前記第２方向に延在する第８電極を有する。前記第８電極は、前記第２電極に電気的に接続される。前記容量素子部は、前記第８電極を介して前記第２電極と、前記第４電極と、の間で接続されている。
別の実施形態の半導体素子は、第１電極と、第２電極と、前記第２電極と前記第１電極との間に設けられた第１導電形の第１半導体領域と、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第２半導体領域と、前記第２半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高く、前記第２電極に接続された第１導電形の第３半導体領域と、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に、第１絶縁膜を介して接する第３電極と、を有する第１トランジスタ部と、第１方向において前記第１電極に並ぶ第４電極と、前記第１方向において前記第２電極に並ぶ第５電極と、前記第５電極と前記第４電極との間に設けられた第１導電形の第４半導体領域と、前記第４半導体領域と前記第５電極との間に設けられた第２導電形の第５半導体領域と、前記第５半導体領域と前記第５電極との間に設けられ、前記第４半導体領域よりも不純物濃度が高く、前記第５電極に接続された第１導電形の第６半導体領域と、前記第４半導体領域、前記第５半導体領域、および前記第６半導体領域に、第２絶縁膜を介して接する第６電極と、を有し、前記第１方向において、前記第１トランジスタ部に並ぶ第２トランジスタ部と、前記第１方向と交差する第２方向に延在し前記第１半導体領域と前記第４半導体領域との間に設けられた第７電極を有し、前記第５電極と前記第１電極とを電気的に接続する接続領域と、前記第２電極と前記第４電極との間に接続された容量素子部と、を備える。前記容量素子部に含まれる誘電体は、前記第１方向において、前記第１トランジスタ部に並んでいる。前記誘電体は、前記第２トランジスタ部とは反対側において、前記第１トランジスタ部に並んでいる。
別の実施形態の半導体素子の製造方法は、第１導電形の第１半導体領域と、前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、前記第２半導体領域の上に設けられ、前記第１半導体領域よりも不純物濃度が高い第１導電形の第３半導体領域と、前記第２半導体領域の上および前記第３半導体領域の上に設けられ、前記第３半導体領域に接続された第２電極と、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に、第１絶縁膜を介して接する第３電極と、前記第１半導体領域に第１方向において並ぶ第１導電形の第４半導体領域と、前記第４半導体領域の上に設けられた第２導電形の第５半導体領域と、前記第５半導体領域の上に設けられ、前記第４半導体領域よりも不純物濃度が高い第１導電形の第６半導体領域と、前記第５半導体領域の上および前記第６半導体領域の上に設けられ、前記第６半導体領域に接続された第５電極と、前記第４半導体領域、前記第５半導体領域、および前記第６半導体領域に、第２絶縁膜を介して接する第６電極と、前記第１半導体領域と前記第４半導体領域との間に設けられ、前記第２電極または前記第５電極に電気的に接続された第７電極と、前記第１半導体領域、前記第４半導体領域、および前記第７電極の下側に設けられ、前記第１半導体領域および前記第４半導体領域に連なる第１導電形の半導体層と、を有する構造体を準備する工程を含む。前記製造方法は、前記構造体から前記半導体層を除去し、前記構造体から前記第７電極の下端を露出させる工程を含む。前記製造方法は、前記構造体の下側に、前記第７電極の前記下端に接続された第１電極を形成する工程を含む。前記第１電極を形成する工程の後に、前記第２電極と前記第４電極との間を接続する容量素子部を形成する。前記容量素子部に含まれる誘電体を、前記第１電極または前記第４電極の下側に配置する。
別の実施形態の半導体装置は、第１電極と、第２電極と、前記第２電極と前記第１電極との間に設けられた第１導電形の第１半導体領域と、前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第２半導体領域と、前記第２半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高く、前記第２電極に接続された第１導電形の第３半導体領域と、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に、第１絶縁膜を介して接する第３電極と、を有する第１トランジスタ部と、第１方向において前記第１電極に並ぶ第４電極と、前記第１方向において前記第２電極に並ぶ第５電極と、前記第５電極と前記第４電極との間に設けられた第１導電形の第４半導体領域と、前記第４半導体領域と前記第５電極との間に設けられた第２導電形の第５半導体領域と、前記第５半導体領域と前記第５電極との間に設けられ、前記第４半導体領域よりも不純物濃度が高く、前記第５電極に接続された第１導電形の第６半導体領域と、前記第４半導体領域、前記第５半導体領域、および前記第６半導体領域に、第２絶縁膜を介して接する第６電極と、を有し、前記第１方向において、前記第１トランジスタ部に並ぶ第２トランジスタ部と、前記第１方向と交差する第２方向に延在し前記第１半導体領域と前記第４半導体領域との間に設けられた第７電極を有し、前記第５電極と前記第１電極とを電気的に接続する接続領域と、前記第２電極と前記第４電極との間に接続された容量素子部と、を有する半導体素子を少なくとも一組含む。前記一組の半導体素子は、前記第１方向および前記第２方向に交差する第３方向において並ぶ。前記一組の半導体素子のそれぞれにおける前記第５電極から前記第２電極に流れる電流経路の方向は同じであるか、または、反対である。前記一組の半導体素子のそれぞれの前記第２電極には、第１極性の電位が印加される。前記一組の半導体素子のそれぞれの前記第４電極には、前記第１極性とは反対の第２極性の電位が印加される。前記一組の半導体素子のそれぞれにおいて、前記第５電極から前記第２電極に流れる電流経路の方向が反対である場合、前記一組の半導体素子のそれぞれに含まれる前記第７電極の位置が前記第１方向にずれている。
図１（ａ）は、第１実施形態に係る半導体装置を表す模式的断面図であり、図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的平面図である。 図２は、第１実施形態に係る半導体装置の内部構造を表す模式的断面図である。 図３は、第１実施形態に係る半導体装置の等価回路図である。 図４（ａ）〜図４（ｃ）は、第１実施形態に係る半導体装置の製造過程を表す模式的平面図である。 図５（ａ）〜図５（ｃ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。 図６は、第１実施形態に係る半導体素子内に流れる電流の様子を表す模式図である。 図７（ａ）は、第１実施形態の第１変形例に係る半導体装置を表す模式的平面図であり、図７（ｂ）、（ｃ）は、第１実施形態の第１変形例に係る半導体素子内に流れる電流の様子を表す模式図である。 図８は、第１実施形態の第１変形例に係る半導体装置の等価回路図である。 図９（ａ）および図９（ｂ）は、第１実施形態の第２変形例に係る半導体装置の内部構造を表す模式的断面である。 図１０（ａ）および図１０（ｂ）は、第２実施形態に係る半導体素子を表す模式的断面図である。 図１１（ａ）および図１１（ｂ）は、第２実施形態に係る半導体装置を表す模式的平面図である。 図１２（ａ）〜図１２（ｃ）は、第２実施形態に係る半導体素子の製造過程を表す模式的断面図である。 図１３は、第３実施形態に係る半導体素子を表す模式的断面図である。 図１４は、第４実施形態の第１例に係る半導体装置を表す模式的平面図である。 図１５は、第４実施形態の第２例に係る半導体装置を表す模式的平面図である。 図１６は、第５実施形態に係る半導体装置を表す模式的平面図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体装置を表す模式的断面図であり、図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的平面図である。図１（ａ）には、図１（ｂ）のＡ−Ｂ線に沿った断面が表されている。
図２は、第１実施形態に係る半導体装置の内部構造を表す模式的断面図である。
第１実施形態に係る半導体装置１は、電子回路の一例としてインバータ回路を形成することができる。半導体装置１は、半導体モジュールとも称される。半導体装置１は、Ｙ方向に配列された２つの半導体素子１００を有する。２つの半導体素子１００のそれぞれは、トランジスタ部ＴＲ１（第１トランジスタ部）と、トランジスタ部ＴＲ２（第２トランジスタ部）と、を有する。
トランジスタ部ＴＲ１とトランジスタ部ＴＲ２とは、例えば、同じ構造のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を有している。図２中の破線で囲う部分は、トランジスタ部ＴＲ１（又はＴＲ２）に含まれるＭＯＳＦＥＴの最小単位（ユニットセル）である。
まず、図２を用いて、トランジスタ部ＴＲ１（又はＴＲ２）に含まれるＭＯＳＦＥＴについて説明する。
トランジスタ部ＴＲ１においては、ドレイン電極１０Ａ（第１電極）の上方にソース電極１１Ａ（第２電極）が設けられている。ソース電極１１Ａとドレイン電極１０Ａとの間には、ｎ形（第１導電形）のドリフト領域２０Ａ（第１半導体領域）が設けられている。ドリフト領域２０Ａとドレイン電極１０Ａとの間には、ｎ＋形のバッファ領域２５Ａが設けられている。バッファ領域２５Ａの不純物濃度は、ドリフト領域２０Ａの不純物濃度よりも高い。
ドリフト領域２０Ａとソース電極１１Ａとの間には、ｐ形（第２導電形）のベース領域３０Ａ（第２半導体領域）が設けられている。ベース領域３０Ａとソース電極１１Ａとの間には、ｎ＋形のソース領域４０Ａ（第３半導体領域）が設けられている。ソース領域４０Ａの不純物濃度は、ドリフト領域２０Ａの不純物濃度よりも高い。ソース領域４０Ａは、ソース電極１１Ａに接続されている。
ベース領域３０Ａとソース電極１１Ａとの間には、ｐ＋形のコンタクト領域４１Ａが設けられている。コンタクト領域４１Ａの不純物濃度は、ベース領域３０Ａの不純物濃度よりも高い。ソース領域４０Ａは、ソース電極１１Ａに接続されている。
第１実施形態では、ドリフト領域２０Ａ、バッファ領域２５Ａ、ベース領域３０Ａ、ソース領域４０Ａ、およびコンタクト領域４１Ａを含む層を、半導体含有層６０Ａとする。半導体含有層６０Ａは、ドレイン電極１０Ａとソース電極１１Ａとの間に設けられている。
ドリフト領域２０Ａ、ベース領域３０Ａ、およびソース領域４０Ａには、ゲート絶縁膜５１Ａ（第１絶縁膜）を介してゲート電極５０Ａ（第３電極）が接している。
ユニットセルＵＣは、トランジスタ部ＴＲ１内に複数存在している。ソース電極１１Ａとドレイン電極１０Ａとの間に、数Ａ〜数１００Ａの電流を流すことができる。また、ベース領域３０Ａとドリフト領域２０Ａとによってｐｎダイオード（内蔵ダイオード）が構成されている。
半導体素子１００としては、プレーナ構造のゲート電極が例示されているが、トレンチゲート構造のゲート電極であってもよい。また、ドレイン電極１０Ａとバッファ領域２５Ａとの間に、ｐ＋形の半導体領域を介在して、トランジスタ部ＴＲ１内にＩＧＢＴを構成してもよい。ただし、ここでは内蔵ダイオードを使うため、ｐ形基板を使ったＩＧＢＴでは対応が難しい。例えば、ｎ形ＭＯＳＦＥＴの基板の一部（ＭＯＳチャネル部分に対面している部分）にｐ＋層をイオンインプラなどにより形成した、内蔵ダイオードが働く形のＩＧＢＴを用いることができる。
なお、トランジスタ部ＴＲ２においては、図２に表されるドレイン電極１０Ａがドレイン電極１０Ｂ（第４電極）になり、ソース電極１１Ａがソース電極１１Ｂ（第５電極）になる。また、ドリフト領域２０Ａがドリフト領域２０Ｂ（第４半導体領域）になり、バッファ領域２５Ａがバッファ領域２５Ｂになり、ベース領域３０Ａがベース領域３０Ｂ（第５半導体領域）になる。
また、ソース領域４０Ａがソース領域４０Ｂ（第６半導体領域）になり、コンタクト領域４１Ａがコンタクト領域４１Ｂになる。また、ゲート絶縁膜５１Ａは、ゲート絶縁膜５１Ｂ（第２絶縁膜）となり、ゲート電極５０Ａは、ゲート電極５０Ｂ（第６電極）になる。また、ドリフト領域２０Ｂ、バッファ領域２５Ｂ、ベース領域３０Ｂ、ソース領域４０Ｂ、およびコンタクト領域４１Ｂを含む層を、半導体含有層６０Ｂとする。
ユニットセルＵＣは、トランジスタ部ＴＲ２内にも複数存在する。ソース電極１１Ｂとドレイン電極１０Ｂとの間には、数Ａ〜数１００Ａの電流を流すことができる。また、ベース領域３０Ｂとドリフト領域２０ＢとによってＰＮダイオード（内蔵ダイオード）が構成されている。
なお、トランジスタ部ＴＲ１、ＴＲ２の半導体材は、例えば、ＳｉＣ、Ｓｉ等である。
図１（ａ）および図１（ｂ）に表す半導体装置について説明する。なお、図１（ａ）では、ゲート電極およびゲート絶縁膜の表示が略されている。
上述したように、半導体装置１においては、２つの半導体素子１００がＸ方向（第３方向）に並んでいる。２つの半導体素子１００のそれぞれにおいて、ドレイン電極１０Ａとドレイン電極１０Ｂとは、Ｙ方向に並んでいる。ソース電極１１Ａとソース電極１１Ｂとは、Ｙ方向に並んでいる。
半導体素子１００においては、例えば、ドリフト領域２０Ａとドリフト領域２０Ｂとの間に貫通電極１２０（第７電極）が設けられている。貫通電極１２０は、半導体含有層６０Ａと半導体含有層６０Ｂとの間、およびソース電極１１Ａとソース電極１１Ｂとの間に設けられている。換言すれば、貫通電極１２０は、トランジスタ部ＴＲ１とトランジスタ部ＴＲ２との間に設けられている。貫通電極１２０と半導体含有層６０Ａとの間、貫通電極１２０とソース電極１１Ａとの間、貫通電極１２０と半導体含有層６０Ｂとの間、および貫通電極１２０とソース電極１１Ｂとの間には、絶縁層１２３が設けられている。
貫通電極１２０は、Ｙ方向と交差するＺ方向（第２方向）に延在している。貫通電極１２０は、電極１２１に接続されている。電極１２１は、ソース電極１１Ｂに接続されている。つまり、貫通電極１２０と電極１２１とを含む接続領域１２２によって、ソース電極１１Ｂとドレイン電極１０Ａとが電気的に接続されている。
ソース電極１１Ａは、ソース電極１１Ａの上に設けられた電極１１１に接続されている。また、ソース電極１１Ａからドレイン電極１０Ａの側（但し、ドレイン電極１０Ａに接続するのではなく、後述するように接続領域１１２、容量領域（容量素子部２０３）を介してドレイン電極１０Ｂに接続する。）に向かって別の貫通電極１１０（第８電極）が設けられている。貫通電極１１０は、貫通電極１２０とは反対側のトランジスタ部ＴＲ１の横に設けられている。貫通電極１１０は、ソース電極１１Ａに電気的に接続されている。貫通電極１１０は、Ｚ方向に延在している。すなわち、電極１１１と貫通電極１１０とを含む接続領域１１２はソース電極１１Ａに接続され、この接続領域１１２がドレイン電極１０Ａの側に引き出されている。なお、貫通電極１１０と半導体含有層６０Ａとの間、貫通電極１２０とソース電極１１Ａとの間には、絶縁層１１３が設けられている。また、半導体含有層６０Ａの反対側にも絶縁層１１３が設けられている。
ソース電極１１Ｂとドレイン電極１０Ａとが接続領域１２２によって電気的に接続されている場合には、容量素子部２０３がソース電極１１Ａとドレイン電極１０Ｂとの間に接続されている。例えば、容量素子部２０３は、電極２００と電極２０１とを有し、電極２００と電極２０１とに挟まれた誘電体２０２を有する。誘電体２０２は、例えば、高誘電体材を含む。誘電体２０２は、接続領域１１２を経由してソース電極１１Ａに電気的に接続されている。換言すれば、容量素子部２０３は、貫通電極１１０を介してソース電極１１Ａと、ドレイン電極１０Ｂと、の間に接続されている。電極２０１は、ドレイン電極１０Ｂに接続されている。
図では、容量素子部２０３に含まれる誘電体２０２がドレイン電極１０Ａの下側に位置した状態が表されているが、誘電体２０２は、ドレイン電極１０Ｂの下側に位置させてもよい。
電極１１１からは電極端子である直流端子３００Ｎが引き出され、電極２０１からは、電極端子である直流端子３００Ｐが引き出されている。電極１２１からは、電極端子である交流端子３００ＡＣが引き出されている。交流端子３００ＡＣは、ソース電極１１Ｂではなく、ドレイン電極１０Ａに電気的に接続してもよい。そして、半導体含有層６０Ａ、６０Ｂ、ソース電極１１Ａ、１１Ｂ、ドレイン電極１０Ａ、１０Ｂは、絶縁層１１３、１８０、１２３、１８１、４００によって被覆されている。
また、貫通電極１１０、１２０、ソース電極１１Ａ、１１Ｂ、およびドレイン電極１０Ａ、１０Ｂが配置される位置は、図示された位置に限らず、Ｘ、Ｙ方向において適宜変えることができる。
また、Ｚ方向に対して垂直にドリフト領域２０Ａ、２０Ｂを切断した切断面を見た場合に、ドリフト領域２０Ａ、２０Ｂは、絶縁層４００、１１３によって囲まれている。
なお、図１（ｂ）には、２つの半導体素子１００の組が１チップ（半導体チップ）となった半導体装置１が例示されているが、半導体装置１は、この組を複数組、備えてもよい。
図３は、第１実施形態に係る半導体装置の等価回路図である。
図３には、直流電圧を交流電圧に変換するインバータ回路が表されている。
半導体装置１では、２つの半導体素子１００がＸ方向に並んでいる。２つの半導体素子１００のそれぞれにおいて、ソース電極１１Ａからソース電極１１Ｂに向かう方向（または、ソース電極１１Ｂからソース電極１１Ａに流れる電流経路の方向）は同じである。また、２つの半導体素子１００のそれぞれにおいて、ドレイン電極１０Ａからドレイン電極１０Ｂに向かう方向は同じである。
２つの半導体素子１００のそれぞれの直流端子３００Ｎは共通化されて、１つの直流端子３００Ｎとなっている。また、２つの半導体素子１００のそれぞれの直流端子３００Ｐは共通化されて、１つの直流端子３００Ｐとなっている。
外部配線から、直流端子３００Ｎに負電位（第１極性の電位）を印加し、直流端子３００Ｐに正電位（第２極性の電位）を印加し、トランジスタ部ＴＲ１、トランジスタ部ＴＲ２のスイッチング動作を適宜制御すると、２つの交流端子３００ＡＣの間で交流電圧が出力される。図中には、トランジスタ部ＴＲ１内、トランジスタ部ＴＲ２内に電流が流れる様子を矢印で表している。また、内蔵のｐｎダイオードは、還流ダイオードとして機能する。
図４（ａ）〜図４（ｃ）は、第１実施形態に係る半導体装置の製造過程を表す模式的平面図である。
図４（ａ）に表す構造を形成する前に、図１（ａ）に表した、ドリフト領域２０Ａ、ドリフト領域２０Ａの上に設けられたベース領域３０Ａ、ベース領域３０Ａの上に設けられたソース領域４０Ａおよびコンタクト領域４１Ａ、ソース領域４０Ａの上およびベース領域３０Ａの上に設けられたソース電極１１Ａ、ゲート絶縁膜５１Ａ、ゲート電極５０Ａ、ドリフト領域２０Ｂ、ドリフト領域２０Ｂの上に設けられたベース領域３０Ｂ、ベース領域３０Ｂの上に設けられたソース領域４０Ｂおよびコンタクト領域４１Ｂ、ソース領域４０Ｂの上およびベース領域３０Ｂの上に設けられたソース電極１１Ｂ、ゲート絶縁膜５１Ｂ、およびゲート電極５０Ｂを有する構造体１５０を形成する。
まず、構造体１５０を、図４（ａ）に表すように、絶縁層４００によって区分けする。ここでは、基板の表面から基板の途中までトレンチを堀り、そのトレンチの中に絶縁層４００が埋められている。区分けされた積層体のＸ方向の幅は、例えば、２ｍｍ程度であり、Ｙ方向の幅は、例えば、４ｍｍ程度である。絶縁層４００が配置された領域は、ダイシングによって切断可能な領域でもある。なお、ダイシングを行う箇所の絶縁層４００については、ダイシングによる絶縁層の損失量、チップ端となる絶縁層の耐圧を考慮して、絶縁層４００を厚め（例えば、１００μｍ〜１０００μｍ）に形成する。また、ダイシングを行わない箇所の絶縁層４００の膜厚については、例えば、５０μｍ程度にする。
次に、図４（ｂ）に表すように、構造体１５０に、フォトリソグラフィおよびＲＩＥ（Reactive Ion Etching）、イオンミリング等を用いてトレンチ１１５、１２５を形成する。トレンチ１１５、１２５のＹ方向における幅は、例えば、２００μｍである。
次の製造過程を、図４（ｂ）の矢印Ｐで示す部分を拡大した図４（ｃ）に表す。
トレンチ１１５の中には、ＣＶＤ（Chemical Vapor Deposition）等によって絶縁層１１３を形成する。ここで、トレンチ１１５内が完全に絶縁層１１３で埋め込まれないように絶縁層１１３を形成する。つまり、絶縁層１１３によってトレンチ１１５の内壁が覆われる程度に絶縁層１１３を形成する。続いて、トレンチ１１５内に、絶縁層１１３を介して、貫通電極１１０を形成する。同様の方法でトレンチ１２５の中にも、絶縁層１２３、貫通電極１２０を形成する。絶縁層１１３、１２３のＹ方向の厚さは、例えば、５０μｍである。貫通電極１１０、１２０のＹ方向の厚さは、例えば、１００μｍである。貫通電極１１０、１２０は、例えば、ＣＶＤ（Chemical Vapor Deposition）、めっき等で形成される。
図５（ａ）〜図５（ｃ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。
図５（ａ）に、図４（ｃ）のＡ−Ｂ線に沿った断面を表す。ここで、図５（ａ）の上側を半導体装置の表面側、下側を裏面側とする。
貫通電極１２０は、ソース電極１１Ｂに接続されている。貫通電極１１０は、ソース電極１１Ａに接続されている。この段階では、ドリフト領域２０Ａ、２０Ｂ、および貫通電極１１０、１２０の下側には、ドリフト領域２０Ａ、２０Ｂに繋がっているｎ形の半導体層２０が存在している。半導体層２０は半導体基板であり、その材料がＳｉＣの場合は、３５０μｍ程度の厚さがある。換言すれば、図４（ａ）の前に、半導体基板としての半導体層２０にウェーハプロセスが施され、半導体層２０を含む構造体１５０が準備される。また、構造体１５０の上に、絶縁層１８１、レジスト層１１１ｒ、１２１ｒを形成する。
次に、図５（ｂ）に表すように、裏面研磨（例えば、化学的機会的研磨等）によって構造体１５０から半導体層２０を除去する。これにより、貫通電極１１０、１２０の下端が構造体１５０から露出する。また、絶縁層４００、１１３、１２３も露出する。絶縁層４００、１１３、１２３のいずれかにおいては、後工程での露光工程における位置あわせ用マークとして利用することが可能である。
また、半導体層２０を除去した後、半導体含有層６０Ａ、６０Ｂの裏面からｎ形不純物元素を注入して、半導体含有層６０Ａ、６０Ｂのそれぞれの裏面側にバッファ領域２５Ａ、２５Ｂをそれぞれ形成してもよい。
次に、図５（ｃ）に表すように、構造体１５０の下側に、貫通電極１２０の下端に接続されるドレイン電極１０Ａを形成する。また、レジスト層１１１ｒを除去して、除去した位置に電極１１１を形成する。また、レジスト層１２１ｒを除去して、除去した位置に電極１２１を形成する。これにより、接続領域１１２、１２２が形成される。
この後は、図１（ｂ）に表すように、容量素子部２０３をソース電極１１Ａとドレイン電極１０Ｂとの間に接続する。容量素子部２０３に含まれる誘電体２０２は、ドレイン電極１０Ａまたはドレイン電極１０Ｂの下側に配置される。
ダイシング工程では、ダイシングする箇所を任意に選択することができる。つまり、１チップに２つの半導体素子１００のみが含まれる半導体装置１を形成してもよく、１チップに２つの半導体素子１００の組が複数存在する半導体装置１を形成してもよい。なお、１チップに２つの半導体素子１００の組が複数存在する半導体装置１を形成する場合には、ダイシングの処理回数が減る分、製造コストが低減する。ｎ形の半導体層２０（半導体基板）は、例えばＳｉＣであれば３５０μｍ程度の厚みを有する。その裏面側の一部（例えばＳｉＣであれば１００μｍ程度）を残して、トレンチ構造を掘り、そこに絶縁膜や金属膜（貫通電極）などを埋め込むことで、半導体基板を一体として扱い、種々の半導体プロセスを通すことが本実施形態で実施されている。
図６は、第１実施形態に係る半導体素子内に流れる電流の様子を表す模式図である。
半導体素子１００内に流れる電流の様子を模式的に「ライン」で表す。ラインは、所々で折り曲げられている。また、電流が流れる向きを矢印で表す。
半導体素子１００では、トランジスタ部ＴＲ１およびトランジスタ部ＴＲ２がオン状態のとき、トランジスタ部ＴＲ２のドレイン電極１０Ｂからソース電極１１Ｂに流れる電流の方向Ａと、貫通電極１２０を流れる電流の方向Ｂとの向きが互いに逆になる。また、トランジスタ部ＴＲ１のドレイン電極１０Ａからソース電極１１Ａに流れる電流の方向Ｄと、貫通電極１１０を流れる電流の方向Ｅとの向きが互いに逆になる。さらに、ドレイン電極１０Ａに流れる電流の方向Ｃと容量素子部２０３の電極２００、２０３に流れる電流の方向Ｆの向きが互いに逆になる。
これにより、方向Ａの電流によって発生する磁束の方向と、方向Ｂの電流によって発生する磁束の方向と、が互いに打ち消し合う。また、方向Ｄの電流によって発生する磁束の方向と、方向Ｅの電流によって発生する磁束の方向と、が互いに打ち消し合う。さらに、方向Ｃの電流によって発生する磁束の方向と、方向Ｆの電流によって発生する磁束の方向と、が互いに打ち消し合う。
つまり、半導体素子１００内で、逆方向に向く磁束同士が打ち消し合い、半導体素子１００内の寄生インダクタンスが低減する。これにより、半導体装置１の内部に発生する誘導電圧が低減する。
また、半導体素子１００では、貫通電極１２０を設け、ソース電極１１Ａからドレイン電極１０Ａに流れる電流経路が半導体含有層６０Ａと半導体含有層６０Ｂとの間に位置するので、電流経路が短くなる。これにより、半導体素子の小型化が図れる。
さらに、半導体素子１００内の寄生インダクタンスが低減することにより、２つの半導体素子１００に、磁気シールド機能を設ける必要もなくなる。
また、第１実施形態によれば、ウェーハプロセスによって、個々の半導体素子１００にトランジスタ部ＴＲ１、ＴＲ２、および容量素子部２０３、貫通電極１１０、１２０がモノリシックに形成される。また、個々の半導体素子１００は、ウェーハプロセスによって、一様に形成でき、それぞれの特性ばらつきが低減する。
また、第１実施形態によれば、ダイシングによって個片化した半導体装置１を支持基板上に並べることで、電子回路を形成することできる。従って、電子回路を形成する際には、その製造工程が簡便になる。また、個々の半導体装置１の特性ばらつきが低減することから電子回路の特性ばらつきが低減する。
また、半導体素子１００のチップ端の耐圧は、絶縁層４００または絶縁層１１３の厚さよって調整されている。すなわち、チップ端耐圧を向上させるために、複雑な終端構造を形成することを要しない。なお、ダイシング後のチップ端の絶縁層４００または絶縁層１１３の厚さは、例えば、５００μｍ以下に調整される。
また、第１実施形態によれば、ドレイン電極１０Ａとソース電極１１Ｂとをボンディングワイヤではなく、半導体装置１内に設けた貫通電極１２０を経由して接続させている。これにより、ドレイン電極１０Ａとソース電極１１Ｂとの間の電流経路の距離が短くなる。
また、第１実施形態によれば、容量素子部２０３をドレイン電極の下側に配置しているので、容量素子部２０３を半導体素子１００に併設しても、チップ面積が増大することがない。
（第１実施形態の第１変形例）
図７（ａ）は、第１実施形態の第１変形例に係る半導体装置を表す模式的平面図であり、図７（ｂ）、（ｃ）は、第１実施形態の第１変形例に係る半導体素子内に流れる電流の様子を表す模式図である。
図８は、第１実施形態の第１変形例に係る半導体装置の等価回路図である。
図７（ａ）の例では、２つの半導体素子１００（１００Ａ、１００Ｂ）がＸ方向に並べられているが、半導体素子１００Ａ、１００Ｂにおいて、ソース電極１１Ａからソース電極１１Ｂに向かう方向（または、ソース電極１１Ｂからソース電極１１Ａに流れる電流経路の方向）が互いに逆になっている。また、このような配置をすると、貫通電極１２０の位置と貫通電極１１０の位置とがＹ方向にずれる。
図７（ｂ）に、半導体素子１００Ａにおける電流の流れの向きを示し、図７（ｃ）に半導体素子１００Ｂにおける電流の流れの向きを示す。
このような配置をすれば、半導体素子１００Ａ内を流れる電流の向きと、半導体素子１００Ｂ内を流れる電流の向きと、が逆になる。ここで、半導体素子１００Ａ内を流れる電流経路の長さと、半導体素子１００Ｂ内を流れる電流経路の長さは、同じである。これにより、磁束が打ち消し合う効果がさらに増す。その結果、半導体装置１内の寄生インダクタンスがさらに低減する。
（第１実施形態の第２変形例）
図９（ａ）および図９（ｂ）は、第１実施形態の第２変形例に係る半導体装置の内部構造を表す模式的断面である。
トランジスタ部ＴＲ１（又はＴＲ２）に含まれるＭＯＳＦＥＴは、上述した構造に限らない。
例えば、図９（ａ）に表すＭＯＳＦＥＴは、ｐ＋形のコンタクト領域４２Ａ（又は４２Ｂ）を備える。コンタクト領域４２Ａ（又は４２Ｂ）は、ソース領域４０Ａ（又は４０Ｂ）、ベース領域３０Ａ（または、３０Ｂ）、およびドリフト領域２０Ａ（又は２０Ｂ）に接している。
このＭＯＳＦＥＴでは、ソース電極１１Ａ（又は１１Ｂ）と、ドリフト領域２０Ａ（又は２０Ｂ）との接合により、ショットキーバリアダイオード（ＳＢＤ）が設けられている。このショットキーバリアダイオードがＭＯＳＦＥＴの内蔵ダイオードになっている。また、コンタクト領域４２Ａ（又は４２Ｂ）とドリフト領域２０Ａとの接合によって、ＰＮダイオードも設けられている。すなわち、図９（ａ）に表すＭＯＳＦＥＴは、ショットキーバリアダイオードとＰＮダイオードを組み合わせたＭＰＳ（Merged PN and Schottky Barrier）構造を有している。
また、ショットキーバリアダイオード（ＳＢＤ）下のドリフト領域２０Ａ（又は、２０Ｂ）は、一対のコンタクト領域４２Ａ（又は４２Ｂ）によって挟まれている。コンタクト領域４２Ａ（又は４２Ｂ）の下部は、ベース領域３０Ａ（又は３０Ｂ）の下部よりも深い。
このような構造であれば、オフ時には、コンタクト領域４２Ａ（又は４２Ｂ）によって挟まれたドリフト領域２０Ａ（又は２０Ｂ）に空乏層が拡がり易くなる。これにより、ショットキーバリアダイオード（ＳＢＤ）の逆電流が確実に抑制される。また、このような逆電流の抑制は、コンタクト領域４２Ａ（又は４２Ｂ）のｚ方向の長さ、ｙ方向の幅で調整される。
また、図９（ｂ）に表すＭＯＳＦＥＴは、ｐ＋形のコンタクト領域４３Ａ（又は４３Ｂ）を備える。コンタクト領域４３Ａは、ソース領域４０Ａ（又は４０Ｂ）、ベース領域３０Ａ（又は３０Ｂ）を貫通し、ドリフト領域２０Ａ（又は２０Ｂ）に接している。図９（ｂ）に表すＭＯＳＦＥＴでは、コンタクト領域４３Ａ（又は４３Ｂ）とドリフト領域２０Ａ（又は２０Ｂ）との接合によって、ＰＮダイオードが設けられている。コンタクト領域４３Ａ（又は４３Ｂ）は、図９（ａ）に表す状態よりもさらにドレイン電極１０Ａ（又は１０Ｂ）の側に延びている。
図９（ｂ）に表すＭＯＳＦＥＴにおいては、コンタクト領域４３Ａ（又は４３Ｂ）とドリフト領域２０Ａとの接合によって、ＰＮダイオードが設けられている。オフ時の耐圧は、このＰＮダイオードのジャンクションバリアで調整される。ジャンクションバリアは、コンタクト領域４３Ａ（又は４３Ｂ）の深さで調整される。なお、ジャンクションバリア間のｐ−部分はベース領域３０Ａ（３０Ｂ）よりも薄い、ｐ−形薄膜構造とすることが好ましい。例えば、ベース領域３０Ａ（３０Ｂ）をイオンインプラで形成する際に、スルー膜の厚さを変えることで、ベース領域３０Ａ（３０Ｂ）部分よりも浅いｐ−部分を形成することが可能である。
コンタクト領域４２Ａ（又は４２Ｂ）およびコンタクト領域４３Ａ（又は４３Ｂ）は、ｙ方向に延在させてもよく、ｚ方向に延びるピラーであってもよい。また、ジャンクションバリアを複数個作成してもよく、例えばピラーをｘ方向、ｙ方向に複数個分布させてもよい。コンタクト領域４２Ａ（又は４２Ｂ）がピラーのとき、コンタクト領域４２Ａ（又は４２Ｂ）をｚ方向に対して垂直に切断した切断面は、円状でもよく、矩形状でもよい。また、コンタクト領域４２Ａ（又は４２Ｂ）をソース領域４０Ａ（又は４０Ｂ）の下に配置してもよい。
（第２実施形態）
半導体素子の変形例を以下に例示する。以下に例示する半導体素子を用いても、第１実施形態と同じ効果が得られる。
図１０（ａ）および図１０（ｂ）は、第２実施形態に係る半導体素子を表す模式的断面図である。
図１０（ａ）に表すように、半導体素子１０１においても、容量素子部２０３がソース電極１１Ａとドレイン電極１０Ｂとの間に接続されている。但し、半導体素子１０１では、容量素子部２０３に含まれる誘電体２０２がＹ方向においてトランジスタ部ＴＲ１またはトランジスタ部ＴＲ２に並んでいる。例えば、誘電体２０２は、トランジスタ部ＴＲ２とは反対側において、トランジスタ部ＴＲ１に並んでいる。
ここで、ソース電極１１Ａは、ソース電極１１Ａの上に設けられた電極２００に接続されている。ソース電極１１Ａに接する電極２００は、ソース電極１１Ａから上方に延在し、Ｙ方向に延在し、さらに、ドレイン電極１０Ａの側に延在している。また、ドレイン電極１０Ｂには、ドレイン電極１０Ｂの下に設けられた電極２０１に接続されている。ドレイン電極１０Ｂに接する電極２０１は、ドレイン電極１０Ｂから下方に延在し、Ｙ方向に延在し、さらに、ソース電極１１Ａの側に延在している。そして、電極２０１と電極２００との間に誘電体２０２が設けられている。
電極２００からは直流端子３００Ｎが引き出され、電極２０１からは、直流端子３００Ｐが引き出されている。電極１２１からは、交流端子３００ＡＣが引き出されている。交流端子３００ＡＣは、ソース電極１１Ｂではなく、ドレイン電極１０Ａに電気的に接続してもよい。
半導体含有層６０Ａ、６０Ｂ、ソース電極１１Ａ、１１Ｂ、ドレイン電極１０Ａ、１０Ｂ、および誘電体２０２は、絶縁層４００、１２３、１８０、１８１によって被覆されている。
また、貫通電極１２０、ソース電極１１Ａ、１１Ｂ、ドレイン電極１０Ａ、１０Ｂ、および誘電体２０２が配置される位置は、図示された位置に限らず、Ｘ、Ｙ方向において適宜変えることができる。
また、Ｚ方向に対して垂直にドリフト領域２０Ａ、２０Ｂを切断した切断面を見た場合に、ドリフト領域２０Ａ、２０Ｂは、絶縁層４００によって囲まれている。
図１０（ｂ）に、半導体素子１０１の電流経路を示す。
半導体素子１０１では、トランジスタ部ＴＲ１およびトランジスタ部ＴＲ２がオン状態のとき、トランジスタ部ＴＲ２のドレイン電極１０Ｂからソース電極１１Ｂに流れる電流の方向Ａと、貫通電極１２０を流れる電流の方向Ｂとの向きが互いに逆になる。また、トランジスタ部ＴＲ１のドレイン電極１０Ａからソース電極１１Ａに流れる電流の方向Ｄと、電極２００、２０１を流れる電流の方向Ｅとの向きが互いに逆になる。さらに、ドレイン電極１０Ａに流れる電流の方向Ｃと電極２０１に流れる電流の方向Ｆの向きが互いに逆になる。
これにより、方向Ａの電流によって発生する磁束の方向と、方向Ｂの電流によって発生する磁束の方向と、が互いに打ち消し合う。また、方向Ｄの電流によって発生する磁束の方向と、方向Ｅの電流によって発生する磁束の方向と、が互いに打ち消し合う。さらに、方向Ｃの電流によって発生する磁束の方向と、方向Ｆの電流によって発生する磁束の方向と、が互いに打ち消し合う。
つまり、半導体素子１０１内で、逆方向に向く磁束同士が打ち消し合い、半導体素子１０１内の寄生インダクタンスが低減する。これにより、半導体装置１の内部に発生する誘導電圧が低減する。
また、半導体素子１０１では、貫通電極１２０を設け、ソース電極１１Ａからドレイン電極１０Ａに流れる電流の電流経路が半導体含有層６０Ａと半導体含有層６０Ｂとの間に位置するので、電流経路が短くなる。これにより、半導体素子の小型化が図れる。
図１１（ａ）および図１１（ｂ）は、第２実施形態に係る半導体装置を表す模式的平面図である。
半導体装置２においては、２つの半導体素子１００（１００Ａ、１００Ｂ）がＸ方向に並んでいる。例えば、図１１（ａ）に表すように、半導体素子１００Ａ、１００Ｂにおいて、ソース電極１１Ａからソース電極１１Ｂに向かう方向が互いに同じでもよく、図１１（ｂ）に表すように、該方向が互いに逆でもよい。
図１２（ａ）〜図１２（ｃ）は、第２実施形態に係る半導体素子の製造過程を表す模式的断面図である。
まず、図１２（ａ）に表す構造体１５１を準備する。構造体１５１では、ドリフト領域２０Ａ、２０Ｂ、および貫通電極１２０の下側に、ドリフト領域２０Ａ、２０Ｂに繋がっている半導体層２０が存在している。貫通電極１２０は、ソース電極１１Ｂに接続されている。また、この段階において、誘電体２０２を半導体含有層６０Ａの横に形成する。誘電体２０２の上およびソース電極１１Ａの上には、電極２００の一部を設けておく。
次に、図１２（ｂ）に表すように、裏面研磨によって構造体１５１から半導体層２０を除去する。これにより、貫通電極１２０の下端が構造体１５０から露出する。また、絶縁層４００も露出する。
また、半導体層２０を除去した後、半導体含有層６０Ａ、６０Ｂの裏面からｎ形不純物元素を注入して、半導体含有層６０Ａ、６０Ｂのそれぞれの裏面側にバッファ領域２５Ａ、２５Ｂをそれぞれ形成してもよい。
次に、図１２（ｃ）に表すように、構造体１５１の下側に、貫通電極１２０の下端に接続されるドレイン電極１０Ａを形成する。さらに、ドレイン電極１０Ｂを形成する。また、誘電体２０２に接続される電極２０１の一部を形成する。この後は、図１０（ａ）に表すように、電極２００、２０１を形成する。
（第３実施形態）
図１３は、第３実施形態に係る半導体素子を表す模式的断面図である。
また、ソース電極１１Ａとドレイン電極１０Ｂとの間に電気的に接続する容量素子部については、図１３に表す半導体素子１０２のように、外付けの容量素子２０５でもよい。
（第４実施形態）
図１４は、第４実施形態の第１例に係る半導体装置を表す模式的平面図である。
上述した図１（ｂ）には、２つの半導体素子１００が一組になってＸ方向に並んだ状態が表されているが、図１４に表すように２つ以上の組の半導体素子１００を並列に並べてもよい。
ここで、それぞれのソース電極１１Ａは、共通の配線１６０（第１配線）に接続されている。それぞれのドレイン電極１０Ｂは、共通の配線１６１（第２配線）に接続されている。それぞれの交流端子３００ＡＣは、共通の配線１６２（第３配線）に接続されている。また、配線１６０と配線１６１との間にには直流電圧が印加され、配線１６２からは交流電圧が出力される。
なお、半導体素子１００は、半導体素子１０１であってもよい。このように、３つ以上の半導体素子を並列に並べることにより、配線に流れる電流ｉの（ｄｉ／ｄｔ）値が抑えられ、低損失化が実現する。
また、その電流が小さくなること、および、周波数が高くなることで、必要とされる電荷が小さくなり、必要なコンデンサ容量が小さくなる。その結果、従来は、大きなコンデンサが必須であり巨大なインバータモジュールとなっていたが、この実施例では小さなコンデンサをモノリシックに載せることも可能となり、インバータモジュールの小型化ができる。また半導体基板上にモノリシックに作ることで、配線長が短くなり、インダクタンスも小さくなるので、さらに周波数を高くすることができる。こうして、低インダクタンスであり、小さなコンデンサ容量であり、高速動作のできる小型サイズのインバータモジュールが得られる。
図１５は、第４実施形態の第２例に係る半導体装置を表す模式的平面図である。
一方、上述した図７（ａ）にも、２つの半導体素子１００（１００Ａ、１００Ｂ）が一組になってＸ方向に並んだ状態が表されているが、図１４に表すように３つ以上の組の半導体素子１００（１００Ａ、１００Ｂ）を並列に並べてもよい。なお、半導体素子１００は、半導体素子１０１であってもよい。
また、図１４、１５のように、複数の半導体素子を並べることによりトータルでのインダクタンスがより低くなる。これは、並列に分解して一つ当たりの電流を小さくした上に、一つ一つの回路ループをモノリシックに作ることでループを折り曲げ、ループ面積を小さくしたために、並列数に反比例する形で、低インダクタンス化ができるためである。つまり、並列数を多くすればする程、低インダクタンス化が進むことになる。
これに対し、従来では、並列にせずに、大電流を大きなコンデンサ一つでまかなっていいたため、高インダクタンスであり、大きなコンデンサ容量であり、低速動作の、大きなインバータモジュールになっていた。
（第５実施形態）
図１６は、第５実施形態に係る半導体装置を表す模式的平面図である。
また、複数の半導体素子１００をそれぞれのユニットに分け、３相インバータを構成してもよい。例えば、図１６に表すように、半導体装置３においては、一組の半導体素子１００が第１回路ユニット３ｕ、第２回路ユニット３ｖ、および第３回路ユニット３ｗのそれぞれに少なくとも一組（例えば、複数個）配置されている。ここで、ソース電極１１Ａは、共通の配線１６０に接続されている。また、それぞれのドレイン電極１０Ｂは、共通の配線１６０に接続されている。
但し、第１回路ユニット３ｕにおいて、それぞれの電極端子３００ＡＣは共通の配線１６２ｕに接続されている。また、第２回路ユニット３ｖにおいて、それぞれの電極端子３００ＡＣは、共通の配線１６２ｖに接続されている。また、第３回路ユニット３ｗにおいて、それぞれの電極端子３００ＡＣは、共通の配線１６２ｗに接続されている。そして、第１回路ユニット３ｕ、第２回路ユニット３ｖ、および第３回路ユニット３ｗのそれぞれにおける配線１６２ｕ、１６２ｖ、１６２ｗから出力される電圧の位相は異なっている。例えば、配線１６２ｕ、１６２ｖ、１６２ｗから出力される電圧の位相のずれは、１２０°とする。
上記の実施形態では、「部位Ａは部位Ｂの上に設けられている」と表現された場合の「の上に」とは、部位Ａが部位Ｂに接触して、部位Ａが部位Ｂの上に設けられている場合の他に、部位Ａが部位Ｂに接触せず、部位Ａが部位Ｂの上方に設けられている場合との意味で用いられる場合がある。また、「部位Ａは部位Ｂの上に設けられている」は、部位Ａと部位Ｂとを反転させて部位Ａが部位Ｂの下に位置した場合や、部位Ａと部位Ｂとが横に並んだ場合にも適用される場合がある。これは、実施形態に係る半導体装置を回転しても、回転前後において半導体装置の構造は変わらないからである。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２ 半導体装置 １０Ａ、１０Ｂ ドレイン電極、 １１Ａ、１１Ｂ ソース電極、 ２０ 半導体層、 ２０Ａ、２０Ｂ ドリフト領域、 ２５Ａ、２５Ｂ バッファ領域、
３０Ａ、３０Ｂ ベース領域、 ４０Ａ、４０Ｂ ソース領域、 ４１Ａ、４１Ｂ コンタクト領域、 ４２Ａ、４２Ｂ コンタクト領域、 ４３Ａ、４３Ｂ コンタクト領域、 ５０Ａ、５０Ｂ ゲート電極、 ５１Ａ、５１Ｂ ゲート絶縁膜、 ６０Ａ、６０Ｂ 半導体含有層、 １００、１００Ａ、１００Ｂ 半導体素子、 １０１、１０１Ａ、１０１Ｂ 半導体素子、 １０２ 半導体素子、 １１０ 貫通電極、 １１１ 電極、 １１１ｒ レジスト層、 １１２ 接続領域、 １１３ 絶縁層、 １１５ トレンチ、 １２０ 貫通電極、 １２１ 電極、 １２１ｒ レジスト層、 １２２ 接続領域、 １２３ 絶縁層、 １２５ トレンチ、 １５０、１５１ 構造体、 １６０、１６１、１６２ 配線、 １８０ 絶縁層、 １８１ 絶縁層、 ２００ 電極、 ２０１ 電極、 ２０２ 誘電体、 ２０３ 容量素子部、 ３００ＡＣ 交流端子、 ３００Ｐ 直流端子 ４００ 絶縁層、 ＴＲ１ トランジスタ部、 ＴＲ２ トランジスタ部、 ＵＣ ユニットセル

Claims (10)

  1. 第１電極と、
    第２電極と、
    前記第２電極と前記第１電極との間に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高く、前記第２電極に接続された第１導電形の第３半導体領域と、
    前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に、第１絶縁膜を介して接する第３電極と、を有する第１トランジスタ部と、
    第１方向において前記第１電極に並ぶ第４電極と、
    前記第１方向において前記第２電極に並ぶ第５電極と、
    前記第５電極と前記第４電極との間に設けられた第１導電形の第４半導体領域と、
    前記第４半導体領域と前記第５電極との間に設けられた第２導電形の第５半導体領域と、
    前記第５半導体領域と前記第５電極との間に設けられ、前記第４半導体領域よりも不純物濃度が高く、前記第５電極に接続された第１導電形の第６半導体領域と、
    前記第４半導体領域、前記第５半導体領域、および前記第６半導体領域に、第２絶縁膜を介して接する第６電極と、を有し、前記第１方向において、前記第１トランジスタ部に並ぶ第２トランジスタ部と、
    前記第１方向と交差する第２方向に延在し前記第１半導体領域と前記第４半導体領域との間に設けられた第７電極を有し、前記第５電極と前記第１電極とを電気的に接続する接続領域と、
    前記第２電極と前記第４電極との間に接続された容量素子部と、
    を備え、
    前記容量素子部に含まれる誘電体は、前記第１電極または前記第４電極の下側に位置している、半導体素子。
  2. 第１電極と、
    第２電極と、
    前記第２電極と前記第１電極との間に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高く、前記第２電極に接続された第１導電形の第３半導体領域と、
    前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に、第１絶縁膜を介して接する第３電極と、を有する第１トランジスタ部と、
    第１方向において前記第１電極に並ぶ第４電極と、
    前記第１方向において前記第２電極に並ぶ第５電極と、
    前記第５電極と前記第４電極との間に設けられた第１導電形の第４半導体領域と、
    前記第４半導体領域と前記第５電極との間に設けられた第２導電形の第５半導体領域と、
    前記第５半導体領域と前記第５電極との間に設けられ、前記第４半導体領域よりも不純物濃度が高く、前記第５電極に接続された第１導電形の第６半導体領域と、
    前記第４半導体領域、前記第５半導体領域、および前記第６半導体領域に、第２絶縁膜を介して接する第６電極と、を有し、前記第１方向において、前記第１トランジスタ部に並ぶ第２トランジスタ部と、
    前記第１方向と交差する第２方向に延在し前記第１半導体領域と前記第４半導体領域との間に設けられた第７電極を有し、前記第５電極と前記第１電極とを電気的に接続する接続領域と、
    前記第２電極と前記第４電極との間に接続された容量素子部と、
    を備え、
    前記第７電極とは反対側の前記第１トランジスタ部の横に設けられ、前記第２方向に延在する第８電極を有し、
    前記第８電極は、前記第２電極に電気的に接続され、
    前記容量素子部は、前記第８電極を介して前記第２電極と、前記第４電極と、の間で接続されている、半導体素子。
  3. 前記第７電極は、前記第１トランジスタ部と前記第２トランジスタ部との間に設けられている請求項１または２に記載の半導体素子。
  4. 第１電極と、
    第２電極と、
    前記第２電極と前記第１電極との間に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高く、前記第２電極に接続された第１導電形の第３半導体領域と、
    前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に、第１絶縁膜を介して接する第３電極と、を有する第１トランジスタ部と、
    第１方向において前記第１電極に並ぶ第４電極と、
    前記第１方向において前記第２電極に並ぶ第５電極と、
    前記第５電極と前記第４電極との間に設けられた第１導電形の第４半導体領域と、
    前記第４半導体領域と前記第５電極との間に設けられた第２導電形の第５半導体領域と、
    前記第５半導体領域と前記第５電極との間に設けられ、前記第４半導体領域よりも不純物濃度が高く、前記第５電極に接続された第１導電形の第６半導体領域と、
    前記第４半導体領域、前記第５半導体領域、および前記第６半導体領域に、第２絶縁膜を介して接する第６電極と、を有し、前記第１方向において、前記第１トランジスタ部に並ぶ第２トランジスタ部と、
    前記第１方向と交差する第２方向に延在し前記第１半導体領域と前記第４半導体領域との間に設けられた第７電極を有し、前記第５電極と前記第１電極とを電気的に接続する接続領域と、
    前記第２電極と前記第４電極との間に接続された容量素子部と、
    を備え、
    前記容量素子部に含まれる誘電体は、前記第１方向において、前記第１トランジスタ部に並んでおり、
    前記誘電体は、前記第２トランジスタ部とは反対側において、前記第１トランジスタ部に並んでいる、半導体素子。
  5. 前記第２方向に対して垂直に前記第１半導体領域および前記第４半導体領域を切断した切断面を見た場合に、前記第１半導体領域および前記第４半導体領域は、絶縁層によって囲まれている請求項１〜４のいずれか１つに記載の半導体素子。
  6. 第１導電形の第１半導体領域と、前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、前記第２半導体領域の上に設けられ、前記第１半導体領域よりも不純物濃度が高い第１導電形の第３半導体領域と、前記第２半導体領域の上および前記第３半導体領域の上に設けられ、前記第３半導体領域に接続された第２電極と、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に、第１絶縁膜を介して接する第３電極と、前記第１半導体領域に第１方向において並ぶ第１導電形の第４半導体領域と、前記第４半導体領域の上に設けられた第２導電形の第５半導体領域と、前記第５半導体領域の上に設けられ、前記第４半導体領域よりも不純物濃度が高い第１導電形の第６半導体領域と、前記第５半導体領域の上および前記第６半導体領域の上に設けられ、前記第６半導体領域に接続された第５電極と、前記第４半導体領域、前記第５半導体領域、および前記第６半導体領域に、第２絶縁膜を介して接する第６電極と、前記第１半導体領域と前記第４半導体領域との間に設けられ、前記第２電極または前記第５電極に電気的に接続された第７電極と、前記第１半導体領域、前記第４半導体領域、および前記第７電極の下側に設けられ、前記第１半導体領域および前記第４半導体領域に連なる第１導電形の半導体層と、を有する構造体を準備する工程と、
    前記構造体から前記半導体層を除去し、前記構造体から前記第７電極の下端を露出させる工程と、
    前記構造体の下側に、前記第７電極の前記下端に接続された第１電極を形成する工程と、
    を備え、
    前記第１電極を形成する工程の後に、前記第２電極と前記第４電極との間を接続する容量素子部を形成し、
    前記容量素子部に含まれる誘電体を、前記第１電極または前記第４電極の下側に配置する、半導体素子の製造方法。
  7. 第１導電形の第１半導体領域と、前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、前記第２半導体領域の上に設けられ、前記第１半導体領域よりも不純物濃度が高い第１導電形の第３半導体領域と、前記第２半導体領域の上および前記第３半導体領域の上に設けられ、前記第３半導体領域に接続された第２電極と、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に、第１絶縁膜を介して接する第３電極と、前記第１半導体領域に第１方向において並ぶ第１導電形の第４半導体領域と、前記第４半導体領域の上に設けられた第２導電形の第５半導体領域と、前記第５半導体領域の上に設けられ、前記第４半導体領域よりも不純物濃度が高い第１導電形の第６半導体領域と、前記第５半導体領域の上および前記第６半導体領域の上に設けられ、前記第６半導体領域に接続された第５電極と、前記第４半導体領域、前記第５半導体領域、および前記第６半導体領域に、第２絶縁膜を介して接する第６電極と、前記第１半導体領域と前記第４半導体領域との間に設けられ、前記第２電極または前記第５電極に電気的に接続された第７電極と、前記第１半導体領域、前記第４半導体領域、および前記第７電極の下側に設けられ、前記第１半導体領域および前記第４半導体領域に連なる第１導電形の半導体層と、を有する構造体を準備する工程と、
    前記構造体から前記半導体層を除去し、前記構造体から前記第７電極の下端を露出させる工程と、
    前記構造体の下側に、前記第７電極の前記下端に接続された第１電極を形成する工程と、
    を備え、
    前記第１電極を形成する工程の後に、前記第２電極と前記第４電極との間を接続する容量素子部を形成し、
    前記容量素子部に含まれる誘電体を、前記第１方向において、前記第１半導体領域または前記第４半導体領域の横に配置する、半導体素子の製造方法。
  8. 第１電極と、
    第２電極と、
    前記第２電極と前記第１電極との間に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域と前記第２電極との間に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域と前記第２電極との間に設けられ、前記第１半導体領域よりも不純物濃度が高く、前記第２電極に接続された第１導電形の第３半導体領域と、
    前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に、第１絶縁膜を介して接する第３電極と、を有する第１トランジスタ部と、
    第１方向において前記第１電極に並ぶ第４電極と、
    前記第１方向において前記第２電極に並ぶ第５電極と、
    前記第５電極と前記第４電極との間に設けられた第１導電形の第４半導体領域と、
    前記第４半導体領域と前記第５電極との間に設けられた第２導電形の第５半導体領域と、
    前記第５半導体領域と前記第５電極との間に設けられ、前記第４半導体領域よりも不純物濃度が高く、前記第５電極に接続された第１導電形の第６半導体領域と、
    前記第４半導体領域、前記第５半導体領域、および前記第６半導体領域に、第２絶縁膜を介して接する第６電極と、を有し、前記第１方向において、前記第１トランジスタ部に並ぶ第２トランジスタ部と、
    前記第１方向と交差する第２方向に延在し前記第１半導体領域と前記第４半導体領域との間に設けられた第７電極を有し、前記第５電極と前記第１電極とを電気的に接続する接続領域と、
    前記第２電極と前記第４電極との間に接続された容量素子部と、
    を有する半導体素子を少なくとも一組備え、
    前記一組の半導体素子は、前記第１方向および前記第２方向に交差する第３方向において並び、
    前記一組の半導体素子のそれぞれにおける前記第５電極から前記第２電極に流れる電流経路の方向は同じであるか、または、反対であり、
    前記一組の半導体素子のそれぞれの前記第２電極には、第１極性の電位が印加され、
    前記一組の半導体素子のそれぞれの前記第４電極には、前記第１極性とは反対の第２極性の電位が印加され、
    前記一組の半導体素子のそれぞれにおいて、前記第５電極から前記第２電極に流れる電流経路の方向が反対である場合、
    前記一組の半導体素子のそれぞれに含まれる前記第７電極の位置が前記第１方向にずれている、半導体装置。
  9. 前記第１電極または前記第５電極に電気的に接続された電極端子をさらに備え、
    前記一組の半導体素子は、前記第３方向において複数個、並び、
    それぞれの前記第２電極は、共通の第１配線に接続され、
    それぞれの前記第４電極は、共通の第２配線に接続され、
    それぞれの前記電極端子は、共通の第３配線に接続されている請求項８記載の半導体装置。
  10. 前記第１電極または前記第５電極に電気的に接続された電極端子をさらに備え、
    前記一組の半導体素子は、第１回路ユニット、第２回路ユニット、および第３回路ユニットのそれぞれに少なくとも一組配置され、
    それぞれの前記第２電極は、共通の第１配線に接続され、
    それぞれの前記第４電極は、共通の第２配線に接続され、
    前記第１回路ユニット、前記第２回路ユニット、および前記第３回路ユニットのそれぞれは、第３配線を有し、
    前記第１回路ユニット、第２回路ユニット、および第３回路ユニットの各回路ユニット毎に設けられたそれぞれの前記電極端子は、各回路ユニット毎において、前記第３配線に共通に接続され、
    前記第１回路ユニットの前記第３配線、前記第２回路ユニットの前記第３配線、および前記第３回路ユニットの前記第３配線から出力される電圧の位相が異なる請求項８記載の半導体装置。
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