JP6221762B2 - 記憶装置、記憶方法及び制御装置 - Google Patents
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Description
ートフォン、タブレット端末、携帯電話端末、電子ブック、ゲーム装置等の電子機器である。
。CPU21は、チップセット22に接続されており、チップセット22を介して、メモリ3と接続されている。CPU21は、例えば、チップセット22を介してメモリ3との間でデータの読み出し、消去又は書き込みを行いながら、演算処理を実行する。
部323‐1‐1‐1〜323‐n‐n‐nの其々を示す場合、各受信部323と記述する場合がある。格納部324‐1‐1‐1〜324‐n‐n‐nの全てを示す場合又は格納部324‐1‐1‐1〜324‐n‐n‐nのうちの一つを示す場合、格納部324と記述する場合がある。格納部324‐1‐1‐1〜324‐n‐n‐nの其々を示す場合、各格納部324と記述する場合がある。 冗長部33‐1‐1は、受信部(無線部)331‐1‐1、冗長ブロック部332‐1‐1及び格納部333‐1‐1を有する。同様に、冗長部33‐1‐2〜33‐n‐nは、受信部331‐1‐2〜331‐n‐n、冗長ブロック部332‐1‐1〜332‐n‐n及び格納部333‐1‐1〜333‐n‐nを有する。
形成し、孔に金属を充填して、充填した金属により各チップ間を電気的に接続する。
装置31は、有線によってAD信号、BA信号、DQ信号等を冗長部33に送信する。冗長部33は、有線によってDQ信号を制御装置31に送信する。制御装置31の通信部312は、無線によってCS信号を冗長部33の受信部331に送信する。CS信号は、冗長部33にアクセスを行うための制御信号である。
n」が記録されている。
の構成テーブルの項1002には、「冗長部の名称」のフィールドに「冗長部33‐1‐2」が記録され、「冗長部のID」のフィールドに「Expand XXXXXX12」が記録されてい
る。図6の構成テーブルの項100nには、「冗長部の名称」のフィールドに「冗長部33‐1‐n」が記録され、「冗長部のID」のフィールドに「Expand XXXXXX1n」が記録
されている。
図7を参照して、初期設定処理(1)について説明する。図7は、初期設定処理(1)のフロー図である。図7に示す初期設定処理(1)のフローは、情報処理装置1の電源がONになることにより開始される。例えば、情報処理装置1の起動時又はメモリ3の起動時に、図7に示す初期設定処理(1)のフローが行われる。
図9を参照して、冗長処理(1)について説明する。図9は、冗長処理(1)のフロー図である。
述する。例えば、メモリ部32(不良発生)の冗長ブロック部322の空き容量が所定値よりも大きいか否かにより、制御部311は、メモリ部32(不良発生)の冗長ブロック部322に空き容量が有るか否かを判定してもよい。
33における空き容量が有る冗長ブロック部332を、メモリ部32(不良発生)のメモリブロック部321を代替する代替ブロック部として決定する。空き容量が有る冗長ブロック部332が複数の場合、制御部311は、複数の冗長ブロック部332のうちから何れか一つを選択する。制御部311は、「決定部」の一例である。
用いられる冗長ブロック部332を有する冗長部33の名称及びIDが記録される。
ット22からメモリ部32(不良発生)に対するアクセス指示がある場合、制御部311は、更新後の管理テーブルに基づいて、ステップS202又はS207の処理で決定された代替ブロック部に対してアクセスを行う。このように、制御部311は、メモリ部32(不良発生)のメモリブロック部321と、代替ブロック部との対応関係が定義された管理テーブルを参照して、メモリ部32にアクセスする。なお、冗長部33に対するアクセスは、図7のステップS105における対象メモリ部32に対するアクセスと同様の処理によって行われる。ステップS209の処理が行われると、図9に示す冗長処理(1)のフローが終了する。
図13を参照して、冗長処理(2)について説明する。図13は、冗長処理(2)のフロー図である。
、メモリ部32(不良発生)の冗長ブロック部322に空き容量が有るか否かを判定してもよい。
305;YES)、処理がステップS307に進む。通信部312は、管理テーブルに従って、冗長部33の受信部331との無線の設定を行う(S307)。すなわち、通信部312は、冗長部33の受信部331との間でネゴシエーションを確立する。通信部312と冗長部33の受信部331との無線の設定が行われることにより、通信部312と冗長部33の受信部331との間で無線による通信が可能となる。
ついては、メモリ部32の冗長ブロック部322の使用状況について、管理テーブルに「空き無し」が記録される。
ーブルには、代替ブロック部として用いられる冗長ブロック部322を有する他のメモリ部32の名称及びIDが記録される。
ように、管理テーブルには、代替ブロック部として用いられる冗長ブロック部332を有する冗長部33の名称及びIDが記録される。
、チップセット22からメモリ部32(不良発生)に対するアクセス指示がある場合、制御部311は、更新後の管理テーブルに基づいて、ステップS302、S304又はS309の処理で決定された代替ブロック部に対してアクセスを行う。なお、冗長部33に対するアクセスは、図7のステップS105における対象メモリ部32に対するアクセスと同様の処理によって行われる。ステップS311の処理が行われると、図13に示す冗長処理(2)のフローが終了する。
では、この例に限定されない。例えば、メモリ部32の冗長ブロック部322の空き容量がチェックされる前に、冗長部33の冗長ブロック部332の空き容量がチェックされてもよい。そして、冗長部33の冗長ブロック部332の空き容量が有る場合、冗長部33の冗長ブロック部332が使用されてもよい。また、同一の処理によって、メモリ部32の冗長ブロック部322の空き容量と、冗長部33の冗長ブロック部332の空き容量とをチェックしてもよい。そして、メモリ部32の冗長ブロック部322の空き容量が有るととともに、冗長部33の冗長ブロック部332の空き容量が有る場合、空き容量が有る冗長ブロック部322及び332のうちから何れか一つを選択してもよい。
図17を参照して、初期設定処理(2)について説明する。図17は、初期設定処理(2)のフロー図である。
10B;NO)、処理がステップS404に戻る。また、ステップS410の処理でNOの場合、処理がステップS401又はS403に戻るようにしてもよい。
(付記1)
各々平面方向に配列された複数のメモリブロックと、各々平面方向に配列された複数の冗長ブロックとを有する半導体チップが、複数積層された記憶部と、
前記記憶部における各々の前記メモリブロックの不良を検出する検出部と、
前記記憶部における各々の前記冗長ブロックの空き容量を判定する判定部と、
前記判定部により空き容量があると判定された前記冗長ブロックから、不良が検出された前記メモリブロックを代替する代替ブロックを決定する決定部と、
を備える記憶装置。
(付記2)
前記記憶部をアクセスする制御部を備え、
前記検出部は、前記記憶装置の起動時に前記不良を検出し、
前記判定部は、前記記憶装置の起動時に前記冗長ブロックの空き容量を判定し、
前記決定部は、前記記憶装置の起動時に前記代替ブロックを決定するとともに、不良が検出された前記メモリブロックと前記代替ブロックとの対応関係が定義されたテーブルを作成し、
前記制御部は、前記テーブルを参照して前記記憶部にアクセスする、
付記1に記載の記憶装置。
(付記3)
前記記憶部にアクセスするための制御信号が無線により送信される、
付記2に記載の記憶装置。
(付記4)
記憶装置が、
各々平面方向に配列された複数のメモリブロックと、各々平面方向に配列された複数の冗長ブロックとを有する半導体チップが、複数積層された記憶部における各々の前記メモリブロックの不良を検出し、
前記記憶部における各々の前記冗長ブロックの空き容量を判定し、
空き容量があると判定された前記冗長ブロックから、不良が検出された前記メモリブロックを代替する代替ブロックを決定する、
処理を実行する記憶方法。
(付記5)
記憶装置が、
前記記憶装置の起動時に前記不良を検出し、
前記記憶装置の起動時に前記冗長ブロックの空き容量を判定し、
前記記憶装置の起動時に前記代替ブロックを決定するとともに、不良が検出された前記メモリブロックと前記代替ブロックとの対応関係が定義されたテーブルを作成し、
前記テーブルを参照して前記記憶部にアクセスする、
処理を実行する付記4に記載の記憶方法。
(付記6)
前記記憶部にアクセスするための制御信号が無線により送信される、
付記5に記載の記憶方法。
(付記7)
各々平面方向に配列された複数のメモリブロックと、各々平面方向に配列された複数の冗長ブロックとを有する半導体チップが、複数積層された記憶部と、
前記記憶部における各々の前記メモリブロックの不良を検出する検出部と、
前記記憶部における各々の前記冗長ブロックの空き容量を判定する判定部と、
前記判定部により空き容量があると判定された前記冗長ブロックから、不良が検出された前記メモリブロックを代替する代替ブロックを決定する決定部と、
を備える制御装置。
(付記8)
前記記憶部をアクセスする制御部を備え、
前記検出部は、前記記憶装置の起動時に前記不良を検出し、
前記判定部は、前記記憶装置の起動時に前記冗長ブロックの空き容量を判定し、
前記決定部は、前記記憶装置の起動時に前記代替ブロックを決定するとともに、不良が検出された前記メモリブロックと前記代替ブロックとの対応関係が定義されたテーブルを作成し、
前記制御部は、前記テーブルを参照して前記記憶部にアクセスする、
付記7に記載の制御装置。
(付記9)
前記記憶部にアクセスするための制御信号が無線により送信される、
付記8に記載の制御装置。
2 処理装置
3 メモリ
21 CPU
22 チップセット
31 制御装置
32−1−1−1〜32−n−n−n メモリ部
33−1−1〜33−n−n 冗長部
311 制御部
312 通信部
313 格納部
314 管理部
315 チェック部
321−1−1−1〜321−n−n−n メモリブロック部
322−1−1−1〜322−n−n−n 冗長ブロック部
323−1−1−1〜323−n−n−n 受信部
324−1−1−1〜324−n−n−n 格納部
325−1−1−1〜325−n−n−n チェック部
331−1−1〜331−n−n 受信部
332−1−1〜332−n−n 冗長ブロック部
333−1−1〜333−n−n 格納部
Claims (4)
- 各々平面方向に配列された複数のメモリブロックと、各々平面方向に配列された複数の第1冗長ブロックとを有する複数の第1半導体チップ及び各々平面方向に配列された複数の第2冗長ブロックを有し、前記メモリブロックを有していない第2半導体チップが、積層された記憶部と、
前記記憶部における前記メモリブロックの不良を検出する検出部と、
前記記憶部における前記第1冗長ブロック及び前記第2冗長ブロックの空き容量を判定する判定部と、
前記判定部により空き容量があると判定された前記第1冗長ブロック及び前記第2冗長ブロックから、不良が検出された前記メモリブロックを代替する代替ブロックを決定する決定部と、
前記記憶部にアクセスする制御部と、
を備え、
前記記憶部にアクセスするための制御信号が無線により送信される、
記憶装置。 - 前記検出部は、前記記憶装置の起動時に前記不良を検出し、
前記判定部は、前記記憶装置の起動時に前記第1冗長ブロック及び前記第2冗長ブロックの空き容量を判定し、
前記決定部は、前記記憶装置の起動時に前記代替ブロックを決定するとともに、不良が検出された前記メモリブロックと前記代替ブロックとの対応関係が定義されたテーブルを作成し、
前記制御部は、前記テーブルを参照して前記記憶部にアクセスする、
請求項1に記載の記憶装置。 - 記憶装置が、
各々平面方向に配列された複数のメモリブロックと、各々平面方向に配列された複数の第1冗長ブロックとを有する複数の第1半導体チップ及び各々平面方向に配列された複数の第2冗長ブロックを有し、前記メモリブロックを有していない第2半導体チップが、積層された記憶部における前記メモリブロックの不良を検出し、
前記記憶部における前記第1冗長ブロック及び前記第2冗長ブロックの空き容量を判定し、
空き容量があると判定された前記第1冗長ブロック及び前記第2冗長ブロックから、不良が検出された前記メモリブロックを代替する代替ブロックを決定し、
前記記憶部にアクセスする、
処理を実行し、
前記記憶部にアクセスするための制御信号が無線により送信される、
記憶方法。 - 各々平面方向に配列された複数のメモリブロックと、各々平面方向に配列された複数の第1冗長ブロックとを有する複数の第1半導体チップ及び各々平面方向に配列された複数の第2冗長ブロックを有し、前記メモリブロックを有していない第2半導体チップが、積層された記憶部と、
前記記憶部における前記メモリブロックの不良を検出する検出部と、
前記記憶部における前記第1冗長ブロック及び前記第2冗長ブロックの空き容量を判定する判定部と、
前記判定部により空き容量があると判定された第1前記冗長ブロック及び前記第2冗長ブロックから、不良が検出された前記メモリブロックを代替する代替ブロックを決定する決定部と、
前記記憶部にアクセスする制御部と、
を備え、
前記記憶部にアクセスするための制御信号が無線により送信される、
制御装置。
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