JP6209920B2 - Thin film transistor array and image display device - Google Patents
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Description
本発明は、薄膜トランジスタアレイおよび画像表示装置に関する。 The present invention relates to a thin film transistor array and an image display device.
情報技術の目覚しい発展により、現在ではノート型パソコンや携帯情報端末などでの情報の送受信が頻繁に行われている。近い将来、場所を選ばずに情報をやり取りできるユビキタス社会が来るであろうことは周知の事実である。そのような社会においては、より軽量で薄型の情報端末が望まれる。 Due to the remarkable development of information technology, information is frequently sent and received at notebook computers and portable information terminals. It is a well-known fact that in the near future, a ubiquitous society that can exchange information regardless of location will come. In such a society, a lighter and thinner information terminal is desired.
そのような情報端末に使用する電子部材の中でも、現在薄膜トランジスタ素子に使用されている半導体材料の主流はシリコン系である。シリコン系材料を用いた薄膜トランジスタ素子の形成には高い温度の工程が含まれるため、薄膜トランジスタ素子の基板材料には工程温度に耐え得ることが求められる。このため、一般的には薄膜トランジスタ素子を形成する基板としてガラスが使用されている。 Among electronic members used for such information terminals, the mainstream of semiconductor materials currently used for thin film transistor elements is silicon-based. Since formation of a thin film transistor element using a silicon-based material includes a process at a high temperature, the substrate material of the thin film transistor element is required to withstand the process temperature. For this reason, glass is generally used as a substrate on which thin film transistor elements are formed.
しかしながら、先に述べた情報端末を構成する際にガラスを用いた場合、その情報端末は重く、柔軟性がなく、落下の衝撃で割れる可能性のある製品となってしまう。従ってガラス上に薄膜トランジスタ素子を形成することに起因するこれらの特徴は、ユビキタス社会における情報端末として望ましくないものであるといえる。 However, when glass is used in configuring the information terminal described above, the information terminal is heavy, inflexible, and can be broken by a drop impact. Therefore, it can be said that these characteristics resulting from the formation of thin film transistor elements on glass are undesirable as information terminals in the ubiquitous society.
そこで近年、薄膜トランジスタの半導体材料として有機半導体が注目されている。有機半導体材料はシリコン系材料のような高温での熱処理工程を必要としないため可撓性のプラスチック基板上に設けられる等の利点を有する。さらに、真空プロセスを用いず印刷プロセスで作製できるためコストを下げられる等の利点も有する。 Therefore, in recent years, organic semiconductors have attracted attention as semiconductor materials for thin film transistors. Organic semiconductor materials do not require a heat treatment step at a high temperature unlike silicon-based materials, and thus have an advantage that they are provided on a flexible plastic substrate. Furthermore, since it can be produced by a printing process without using a vacuum process, there is an advantage that the cost can be reduced.
溶液から半導体層を形成するには、スピンコート法やディップ法、インクジェット法などの方法が挙げられる。なかでも、印刷プロセスを適用することにより、効率よく半導体層を形成することができる。例えば特許文献１においては、フレキソ印刷により有機半導体溶液のパターニングを行っている。 In order to form a semiconductor layer from a solution, a spin coating method, a dip method, an ink jet method, or the like can be used. Especially, a semiconductor layer can be formed efficiently by applying a printing process. For example, in Patent Document 1, patterning of an organic semiconductor solution is performed by flexographic printing.
さらに、特許文献２では、半導体層をストライプ形状とすることで、ストライプ延伸方向のアライメントマージンが大きくなり、アライメントずれによる歩留まり低下を軽減することができる。 Furthermore, in Patent Document 2, by making the semiconductor layer into a stripe shape, the alignment margin in the stripe extending direction is increased, and a decrease in yield due to misalignment can be reduced.
しかしながら、ストライプ形状の半導体層を用いる場合、半導体層を介して隣接する素子同士が導通してしまうため、素子分離を行った素子に比べてＯＦＦ電流値が高いなど、ＴＦＴの特性低下が懸念される。 However, when a stripe-shaped semiconductor layer is used, adjacent elements are connected to each other through the semiconductor layer, and there is a concern that the characteristics of the TFT may be deteriorated, such as a higher OFF current value than an element that has undergone element isolation. The
そこで、本発明では、ストライプ形状のフレキソ版を用いて有機半導体層を印刷し、アライメントずれによる歩留まり低下を軽減しながら、素子間の半導体層の導通を防ぎ簡便に素子分離を行うことを目的とする。具体的には、ストライプ延伸方向に隣接する素子間のゲート絶縁膜に凹部を設け、凹部では版から基板へ半導体層が転写されないことを利用して素子分離を行う。 Therefore, the present invention aims to print an organic semiconductor layer using a stripe-shaped flexographic plate, and to easily conduct element isolation by preventing conduction of the semiconductor layer between elements while reducing a decrease in yield due to misalignment. To do. Specifically, a recess is provided in the gate insulating film between elements adjacent to each other in the stripe extending direction, and element isolation is performed using the fact that the semiconductor layer is not transferred from the plate to the substrate in the recess.
上記課題を解決するための第１の発明は、絶縁基板上に、少なくともゲート電極と、キャパシタ電極と、ゲート絶縁膜と、ソース配線と、前記ソース配線に接続されたソース電極と、ドレイン電極と、前記ソース配線に平行なストライプ形状の半導体層とを備えた薄膜トランジスタアレイであって、平面視において前記ゲート絶縁膜は、前記半導体層の形成領域のうち前記ゲート電極と、前記キャパシタ電極と、前記ソース配線及びソース電極と、前記ドレイン電極とのいずれも形成されていない領域の一部に凹部を有しており、前記凹部の前記半導体層のストライプ幅方向の長さは前記半導体層のストライプ幅よりも大きく、前記凹部によって前記半導体層が断線していることを特徴とする薄膜トランジスタアレイである。 According to a first aspect of the present invention for solving the above problems, at least a gate electrode, a capacitor electrode, a gate insulating film, a source wiring, a source electrode connected to the source wiring, and a drain electrode are formed on an insulating substrate. A thin film transistor array including a stripe-shaped semiconductor layer parallel to the source wiring, wherein the gate insulating film in a plan view includes the gate electrode, the capacitor electrode, and the capacitor electrode in a region where the semiconductor layer is formed. A recess is formed in a part of a region where none of the source wiring and the source electrode and the drain electrode is formed, and the length of the recess in the stripe width direction of the semiconductor layer is the stripe width of the semiconductor layer A thin film transistor array, wherein the semiconductor layer is disconnected by the recess.
また、第２の発明は、前記第１の発明において、前記凹部は、前記ソース電極と前記ドレイン電極と前記半導体層とによって形成される素子どうしの間に設けられていることを特徴とする薄膜トランジスタアレイである。 According to a second aspect of the present invention, in the first aspect, the recess is provided between elements formed by the source electrode, the drain electrode, and the semiconductor layer. An array.
また、第３の発明は、前記第１の発明において、前記凹部の深さが前記半導体層の膜厚の大きさ以上であることを特徴とする薄膜トランジスタアレイである。 According to a third aspect of the present invention, there is provided the thin film transistor array according to the first aspect, wherein the depth of the recess is equal to or greater than the film thickness of the semiconductor layer.
また、第４の発明は、前記第１の発明において、前記半導体層が有機半導体であることを特徴とする薄膜トランジスタアレイである。 The fourth invention is the thin film transistor array according to the first invention, wherein the semiconductor layer is an organic semiconductor.
また、第５の発明は、前記第１の発明において、前記半導体層がフレキソ印刷法により形成されることを特徴とする薄膜トランジスタアレイである。 The fifth invention is a thin film transistor array according to the first invention, wherein the semiconductor layer is formed by a flexographic printing method.
また、第６の発明は、前記第１の発明において、前記絶縁基板がプラスチック基板であることを特徴とする薄膜トランジスタアレイである。 The sixth invention is the thin film transistor array according to the first invention, wherein the insulating substrate is a plastic substrate.
また、第７の発明は、前記薄膜トランジスタアレイと画像表示媒体とを備えることを特徴とする画像表示装置である。 The seventh invention is an image display device comprising the thin film transistor array and an image display medium.
また、第８の発明は、前記第７の発明において、前記画像表示媒体が電気泳動方式によるものであることを特徴とする画像表示装置である。 An eighth invention is the image display device according to the seventh invention, wherein the image display medium is of an electrophoretic method.
本発明の薄膜トランジスタアレイおよび画像表示装置によれば、低コストかつ高品質なフレキシブル薄膜トランジスタアレイおよびそれを用いた画像表示装置を歩留まりよく提供することが可能となる。まず、半導体層の形成に印刷法を用いることで大面積にも短いタクトタイムで薄膜トランジスタアレイを形成できる。印刷法の中でもストライプ形状のフレキソ版を用いたフレキソ印刷を行うことで、ストライプ延伸方向のアライメントマージンが大きくなり、アライメントズレによる歩留まり低下を軽減することができる。さらに、半導体層印刷前にゲート絶縁膜の素子間に位置する箇所に凹部を設けておくことで、ストライプ形状のフレキソ版を用いても、凹部では半導体インクが基板へ転写されないため、簡便に素子間の半導体層を分離することができる。このように素子分離を行うことで、素子分離を行わない素子に比べ、ＯＦＦ電流値の上昇などといったＴＦＴ特性の問題が発生し難くなる。 According to the thin film transistor array and the image display device of the present invention, it is possible to provide a low-cost and high-quality flexible thin film transistor array and an image display device using the same with a high yield. First, a thin film transistor array can be formed with a short tact time even in a large area by using a printing method for forming a semiconductor layer. Among the printing methods, by performing flexographic printing using a stripe-shaped flexographic plate, the alignment margin in the stripe stretching direction is increased, and a decrease in yield due to alignment misalignment can be reduced. In addition, by providing recesses at locations located between the elements of the gate insulating film before semiconductor layer printing, even if a stripe-shaped flexographic plate is used, the semiconductor ink is not transferred to the substrate in the recesses, so the elements can be easily The semiconductor layer in between can be separated. By performing element isolation in this way, problems with TFT characteristics such as an increase in OFF current value are less likely to occur compared to elements that do not perform element isolation.
また、前記ゲート絶縁膜の凹部の深さを半導体層の膜厚の大きさ以上とすることで、フレキソ版から基板へ半導体インクが転写されることを防ぎ、確実に素子分離を行うことができる。もし仮に半導体インクが凹部にも転写されたとしても、凹部の深さを半導体層の膜厚よりも深くしておけば確実に半導体層を断線させることができる。 In addition, by setting the depth of the concave portion of the gate insulating film to be equal to or greater than the thickness of the semiconductor layer, it is possible to prevent the semiconductor ink from being transferred from the flexographic plate to the substrate and to reliably perform element isolation. . Even if the semiconductor ink is transferred to the concave portion, the semiconductor layer can be surely disconnected by setting the depth of the concave portion to be deeper than the film thickness of the semiconductor layer.
前記半導体層が有機半導体であることでウェットプロセスを適用でき、大面積を有する薄膜トランジスタアレイでも短いタクトタイムで形成することができる。 Since the semiconductor layer is an organic semiconductor, a wet process can be applied, and a thin film transistor array having a large area can be formed with a short tact time.
前記半導体層がフレキソ印刷法により形成されることで、大面積を有する薄膜トランジスタアレイでも短いタクトタイムで形成することができる。 Since the semiconductor layer is formed by a flexographic printing method, a thin film transistor array having a large area can be formed with a short tact time.
前記絶縁基板がプラスチック基板であることで、軽量でフレキシブルな薄膜トランジスタアレイを作製することができる。 When the insulating substrate is a plastic substrate, a lightweight and flexible thin film transistor array can be manufactured.
以下、本発明の実施の形態を、図面を参照しつつ説明する。実施の形態において、同一構成要素には同一符号を付け、実施の形態間において重複する説明は省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the embodiments, the same components are denoted by the same reference numerals, and redundant description among the embodiments is omitted.
図１、図２に本発明の薄膜トランジスタアレイ１の構成の一例を示す。図１は薄膜トランジスタアレイ１の平面図であり、図２は図１のＡ−Ａ’線断面図である。 1 and 2 show an example of the configuration of the thin film transistor array 1 of the present invention. FIG. 1 is a plan view of the thin film transistor array 1, and FIG. 2 is a cross-sectional view taken along line A-A 'of FIG.
薄膜トランジスタアレイ１は、プラスチック基板１０上にゲート電極１１、キャパシタ電極１７、ゲート絶縁膜１２、ソース配線１３Ａ、ソース電極１３Ｂ、ドレイン電極１４、半導体層１５を備えた薄膜トランジスタアレイであり、半導体層１５は有機半導体材料からなり、ストライプ形状を有していることを特徴とする。さらに、半導体層１５のストライプ延伸方向（ソース配線１３Ａの延伸方向）に隣接する素子間の素子分離を行うことを目的として、ゲート絶縁膜１２の素子間に位置する箇所に、半導体層１５を分断する凹部１２Ａを有することを特徴とする。すなわち、半導体層１５は凹部１２Ａによって断線している。さらに、図１に示すように薄膜トランジスタアレイ１の平面視にて、凹部１２Ａの、半導体層１５のストライプ延伸方向と直交する方向（半導体層１５のストライプ幅方向）の長さである幅Ｄは、半導体層１５のストライプ線幅Ｄ’よりも広く、かつ凹部１２Ａがゲート電極１１、キャパシタ電極１７、ソース配線１３Ａにかからないことを特徴とする。 The thin film transistor array 1 is a thin film transistor array including a gate electrode 11, a capacitor electrode 17, a gate insulating film 12, a source wiring 13A, a source electrode 13B, a drain electrode 14, and a semiconductor layer 15 on a plastic substrate 10, and the semiconductor layer 15 includes It is made of an organic semiconductor material and has a stripe shape. Further, the semiconductor layer 15 is divided at a position located between the elements of the gate insulating film 12 for the purpose of element isolation between elements adjacent to the stripe extending direction of the semiconductor layer 15 (extending direction of the source wiring 13A). It is characterized by having a concave portion 12A. That is, the semiconductor layer 15 is disconnected by the recess 12A. Furthermore, as shown in FIG. 1, in the plan view of the thin film transistor array 1, the width D, which is the length of the recess 12 </ b> A in the direction orthogonal to the stripe extending direction of the semiconductor layer 15 (stripe width direction of the semiconductor layer 15), The semiconductor layer 15 is wider than the stripe line width D ′, and the recess 12A does not cover the gate electrode 11, the capacitor electrode 17, and the source wiring 13A.
本発明における絶縁基板としてのプラスチック基板１０には、ポリメチレンメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン、ポリオレフィン、ポリエチレンテレフタレート、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリエーテルサルフォン、トリアセチルセルロース、ポリビニルフルオライドフィルム、エチレン−テトラフルオロエチレン、共重合樹脂、耐候性ポリエチレンテレフタレート、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、透明性ポリイミド、フッ素系樹脂、環状ポリオレフィン樹脂等を使用することができるが、本発明はこれらに限定されるものではない。これらは単独でも、二種以上が積層された複合基板としても使用することができる。またガラスやプラスチック基板上にカラーフィルタのような樹脂層を有する基板も使用することができる。 The plastic substrate 10 as an insulating substrate in the present invention includes polymethylene methacrylate, polyacrylate, polycarbonate, polystyrene, polyethylene sulfide, polyethersulfone, polyolefin, polyethylene terephthalate, polyethylene naphthalate, cycloolefin polymer, polyethersulfone, triphenyl. Acetyl cellulose, polyvinyl fluoride film, ethylene-tetrafluoroethylene, copolymer resin, weather resistant polyethylene terephthalate, weather resistant polypropylene, glass fiber reinforced acrylic resin film, glass fiber reinforced polycarbonate, transparent polyimide, fluororesin, cyclic polyolefin resin However, the present invention is not limited to these. These can be used alone or as a composite substrate in which two or more kinds are laminated. A substrate having a resin layer such as a color filter on a glass or plastic substrate can also be used.
本発明におけるゲート電極１１、ソース配線１３Ａ、ソース電極１３Ｂ、ドレイン電極１４、画素電極１８、キャパシタ電極１７には、Ａｕ、Ａｇ、Ｃｕ、Ｃｒ、Ａｌ、Ｍｇ、Ｌｉなどの低抵抗金属材料や酸化物材料が好適に用いられる。具体的には、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化カドミウム（ＣｄＯ）、酸化インジウムカドミウム（ＣｄＩｎ２Ｏ４）、酸化カドミウム錫（Ｃｄ２ＳｎＯ４）、酸化亜鉛錫（Ｚｎ２ＳｎＯ４）、酸化インジウム亜鉛（ＩｎＺｎＯ）等が挙げられる。またこの酸化物材料に不純物をドープしたものも好ましい。一例として酸化インジウムにモリブデンやチタンをドープしたもの、酸化錫にアンチモンやフッ素をドープしたもの、酸化亜鉛にインジウム、アルミニウム、ガリウムをドープしたものなどが挙げられる。なかでも酸化インジウムに錫をドープした酸化インジウム錫（ＩＴＯ）がとりわけ低い抵抗率を示す。またＰＥＤＯＴ（ポリエチレンジオキシチオフェン）等の有機導電性材料も好適であり、単体の場合も導電性酸化物材料との複数積層の場合も好んで用いられる。ゲート電極１１、ソース配線１３Ａ、ソース電極１３Ｂおよびドレイン電極１４、画素電極１８、キャパシタ電極１７は、すべて同じ材料からできていても、違う材料からできていてもよい。しかし、工程を減らすためにはソース配線１３Ａ、ソース電極１３Ｂ、ドレイン電極１４に同一の材料を使用することが望ましい。これらの電極は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ法、光ＣＶＤ法、ホットワイヤーＣＶＤ法等により形成される。また上述の導電性材料をインキ状、ペースト状にしたものをスクリーン印刷、フレキソ印刷、インクジェット法等により塗布し、焼成することでも形成が可能である。本発明はこれらに限定されるものではない。 In the present invention, the gate electrode 11, the source wiring 13A, the source electrode 13B, the drain electrode 14, the pixel electrode 18 and the capacitor electrode 17 are made of a low-resistance metal material such as Au, Ag, Cu, Cr, Al, Mg, Li or oxidized. A material is preferably used. Specifically, indium oxide (In 2 O 3 ), tin oxide (SnO 2 ), zinc oxide (ZnO), cadmium oxide (CdO), indium cadmium oxide (CdIn 2 O 4 ), cadmium tin oxide (Cd 2 SnO) 4 ), zinc tin oxide (Zn 2 SnO 4 ), indium zinc oxide (InZnO), and the like. Further, an oxide material doped with impurities is also preferable. For example, indium oxide doped with molybdenum or titanium, tin oxide doped with antimony or fluorine, zinc oxide doped with indium, aluminum, or gallium. Among them, indium tin oxide (ITO) in which tin is doped in indium oxide exhibits a particularly low resistivity. An organic conductive material such as PEDOT (polyethylenedioxythiophene) is also suitable, and is preferably used in the case of a single substance or a plurality of laminated layers with a conductive oxide material. The gate electrode 11, the source wiring 13A, the source electrode 13B and the drain electrode 14, the pixel electrode 18, and the capacitor electrode 17 may all be made of the same material or different materials. However, in order to reduce the number of steps, it is desirable to use the same material for the source wiring 13A, the source electrode 13B, and the drain electrode 14. These electrodes are formed by vacuum deposition, ion plating, sputtering, laser ablation, plasma CVD, photo CVD, hot wire CVD, or the like. It can also be formed by applying the above conductive material in ink or paste form by screen printing, flexographic printing, ink jet method or the like and baking. The present invention is not limited to these.
本発明におけるゲート絶縁膜１２には、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン等の無機材料、またはＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＶＰ（ポリビニルフェノール）等が挙げられる。より簡便にゲート絶縁膜１２ならびに凹部１２Ａを形成するためには感光性を有する塗布型絶縁材料が好適に用いられるが、本発明はこれらに限定されるものではない。またゲートリーク電流を抑えるために、絶縁材料の好ましい抵抗率は１０１１Ωｃｍ以上、より好ましくは１０１４Ωｃｍ以上である。 In the present invention, the gate insulating film 12 includes an inorganic material such as silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, tantalum oxide, yttrium oxide, hafnium oxide, hafnium aluminate, zirconia oxide, titanium oxide, or PMMA (polyethylene oxide). And polyacrylates such as methyl methacrylate), PVA (polyvinyl alcohol), PVP (polyvinylphenol), and the like. In order to more easily form the gate insulating film 12 and the recess 12A, a coating type insulating material having photosensitivity is preferably used, but the present invention is not limited thereto. In order to suppress gate leakage current, a preferable resistivity of the insulating material is 10 11 Ωcm or more, more preferably 10 14 Ωcm or more.
本発明で用いられる半導体層１５の有機半導体材料として、ポリチオフェン、ポリアリルアミン、フルオレンビチオフェン共重合体、およびそれらの誘導体のような高分子有機半導体材料、およびペンタセン、テトラセン、銅フタロシアニン、ペリレン、６，１３−ビス（トリイソプロピルシリルエチニル）ペンタセン（ＴＩＰＳ−ペンタセン）、およびそれらの誘導体のような低分子有機半導体材料や加熱処理などで有機半導体に変換される前駆体を半導体材料インキとして用いることができる。また、カーボンナノチューブあるいはフラーレンなどの炭素化合物や半導体ナノ粒子分散液なども半導体層の材料として用いることができる。半導体材料インキを用いる場合には、溶媒としてトルエンやキシレン、インダン、テトラリン、プロピレングリコールメチルエーテルアセテートなどが挙げられるが、これらに限定されるものではない。 As the organic semiconductor material of the semiconductor layer 15 used in the present invention, high molecular organic semiconductor materials such as polythiophene, polyallylamine, fluorenebithiophene copolymer, and derivatives thereof, and pentacene, tetracene, copper phthalocyanine, perylene, 6 , 13-bis (triisopropylsilylethynyl) pentacene (TIPS-pentacene), and low molecular organic semiconductor materials such as derivatives thereof, and precursors that are converted into organic semiconductors by heat treatment or the like are used as semiconductor material inks. it can. Carbon compounds such as carbon nanotubes or fullerenes, semiconductor nanoparticle dispersions, and the like can also be used as the material for the semiconductor layer. When a semiconductor material ink is used, examples of the solvent include toluene, xylene, indane, tetralin, propylene glycol methyl ether acetate, and the like, but are not limited thereto.
図１および図２に、実施例１に係るボトムゲートボトムコンタクト型のフレキシブル薄膜トランジスタアレイから成る薄膜トランジスタアレイ１の概略構成を示すパターンレイアウト平面図ならびに断面構造を示し、製造方法を説明する。本薄膜トランジスタアレイ１は１素子サイズが３００μｍ×３００μｍであり、この素子が２４０×３２０個あるものである。 1 and 2 show a pattern layout plan view and a cross-sectional structure showing a schematic configuration of a thin film transistor array 1 including a bottom gate bottom contact type flexible thin film transistor array according to a first embodiment, and a manufacturing method will be described. The thin film transistor array 1 has one element size of 300 μm × 300 μm, and 240 × 320 elements.
プラスチック基板１０としてポリエチレンナフタレート（ＰＥＮ）フィルムを用いた。ＰＥＮフィルム上にアルミニウムをスパッタ法により１００ｎｍ成膜後、ポジレジストを用いてフォトリソグラフィ、エッチングを行い、その後レジストを剥離することによりゲート電極１１、キャパシタ電極１７を形成した。 A polyethylene naphthalate (PEN) film was used as the plastic substrate 10. After depositing aluminum to a thickness of 100 nm on the PEN film by sputtering, photolithography and etching were performed using a positive resist, and then the resist was removed to form the gate electrode 11 and the capacitor electrode 17.
続いてゲート絶縁材料として塗布型感光性絶縁材料（ＡＨシリーズ 日立化成製）をスピンコートにより塗布後、凹部１２Ａをフォトリソグラフィにより形成した。凹部１２Ａのサイズは半導体層１５のストライプ幅方向に２００μｍ、ストライプ延伸方向に２０μｍであった。その後、１８０℃で乾燥させゲート絶縁膜１２を得た。 Subsequently, a coating type photosensitive insulating material (AH series manufactured by Hitachi Chemical Co., Ltd.) was applied as a gate insulating material by spin coating, and then the recess 12A was formed by photolithography. The size of the recess 12A was 200 μm in the stripe width direction of the semiconductor layer 15 and 20 μm in the stripe extending direction. Then, it dried at 180 degreeC and the gate insulating film 12 was obtained.
次に金を蒸着法により５０ｎｍ成膜し、ポジレジストを用いてフォトリソグラフィおよびエッチングを行い、その後レジストを剥離することによりソース電極１３Ｂおよびドレイン電極１４を形成した。 Next, gold was deposited to a thickness of 50 nm by an evaporation method, photolithography and etching were performed using a positive resist, and then the resist was removed to form the source electrode 13B and the drain electrode 14.
半導体層１５を形成するための半導体層形成用材料として、テトラリンと６，１３−ビス（トリイソプロピルシリルエチニル）ペンタセン（ＴＩＰＳ−ペンタセン）を混合した溶液を用いた。当該半導体層形成用材料を用いた半導体層の形成にはフレキソ印刷法を用いた。フレキソ印刷には感光性樹脂フレキソ版と１５０線のアニロックスロールを用い、幅１００μｍのストライプ形状の半導体層を形成した。印刷後、１００℃で乾燥させて半導体層１５を得た。このようにして半導体層１５を形成する際、ストライプ延伸方向に凹部１２Ａがあったため凹部１２Ａ上は半導体層が基板へ転写されず、素子間に半導体層が形成されず素子分離を行うことができた。 As a semiconductor layer forming material for forming the semiconductor layer 15, a mixed solution of tetralin and 6,13-bis (triisopropylsilylethynyl) pentacene (TIPS-pentacene) was used. A flexographic printing method was used for forming a semiconductor layer using the semiconductor layer forming material. For flexographic printing, a photosensitive resin flexographic plate and a 150-wire anilox roll were used to form a stripe-shaped semiconductor layer having a width of 100 μm. After printing, the semiconductor layer 15 was obtained by drying at 100 ° C. When the semiconductor layer 15 is formed in this way, since the recess 12A is present in the stripe extending direction, the semiconductor layer is not transferred onto the substrate on the recess 12A, and no semiconductor layer is formed between the elements, so that element isolation can be performed. It was.
続いて、図３Ａおよび図３Ｂに示すように保護層１６を形成した。図３Ａは薄膜トランジスタアレイ１の平面図であり、図３Ｂは図３ＡのＡ−Ａ’線断面図である。保護層１６を形成するための保護層形成材料としてフッ素系樹脂を用いた。当該保護層形成材料を用いた保護層形成にはフレキソ印刷を用いた。フレキソ版として感光性樹脂フレキソ版を用い、１５０線アニロックスロールを用いた。ストライプ形状のフレキソ版を用い、半導体層１５を覆うように、線幅１５０μｍのストライプ形状の保護層を印刷し、１００℃で９０分乾燥させて保護層１６を得た。 Subsequently, a protective layer 16 was formed as shown in FIGS. 3A and 3B. 3A is a plan view of the thin film transistor array 1, and FIG. 3B is a cross-sectional view taken along line A-A 'of FIG. 3A. A fluororesin was used as a protective layer forming material for forming the protective layer 16. Flexographic printing was used for forming the protective layer using the protective layer forming material. A photosensitive resin flexographic plate was used as the flexographic plate, and a 150-wire anilox roll was used. Using a stripe-shaped flexographic plate, a stripe-shaped protective layer having a line width of 150 μm was printed so as to cover the semiconductor layer 15 and dried at 100 ° C. for 90 minutes to obtain the protective layer 16.
しかる後、対向電極との間に図３Ｂに示す電気泳動媒体１８を挟んで本実施例によるディスプレイを駆動したところ、尾引き等の表示不良なく良好な画像表示を行うことができた。 Thereafter, when the display according to this example was driven with the electrophoretic medium 18 shown in FIG. 3B between the counter electrode and the counter electrode, a good image display could be performed without display defects such as tailing.
比較例１として図４に示した形態をとるボトムゲートボトムコンタクト型フレキシブル薄膜トランジスタアレイの製造方法を説明する。本トランジスタアレイは１素子サイズが３００μｍ×３００μｍであり、この素子が２４０×３２０個あるものである。 As a comparative example 1, a method of manufacturing a bottom gate bottom contact type flexible thin film transistor array having the form shown in FIG. 4 will be described. This transistor array has one element size of 300 μm × 300 μm, and there are 240 × 320 elements.
プラスチック基板１０としてポリエチレンナフタレート（ＰＥＮ）フィルムを用い、実施例１と同様にゲート電極１１、キャパシタ電極１７を形成した。ゲート絶縁膜１２を塗布後、フォトリソグラフィにより凹部１２Ａを形成した。凹部１２Ａの幅Ｄは半導体層１５のストライプ線幅Ｄ’よりも小さく、５０μｍであった。その後、実施例１と同様にソース電極１３Ｂ、ドレイン電極１４、半導体層１５、保護層１６を形成したが、凹部１２Ａの幅Ｄが半導体層１５のストライプ線幅Ｄ’よりも小さかったため、凹部１２Ａ上では半導体層が転写されなかったが、隣接する素子間で半導体層１５が一部つながってしまい、素子分離することができなかった。 A polyethylene naphthalate (PEN) film was used as the plastic substrate 10, and the gate electrode 11 and the capacitor electrode 17 were formed in the same manner as in Example 1. After applying the gate insulating film 12, a recess 12A was formed by photolithography. The width D of the recess 12A was smaller than the stripe line width D ′ of the semiconductor layer 15 and was 50 μm. Thereafter, the source electrode 13B, the drain electrode 14, the semiconductor layer 15, and the protective layer 16 were formed in the same manner as in Example 1. However, since the width D of the recess 12A was smaller than the stripe line width D ′ of the semiconductor layer 15, the recess 12A In the above, the semiconductor layer was not transferred, but the semiconductor layer 15 was partially connected between adjacent elements, and the elements could not be separated.
実施例１と同様に、電気泳動媒体１８を挟んで比較例１によるディスプレイを駆動したところ、隣接する素子間でのリーク電流発生により半導体層１５のストライプ延長方向の尾引きが発生し、良好な表示を行うことができなかった。 As in Example 1, when the display according to Comparative Example 1 was driven across the electrophoretic medium 18, tailing in the stripe extension direction of the semiconductor layer 15 occurred due to leakage current generation between adjacent elements, which was favorable. The display could not be performed.
比較例２として図５に示した形態をとるボトムゲートボトムコンタクト型フレキシブル薄膜トランジスタアレイの製造方法を説明する。本トランジスタアレイは１素子サイズが３００μｍ×３００μｍであり、この素子が２４０×３２０個あるものである。 As a comparative example 2, a method of manufacturing a bottom gate bottom contact type flexible thin film transistor array having the form shown in FIG. 5 will be described. This transistor array has one element size of 300 μm × 300 μm, and there are 240 × 320 elements.
プラスチック基板１０としてポリエチレンナフタレート（ＰＥＮ）フィルムを用い、実施例１と同様にゲート電極１１、キャパシタ電極１７を形成した。ゲート絶縁膜１２を塗布後、フォトリソグラフィにより凹部１２Ａを形成した。凹部１２Ａの幅Ｄは３００μｍであり、半導体層１５のストライプ線幅Ｄ’よりも大きいが、凹部１２Ａの一部がソース配線１３Ａへかかってしまった。その後、実施例１と同様にソース電極１３Ｂ、ドレイン電極１４、半導体層１５、保護層１６を形成した。凹部１２Ａの幅Ｄが半導体層１５のストライプ線幅Ｄ’よりも大きかったため、凹部１２Ａ上は半導体層が基板へ転写されず、素子分離を行うことができた。しかし、凹部１２Ａがソース配線１３Ａへかかってしまったため、ソース配線１３Ａを成膜する際に凹部１２Ａによる段差部分を均一に成膜することができず、ソース配線１３Ａが当該段差部分で断線してしまった。 A polyethylene naphthalate (PEN) film was used as the plastic substrate 10, and the gate electrode 11 and the capacitor electrode 17 were formed in the same manner as in Example 1. After applying the gate insulating film 12, a recess 12A was formed by photolithography. The width D of the recess 12A is 300 μm, which is larger than the stripe line width D ′ of the semiconductor layer 15, but a part of the recess 12 A covers the source wiring 13 A. Thereafter, the source electrode 13B, the drain electrode 14, the semiconductor layer 15, and the protective layer 16 were formed in the same manner as in Example 1. Since the width D of the recess 12A was larger than the stripe line width D 'of the semiconductor layer 15, the semiconductor layer was not transferred onto the substrate on the recess 12A, and element isolation could be performed. However, since the recess 12A has reached the source wiring 13A, the stepped portion due to the recess 12A cannot be formed uniformly when forming the source wiring 13A, and the source wiring 13A is disconnected at the stepped portion. Oops.
実施例１と同様に、電気泳動媒体１８を挟んで比較例２によるディスプレイを駆動したところ、凹部１２Ａの段差部分で断線してしまったソース配線１３Ａの影響で線欠陥が発生し、良好な表示を行うことができなかった。 As in the first embodiment, when the display according to the second comparative example is driven with the electrophoretic medium 18 in between, a line defect occurs due to the influence of the source wiring 13A that is disconnected at the stepped portion of the recess 12A, and a good display is obtained. Could not do.
以上、実施例および比較例について説明を行った。 The examples and comparative examples have been described above.
このように、本発明の薄膜トランジスタアレイおよびそれを備えた画像表示装置によれば、低コストかつ高品質なフレキシブル薄膜トランジスタを歩留まりよく提供することが可能となる。まず、半導体層の形成に印刷法を用いることで大面積にも短いタクトタイムで薄膜トランジスタアレイを形成できる。印刷法の中でもストライプ形状のフレキソ版を用いたフレキソ印刷を行うことで、ストライプ延伸方向のアライメントマージンが大きくなり、アライメントズレによる歩留まり低下を軽減することができる。さらに、半導体層印刷前にゲート絶縁膜の素子間に位置する箇所に凹部を設けておくことで、ストライプ形状のフレキソ版を用いても、凹部では半導体インクが基板へ転写されないため、簡便に素子間の半導体層を分離することができる。このように素子分離を行うことで、素子分離を行わない素子に比べ、ＯＦＦ電流値の上昇などといったＴＦＴ特性の問題が発生し難くなる。 As described above, according to the thin film transistor array of the present invention and the image display device including the same, it is possible to provide a low-cost and high-quality flexible thin film transistor with a high yield. First, a thin film transistor array can be formed with a short tact time even in a large area by using a printing method for forming a semiconductor layer. Among the printing methods, by performing flexographic printing using a stripe-shaped flexographic plate, the alignment margin in the stripe stretching direction is increased, and a decrease in yield due to alignment misalignment can be reduced. In addition, by providing recesses at locations located between the elements of the gate insulating film before semiconductor layer printing, even if a stripe-shaped flexographic plate is used, the semiconductor ink is not transferred to the substrate in the recesses, so the elements can be easily The semiconductor layer in between can be separated. By performing element isolation in this way, problems with TFT characteristics such as an increase in OFF current value are less likely to occur compared to elements that do not perform element isolation.
また、前記ゲート絶縁膜の凹部の深さを半導体層の膜厚の大きさ以上とすることで、フレキソ版から基板へ半導体インクが転写されることを防ぎ、確実に素子分離を行うことができる。もし仮に半導体インクが凹部にも転写されたとしても、凹部の深さを半導体層の膜厚よりも深くしておけば確実に半導体層を断線させることができる。 In addition, by setting the depth of the concave portion of the gate insulating film to be equal to or greater than the thickness of the semiconductor layer, it is possible to prevent the semiconductor ink from being transferred from the flexographic plate to the substrate and to reliably perform element isolation. . Even if the semiconductor ink is transferred to the concave portion, the semiconductor layer can be surely disconnected by setting the depth of the concave portion to be deeper than the film thickness of the semiconductor layer.
また、前記半導体層を有機半導体とすることにより、ウェットプロセスを適用でき、大面積を有する薄膜トランジスタアレイでも短いタクトタイムで形成することができる。 Further, when the semiconductor layer is an organic semiconductor, a wet process can be applied, and a thin film transistor array having a large area can be formed with a short tact time.
また、前記半導体層をフレキソ印刷法により形成することで、大面積を有する薄膜トランジスタアレイでも短いタクトタイムで形成することができる。 Further, by forming the semiconductor layer by a flexographic printing method, a thin film transistor array having a large area can be formed with a short tact time.
また、前記絶縁基板をプラスチック基板とすることにより、軽量でフレキシブルな薄膜トランジスタアレイを作製することができる。 In addition, by using a plastic substrate as the insulating substrate, a lightweight and flexible thin film transistor array can be manufactured.
本発明のフレキシブル薄膜トランジスタアレイは、フレキシブル電子ペーパーや、フレキシブル有機ＥＬディスプレイ等のスイッチング素子として利用することができる。さらにその製造方法において、本件を用いることで生産性の向上に貢献することができる。具体的には、まず、半導体層の形成に印刷法を用いることで大面積にも短いタクトタイムで薄膜トランジスタアレイを形成できる。印刷法の中でもストライプ形状のフレキソ版を用いたフレキソ印刷を行うことで、ストライプ延伸方向のアライメントマージンが大きくなり、アライメントズレによる歩留まり低下を軽減することができる。さらに、半導体層印刷前に素子間に凹部を設けておくことで、ストライプ形状のフレキソ版を用いても、凹部上では半導体インクが基板へ転写されないため、簡便に素子間の半導体層を分離することができる。このように素子分離を行うことで、素子分離を行わない素子に比べ、ＯＦＦ電流値の上昇などといったＴＦＴ特性の問題が発生し難くなる。これによって、フレキシブルディスプレイやＩＣカード、ＩＣタグ等広範囲に応用可能なフレキシブル薄膜トランジスタを低コストかつ高品質に作製することが可能となる。 The flexible thin-film transistor array of this invention can be utilized as switching elements, such as flexible electronic paper and a flexible organic EL display. Furthermore, in this manufacturing method, the use of this case can contribute to the improvement of productivity. Specifically, first, a thin film transistor array can be formed with a short tact time even in a large area by using a printing method for forming a semiconductor layer. Among the printing methods, by performing flexographic printing using a stripe-shaped flexographic plate, the alignment margin in the stripe stretching direction is increased, and a decrease in yield due to alignment misalignment can be reduced. Furthermore, by providing recesses between the elements before printing the semiconductor layer, the semiconductor ink is not transferred onto the substrate on the recesses even if a stripe-shaped flexographic plate is used. be able to. By performing element isolation in this way, problems with TFT characteristics such as an increase in OFF current value are less likely to occur compared to elements that do not perform element isolation. This makes it possible to manufacture a flexible thin film transistor applicable to a wide range, such as a flexible display, an IC card, and an IC tag, at low cost and with high quality.
１０・・・プラスチック基板
１１・・・ゲート電極
１２・・・ゲート絶縁膜
１２Ａ・・・凹部
１３Ａ・・・ソース配線
１３Ｂ・・・ソース電極
１４・・・ドレイン電極
１５・・・半導体層
１６・・・保護層
１７・・・キャパシタ電極
１８・・・電気泳動媒体
DESCRIPTION OF SYMBOLS 10 ... Plastic substrate 11 ... Gate electrode 12 ... Gate insulating film 12A ... Recess 13A ... Source wiring 13B ... Source electrode 14 ... Drain electrode 15 ... Semiconductor layer 16 ..Protective layer 17 ... capacitor electrode 18 ... electrophoresis medium
Claims (8)
平面視において前記ゲート絶縁膜は、前記半導体層の形成領域のうち前記ゲート電極と、前記キャパシタ電極と、前記ソース配線及びソース電極と、前記ドレイン電極とのいずれも形成されていない領域の一部に凹部を有しており、前記凹部の前記半導体層のストライプ幅方向の長さは前記半導体層のストライプ幅よりも大きく、前記凹部によって前記半導体層が断線していることを特徴とする薄膜トランジスタアレイ。 On an insulating substrate, at least a gate electrode, a capacitor electrode, a gate insulating film, a source wiring, a source electrode connected to the source wiring, a drain electrode, and a stripe-shaped semiconductor layer parallel to the source wiring, A thin film transistor array comprising:
In plan view, the gate insulating film is a part of a region where none of the gate electrode, the capacitor electrode, the source wiring and the source electrode, and the drain electrode are formed in the formation region of the semiconductor layer. A thin film transistor array, wherein the recess has a length in the stripe width direction of the semiconductor layer larger than the stripe width of the semiconductor layer, and the semiconductor layer is disconnected by the recess. .
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