JP6064356B2 - Thin film transistor array and image display device - Google Patents

Description

本発明は、薄膜トランジスタアレイおよび画像表示装置に関する。   The present invention relates to a thin film transistor array and an image display device.

情報技術の目覚しい発展により、現在ではノート型パソコンや携帯情報端末などでの情報の送受信が頻繁に行われている。近い将来、場所を選ばずに情報をやり取りできるユビキタス社会が来るであろうことは周知の事実である。そのような社会においては、より軽量で薄型の情報端末が望まれる。   Due to the remarkable development of information technology, information is frequently sent and received at notebook computers and portable information terminals. It is a well-known fact that in the near future, a ubiquitous society that can exchange information regardless of location will come. In such a society, a lighter and thinner information terminal is desired.

そのような情報端末に使用する電子部材の中でも、現在薄膜トランジスタ素子に使用されている半導体材料の主流はシリコン系である。シリコン系材料を用いた薄膜トランジスタ素子の形成には高い温度の工程が含まれるため、薄膜トランジスタ素子の基板材料には工程温度に耐え得ることが求められる。このため、一般的には薄膜トランジスタ素子を形成する基板としてガラスが使用されている。   Among electronic members used for such information terminals, the mainstream of semiconductor materials currently used for thin film transistor elements is silicon-based. Since formation of a thin film transistor element using a silicon-based material includes a process at a high temperature, the substrate material of the thin film transistor element is required to withstand the process temperature. For this reason, glass is generally used as a substrate on which thin film transistor elements are formed.

しかしながら、先に述べた情報端末を構成する際にガラスを用いた場合、その情報端末は重く、柔軟性がなく、落下の衝撃で割れる可能性のある製品となってしまう。従って、ガラス上に薄膜トランジスタ素子を形成することに起因するこれらの特徴は、ユビキタス社会における情報端末として望ましくないものであるといえる。   However, when glass is used in configuring the information terminal described above, the information terminal is heavy, inflexible, and can be broken by a drop impact. Therefore, it can be said that these characteristics resulting from the formation of thin film transistor elements on glass are undesirable as information terminals in the ubiquitous society.

そこで近年、薄膜トランジスタの半導体材料として有機半導体が注目されている。有機半導体材料はシリコン系材料のような高温での熱処理工程を必要としないため可撓性のプラスチック基板上に設けられる等の利点を有する。さらに、真空プロセスを用いず印刷プロセスで作製できるためコストを下げられる等の利点も有する。   Therefore, in recent years, organic semiconductors have attracted attention as semiconductor materials for thin film transistors. Organic semiconductor materials do not require a heat treatment step at a high temperature unlike silicon-based materials, and thus have an advantage that they are provided on a flexible plastic substrate. Furthermore, since it can be produced by a printing process without using a vacuum process, there is an advantage that the cost can be reduced.

溶液から半導体層を形成するには、スピンコート法やディップ法、インクジェット法などの方法が挙げられる。なかでも、印刷プロセスを適用することにより、効率よく半導体層を形成することができる。例えば特許文献１においては、フレキソ印刷により有機半導体溶液のパターニングを行っている。   In order to form a semiconductor layer from a solution, a spin coating method, a dip method, an ink jet method, or the like can be used. Especially, a semiconductor layer can be formed efficiently by applying a printing process. For example, in Patent Document 1, patterning of an organic semiconductor solution is performed by flexographic printing.

さらに、特許文献２では、半導体層をストライプ形状とすることで、アライメント精度を向上させ、生産効率を更に高めることができる。   Furthermore, in Patent Document 2, by making the semiconductor layer into a stripe shape, alignment accuracy can be improved and production efficiency can be further increased.

特開２００６−６３３３４号公報JP 2006-63334 A 特開２００８−２３５８６１号公報JP 2008-235861 A

しかしながら、印刷法を用いて薄膜トランジスタアレイの半導体層のパターニングを行う場合、アレイ端部と中心部とでは印刷ムラによるＴｒａｎｓｆｅｒ特性が互いに異なり、表示有効領域における素子特性のばらつきが生じてしまう。例えば、フレキソ印刷法を用いて半導体層をパターニングした場合、版へのインキングムラや基材へ印刷する際の印圧ムラにより半導体層の形状や膜厚が不均一となる現象がみられる。特に、版へのインキングムラや印圧ムラは端部で起こりやすい。そのため、作製したアレイ中心部と端部との互いの素子特性を比較すると、しきい値電圧や移動度が異なってしまう。   However, when patterning the semiconductor layer of the thin film transistor array by using the printing method, transfer characteristics due to printing unevenness are different from each other at the end and the center of the array, resulting in variations in element characteristics in the display effective region. For example, when a semiconductor layer is patterned using a flexographic printing method, a phenomenon in which the shape and film thickness of the semiconductor layer become non-uniform due to uneven inking on the plate and uneven printing pressure when printing on the substrate is observed. In particular, inking unevenness and printing pressure unevenness on the plate are likely to occur at the edges. For this reason, when the element characteristics of the fabricated array center part and end part are compared, the threshold voltage and mobility differ.

本発明では、薄膜トランジスタアレイの表示有効領域における素子特性のばらつきが小さい薄膜トランジスタアレイを効率良く生産することができる。   According to the present invention, it is possible to efficiently produce a thin film transistor array in which variations in element characteristics in the display effective region of the thin film transistor array are small.

第１の発明に係る薄膜トランジスタアレイは、少なくとも、絶縁基板と、ゲート電極と、ゲート絶縁層と、ソース電極と、ドレイン電極と、第１の半導体層とを備えた表示有効領域を有する薄膜トランジスタアレイであって、複数の前記第１の半導体層が複数の薄膜トランジスタにまたがるように、前記絶縁基板上にストライプ形状に形成され、前記表示有効領域外に、前記表示有効領域の両端それぞれに隣接して、前記第１の半導体層の２本以上分の前記ストライプ形状のパターンで設けられた第２の半導体層を含むことを特徴とする。 A thin film transistor array according to a first invention is a thin film transistor array having a display effective region including at least an insulating substrate, a gate electrode, a gate insulating layer, a source electrode, a drain electrode, and a first semiconductor layer. A plurality of the first semiconductor layers are formed in a stripe shape on the insulating substrate so as to span a plurality of thin film transistors, outside the display effective region, adjacent to both ends of the display effective region, It includes a second semiconductor layer provided in a stripe pattern corresponding to two or more of the first semiconductor layers .

第２の発明に係る薄膜トランジスタアレイは、前記第１の発明に係る薄膜トランジスタアレイにおいて、前記第１の半導体層のストライプ延伸方向は、ソース配線の延伸方向と同じであることを特徴とする。   A thin film transistor array according to a second invention is characterized in that, in the thin film transistor array according to the first invention, the stripe extending direction of the first semiconductor layer is the same as the extending direction of the source wiring.

第３の発明に係る薄膜トランジスタアレイは、前記第１の発明に係る薄膜トランジスタアレイにおいて、第３の半導体層が、前記表示有効領域の最も外側の素子のチャネル領域から、ソース配線の延伸方向に、前記第１の半導体層の少なくとも２ｍｍだけ延長した部分としてさらに形成されていることを特徴とする。 The thin film transistor array according to a third aspect is the thin film transistor array according to the first aspect, wherein the third semiconductor layer extends from the channel region of the outermost element of the display effective region in the extending direction of the source wiring. Further, the first semiconductor layer is further formed as a portion extended by at least 2 mm.

第４の発明に係る薄膜トランジスタアレイは、前記第１の発明に係る薄膜トランジスタアレイにおいて、前記第１の半導体層および前記第２の半導体層は有機半導体であることを特徴とする。 A thin film transistor array according to a fourth invention is characterized in that, in the thin film transistor array according to the first invention, the first semiconductor layer and the second semiconductor layer are organic semiconductors.

第５の発明に係る薄膜トランジスタアレイは、前記第１の発明に係る薄膜トランジスタアレイにおいて、前記絶縁基板はプラスチック基板であることを特徴とする。 A thin film transistor array according to a fifth aspect is the thin film transistor array according to the first aspect, wherein the insulating substrate is a plastic substrate.

第６の発明に係る薄膜トランジスタアレイは、前記第１の発明に係る薄膜トランジスタアレイにおいて、前記ゲート絶縁層は有機材料を含むことを特徴とする。 A thin film transistor array according to a sixth invention is characterized in that in the thin film transistor array according to the first invention, the gate insulating layer contains an organic material.

第７の発明に係る画像表示装置は、前記第１の発明に係る薄膜トランジスタアレイと画像表示媒体とを備えていることを特徴とする。 An image display device according to a seventh aspect is characterized by comprising the thin film transistor array according to the first aspect and an image display medium.

第８の発明に係る画像表示装置は、前記第７の発明に係る画像表示装置において、前記画像表示媒体は電気泳動方式によるものであることを特徴とする。 An image display device according to an eighth invention is the image display device according to the seventh invention, wherein the image display medium is an electrophoretic method.

第１の発明によれば、低コストかつ高品質な薄膜トランジスタアレイを高生産効率で提供することが可能となる。具体的には、薄膜トランジスタアレイの半導体層をストライプ形状とすることで、アライメント合わせが容易となり、薄膜トランジスタアレイのスループットを向上することができる。また、薄膜トランジスタアレイの半導体層に表示に関与する表示有効領域の第１の半導体層と、表示に関与しないダミー半導体層とすることのできる表示領域外の第２の半導体層とを設けることで、薄膜トランジスタアレイ内の素子特性のばらつきを軽減することができ、高品質な薄膜トランジスタアレイを歩留まりよく生産することができる。   According to the first invention, a low-cost and high-quality thin film transistor array can be provided with high production efficiency. Specifically, when the semiconductor layer of the thin film transistor array has a stripe shape, alignment can be easily performed, and the throughput of the thin film transistor array can be improved. In addition, by providing a first semiconductor layer in a display effective region involved in display and a second semiconductor layer outside the display region that can be a dummy semiconductor layer not involved in display in the semiconductor layer of the thin film transistor array, Variations in element characteristics in the thin film transistor array can be reduced, and a high quality thin film transistor array can be produced with high yield.

第２の発明によれば、前記第１の半導体層のストライプ延伸方向が、ソース配線の延伸方向と同じであることで、半導体層のアライメント精度を向上させることができ、高品質なフレキシブル薄膜トランジスタアレイを生産することができる。   According to the second invention, since the stripe extending direction of the first semiconductor layer is the same as the extending direction of the source wiring, the alignment accuracy of the semiconductor layer can be improved, and a high-quality flexible thin film transistor array Can be produced.

第３の発明によれば、前記第２の半導体層がストライプ形状であり、前記表示有効領域の第１の半導体層と平行であり、かつソース配の延伸方向線と平行な方向に延伸するように、表示有効領域にソース配線の延伸方向と直交する方向に隣接して配置されていることで、薄膜トランジスタアレイの表示有効領域端部に位置するストライプ半導体層の形成不良を軽減することができ、表示有効領域内の素子特性のばらつきを軽減することができる。   According to the third invention, the second semiconductor layer has a stripe shape, is parallel to the first semiconductor layer in the display effective region, and extends in a direction parallel to the extending direction line of the source arrangement. In addition, by disposing the display effective region adjacent to the direction perpendicular to the extending direction of the source wiring, it is possible to reduce the formation defect of the stripe semiconductor layer located at the end of the display effective region of the thin film transistor array, Variations in element characteristics within the display effective area can be reduced.

第４の発明によれば、第２の半導体層が、前記表示有効領域の最も外側の素子のチャネル領域から、ソース配線方向に、少なくとも２ｍｍだけ第１の半導体層が延長されてなることで、ストライプ状に形成された半導体層端部の膜厚ムラの影響が軽減され、表示有効領域内の半導体層の膜厚が均一となり、フレキシブル薄膜トランジスタアレイ内の素子特性のばらつきを軽減することができる。   According to the fourth invention, the second semiconductor layer is formed by extending the first semiconductor layer by at least 2 mm from the channel region of the outermost element of the display effective region in the source wiring direction. The influence of the film thickness unevenness at the end of the semiconductor layer formed in the stripe shape is reduced, the film thickness of the semiconductor layer in the display effective region becomes uniform, and variations in element characteristics in the flexible thin film transistor array can be reduced.

第５の発明によれば、各半導体層が有機半導体であることで印刷による半導体層形成が可能となり、半導体層を低コストで簡便に形成することができる。   According to the fifth invention, since each semiconductor layer is an organic semiconductor, a semiconductor layer can be formed by printing, and the semiconductor layer can be easily formed at low cost.

第６の発明によれば、各半導体層が凸版印刷法またはインクジェット印刷法により形成されることで、大面積にも容易に半導体層の形成を行うことができる。   According to the sixth invention, each semiconductor layer is formed by a relief printing method or an ink jet printing method, whereby the semiconductor layer can be easily formed even in a large area.

第７の発明によれば、前記絶縁基板がプラスチック基板であることで、従来のガラス基板に形成した薄膜トランジスタアレイに比べて軽量かつ柔軟性のある薄膜トランジスタアレイを作製することができる。   According to the seventh invention, since the insulating substrate is a plastic substrate, a thin film transistor array that is lighter and more flexible than a thin film transistor array formed on a conventional glass substrate can be manufactured.

第８の発明によれば、前記ゲート絶縁膜を作製する際に有機材料を含む材料を使用することで、大面積にも短時間で容易にゲート絶縁膜を形成することができ、フレキシブル薄膜トランジスタアレイの生産効率を向上することができる。   According to the eighth invention, a gate insulating film can be easily formed even in a large area in a short time by using a material containing an organic material when forming the gate insulating film. The production efficiency can be improved.

本発明の実施形態を示すものであり、薄膜トランジスタアレイ全体の概略構成を示すパターンレイアウト平面図The pattern layout top view which shows embodiment of this invention and shows schematic structure of the whole thin-film transistor array 図１（ａ）の薄膜トランジスタアレイの表示有効領域およびダミー半導体層領域の素子の概略構成を示すパターンレイアウト平面図Pattern layout plan view showing a schematic configuration of elements in the display effective region and the dummy semiconductor layer region of the thin film transistor array in FIG. 図１（ｂ）の薄膜ランジスタアレイの表示有効領域における素子の断面構造を示す断面図Sectional drawing which shows the cross-section of the element in the display effective area | region of the thin film transistor array of FIG.1 (b) 図１（ｂ）の薄膜ランジスタアレイのダミー半導体層領域における素子の断面構造を示す断面図Sectional drawing which shows the cross-section of the element in the dummy semiconductor layer area | region of the thin film transistor array of FIG.1 (b) 本発明の実施形態を示すものであり、フレキシブル薄膜トランジスタアレイを用いた画像表示装置の表示有効領域における断面構造を示す断面図Sectional drawing which shows embodiment of this invention and shows the cross-sectional structure in the display effective area | region of the image display apparatus using a flexible thin-film transistor array 本発明の実施形態を示すものであり、フレキシブル薄膜トランジスタアレイを用いた画像表示装置のダミー領域半導体層領域における断面構造を示す断面図Sectional drawing which shows embodiment of this invention and shows the cross-section in the dummy area | region semiconductor layer area | region of the image display apparatus using a flexible thin-film transistor array 本発明の実施形態における第１の比較例に係るフレキシブル薄膜トランジスタアレイの概略構成を示すパターンレイアウト平面図The pattern layout top view which shows schematic structure of the flexible thin-film transistor array which concerns on the 1st comparative example in embodiment of this invention 図３（ａ）のフレキシブル薄膜トランジスタアレイを用いた画像表示装置の表示有効領域における断面構造を示す断面図Sectional drawing which shows the cross-section in the display effective area | region of the image display apparatus using the flexible thin-film transistor array of Fig.3 (a) 図３（ａ）のフレキシブル薄膜トランジスタアレイを用いた画像表示装置のダミー半導体層領域における断面構造を示す断面図Sectional drawing which shows the cross-section in the dummy semiconductor layer area | region of the image display apparatus using the flexible thin-film transistor array of Fig.3 (a) 本発明の実施形態における第２の比較例にかかるフレキシブル薄膜トランジスタアレイの概略構成を示すパターンレイアウト平面図The pattern layout top view which shows schematic structure of the flexible thin-film transistor array concerning the 2nd comparative example in embodiment of this invention 図４（ａ）のフレキシブル薄膜トランジスタアレイを用いた画像表示装置の表示有効領域における断面構造を示す断面図Sectional drawing which shows the cross-sectional structure in the display effective area | region of the image display apparatus using the flexible thin-film transistor array of Fig.4 (a) 図４（ａ）のフレキシブル薄膜トランジスタアレイを用いた画像表示装置のダミー半導体層領域における断面構造を示す断面図Sectional drawing which shows sectional structure in the dummy semiconductor layer area | region of the image display apparatus using the flexible thin-film transistor array of Fig.4 (a)

以下、本発明の実施の形態を、図面を参照しつつ説明する。実施の形態において、同一構成要素には同一符号を付け、実施の形態間において重複する説明は省略する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the embodiments, the same components are denoted by the same reference numerals, and redundant description among the embodiments is omitted.

図１（ａ）〜図１（ｄ）に、本発明の薄膜トランジスタアレイ１の構成の一例を示す。図１（ａ）は薄膜トランジスタアレイ１の全体のパターンレイアウト平面図、図１（ｂ）は図１（ａ）の領域Ｒの構成を詳細に示すパターンレイアウト平面図、図１（ｃ）は図１（ｂ）のＡ−Ａ’線断面図、図１（ｄ）は図１（ｂ）のＢ−Ｂ’線断面図である。   FIG. 1A to FIG. 1D show an example of the configuration of the thin film transistor array 1 of the present invention. 1A is an overall pattern layout plan view of the thin film transistor array 1, FIG. 1B is a pattern layout plan view showing the configuration of the region R in FIG. 1A in detail, and FIG. FIG. 1B is a sectional view taken along the line AA ′ in FIG. 1B, and FIG. 1D is a sectional view taken along the line BB ′ in FIG.

絶縁基板としてのプラスチック基板１０上に、ゲート電極１１、キャパシタ電極１７、ゲート絶縁層１２、ソース配線１３（ａ）を含むソース電極１３、ドレイン電極１４、半導体層ＡＬを備えた薄膜トランジスタアレイであり、半導体層ＡＬは、表示有効領域半導体層１５と、表示に関係しない複数のダミー半導体層１６とを含むことを特徴とする。さらに、表示に関係しないダミー領域１６は、表示有効領域２０の最も外側の素子のチャネル領域から、ソース配線１３（ａ）の延伸するｙ方向に平行に、２ｍｍ以上半導体層ストライプを延長することにより形成されたダミー半導体層１６（ａ）と、表示有効領域半導体層１５と平行であり、ソース配線１３（ａ）と平行な方向かつ表示有効領域２０の左右に（ｙ方向に直交するｘ方向に）隣接して配置されているダミー半導体層１６（ｂ）とから成ることを特徴とする。   A thin film transistor array comprising a gate electrode 11, a capacitor electrode 17, a gate insulating layer 12, a source electrode 13 including a source wiring 13 (a), a drain electrode 14, and a semiconductor layer AL on a plastic substrate 10 as an insulating substrate. The semiconductor layer AL includes a display effective area semiconductor layer 15 and a plurality of dummy semiconductor layers 16 not related to display. Further, the dummy region 16 not related to the display is formed by extending the semiconductor layer stripe by 2 mm or more from the channel region of the outermost element of the display effective region 20 in parallel to the y direction in which the source wiring 13 (a) extends. The formed dummy semiconductor layer 16 (a) and the display effective region semiconductor layer 15 are parallel to the source wiring 13 (a) and to the left and right of the display effective region 20 (in the x direction orthogonal to the y direction). And a dummy semiconductor layer 16 (b) arranged adjacent to each other.

本発明のプラスチック基板１０には、ポリメチレンメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン、ポリオレフィン、ポリエチレンテレフタレート、ポリエチレンナフタレート、シクロオレフィンポリマー、ポリエーテルサルフォン、トリアセチルセルロース、ポリビニルフルオライドフィルム、エチレン−テトラフルオロエチレン、共重合樹脂、耐候性ポリエチレンテレフタレート、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、透明性ポリイミド、フッ素系樹脂、環状ポリオレフィン樹脂等を使用することができるが、本発明はこれらに限定されるものではない。これらは単独でも、二種以上が積層された複合基板としても使用することができる。またガラスやプラスチック基板上にカラーフィルタのような樹脂層を有する基板も使用することができる。   The plastic substrate 10 of the present invention includes polymethylene methacrylate, polyacrylate, polycarbonate, polystyrene, polyethylene sulfide, polyethersulfone, polyolefin, polyethylene terephthalate, polyethylene naphthalate, cycloolefin polymer, polyethersulfone, triacetylcellulose, polyvinyl Fluoride film, ethylene-tetrafluoroethylene, copolymer resin, weather resistant polyethylene terephthalate, weather resistant polypropylene, glass fiber reinforced acrylic resin film, glass fiber reinforced polycarbonate, transparent polyimide, fluorine resin, cyclic polyolefin resin, etc. are used. However, the present invention is not limited to these. These can be used alone or as a composite substrate in which two or more kinds are laminated. A substrate having a resin layer such as a color filter on a glass or plastic substrate can also be used.

本発明のゲート電極１１、ソース電極１３、ドレイン電極１４、キャパシタ電極１７には、Ａｕ、Ａｇ、Ｃｕ、Ｃｒ、Ａｌ、Ｍｇ、Ｌｉなどの低抵抗金属材料や酸化物材料が好適に用いられる。具体的には、酸化インジウム（Ｉｎ₂Ｏ₃）、酸化錫（ＳｎＯ₂）、酸化亜鉛（ＺｎＯ）、酸化カドミウム（ＣｄＯ）、酸化インジウムカドミウム（ＣｄＩｎ₂Ｏ₄）、酸化カドミウム錫（Ｃｄ₂ＳｎＯ₄）、酸化亜鉛錫（Ｚｎ₂ＳｎＯ₄）、酸化インジウム亜鉛（ＩｎＺｎＯ）等が挙げられる。またこの酸化物材料に不純物をドープしたものも好ましい。一例として酸化インジウムにモリブデンやチタンをドープしたもの、酸化錫にアンチモンやフッ素をドープしたもの、酸化亜鉛にインジウム、アルミニウム、ガリウムをドープしたものなどが挙げられる。なかでも酸化インジウムに錫をドープした酸化インジウム錫（ＩＴＯ）がとりわけ低い抵抗率を示すため、最も適した電極材料であるといえる。またＰＥＤＯＴ（ポリエチレンジオキシチオフェン）等の有機導電性材料も好適であり、単体の場合も導電性酸化物材料との複数積層の場合も好んで用いられる。ゲート電極、ソース電極およびドレイン電極は、すべて同じ材料からできていても、違う材料からできていてもよい。しかし、工程を減らすためにはソース電極とドレイン電極に同一の材料を使用することが望ましい。これらの電極は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ法、光ＣＶＤ法、ホットワイヤーＣＶＤ法等により形成される。また上述の導電性材料をインキ状、ペースト状にしたものをスクリーン印刷、フレキソ印刷、インクジェット法等により塗布し、焼成することでも形成が可能である。本発明はこれらに限定されるものではない。 For the gate electrode 11, the source electrode 13, the drain electrode 14, and the capacitor electrode 17 of the present invention, a low resistance metal material such as Au, Ag, Cu, Cr, Al, Mg, Li, or an oxide material is preferably used. Specifically, indium oxide (In ₂ O ₃ ), tin oxide (SnO ₂ ), zinc oxide (ZnO), cadmium oxide (CdO), indium cadmium oxide (CdIn ₂ O ₄ ), cadmium tin oxide (Cd ₂ SnO) ₄ ), zinc tin oxide (Zn ₂ SnO ₄ ), indium zinc oxide (InZnO) and the like. Further, an oxide material doped with impurities is also preferable. For example, indium oxide doped with molybdenum or titanium, tin oxide doped with antimony or fluorine, zinc oxide doped with indium, aluminum, or gallium. Among them, indium tin oxide (ITO) in which tin is doped in indium oxide exhibits a particularly low resistivity and can be said to be the most suitable electrode material. An organic conductive material such as PEDOT (polyethylenedioxythiophene) is also suitable, and is preferably used in the case of a single substance or a plurality of laminated layers with a conductive oxide material. The gate electrode, source electrode, and drain electrode may all be made of the same material or different materials. However, in order to reduce the number of steps, it is desirable to use the same material for the source electrode and the drain electrode. These electrodes are formed by vacuum deposition, ion plating, sputtering, laser ablation, plasma CVD, photo CVD, hot wire CVD, or the like. It can also be formed by applying the above conductive material in ink or paste form by screen printing, flexographic printing, ink jet method or the like and baking. The present invention is not limited to these.

本発明のゲート絶縁膜１２には、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン等の無機材料、またはＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＶＰ（ポリビニルフェノール）等が挙げられるが、本発明はこれらに限定されるものではない。またゲートリーク電流を抑えるために、絶縁材料の好ましい抵抗率は１０¹¹Ωｃｍ以上、より好ましくは１０¹⁴Ωｃｍ以上である。 The gate insulating film 12 of the present invention includes an inorganic material such as silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, tantalum oxide, yttrium oxide, hafnium oxide, hafnium aluminate, zirconia oxide, titanium oxide, or PMMA (polyethylene oxide). Examples thereof include polyacrylates such as methyl methacrylate), PVA (polyvinyl alcohol), and PVP (polyvinylphenol), but the present invention is not limited thereto. In order to suppress gate leakage current, a preferable resistivity of the insulating material is 10 ¹¹ Ωcm or more, more preferably 10 ¹⁴ Ωcm or more.

本発明で用いられる表示有効領域半導体層１５およびダミー半導体層１６として、酸化物半導体や有機半導体が挙げられる。酸化物半導体材料としては、亜鉛、インジウム、錫、タングステン、マグネシウム、ガリウムなどのうち一種類以上の元素を含む酸化物、すなわち酸化亜鉛、酸化インジウム、酸化インジウム亜鉛、酸化錫、酸化タングステン、酸化亜鉛ガリウムインジウム等公知の材料が挙げられる。有機半導体材料としては、ポリチオフェン、ポリアリルアミン、フルオレンビチオフェン共重合体、およびそれらの誘導体のような高分子有機半導体材料、およびペンタセン、テトラセン、銅フタロシアニン、ペリレン、６，１３−ビス（トリイソプロピルシリルエチニル）ペンタセン（ＴＩＰＳ−ペンタセン）、およびそれらの誘導体のような低分子有機半導体材料や加熱処理などで有機半導体に変換される前駆体を半導体材料インキとして用いることができる。また、カーボンナノチューブあるいはフラーレンなどの炭素化合物や半導体ナノ粒子分散液なども半導体層の材料として用いることができる。半導体材料インキを用いる場合には、溶媒としてトルエンやキシレン、インダン、テトラリン、プロピレングリコールメチルエーテルアセテートなどが挙げられるが、これらに限定されるものではない。これらの半導体層は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ法、光ＣＶＤ法、ホットワイヤーＣＶＤ法等により形成される。また上述の導電性材料をインキ状、ペースト状にしたものをスクリーン印刷、フレキソ印刷、インクジェット法等により塗布し、乾燥することでも形成が可能であるが、本発明はこれらに限定されるものではない。   Examples of the display effective region semiconductor layer 15 and the dummy semiconductor layer 16 used in the present invention include an oxide semiconductor and an organic semiconductor. As an oxide semiconductor material, an oxide containing one or more elements selected from zinc, indium, tin, tungsten, magnesium, gallium, that is, zinc oxide, indium oxide, indium zinc oxide, tin oxide, tungsten oxide, zinc oxide Known materials such as gallium indium can be used. Organic semiconductor materials include high molecular organic semiconductor materials such as polythiophene, polyallylamine, fluorenebithiophene copolymers, and derivatives thereof, and pentacene, tetracene, copper phthalocyanine, perylene, 6,13-bis (triisopropylsilyl) Low molecular organic semiconductor materials such as ethynyl) pentacene (TIPS-pentacene), and derivatives thereof, and precursors that are converted into organic semiconductors by heat treatment or the like can be used as the semiconductor material ink. Carbon compounds such as carbon nanotubes or fullerenes, semiconductor nanoparticle dispersions, and the like can also be used as the material for the semiconductor layer. When a semiconductor material ink is used, examples of the solvent include toluene, xylene, indane, tetralin, propylene glycol methyl ether acetate, and the like, but are not limited thereto. These semiconductor layers are formed by a vacuum deposition method, an ion plating method, a sputtering method, a laser ablation method, a plasma CVD method, a photo CVD method, a hot wire CVD method, or the like. In addition, it is possible to form the conductive material in the form of ink or paste by applying it by screen printing, flexographic printing, ink jet method or the like and drying it, but the present invention is not limited to these. Absent.

本発明のパターン形成方法を用いて形成される薄膜トランジスタの構造としては、特に限定されるものではなくトップゲート型、ボトムゲート型のいずれの構造であってもよい。ゲート電極の配置以外の構造の違いとして、半導体層の位置が異なるボトムコンタクト型、トップコンタクト型があるが、半導体層として有機半導体材料を用いる場合にはボトムコンタクト型とすることが好ましい。ボトムコンタクト型はトップコンタクト型に比べてチャネル長を短くできるため大きなドレイン電流が得られるためである。
[実施例１] The structure of the thin film transistor formed by using the pattern forming method of the present invention is not particularly limited, and may be either a top gate type or a bottom gate type structure. As a difference in structure other than the arrangement of the gate electrode, there are a bottom contact type and a top contact type in which the positions of the semiconductor layers are different. When an organic semiconductor material is used as the semiconductor layer, the bottom contact type is preferable. This is because the bottom contact type can shorten the channel length as compared with the top contact type, so that a large drain current can be obtained.
[Example 1]

図２（ａ）および図２（ｂ）に、実施例１に係る、ボトムゲートボトムコンタクト型フレキシブル薄膜トランジスタアレイからなる薄膜トランジスタアレイ１の断面構造を示す。図２（ａ）は、薄膜トランジスタアレイ１を用いた画像表示装置の表示有効領域における断面構造を示し、図２（ｂ）は、当該画像表示装置のダミー領域半導体層領域における断面構造を示す。図２（ａ）および図２（ｂ）に示した形態をとる薄膜トランジスタアレイ１の製造方法を説明する。本薄膜トランジスタアレイ１は１素子サイズ５００μｍ×５００μｍであり、この素子が２４０×３２０個あるものである。   2A and 2B show a cross-sectional structure of a thin film transistor array 1 including a bottom gate bottom contact type flexible thin film transistor array according to the first embodiment. 2A shows a cross-sectional structure in the display effective region of the image display device using the thin film transistor array 1, and FIG. 2B shows a cross-sectional structure in the dummy region semiconductor layer region of the image display device. A method of manufacturing the thin film transistor array 1 taking the form shown in FIGS. 2A and 2B will be described. The thin film transistor array 1 has an element size of 500 μm × 500 μm, and there are 240 × 320 elements.

プラスチック基板１０としてポリエチレンナフタレート（ＰＥＮ）フィルム（帝人デュポン製）を用いた。ＰＥＮフィルム上にアルミニウムをスパッタ法により１００ｎｍ成膜後、ポジレジストを用いてフォトリソグラフィ、エッチングを行い、その後レジストを剥離することによりゲート電極１１、キャパシタ電極１７を形成した。   A polyethylene naphthalate (PEN) film (manufactured by Teijin DuPont) was used as the plastic substrate 10. After depositing aluminum to a thickness of 100 nm on the PEN film by sputtering, photolithography and etching were performed using a positive resist, and then the resist was removed to form the gate electrode 11 and the capacitor electrode 17.

続いてゲート絶縁材料としてポリイミド（ネオプリム 三菱ガス化学製）をダイコーターにより塗布し、１８０℃で1時間乾燥させゲート絶縁膜１２を得た。次に金を蒸着法により５０ｎｍ成膜し、ポジレジストを用いてフォトリソグラフィおよびエッチングを行い、その後レジストを剥離することによりソース電極１３およびドレイン電極１４を形成した。   Subsequently, polyimide (Neoprim manufactured by Mitsubishi Gas Chemical Co., Ltd.) was applied as a gate insulating material by a die coater and dried at 180 ° C. for 1 hour to obtain a gate insulating film 12. Next, gold was deposited to a thickness of 50 nm by an evaporation method, photolithography and etching were performed using a positive resist, and then the resist was removed to form the source electrode 13 and the drain electrode 14.

半導体層形成用材料として、テトラリン（関東化学製）と６，１３−ビス（トリイソプロピルシリルエチニル）ペンタセン（ＴＩＰＳ−ペンタセン）（Ａｌｄｒｉｃｈ製）を混合した溶液を用いた。   As a semiconductor layer forming material, a mixed solution of tetralin (manufactured by Kanto Chemical) and 6,13-bis (triisopropylsilylethynyl) pentacene (TIPS-pentacene) (manufactured by Aldrich) was used.

半導体層の形成には凸版印刷法としてのフレキソ印刷法を用いた。フレキソ印刷には感光性樹脂フレキソ版と、１５０線のアニロックスロールを用いた。フレキソ版はストライプ形状であり、それぞれのストライプの長さは表示有効領域半導体層１５となる１７６ｍｍと、表示有効領域半導体１５のｙ方向上下に配置されたダミー半導体層１６（ａ）の４ｍｍとを足し合わせた１８０ｍｍである。また、その本数はアレイ内の表示有効領域半導体層１５となるストライプ３２０本と、ダミー半導体層１６（ｂ）となるストライプ１０本とを足し合わせた計３３０本である。アニロックスロールよりフレキソ版へインクを塗布し、表示有効領域２０の両端に５本ずつダミー半導体層１６（ｂ）が形成され、かつ表示有効領域２０内ではソース電極１３とドレイン電極１４との間に半導体層形成用材料が塗布されるよう、半導体層を形成した。半導体層形成後、９０℃で加熱乾燥させることにより表示有効領域半導体層１５およびダミー半導体層１６を形成した。なお、半導体層をインクジェット方式で形成してもよい。   For forming the semiconductor layer, a flexographic printing method as a relief printing method was used. For flexographic printing, a photosensitive resin flexographic plate and a 150-wire anilox roll were used. The flexographic plate has a stripe shape, and the length of each stripe is 176 mm which becomes the display effective region semiconductor layer 15 and 4 mm of the dummy semiconductor layer 16 (a) arranged above and below the display effective region semiconductor 15 in the y direction. The total is 180 mm. The total number of stripes is 330 including 320 stripes to be the display effective region semiconductor layer 15 in the array and 10 stripes to be the dummy semiconductor layer 16 (b). Ink is applied to the flexographic plate from the anilox roll, and five dummy semiconductor layers 16 (b) are formed at both ends of the display effective region 20, and in the display effective region 20, between the source electrode 13 and the drain electrode 14. The semiconductor layer was formed so that the semiconductor layer forming material was applied. After forming the semiconductor layer, the display effective region semiconductor layer 15 and the dummy semiconductor layer 16 were formed by heating and drying at 90 ° C. Note that the semiconductor layer may be formed by an inkjet method.

半導体層の形成後、半導体層を覆うように、封止層を形成した。封止層の材料としてフッ素系樹脂（旭ガラス製サイトップ）を用い、スクリーン印刷により印刷し、９０℃で２時間真空乾燥させて封止層１８とし、フレキシブル薄膜トランジスタアレイ１を形成した。   After the formation of the semiconductor layer, a sealing layer was formed so as to cover the semiconductor layer. Using a fluororesin (Asahi Glass Cytop) as the material of the sealing layer, printing was performed by screen printing, and vacuum drying was performed at 90 ° C. for 2 hours to form the sealing layer 18, thereby forming the flexible thin film transistor array 1.

しかる後、対向電極との間に電気泳動媒体（画像表示媒体）１９を挟んで本実施例による画像表示装置を駆動したところ、表示ムラなく良好に画像を表示することができた。
[比較例１] Thereafter, when the electrophoretic medium (image display medium) 19 was sandwiched between the counter electrode and the image display device according to this example was driven, an image could be displayed satisfactorily without display unevenness.
[Comparative Example 1]

図３（ａ）〜図３（ｃ）に、比較例１に係る、フレキシブル薄膜トランジスタアレイからなる薄膜トランジスタアレイ２の概略図および断面構造を示す。図３（ａ）は、薄膜トランジスタアレイ２全体の概略構成を示すパターンレイアウト平面図である。ここでは、ゲート電極１１、キャパシタ電極１７、ソース電極１３、ドレイン電極１４を省略して示す。図３（ｂ）は、薄膜トランジスタアレイ２を用いた画像表示装置の表示有効領域における断面構造を示す。図３（ｃ）は、薄膜トランジスタアレイ２を用いた画像表示装置のダミー半導体層領域における断面構造である。ダミー半導体層１６（ａ）、１６（ｂ）について、いずれも同様の形態をとる。   3A to 3C show a schematic view and a cross-sectional structure of a thin film transistor array 2 made of a flexible thin film transistor array according to Comparative Example 1. FIG. FIG. 3A is a pattern layout plan view showing a schematic configuration of the entire thin film transistor array 2. Here, the gate electrode 11, the capacitor electrode 17, the source electrode 13, and the drain electrode 14 are omitted. FIG. 3B shows a cross-sectional structure in the display effective region of the image display device using the thin film transistor array 2. FIG. 3C shows a cross-sectional structure in the dummy semiconductor layer region of the image display device using the thin film transistor array 2. The dummy semiconductor layers 16 (a) and 16 (b) both take the same form.

図３（ａ）〜図３（ｃ）に示した形態をとる薄膜トランジスタアレイ２の製造方法を説明する。本薄膜トランジスタアレイ２は１素子サイズ５００μｍ×５００μｍであり、この素子が２４０×３２０個あるものである。   A method of manufacturing the thin film transistor array 2 that takes the form shown in FIGS. 3A to 3C will be described. The thin film transistor array 2 has a single element size of 500 μm × 500 μm and 240 × 320 elements.

実施例１と同様の手順で、ＰＥＮフィルム１０上にゲート電極１１、キャパシタ電極１７、ゲート絶縁膜１２、ソース電極１３、および、ドレイン電極１４を形成した。   A gate electrode 11, a capacitor electrode 17, a gate insulating film 12, a source electrode 13, and a drain electrode 14 were formed on the PEN film 10 in the same procedure as in Example 1.

半導体層の形成にはフレキソ印刷法を用いた。フレキソ印刷には感光性樹脂フレキソ版と、１５０線のアニロックスロールとを用いた。フレキソ版はストライプ形状であり、それぞれのストライプの長さは表示有効領域半導体層１５となる１７６ｍｍと、表示有効領域半導体層１５のｙ方向上下に配置されたダミー半導体層１６（ａ）の４ｍｍとを足し合わせた１８０ｍｍである。また、その本数はアレイ内の表示有効領域半導体層１５となるストライプ３２０本とし、表示有効領域２０の両端に位置する表示有効領域半導体層１５と平行なストライプ形状のダミー半導体層１６（ｂ）は形成しなかった。半導体層を印刷後、９０℃で加熱乾燥させることにより表示有効領域半導体層１５およびダミー半導体層１６を形成した。その後、実施例１と同様に封止層１８を形成し、薄膜トランジスタアレイ２とした。   The flexographic printing method was used for forming the semiconductor layer. For flexographic printing, a photosensitive resin flexographic plate and a 150-wire anilox roll were used. The flexographic plate has a stripe shape, and the length of each stripe is 176 mm, which becomes the display effective region semiconductor layer 15, and 4 mm of the dummy semiconductor layer 16 (a) arranged above and below the display effective region semiconductor layer 15 in the y direction. Is 180 mm. The number of stripes is 320 stripes to be the display effective region semiconductor layers 15 in the array, and the stripe-shaped dummy semiconductor layers 16 (b) parallel to the display effective region semiconductor layers 15 located at both ends of the display effective region 20 are Did not form. After the semiconductor layer was printed, the display effective region semiconductor layer 15 and the dummy semiconductor layer 16 were formed by heating and drying at 90 ° C. Thereafter, the sealing layer 18 was formed in the same manner as in Example 1, and the thin film transistor array 2 was obtained.

しかる後、対向電極との間に電気泳動媒体１９を挟んで本実施例によるディスプレイ駆動を行ったところ、ソース配線１３（ａ）と平行な方向に表示有効領域２０の左右両端の一部の素子に表示不良が発生した。この原因は、表示有効領域２０端部の表示有効領域半導体層１５が形成不良となり、ストライプ半導体層の一部が欠けてしまったためである。
[比較例２] Thereafter, when the display drive according to the present embodiment is performed with the electrophoretic medium 19 sandwiched between the counter electrode and a part of the left and right ends of the display effective area 20 in the direction parallel to the source wiring 13 (a). Display failure occurred. This is because the display effective region semiconductor layer 15 at the end of the display effective region 20 is poorly formed and a part of the stripe semiconductor layer is missing.
[Comparative Example 2]

図４（ａ）〜図４（ｄ）に、比較例２に係る、フレキシブル薄膜トランジスタアレイからなる薄膜トランジスタアレイ３の概略図および断面構造を示す。図４（ａ）は、薄膜トランジスタアレイ３全体の概略構成を示すパターンレイアウト平面図である。ここでは、ゲート電極１１、キャパシタ電極１７、ソース電極１３、ドレイン電極１４を省略して示す。図４（ｂ）は、薄膜トランジスタアレイ３を用いた画像表示装置の表示有効領域における断面構造である。図４（ｃ）は、当該画像表示装置のダミー半導体層領域における断面構造である。ダミー半導体層１６（ａ）、１６（ｂ）について、いずれも同様の形態をとる。   4A to 4D show a schematic diagram and a cross-sectional structure of a thin film transistor array 3 including a flexible thin film transistor array according to Comparative Example 2. FIG. FIG. 4A is a pattern layout plan view showing a schematic configuration of the entire thin film transistor array 3. Here, the gate electrode 11, the capacitor electrode 17, the source electrode 13, and the drain electrode 14 are omitted. FIG. 4B shows a cross-sectional structure in a display effective area of an image display device using the thin film transistor array 3. FIG. 4C shows a cross-sectional structure in the dummy semiconductor layer region of the image display device. The dummy semiconductor layers 16 (a) and 16 (b) both take the same form.

図４（ａ）〜図４（ｃ）に示した形態をとる薄膜トランジスタアレイ３の製造方法を説明する。実施例１と同様の手順で、ＰＥＮフィルム１０上にゲート電極１１、キャパシタ電極１７、ゲート絶縁膜１２、ソース電極１３、ドレイン電極１４を形成した。   A method of manufacturing the thin film transistor array 3 taking the form shown in FIGS. 4A to 4C will be described. A gate electrode 11, a capacitor electrode 17, a gate insulating film 12, a source electrode 13, and a drain electrode 14 were formed on the PEN film 10 in the same procedure as in Example 1.

半導体層の形成にはフレキソ印刷法を用いた。フレキソ印刷には感光性樹脂フレキソ版と、１５０線のアニロックスロールとを用いた。フレキソ版はストライプ形状であり、それぞれのストライプの長さは表示有効領域１５となる１７６ｍｍと表示有効領域半導体層１５のｙ方向上下に配置されたダミー半導体層１６（ａ）１ｍｍとを合わせた１７７ｍｍである。また、その本数はアレイ内の表示有効領域半導体層１５となるストライプ半導体層３２０本と、ダミー半導体層１６（ｂ）となるストライプ１０本とを足し合わせた計３３０本とした。アニロックスロールよりフレキソ版へインクを塗布し、表示有効領域２０の両端に５本ずつダミー半導体層１６（ｂ）が形成され、かつ表示有効領域２０内ではソース電極１３とドレイン電極１４との間に半導体層形成用材料が塗布されるよう、表示有効領域半導体層１５を形成した。その後、実施例１と同様に封止層１８を形成し、薄膜トランジスタアレイ３を形成した。   The flexographic printing method was used for forming the semiconductor layer. For flexographic printing, a photosensitive resin flexographic plate and a 150-wire anilox roll were used. The flexographic plate has a stripe shape, and the length of each stripe is 177 mm which is a combination of 176 mm which becomes the display effective area 15 and 1 mm of the dummy semiconductor layer 16 (a) arranged above and below the display effective area semiconductor layer 15 in the y direction. It is. The total number of the stripes was 330, which is the sum of 320 stripe semiconductor layers serving as the display effective region semiconductor layers 15 in the array and 10 stripes serving as the dummy semiconductor layers 16 (b). Ink is applied to the flexographic plate from the anilox roll, and five dummy semiconductor layers 16 (b) are formed at both ends of the display effective region 20, and in the display effective region 20, between the source electrode 13 and the drain electrode 14. The display effective region semiconductor layer 15 was formed so that the semiconductor layer forming material was applied. Thereafter, the sealing layer 18 was formed in the same manner as in Example 1, and the thin film transistor array 3 was formed.

しかる後、対向電極との間に電気泳動媒体１９を挟んで本比較例によるディスプレイ駆動を行ったところ、表示有効領域２０の上下両端の２列の素子に該当する部分に表示ムラが生じた。この原因は、ストライプ端部におけるフレキソ版へのインキング不良によって、半導体ストライプ層端部の膜質が低下したことによる。   Thereafter, when the display drive according to this comparative example was performed with the electrophoretic medium 19 sandwiched between the counter electrode and the counter electrode, display unevenness occurred in portions corresponding to the two rows of elements on the upper and lower ends of the display effective area 20. This is because the film quality at the end of the semiconductor stripe layer has deteriorated due to an inking failure to the flexographic plate at the end of the stripe.

本発明のフレキシブル薄膜トランジスタは、フレキシブル電子ペーパーや、フレキシブル有機ＥＬディスプレイ等のスイッチング素子として利用することができる。特に、ダミー半導体層を形成することにより、製造工程における歩留まりやスループットを向上することができる。従って、フレキシブルディスプレイやＩＣカード、ＩＣタグ等広範囲に応用可能なフレキシブル薄膜トランジスタを低コストかつ高品質に作製することが可能となる。   The flexible thin film transistor of this invention can be utilized as switching elements, such as flexible electronic paper and a flexible organic EL display. In particular, by forming a dummy semiconductor layer, yield and throughput in the manufacturing process can be improved. Therefore, a flexible thin film transistor applicable to a wide range such as a flexible display, an IC card, and an IC tag can be manufactured at low cost and with high quality.

１０・・・プラスチック基板
１１・・・ゲート電極
１２・・・ゲート絶縁膜
１３・・・ソース電極
１４・・・ドレイン電極
１５・・・表示有効領域半導体層
１６（ａ）・・・表示有効領域の上下に配置されたダミー半導体層
１６（ｂ）・・・表示有効領域の左右に配置されたダミー半導体層
１７・・・キャパシタ電極
１８・・・封止層
１９・・・電気泳動媒体
２０・・・表示有効領域 DESCRIPTION OF SYMBOLS 10 ... Plastic substrate 11 ... Gate electrode 12 ... Gate insulating film 13 ... Source electrode 14 ... Drain electrode 15 ... Display effective area Semiconductor layer 16 (a) ... Display effective area The dummy semiconductor layers 16 (b) arranged above and below the dummy semiconductor layers 17 arranged on the left and right sides of the display effective region ... the capacitor electrodes 18 ... the sealing layer 19 ... the electrophoretic medium 20 ..Display effective area

Claims (8)

少なくとも、絶縁基板と、ゲート電極と、ゲート絶縁層と、ソース電極と、ドレイン電極と、第１の半導体層とを備えた表示有効領域を有する薄膜トランジスタアレイであって、
複数の前記第１の半導体層が複数の薄膜トランジスタにまたがるように、前記絶縁基板上にストライプ形状に形成され、
前記表示有効領域外に、前記表示有効領域の両端それぞれに隣接して、前記第１の半導体層の２本以上分の前記ストライプ形状のパターンで設けられた第２の半導体層を含むことを特徴とする薄膜トランジスタアレイ。 A thin film transistor array having a display effective region including at least an insulating substrate, a gate electrode, a gate insulating layer, a source electrode, a drain electrode, and a first semiconductor layer;
A plurality of the first semiconductor layers are formed in a stripe shape on the insulating substrate so as to span a plurality of thin film transistors,
A second semiconductor layer provided in the stripe-shaped pattern for two or more of the first semiconductor layers adjacent to both ends of the display effective region outside the display effective region. A thin film transistor array. 前記第１の半導体層のストライプ延伸方向は、ソース配線の延伸方向と同じであることを特徴とする請求項１に記載の薄膜トランジスタアレイ。   2. The thin film transistor array according to claim 1, wherein the stripe extending direction of the first semiconductor layer is the same as the extending direction of the source wiring. 第３の半導体層が、前記表示有効領域の最も外側の素子のチャネル領域から、ソース配線の延伸方向に、前記第１の半導体層の少なくとも２ｍｍだけ延長した部分としてさらに形成されていることを特徴とする、請求項１に記載の薄膜トランジスタアレイ。 The third semiconductor layer is further formed as a portion extending by at least 2 mm of the first semiconductor layer in the extending direction of the source wiring from the channel region of the outermost element of the display effective region. The thin film transistor array according to claim 1. 前記第１の半導体層および前記第２の半導体層は有機半導体であることを特徴とする請求項１に記載の薄膜トランジスタアレイ。   2. The thin film transistor array according to claim 1, wherein the first semiconductor layer and the second semiconductor layer are organic semiconductors. 前記絶縁基板はプラスチック基板であることを特徴とする請求項１に記載の薄膜トランジスタアレイ。   The thin film transistor array according to claim 1, wherein the insulating substrate is a plastic substrate. 前記ゲート絶縁層は有機材料を含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ。   The thin film transistor array according to claim 1, wherein the gate insulating layer includes an organic material. 請求項１に記載の薄膜トランジスタアレイと画像表示媒体とを備えていることを特徴とする画像表示装置。   An image display device comprising the thin film transistor array according to claim 1 and an image display medium. 前記画像表示媒体は電気泳動方式によるものであることを特徴とする請求項７に記載の画像表示装置。   The image display device according to claim 7, wherein the image display medium is of an electrophoretic type.

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