JP6205481B2 - 超音波プローブおよびそれを用いた超音波撮像装置 - Google Patents
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Description
図1は、本実施の形態1における超音波撮像装置の一例を示す構成図である。
前記実施の形態1では、図3に示すように、アナログメモリ部205において、対グランド(基準電位VSS)に接地された容量303にアナログ信号を蓄積する回路構成について説明したが、アナログメモリ部205の構成は、これに限るものではない。
本実施の形態3では、前記実施の形態2の図13に示したアナログメモリ部205の他の構成について説明する。
101 サブアレイ
102 1素子回路
103 加算回路
104 バッファ
105 デジタル回路
106 本体装置
107 アナログフロントエンド回路
201 トランスデューサ
202 送受分離部
203 送信部
204 受信アナログフロントエンド部
205 アナログメモリ部
301 バッファ
302 スイッチ
303 容量
304 スイッチ
305 制御信号生成回路
306 制御信号生成回路
307 デコード回路
901 論理回路
902 ノンオーバラップバッファ
903 AND回路
904 NOR回路
906 フリップフロップ
1001 論理回路
1002 ノンオーバラップバッファ
1003 セレクタ
1004 インバータ
1005 NOR回路
1006 フリップフロップ
1101 オペアンプ
1102 スイッチ・容量部
1103 容量
1104 スイッチ
1105 スイッチ
1106 容量
1107 スイッチ
1108 スイッチ
1109 電荷加算部
1201 スイッチ
1202 インバータ遅延部
1203 OR回路
1204 AND回路
1205 OR回路
1501 オペアンプ
1510 スイッチ・容量部
1502 容量
1503 スイッチ
1504 スイッチ
1505 スイッチ
1506 スイッチ
1507 スイッチ
Claims (12)
- 音響インピーダンスの差異によって生じる超音波の反射波に対応する電荷を複数のメモリ素子に蓄積し、前記メモリ素子に蓄積した前記電荷に対応する出力信号を順に出力する遅延部を有し、
前記遅延部は、前記電荷の蓄積時において、前記反射波の遅延時間を長くする第1の制御信号が入力された際に、予め設定された期間、2以上の前記メモリ素子に同じ電荷を蓄積する、あるいは前記電荷に対応する出力信号の出力時において、前記第1の制御信号が入力された際に、予め設定された期間、1つの前記メモリ素子に蓄積された電荷に対応する出力信号を出力する、超音波プローブ。 - 請求項1記載の超音波プローブにおいて、
前記遅延部は、前記電荷の蓄積時において、前記反射波の遅延時間を短くする第2の制御信号が入力された際に、予め設定された期間、1つの前記メモリ素子に同一の前記電荷を蓄積する、あるいは前記電荷に対応する出力信号の出力時において、前記第2の制御信号が入力された際に、予め設定された期間、前記メモリ素子の電荷に応じた出力信号を出力しない、超音波プローブ。 - 超音波を送信し、音響インピーダンスの差異によって生じる前記超音波の反射波を受信する複数の送受信部を具備し、
前記送受信部は、前記反射波に対応する電圧レベルを蓄積し、蓄積した前記電圧レベルを順に出力する遅延部を備え、
前記遅延部は、
書き込み制御信号に基づいて、前記反射波に対応する電圧レベルを蓄積し、読み出し制御信号に基づいて、蓄積した前記電圧レベルを出力する電圧蓄積出力部と、
前記書き込み制御信号および前記読み出し制御信号を生成する制御信号生成部と、
を有し、
前記制御信号生成部は、遅延時間を可変する遅延時間制御信号が入力された際に、前記遅延時間制御信号に応じて、前記書き込み制御信号または前記読み出し制御信号の出力周期を可変して前記反射波を遅延させる遅延時間を可変し、
前記電圧蓄積出力部は、
前記反射波に対応する電圧レベルを蓄積する複数のメモリ素子と、
前記書き込み制御信号に基づいて、前記メモリ素子に前記電圧レベルを蓄積させる複数の第1のスイッチと、
前記読み出し制御信号に基づいて、前記メモリ素子に蓄積された前記電圧レベルを出力する複数の第2のスイッチと、
を有する、超音波プローブ。 - 請求項3記載の超音波プローブにおいて、
前記制御信号生成部に入力される遅延時間制御信号は、前記反射波の遅延時間を長くする第1の遅延時間制御信号を有し、
前記制御信号生成部は、前記第1の遅延時間制御信号が入力された際に、前記第1の遅延時間制御信号の入力期間に応じて、2以上の前記メモリ素子に同じ電圧レベルが蓄積されるように前記第1のスイッチを制御する前記書き込み制御信号を生成する、超音波プローブ。 - 請求項3記載の超音波プローブにおいて、
前記制御信号生成部に入力される遅延時間制御信号は、前記反射波の遅延時間を長くする第1の遅延時間制御信号を有し、
前記制御信号生成部は、前記第1の遅延時間制御信号が入力された際に、前記第1の遅延時間制御信号の入力期間に応じて、1つの前記メモリ素子から出力される前記電圧レベルの出力期間を延長するように前記第2のスイッチを制御する前記読み出し制御信号を生成する、超音波プローブ。 - 請求項3記載の超音波プローブにおいて、
前記制御信号生成部に入力される遅延時間制御信号は、前記反射波の遅延時間を短くする第2の遅延時間制御信号を有し、
前記制御信号生成部は、前記第2の遅延時間制御信号が入力された際に、前記第2の遅延時間制御信号の入力期間に応じて、1つの前記メモリ素子が前記電圧レベルを蓄積する期間を延長するように前記第1のスイッチを制御する前記書き込み制御信号を生成する、超音波プローブ。 - 請求項3記載の超音波プローブにおいて、
前記制御信号生成部に入力される遅延時間制御信号は、前記反射波の遅延時間を短くする第2の遅延時間制御信号を有し、
前記制御信号生成部は、前記第2の遅延時間制御信号が入力された際に、前記第2の遅延時間制御信号の入力期間に応じて、1以上の前記メモリ素子から前記電圧レベルが出力されないように前記第2のスイッチを制御する前記読み出し制御信号を生成する、超音波プローブ。 - 請求項3記載の超音波プローブにおいて、
前記電圧蓄積出力部に入力される前記反射波は、差動入力信号であり、
前記電圧蓄積出力部は、
前記差動入力信号の電圧レベルを蓄積する複数のメモリ素子と、
前記書き込み制御信号に基づいて、前記差動入力信号の電圧レベルを前記メモリ素子に蓄積させる複数の第1のスイッチ部と、
前記読み出し制御信号に基づいて、前記メモリ素子が蓄積した前記電圧レベルを出力する第2のスイッチ部と、
前記第2のスイッチ部から出力される前記電圧レベルに対応する信号を出力するオペアンプと、
を有する、超音波プローブ。 - 請求項8記載の超音波プローブにおいて、
前記制御信号生成部に入力される遅延時間制御信号は、前記反射波の遅延時間を長くする第1の遅延時間制御信号を有し、
前記制御信号生成部は、前記第1の遅延時間制御信号が入力された際に、前記第1の遅延時間制御信号の入力期間に応じて、2以上の前記メモリ素子に同じ電圧レベルが蓄積されるように前記第1のスイッチ部を制御する前記読み出し制御信号を生成する、または前記第1の遅延時間制御信号が入力された際に、前記第1の遅延時間制御信号の入力期間に応じて、1つの前記メモリ素子から出力される前記電圧レベルの出力期間を延長するように前記第2のスイッチ部を制御する前記読み出し制御信号を生成する、超音波プローブ。 - 請求項8記載の超音波プローブにおいて、
前記制御信号生成部に入力される遅延時間制御信号は、前記反射波の遅延時間を短くする第2の遅延時間制御信号を有し、
前記制御信号生成部は、前記第2の遅延時間制御信号が入力された際に、前記第2の遅延時間制御信号の入力期間に応じて、1つの前記メモリ素子が前記電圧レベルを蓄積する期間を延長するように前記第1のスイッチ部を制御する前記書き込み制御信号を生成する、または前記第2の遅延時間制御信号が入力された際に、前記第2の遅延時間制御信号の入力期間に応じて、1以上の前記メモリ素子から前記電圧レベルが出力されないように前記第2のスイッチ部を制御する前記読み出し制御信号を生成する、超音波プローブ。 - 請求項8記載の超音波プローブにおいて、
さらに、前記電圧蓄積出力部は、前記メモリ素子に前記電圧レベルが蓄積される前に、前記メモリ素子をリセットするリセットスイッチを有する、超音波プローブ。 - 請求項1〜11のいずれか1項に記載の超音波プローブを有する、超音波撮像装置。
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