JP6200835B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は半導体装置およびその製造方法に関し、特に、いわゆる裏面照射型の光電変換素子を有する半導体装置およびその製造方法に関する。
複数の光電変換素子が形成されるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサにおいて、微細化および受光面の高密度化が進んでいる。これに伴い、その上方（表面側）から光電変換素子に光を照射する従来のいわゆる表面照射型ＣＭＯＳイメージセンサでは、入射した光が光電変換素子の上方の配線層に遮られ、十分に光電変換素子に届かない課題があった。
そこで、たとえば以下の特許文献１〜７に示すような、下方（裏面側）から光電変換素子に光を照射するいわゆる裏面照射型ＣＭＯＳイメージセンサが提案されている。
特開２０１３−３８３９１号公報 特開２０１３−２１３２３号公報 特開２０１２−９９７４２号公報 特開２０１２−８４６９３号公報 特開２００５−１５０４６３号公報 特開２０１１−１４６７４号公報 特開２０１０−１４７２３０号公報
一般的に半導体チップの外周部は、半導体チップを構成する半導体基板に固定されたシールリングに囲まれることにより、シールリングの内側に配置された光電変換素子およびその他の内部回路は外部からの水分の侵入による不具合の可能性が低減されている。ここで表面照射型ＣＭＯＳイメージセンサの場合は内部回路に電気信号を供給するパッド電極が表面側の最上面に形成されるため、通常はパッド電極の近傍から水分が侵入する可能性を考慮する必要はない。
ところが裏面照射型ＣＭＯＳイメージセンサの場合は、パッド電極は半導体チップを構成する半導体基板の上方（表面側）に形成された配線層の積層構造内に形成される場合が多い。このため多くの場合、パッド電極からの電気信号は、裏面側の最下面から上面側に向けてパッド電極に達するように形成された開口部から取り出し可能な構成となっている。この場合、当該開口部から水分が内部回路等に侵入しＣＭＯＳイメージセンサの耐湿性が劣化するという問題が生じる可能性がある。
任意の電位を印加可能なパッド電極は、通常は接地電位に固定される半導体基板と電気的に絶縁される必要があるが、この絶縁のためにたとえば上記の各特許文献に示すような絶縁性の保護膜を用いた場合、当該保護膜を伝って内部回路等に水分が侵入する可能性がある。またたとえば特許文献３のようにいわゆる分離絶縁膜を用いた場合、耐湿性の低い分離絶縁膜における水分の経路が短いことから、分離絶縁膜を介して水分が内部に侵入する可能性が高くなる。
また裏面照射型ＣＭＯＳイメージセンサにおいては、裏面側の受光面に設ける遮光膜、カラーフィルタおよびマイクロレンズを光電変換素子に対して高い位置精度となるよう設置する必要がある。このため裏面側において視認可能なアライメントマークが形成される必要がある。しかし上記の特許文献１〜７においては、この裏面側のアライメントマークとパッド電極との関係について何ら開示されていないため、裏面照射型のパッド電極の耐湿性向上にアライメントマークを利用することによる改善を行なう余地がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態に係る半導体装置は、裏面照射型の光電変換素子と、マーク状外観部と、パッド電極と、接続部とを含むチップ領域を備えている。マーク状外観部は、半導体基板内に形成された溝部の側面の全体を覆う絶縁膜を含んでいる。パッド電極は、マーク状外観部と重なる位置に配置されている。接続部は、パッド電極とマーク状外観部とを接続する。パッド電極の半導体基板の他方の主表面側の少なくとも一部は、半導体基板の他方の主表面側からパッド電極まで到達する開口部により露出されている。マーク状外観部および接続部は、平面視における開口部の外周の少なくとも一部を囲むように配置される。半導体基板の一方の主表面側に、一方の主表面に沿うように拡がるように配置される層間絶縁膜をさらに備える。マーク状外観部は、層間絶縁膜と同一の層として一方の主表面に沿うように拡がる第１の部分と、絶縁膜として溝部の側面の全体を覆う第２の部分と、溝部内から第１の部分内まで溝部の側面が延びる方向に延びる第３の部分とを有する。
一実施の形態に係る半導体装置は、裏面照射型の光電変換素子と、マーク状外観部と、パッド電極と、接続部とを含むチップ領域を備えている。マーク状外観部は、半導体基板内に形成された溝部の側面の全体を覆う絶縁膜を含んでいる。パッド電極は、マーク状外観部と重なる位置に配置されている。接続部は、パッド電極とマーク状外観部とを接続する。パッド電極の半導体基板の他方の主表面側の少なくとも一部は、半導体基板の他方の主表面側からパッド電極まで到達する開口部により露出されている。マーク状外観部および接続部は、平面視における開口部の外周の少なくとも一部を囲むように配置される。
一実施の形態に係る半導体装置の製造方法は、裏面照射型の光電変換素子が形成される。半導体基板に形成した溝部の側面の全体を覆う絶縁膜を形成することによりマーク状外観部が形成される。パッド電極とマーク状外観部とを接続する接続部が形成される。パッド電極はマーク状外観部と重なる位置に形成される。パッド電極の半導体基板の他方の主表面側の少なくとも一部を露出するように、半導体基板の他方の主表面側からパッド電極まで到達する開口部が形成される。マーク状外観部および接続部は、平面視における開口部の外周の少なくとも一部を囲むように形成される。半導体基板の一方の主表面側に、一方の主表面に沿うように拡がるように配置される層間絶縁膜を形成する工程をさらに備える。マーク状外観部は、層間絶縁膜と同一の層として一方の主表面に沿うように拡がる第１の部分と、絶縁膜として溝部の側面の全体を覆う第２の部分と、溝部内から第１の部分内まで溝部の側面が延びる方向に延びる第３の部分とを有するように形成される。
一実施の形態に係る半導体装置の製造方法は、裏面照射型の光電変換素子が形成される。半導体基板に形成した溝部の側面の全体を覆う絶縁膜を形成することによりマーク状外観部が形成される。パッド電極とマーク状外観部とを接続する接続部が形成される。パッド電極はマーク状外観部と重なる位置に形成される。パッド電極の半導体基板の他方の主表面側の少なくとも一部を露出するように、半導体基板の他方の主表面側からパッド電極まで到達する開口部が形成される。マーク状外観部および接続部は、平面視における開口部の外周の少なくとも一部を囲むように形成される。
一実施の形態によれば、裏面照射型の光電変換素子を有する半導体装置において、半導体基板の他方の主表面側からパッド電極まで到達する溝部の側面の全体を覆うマーク状外観部と、パッド電極とマーク状外観部とを接続する接続部とにより、当該開口部から内部への水分の侵入を抑制することができる。
一実施の形態の半導体装置の、ウェハの状態を示す概略平面図である。 図１中の点線で囲まれた領域ＩＩの概略拡大平面図である。 実施の形態１に係る半導体装置の、図２に示す領域Ａ，Ｂ，Ｃ，Ｄの構成を詳細に示す概略断面図である。 図３のパッド領域Ｂの構成を簡潔に示す概略平面図である。 実施の形態１に係る半導体装置の、図２に示す領域Ａ，Ｂの構成を簡潔に示す概略断面図である。 実施の形態１に係る半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態１に係る半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態１に係る半導体装置の製造方法の第３工程を示す概略断面図である。 実施の形態１に係る半導体装置の製造方法の第４工程を示す概略断面図である。 実施の形態１に係る半導体装置の製造方法の第５工程を示す概略断面図である。 実施の形態１に係る半導体装置の製造方法の第６工程を示す概略断面図である。 実施の形態１に係る半導体装置の製造方法の第７工程を示す概略断面図である。 実施の形態１に係る半導体装置の製造方法の第８工程を示す概略断面図である。 実施の形態１に係る半導体装置の製造方法の第９工程を示す概略断面図である。 実施の形態１に係る半導体装置の製造方法の第１０工程を示す概略断面図である。 実施の形態１に係る半導体装置の製造方法の第１１工程を示す概略断面図である。 実施の形態１に係る半導体装置の製造方法の第１２工程を示す概略断面図である。 実施の形態１に係る半導体装置の製造方法の第１３工程を示す概略断面図である。 比較例のパッド領域Ｂの構成を簡潔に示す概略断面図である。 実施の形態１のパッド領域Ｂの構成を簡潔に示す概略断面図である。 実施の形態２に係る半導体装置の、図２に示す領域Ａ，Ｂの構成を簡潔に示す概略断面図である。 実施の形態２に係る半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態２に係る半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態２に係る半導体装置の製造方法の第３工程を示す概略断面図である。 実施の形態２に係る半導体装置の製造方法の第４工程を示す概略断面図である。 実施の形態２に係る半導体装置の製造方法の第５工程を示す概略断面図である。 実施の形態２に係る半導体装置の製造方法の第６工程を示す概略断面図である。 実施の形態２に係る半導体装置の製造方法の第７工程を示す概略断面図である。 実施の形態２に係る半導体装置の製造方法の第８工程を示す概略断面図である。 実施の形態２に係る半導体装置の製造方法の第９工程を示す概略断面図である。 実施の形態３の第１例に係る半導体装置の、図２に示す領域Ａ，Ｂの構成を簡潔に示す概略断面図である。 図３１のパッド領域Ｂの構成を簡潔に示す概略平面図である。 実施の形態３の第１例に係る半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態３の第２例に係る半導体装置の、図２に示す領域Ａ，Ｂの構成を簡潔に示す概略断面図である。 実施の形態３の第２例に係る半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態４に係る半導体装置の、図２に示す領域Ａ，Ｂ，Ｃ，Ｄの構成を詳細に示す概略断面図である。 実施の形態４の第１例に係る半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態４の第２例に係る半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態５の第１例に係る半導体装置の、図２に示す領域Ａ，Ｂ，Ｄの構成を簡潔に示す概略断面図である。 実施の形態５の第２例に係る半導体装置の、図２に示す領域Ａ，Ｂ，Ｄの構成を簡潔に示す概略断面図である。 実施の形態５の第３例に係る半導体装置の、図２に示す領域Ａ，Ｂ，Ｄの構成を簡潔に示す概略断面図である。 実施の形態５の第４例に係る半導体装置の、図２に示す領域Ａ，Ｂ，Ｄの構成を簡潔に示す概略断面図である。 実施の形態５の第５例に係る半導体装置の、図２に示す領域Ａ，Ｂ，Ｄの構成を簡潔に示す概略断面図である。 実施の形態５の第６例に係る半導体装置の、図２に示す領域Ａ，Ｂ，Ｄの構成を簡潔に示す概略断面図である。 実施の形態６の第１例に係るパッド領域Ｂの構成を簡潔に示す概略平面図である。 実施の形態６の第２例に係るパッド領域Ｂの構成を簡潔に示す概略平面図である。 実施の形態６の第３例に係るパッド領域Ｂの構成を簡潔に示す概略平面図である。 実施の形態６の第４例に係るパッド領域Ｂの構成を簡潔に示す概略平面図である。 実施の形態６の第５例に係るパッド領域Ｂの構成を簡潔に示す概略平面図である。 実施の形態６の第６例に係るパッド領域Ｂの構成を簡潔に示す概略平面図である。
以下、実施の形態について図に基づいて説明する。
（実施の形態１）
まず図１〜図２を用いて、本実施の形態としてウェハ状態の半導体装置について説明する。
図１を参照して、半導体ウェハＷＦには、複数のＣＭＯＳイメージセンサ用のチップ領域ＩＭＣが形成されている。複数のチップ領域ＩＭＣの各々は矩形の平面形状を有し、互いに間隔をあけてアレイ状に配置されている。
図１および図２を参照して、複数のチップ領域ＩＭＣの各々には、後述する複数の光電変換素子から構成されている固体撮像素子が形成される。チップ領域ＩＭＣは、その中央部に位置する固体撮像素子領域Ａと、平面視において固体撮像素子領域Ａの外側に形成されるパッド領域Ｂと、平面視において固体撮像素子領域Ａおよびパッド領域Ｂを囲むように形成されるシールリング領域Ｃとを有している。パッド領域Ｂにはパッド電極ＰＡが、シールリング領域ＣにはシールリングＳＲが形成されている。
半導体ウェハＷＦにおいては、複数のチップ領域ＩＭＣの間に、ダイシングライン領域ＤＬＲが形成されている。半導体ウェハＷＦがダイシングライン領域ＤＬＲでダイシングされることにより、半導体ウェハＷＦは複数個の半導体チップに分割される。ダイシングライン領域ＤＬＲ（ダイシングライン領域Ｄ）は複数のチップ領域ＩＭＣのそれぞれを囲むように配置される。
ダイシングライン領域ＤＬＲには、固体撮像素子などの半導体装置が形成される際に用いられるマークＭＫ（カラーフィルタＣＦＴおよびマイクロレンズＬＮＳなどを形成する際のアライメントマーク、または位置合わせずれを検査するためのマークである、重ね合わせ検査マークもしくはいわゆるＢＯＸマーク）が形成される。
次に図３および図４を用いて、図２に示す各領域Ａ〜Ｄの具体的な構成について説明する。
図３を参照して、本実施の形態の固体撮像素子が形成された半導体装置は、たとえばシリコンからなる半導体基板ＳＩに形成されている。半導体基板ＳＩは図１の半導体ウェハＷＦの土台となっている。図３においては半導体基板ＳＩはｎ型としているが、半導体基板ＳＩはｐ型であってもよい。半導体基板ＳＩは一方の主表面Ｓ１と、一方の主表面の反対側の他方の主表面Ｓ２とを有している。半導体基板ＳＩが主表面Ｓ１，Ｓ２に沿って図２の領域Ａ〜Ｄに区画されることにより、半導体装置に領域Ａ〜Ｄが形成される。
チップ領域ＩＭＣの固体撮像素子領域Ａにおいては、半導体基板ＳＩ内に光電変換素子としてのフォトダイオードＰＤが形成されている。フォトダイオードＰＤは、ｎ型不純物領域ＮＲとｐ型不純物領域ＰＲとにより構成されている。図３においてはフォトダイオードＰＤが１つのみ示されるが実際には固体撮像素子領域Ａには複数のフォトダイオードＰＤが形成されている。たとえばｐ型不純物を含むｐ型ウェル領域ＰＷＲ１が半導体基板ＳＩの主表面Ｓ１に形成されており、ｎ型不純物領域ＮＲはｐ型ウェル領域ＰＷＲ１内の半導体基板ＳＩの主表面Ｓ１に形成されてもよい。ｎ型不純物領域ＮＲはｐ型不純物領域ＰＲとｐｎ接合を構成している。
固体撮像素子領域Ａにおいて、フォトダイオードＰＤは、転送用トランジスタＴＸの一部分をなすように配置されている。転送用トランジスタＴＸはいわゆるＭＩＳ（Metal Insulator Semiconductor）トランジスタとして形成されており、フォトダイオードＰＤが受光した際に光電変換により形成された電荷を（後述の容量領域ＦＤを用いて）電圧に変換したうえで他のトランジスタなどに転送する機能を有している。
転送用トランジスタＴＸは、１対のソース／ドレイン領域と、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。ソース領域は上記フォトダイオードＰＤに相当し、ドレイン領域は容量領域ＦＤに相当する。容量領域ＦＤはたとえばｎ型不純物領域として形成されている。１対のソース領域ＰＤおよび容量領域ＦＤは、（たとえばｐ型ウェル領域ＰＷＲ１内の）半導体基板ＳＩの主表面Ｓ１に互いに間隔をおいて配置されている。なお上記の容量領域ＦＤに加えてこれに隣り合うｎ型不純物領域ＮＲを含めた領域をドレイン領域と考えてもよい。このｎ型不純物領域ＮＲは上層配線と接続するために形成されている。１対のソース／ドレイン領域に挟まれる半導体基板ＳＵＢの主表面Ｓ１の上にはゲート絶縁膜ＧＩを挟んでゲート電極ＧＥが形成されている。
また、ｐ型ウェル領域ＰＷＲ１内の半導体基板ＳＵＢの主表面Ｓ１には、上層配線と接続するためｐ型不純物領域ＰＲが形成されている。
フォトダイオードＰＤを覆うように半導体基板ＳＩの主表面Ｓ１上には、シリコン窒化膜ＮＦとシリコン酸化膜ＯＦとの積層構造よりなる反射防止膜が形成されている。この反射防止膜ＮＦ，ＯＦの一方端はゲート電極ＧＥの一方上に乗り上げている。また反射防止膜ＮＦ，ＯＦの残渣としてゲート電極ＧＥの他方の側壁にはシリコン窒化膜ＮＦとシリコン酸化膜ＯＦとからなる側壁絶縁層ＳＷが形成されている。反射防止膜または側壁絶縁層を構成するシリコン窒化膜ＮＦとシリコン酸化膜ＯＦとの積層の順序は上記と逆であってもよい。
固体撮像素子領域Ａにおいて、フォトダイオードＰＤを含む転送用トランジスタＴＸの外側には、複数のフォトダイオードＰＤの動作を制御するための制御素子が形成されている。この制御素子はたとえばＭＩＳトランジスタＰＭＳを含んでおり、ＭＩＳトランジスタＰＭＳは半導体基板ＳＩの主表面Ｓ１に形成されている。なおたとえばｐ型不純物を含むｐ型ウェル領域ＰＷＲ２が半導体基板ＳＩの主表面Ｓ１に形成されており、ＭＩＳトランジスタＰＭＳのソース領域などの構成要素はｐ型ウェル領域ＰＷＲ２内の半導体基板ＳＩの主表面Ｓ１に形成されてもよい。
このＭＩＳトランジスタＰＭＳは、１対のたとえばｎ型のソース／ドレイン領域ＮＲ，ＮＮＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。１対のソース／ドレイン領域を構成するｎ型不純物領域ＮＮＲは、いわゆるＬＤＤ（Lightly Doped Drain）として形成された、ｎ型不純物領域ＮＲよりもｎ型不純物濃度が低い領域である。１対のソース／ドレイン領域の各々は、互いに間隔をあけて半導体基板ＳＩの主表面Ｓ１に形成されている。
１対のｎ型ソース／ドレイン領域ＮＲ，ＮＮＲに挟まれる半導体基板ＳＩの主表面Ｓ１の上にはゲート絶縁膜ＧＩを挟んでゲート電極ＧＥが形成されている。ゲート電極ＧＥの側壁には、反射防止膜の残渣として、窒化膜ＮＦと酸化膜ＯＦとからなる側壁絶縁層ＳＷが形成されている。
転送用トランジスタＴＸとＭＩＳトランジスタＰＭＳとのゲート電極ＧＥの材質はたとえば不純物がドープされた多結晶シリコンからなっていてもよく、またたとえば窒化チタン（ＴｉＮ）などの金属からなっていてもよい。
上記の転送用トランジスタＴＸとＭＩＳトランジスタＰＭＳとは、半導体基板ＳＩの主表面Ｓ１に形成されたフィールド酸化膜ＦＯにより互いに平面視において分離されている。フィールド酸化膜ＦＯの底面（半導体基板ＳＩの主表面Ｓ２に最も近い面）に接するようにフィールド酸化膜ＦＯの外側にはたとえばｐ型の分離領域ＩＳＲが配置されてもよい。この分離領域ＩＳＲは、フィールド酸化膜ＦＯの電気的分離作用を補強する機能を有する。
なおｎ型およびｐ型についてはすべて上記と逆になってもよい。
チップ領域ＩＭＣのパッド領域Ｂにおいては、半導体基板ＳＩの一方の主表面Ｓ１から他方の主表面Ｓ２側に向けて延びるマーク状外観部ＭＫが形成されている。マーク状外観部ＭＫは、周囲絶縁膜ＩＦ（絶縁膜）と内部導電膜ＣＦ（導電膜）とにより形成されている。
より具体的には、パッド領域Ｂの半導体基板ＳＩには、主表面Ｓ１から主表面Ｓ２側に向けて半導体基板ＳＩ内を延びるように溝部ＴＨ２が形成されている。この溝部ＴＨ２の内部の壁面、すなわち溝部ＴＨ２の内部の側面の全体を覆うように、周囲絶縁膜ＩＦが形成されている。本実施の形態においては周囲絶縁膜ＩＦは溝部ＴＨ２の内部の側面のみならずその底面も覆うように形成されている。溝部ＴＨ２内において周囲絶縁膜ＩＦに囲まれるように、周囲絶縁膜ＩＦの内側に内部導電膜ＣＦが形成されている。ここでは周囲絶縁膜ＩＦとしてたとえばシリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜が用いられることが好ましく、内部導電膜ＣＦとしてたとえば不純物がドープされた多結晶シリコンが用いられることが好ましい。本実施の形態においては溝部ＴＨ２内の周囲絶縁膜ＩＦおよび内部導電膜ＣＦがマーク状外観部ＭＫを構成している。
本実施の形態においては、マーク状外観部ＭＫ（溝部ＴＨ２）は、半導体基板ＳＩの一方の主表面Ｓ１から他方の主表面Ｓ２まで半導体基板ＳＩをその厚み方向に貫通するように形成されており、他方の主表面Ｓ２からさらに図の下側に突出している。
チップ領域ＩＭＣのシールリング領域Ｃにおいては、半導体基板ＳＩの一方の主表面Ｓ１に（たとえば固体撮像素子領域Ａと同様の）ｎ型不純物領域ＮＲおよびフィールド酸化膜ＦＯが形成されてもよい。
図３においては図１および図２の半導体ウェハＷＦがダイシングライン領域ＤＬＲにおいて個々のチップ領域ＩＭＣに切断された状態を示している。このため図３においてはチップ領域ＩＭＣの最外部であるシールリング領域Ｃの端部はエッジＥＧＥとして露出しており、チップ領域ＩＭＣ（領域Ａ〜Ｃ）とダイシングライン領域ＤＬＲ（領域Ｄ）とは互いに分けて図示されている。
ダイシングライン領域Ｄにおいては、半導体基板ＳＩ内に図２のダイシングライン領域ＤＬＲに示すマークＭＫが形成されている。このマークＭＫは少なくとも図３の断面図においてはパッド領域Ｂのマーク状外観部ＭＫと同様の態様を有しており、半導体基板ＳＩの主表面Ｓ１から主表面Ｓ２まで（主表面Ｓ２を超えて）半導体基板ＳＩ内を貫通するように延びる溝部ＴＨ２の内部の側面および底面の双方の全体を覆う周囲絶縁膜ＩＦ、およびその内部の内部導電膜ＣＦにより構成されている。
ダイシングライン領域ＤのマークＭＫは、後述するカラーフィルタＣＦＴおよびマイクロレンズＬＮＳなどを形成する際のアライメントマーク部として形成される。そしてこのマークＭＫを構成する周囲絶縁膜ＩＦおよび内部導電膜ＣＦは、上記マーク状外観部ＭＫを構成する周囲絶縁膜ＩＦおよび内部導電膜ＣＦと同一の層として形成される。このためマークＭＫはパッド領域Ｂのマーク状外観部ＭＫと同様の態様を有している。
次に、上記の各領域Ａ〜Ｄにおいては、半導体基板ＳＩの主表面Ｓ１上に、上記の転送用トランジスタＴＸ、ＭＩＳトランジスタＰＭＳ、マーク状外観部ＭＫなどを覆うように層間絶縁膜ＩＩ１が形成されている。チップ領域Ａ，Ｂ，Ｃにおいては、層間絶縁膜ＩＩ１上に、パターニングされた１層目の金属配線Ｍ１が形成されている。この１層目の金属配線Ｍ１は、層間絶縁膜ＩＩ１のコンタクトホール内を埋め込むコンタクト導電層ＣＴを通じて、たとえばｐ型不純物領域ＰＲ、ｎ型不純物領域ＮＲまたは内部導電膜ＣＦに電気的に接続されている。
上記の各領域Ａ〜Ｄにおいては、金属配線Ｍ１を覆うように層間絶縁膜ＩＩ１上に層間絶縁膜ＩＩ２が形成されている。チップ領域Ａ，Ｂ，Ｃにおいては、層間絶縁膜ＩＩ２上に、パターニングされた２層目の金属配線Ｍ２が形成されている。この２層目の金属配線Ｍ２は、層間絶縁膜ＩＩ２のスルーホール内を埋め込む導電性のビア層ＶＡを通じて１層目の金属配線Ｍ１と電気的に接続されている。
上記の各領域Ａ〜Ｄにおいては、金属配線Ｍ２を覆うように層間絶縁膜ＩＩ２上に層間絶縁膜ＩＩ３が形成されている。チップ領域Ａ，Ｂ，Ｃにおいては、層間絶縁膜ＩＩ３上に、パターニングされた３層目の金属配線Ｍ３が形成されている。この３層目の金属配線Ｍ３は、層間絶縁膜ＩＩ３のスルーホール内を埋め込む導電性のビア層ＶＡを通じて２層目の金属配線Ｍ２と電気的に接続されている。
金属配線Ｍ３は、複数の金属配線のうち最も上層（半導体基板ＳＩの主表面Ｓ１から最も離れた層）に形成されている。このため金属配線Ｍ３は金属配線Ｍ１〜Ｍ２よりも厚く形成されることが好ましい。
上記の各領域Ａ〜Ｄにおいては、金属配線Ｍ３を覆うように層間絶縁膜ＩＩ３上に層間絶縁膜ＩＩ４が形成されている。層間絶縁膜ＩＩ４の最上面（半導体基板ＳＩの主表面Ｓ１から最も離れた面）にはたとえばシリコンからなる支持基板ＳＵＢが貼り合わせられている。なお図示されないが、層間絶縁膜ＩＩ４と支持基板ＳＵＢとの貼り合わせはたとえばシリコン酸化膜からなる接合層によりなされることが好ましい。
上記において、層間絶縁膜ＩＩ１，ＩＩ２，ＩＩ３，ＩＩ４はたとえばシリコン酸化膜よりなっており、金属配線Ｍ１，Ｍ２，Ｍ３，Ｍ４はたとえばアルミニウムの薄膜により形成されている。コンタクト導電層ＣＴはコンタクトホール内に充填されるたとえばタングステンの薄膜により形成される。ビア層ＶＡは層間絶縁膜のスルーホール内を埋め込むたとえばタングステンの薄膜により形成される。
以上のようにチップ領域ＩＭＣの半導体基板ＳＩの主表面Ｓ１側には金属配線Ｍ１〜Ｍ３、コンタクト導電層ＣＴおよびビア層ＶＡからなる配線層ＩＬが形成され、この配線層ＩＬとフォトダイオードＰＤ（を含む転送用トランジスタＴＸ）とが電気的に接続されている。これにより、フォトダイオードＰＤを含む転送用トランジスタＴＸとその他の内部回路との間での電気信号の入出力が可能となっている。
一方、上位の各領域Ａ〜Ｄにおいては、半導体基板ＳＩの主表面Ｓ２側（図の主表面Ｓ２の下側）に反射防止膜ＡＲＣおよび層間絶縁膜ＩＩがこの順に積層されている。なおパッド領域Ｂおよびダイシングライン領域ＤＬＲのマーク（マーク状外観部）ＭＫが形成される領域においては、マークＭＫが主表面Ｓ２から図の下側に突出している場合にはこれに合わせるように反射防止膜ＡＲＣが図３の下側に突出（屈曲）してもよい。
反射防止膜ＡＲＣはたとえばシリコン窒化膜または金属酸化膜のような、屈折率の値がシリコン単結晶の屈折率とシリコン酸化膜の屈折率との中間の値を有する材質により形成されている。層間絶縁膜ＩＩはたとえばシリコン酸化膜により形成されている。
たとえば反射防止膜ＡＲＣが配置されなければ、シリコンからなる半導体基板ＳＩとシリコン酸化膜からなる層間絶縁膜ＩＩとが互いに接するように積層されるため、これらの屈折率の差により、当該領域に入射した光は高い割合で反射する。しかし半導体基板ＳＩと層間絶縁膜ＩＩとの間に、シリコン窒化膜などの屈折率がシリコン酸化膜とシリコン単結晶との中間の値を有する材質により形成された反射防止膜ＡＲＣを有することにより、上記の反射の割合を下げることができる。このため所望の光をより高効率にフォトダイオードＰＤに入射することができる。
層間絶縁膜ＩＩ上（図３の下側）には、特に領域ＡのＭＩＳトランジスタＰＭＳが形成される領域と重なる領域に、遮光膜ＬＳＦが形成されており、遮光膜ＬＳＦを覆うように平坦化膜ＦＦが形成されている。遮光膜ＬＳＦは特にＭＩＳトランジスタＰＭＳへの光の乱入を抑制するために形成されており、アルミニウムやタングステンの薄膜など、フォトダイオードＰＤに照射する光に対して遮光性を有する材料の薄膜により形成されている。
平坦化膜ＦＦは、たとえばＳＯＧ（Spin On Glass）のような塗布系のシリコン酸化膜が遮光膜ＬＳＦおよび層間絶縁膜ＩＩを覆うように塗布され、これを回転させることにより形成される。上記回転による形成後の平坦化膜ＦＦの上面（図の下側の面）は、凹凸が減少して平坦になる。
平坦化膜ＦＦにより平坦となった面上の、特に領域ＡのフォトダイオードＰＤが形成される領域と重なる領域に、図３に示されないがカラーフィルタＣＦＴおよびマイクロレンズＬＮＳ（図５参照）が形成されている。すなわち本実施の形態のＣＭＯＳイメージセンサは、フォトダイオードＰＤと電気信号のやり取りを行なう配線層ＩＬが形成された表面側（半導体基板ＳＩの主表面Ｓ１側）からではなくその反対側の裏面側（半導体基板ＳＩの主表面Ｓ２側）からマイクロレンズＬＮＳを通してフォトダイオードＰＤに光を照射するいわゆる裏面照射型である。
ここで図３および図４を用いて、パッド領域Ｂについてより詳細に説明する。
パッド領域Ｂにおいては、たとえば固体撮像素子領域Ａにおける最上層（半導体基板ＳＩの主表面Ｓ１から最も離れた層）の金属配線Ｍ３と同一の層としてパッド電極ＰＡが形成されている。このパッド電極ＰＡは、半導体基板ＳＩの主表面Ｓ１側において平面視においてマーク状外観部ＭＫと重なる位置に配置されている。
パッド電極ＰＡは、たとえば領域Ａの配線層ＩＬの少なくとも一部であるコンタクト導電層ＣＴ、金属配線Ｍ１，Ｍ２およびビア層ＶＡと同一の層として領域Ｂに形成されるコンタクト導電層ＣＴ、金属配線Ｍ１，Ｍ２およびビア層ＶＡからなる接続部ＳＲにより、マーク状外観部ＭＫの内部導電膜ＣＦと（電気的に）接続されている。
図３および図４を参照して、パッド領域Ｂにおいては、マーク状外観部ＭＫと平面視においてほぼ重なる位置に接続部ＳＲが形成されている。これらの領域ＳＲ，ＭＫはパッド領域Ｂ内の比較的外側の領域に、平面視においてパッド領域Ｂの中央部を囲むようにたとえば矩形状に形成されている。そしてパッド領域Ｂの中央部には、平坦化膜ＦＦの図の下側の面から（半導体基板ＳＩの他方の主表面Ｓ２側から）図の上下方向に延び、パッド電極ＰＡまで到達する開口部ＴＨが形成されている。すなわちパッド電極ＰＡの、半導体基板ＳＩの主表面Ｓ２側（下側）の面の少なくとも一部は、平坦化膜ＦＦの図の下側の面から（半導体基板ＳＩの他方の主表面Ｓ２側から）パッド電極ＰＡまで到達する開口部ＴＨにより露出されている。このパッド電極ＰＡの露出部から電気信号を取り出したりパッド電極ＰＡに電位を印加したりすることができる。
以上より、パッド領域Ｂにおいては、マーク状外観部ＭＫおよび接続部ＳＲは、平面視における開口部ＴＨの外周を矩形状に囲むように配置されている。図４に示すように、本実施の形態のパッド領域Ｂにおいては、マーク状外観部ＭＫおよび接続部ＳＲは、平面視における開口部ＴＨの外周の全体を囲むように配置されている。すなわちマーク状外観部ＭＫおよび接続部ＳＲは開口部ＴＨの外周を一周分、矩形状に囲むように配置されている。
一方、ダイシングライン領域ＤのマークＭＫは、図３の断面図で見る限りはパッド領域Ｂのマーク状外観部ＭＫと同様の態様を有するが、必ずしも平面視においてマーク状外観部ＭＫのような矩形状に周回する形状を有していなくてもよい。
また図２および図３を参照して、領域Ａ，Ｂ（フォトダイオードＰＤおよびパッド電極ＰＡ）を外側からたとえば矩形状に囲むように、チップ領域ＩＭＣ内の最外部のシールリング領域ＣにはシールリングＳＲが形成されている。シールリング領域ＣのシールリングＳＲは、パッド領域Ｂの接続部ＳＲのコンタクト導電層ＣＴ、金属配線Ｍ１，Ｍ２、ビア層ＶＡおよびパッド領域Ｂの金属配線Ｍ３と同一の層として形成される。このためシールリング領域ＣのシールリングＳＲは、基本的にパッド領域Ｂの接続部ＳＲと同様の態様を有している。ただしここでは領域Ｂの接続部ＳＲはパッド電極ＰＡを除外するものと定義し、領域ＣのシールリングＳＲはパッド電極ＰＡと同一の層である金属配線Ｍ３も含むものと定義する。
シールリング領域Ｃに形成されるシールリングＳＲは、ダイシングライン領域Ｄにおいて切断されたチップ領域ＩＭＣ（半導体チップ）のエッジＥＧＥから内部への水分の侵入を抑制する機能を有している。
以上が本実施の形態の半導体装置の構成であるが、図５を参照して、以降においては、図３および図４と基本的に同様であるが、図３の構成をより簡略化して示した概略断面図を用いて説明する。すなわち主に固体撮像素子領域Ａに複数形成されるフォトダイオードＰＤおよびパッド領域Ｂについて説明する。
次に図６〜図１８を用いて、以上に説明した本実施の形態の半導体装置（図５参照）の製造方法を説明する。ただし説明の便宜上、図６〜図１０には領域Ａ，Ｂ，Ｄが示されるのに対し、図１１〜図１８には領域Ａ，Ｂのみが示される。
図６を参照して、まず一方の主表面Ｓ１および他方の主表面Ｓ２を有する半導体基板ＳＩが準備される。このとき半導体基板ＳＩの内部に、主表面Ｓ１に沿うように形成されたたとえばシリコン酸化膜からなる絶縁膜層ＢＸが埋め込まれたいわゆるＳＯＩ（Silicon on Insulator）基板としてのＳＯＩウェハＳＷＦが準備されることが好ましい。ただしここでは説明の便宜上、図６における絶縁膜層ＢＸの上側の半導体基板を図３等に示す半導体基板ＳＩとし、図６における絶縁膜層ＢＸの下側の半導体基板を基板ＳＢとしている。このため基板ＳＢは半導体基板ＳＩと同一の材質からなっている。また半導体基板ＳＩの絶縁膜層ＢＸと接する主表面を図３等の主表面Ｓ２と同様の他方の主表面Ｓ２としている。
次に、たとえばＣＶＤ（Chemical Vapor Deposition）法を用いて、ＳＯＩウェハＳＷＦの主表面Ｓ１上にシリコン酸化膜ＩＩＩが形成される。シリコン酸化膜ＩＩＩ上に感光体としてのフォトレジストＰＨＲが塗布される。通常の写真製版技術により、特に領域Ｂ，Ｄにおいてマーク（マーク状外観部）ＭＫが形成されるべき領域と平面的に重なる領域に開口を有するようにフォトレジストＰＨＲがパターニングされる。このパターニングされたフォトレジストＰＨＲをマスクとしてシリコン酸化膜ＩＩＩがエッチングされることにより、マーク（マーク状外観部）ＭＫが形成されるべき領域と平面的に重なる領域に溝部ＴＨ１が形成される。
なお上記のようにダイシングライン領域ＤのマークＭＫが形成されるべき領域は必ずしもマーク状外観部ＭＫが形成されるべき領域のような周回する矩形状を有さなくてもよいが、ここでは便宜上この領域に形成される開口についてもパッド領域Ｂの開口と同様に溝部ＴＨ１と表現する。
図７を参照して、フォトレジストＰＨＲが通常のアッシングなどにより除去された後、形成されたシリコン酸化膜ＩＩＩのパターンをマスクとして、通常のエッチング技術により、領域Ｂ，Ｄの溝部ＴＨ１の真下に、ＳＯＩウェハＳＷＦの半導体基板ＳＩの一方の主表面Ｓ１から他方の主表面Ｓ２側に向けて延びる溝部ＴＨ２が形成される。このとき他方の主表面Ｓ２を超えてその真下の絶縁膜層ＢＸの一部（たとえば深さ数十ｎｍ分程度）をオーバーエッチングするように溝部ＴＨ２が形成されることが好ましい。
以上のように本実施の形態においては、パッド領域Ｂのマーク状外観部ＭＫを形成するための溝部ＴＨ２（第２の溝部）とダイシングライン領域ＤのマークＭＫを形成するための溝部ＴＨ２（第１の溝部）とは同時に形成される。この結果、パッド領域Ｂのマーク状外観部ＭＫを形成するための溝部ＴＨ２（第２の溝部）とダイシングライン領域ＤのマークＭＫを形成するための溝部ＴＨ２（第１の溝部）とはいずれも同じ深さ（絶縁膜層ＢＸの一部をオーバーエッチングする深さ）まで形成される。
図８を参照して、溝部ＴＨ２の内部の側面の全体および底面を覆うように、シリコン酸化膜ＩＩＩのパターン上に、たとえばＣＶＤ法により周囲絶縁膜ＩＦが形成される。次に周囲絶縁膜ＩＦの上面を覆うように、たとえばＣＶＤ法により内部導電膜ＣＦが形成される。周囲絶縁膜ＩＦおよび内部導電膜ＣＦにより溝部ＴＨ２の内部が充填される。
図９を参照して、ＣＭＰ（Chemical Mechanical Polishing）と呼ばれる化学機械的研磨法により、シリコン酸化膜ＩＩＩのパターン上の周囲絶縁膜ＩＦおよび内部導電膜ＣＦが除去され、周囲絶縁膜ＩＦおよび内部導電膜ＣＦが除去された面が平坦となるように研磨される。これにより溝部ＴＨ２内には周囲絶縁膜ＩＦおよび内部導電膜ＣＦからなるマークＭＫおよびマーク状外観部ＭＫが形成される。
本実施の形態においては、マークＭＫおよびマーク状外観部ＭＫは、半導体基板ＳＩの主表面Ｓ１から主表面Ｓ２まで半導体基板ＳＩを貫通するように延びており、主表面Ｓ２よりも図の下側まで突出するように延びている。
図１０を参照して、次に一般公知のＭＩＳトランジスタの製造技術を用いて、固体撮像素子領域Ａにおける半導体基板ＳＩ内に、フォトダイオードＰＤ、容量領域ＦＤ、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、フィールド酸化膜ＦＯなどが形成されることにより、複数の転送用トランジスタＴＸが形成される。
以上のように本実施の形態においては、マーク状外観部ＭＫは、フォトダイオードＰＤの形成される前に形成される。またマーク状外観部ＭＫおよびマークＭＫは、溝部ＴＨ２内において周囲絶縁膜ＩＦの内側にたとえば不純物がドープされた多結晶シリコンからなる内部導電膜ＣＦが形成されることにより形成される。
図１１を参照して、領域Ａ，Ｂともに、転送用トランジスタＴＸを覆うように、半導体基板ＳＩの主表面Ｓ１上に、たとえばＣＶＤ法により層間絶縁膜ＩＩ１が形成される。その後、当該層間絶縁膜ＩＩ１がＣＭＰにより上面が平坦となるように研磨される。さらに通常の写真製版技術およびエッチング技術により、容量領域ＦＤ（転送用トランジスタＴＸのドレイン領域としてのｎ型不純物領域）やマーク状外観部ＭＫの内部導電膜ＣＦに達するように層間絶縁膜ＩＩ１にコンタクトホールが形成される。次にそのコンタクトホールの内部にたとえばタングステンよりなる導電膜が充填される。この処理においてはたとえばＣＶＤ法が用いられ、層間絶縁膜ＩＩ１上にもタングステンの薄膜が形成される。層間絶縁膜ＩＩ１上のタングステンの薄膜はＣＭＰにより除去される。以上によりコンタクトホール内にはコンタクト導電層ＣＴが形成される。
図１２を参照して、層間絶縁膜ＩＩ１上にたとえばアルミニウムまたは銅からなる薄膜が、たとえばスパッタリングにより形成される。そして通常の写真製版技術およびエッチング技術により、各領域Ａ，Ｂにおいてコンタクト導電層ＣＴを覆うように金属配線Ｍ１が形成される。
次に詳述を省略するが、半導体基板ＳＩの一方の主表面Ｓ１側に、上記の層間絶縁膜ＩＩ１、コンタクト導電層ＣＴおよび金属配線Ｍ１の形成と同様の手順により、層間絶縁膜ＩＩ２，ＩＩ３，ＩＩ４、ビア層ＶＡ、金属配線Ｍ１〜Ｍ３およびパッド電極ＰＡが形成される（ビア層ＶＡはコンタクト導電層ＣＴと同様の手順により形成される）。したがって各領域Ａ，Ｂにおける上記同一の構成要素は同時に同一の処理により形成される（領域Ａの金属配線Ｍ３と領域Ｂのパッド電極ＰＡとは同一である）。すなわち領域Ｂの接続部ＳＲを形成する工程の少なくとも一部は領域Ａの配線層ＩＬを形成する工程と同時になされることにより、接続部ＳＲの金属配線Ｍ１，Ｍ２およびパッド電極ＰＡ（接続部の少なくとも一部）は、領域ＡにおいてフォトダイオードＰＤと電気的に接続される配線層ＩＬを構成する金属配線Ｍ１〜Ｍ３（金属配線の少なくとも一部）と同一の層を含むように形成される。
なおコンタクト導電層ＣＴおよびビア層ＶＡは、上記のタングステンの他に、たとえばチタン、窒化チタンまたは銅により形成されてもよい。また上記においては半導体基板ＳＩの主表面Ｓ１上に３層の層間絶縁膜ＩＩ２，ＩＩ３，ＩＩ４が形成されるが、層間絶縁膜の形成される層数はこれに限られない。
これにより領域Ａには配線層ＩＬが形成される。また領域Ｂにはマーク状外観部ＭＫと重なる位置にパッド電極ＰＡが形成され、かつパッド電極ＰＡとマーク状外観部ＭＫとを接続する接続部ＳＲが形成される。なお接続部ＳＲおよびマーク状外観部ＭＫは、平面視においてパッド電極ＰＡの比較的外側の領域と重なるように形成されることが好ましい。
なお図示されないが、シールリング領域ＣのシールリングＳＲを構成する金属配線Ｍ１〜Ｍ３、ビア層ＶＡ、コンタクト導電層ＣＴについても、固体撮像素子領域Ａの配線層ＩＬおよびパッド領域Ｂの接続部ＳＲを構成する上記金属配線Ｍ１〜Ｍ３およびビア層ＶＡなどと同一の層として同時に形成される。
図１３を参照して、ＣＭＰにより上面が平坦となるように研磨された層間絶縁膜ＩＩ４の上面の上に、たとえばシリコン酸化膜からなる図示されない接着層が、たとえばＣＶＤ法により形成される。
さらに、ＳＯＩウェハＳＷＦとは別個の、たとえばｎ型不純物を含むシリコンからなる支持基板ＳＵＢが準備され、この支持基板ＳＵＢの一方の主表面上に、たとえばシリコン酸化膜からなる図示されない接着層が、たとえばＣＶＤ法により形成される。そして層間絶縁膜ＩＩ４の上面上の接着層と支持基板ＳＵＢの主表面上の接着層とが互いに対向するように接触させた状態で、通常の接合技術により、両者が貼り合わせられる。
図１４を参照して、少なくとも絶縁膜層ＢＸの上面が露出するように、たとえばＣＭＰによる研磨がなされることにより基板ＳＢが除去される。次に基板ＳＢの残骸を除去するためにたとえばアルカリ溶液を用いて通常のウェットエッチングがなされることにより、基板ＳＢがほぼ完全に除去され、絶縁膜層ＢＸの平坦度の高い表面が露出される。このとき、絶縁膜層ＢＸはエッチングストッパとして機能する。
図１５を参照して、少なくともパッド領域Ｂにおけるマーク状外観部ＭＫの底面が露出するまで、たとえばＣＭＰによる研磨がなされることによりシリコン酸化膜からなる絶縁膜層ＢＸが除去される。次に絶縁膜層ＢＸの残骸を除去するためにたとえばフッ酸系の薬液を用いて通常のウェットエッチングがなされる。なお図１５に示すように半導体基板ＳＩが露出するまで絶縁膜層ＢＸが完全に除去されてもよいが、マーク状外観部ＭＫの底面が露出するまで絶縁膜層ＢＸが除去され、薄膜化された絶縁膜層ＢＸが残存してもよい。また図示されないが、ダイシングライン領域Ｄについても上記パッド領域Ｂと同様に、少なくともマークＭＫの底面が露出するまで絶縁膜層ＢＸが除去される。
図１６を参照して、図１５の工程において露出されたマーク状外観部ＭＫの底面を覆うように、半導体基板ＳＩ（または薄膜化された絶縁膜層ＢＸ）上に反射防止膜ＡＲＣ、層間絶縁膜ＩＩ、遮光膜ＬＳＦがこの順に積層される。なお図示されないが反射防止膜ＡＲＣの形成前にまず薄いシリコン酸化膜が形成されてもよい。
次に通常の写真製版技術により、遮光膜ＬＳＦのパターンが特にフォトダイオードＰＤと平面的に重ならない領域に形成されるためのフォトレジストＰＨＲのパターンが形成される。
図１７を参照して、まず上記フォトレジストＰＨＲのパターンを用いた通常のエッチング技術により、遮光膜ＬＳＦのパターンが形成される。フォトレジストＰＨＲが除去された後、遮光膜ＬＳＦを覆うように層間絶縁膜ＩＩ上に平坦化膜ＦＦが形成される。
次に平坦化膜ＦＦ上にフォトレジストＰＨＲが塗布され、通常の写真製版技術およびエッチング技術により、パッド電極ＰＡの他方の主表面Ｓ２側（図の下側）の面の少なくとも一部を露出するように、平坦化膜ＦＦから、層間絶縁膜ＩＩ、反射防止膜ＡＲＣ、半導体基板ＳＩ、層間絶縁膜ＩＩ１〜ＩＩ３を貫通してパッド電極ＰＡの表面の一部まで到達する開口部ＴＨが形成される。この開口部ＴＨは、平面視においてマーク状外観部ＭＫおよび接続部ＳＲの内部に形成される。逆に言えばマーク状外観部ＭＫおよび接続部ＳＲは、平面視において開口部ＴＨの外周の少なくとも一部を囲むように形成される。
図１８を参照して、領域Ａの平坦化膜ＦＦの上面（たとえばフォトダイオードＰＤと平面視において重なる領域）に、カラーフィルタＣＦＴおよびマイクロレンズＬＮＳが形成される。これらが形成される位置は、平坦化膜ＦＦの上方からたとえばダイシングライン領域ＤのマークＭＫ（またはパッド領域Ｂのマーク状外観部ＭＫ）を視認することにより調整される。
次に、図１９および図２０を参照しながら、本実施の形態の作用効果について説明する。
図１９を参照して、比較例においては、パッド領域Ｂにおいて、パッド電極ＰＡ（に接続される接続部ＳＲ）と（接地電位に固定される）半導体基板ＳＩとが、接続部ＳＲと半導体基板ＳＩとの間に配置されたフィールド酸化膜ＦＯによって電気的に絶縁されている。パッド電極ＰＡの電気信号は接続部ＳＲを通ってＭＩＳトランジスタのゲート電極ＧＥに伝えられる。
フィールド酸化膜ＦＯは耐湿性が低い。このため、たとえシールリング領域ＣのシールリングＳＲによりチップ領域ＩＭＣのエッジＥＧＥから内部への水分の侵入が抑制できたとしても、開口部ＴＨからフィールド酸化膜ＦＯを伝って水分が容易に半導体基板ＳＩのフォトダイオードＰＤなどの内部に侵入する可能性がある。この現象は、特にたとえば図１９のフィールド酸化膜ＦＯの左側の端部から右側の端部までの距離が短い場合に起こりやすくなる。
図２０を参照して、そこで本実施の形態においては、パッド電極ＰＡに接続される接続部ＳＲと半導体基板ＳＩとの電気的な絶縁が、溝部ＴＨ２の側面の全体および底面を覆う絶縁膜ＩＦを含むマーク状外観部ＭＫにより実現される。この場合、たとえば開口部ＴＨから半導体基板ＳＩ内に入ろうとする水分は、マーク状外観部ＭＫにおいては、絶縁膜ＩＦを溝部ＴＨの側面に沿って一周するように伝わらない限り、半導体基板ＳＩ内に侵入しない。また接続部ＳＲにおいては導電性の金属配線Ｍ１〜Ｍ３およびビア層ＶＡにより水分の侵入を抑制することができる。以上より本実施の形態は、図１９のフィールド酸化膜ＦＯを用いた場合に比べて、接続部ＳＲとマーク状外観部ＭＫとにより、パッド電極ＰＡの開口部ＴＨから半導体基板ＳＩ内への水分侵入を抑制する効果を高めることができる。
本実施の形態のマーク状外観部ＭＫは溝部ＴＨ２の側面および底面の全体を覆うように周囲絶縁膜ＩＦが形成されるが、たとえ側面のみの全体を覆うように周囲絶縁膜ＩＦが形成されたとしても、少なくとも溝部ＴＨ２の深さ分の長さ（通常はフィールド酸化膜ＦＯの幅よりも大きい）の水分の経路ができる。このため少なくともフィールド酸化膜ＦＯに比べて水分の侵入を抑制する効果が高められ、半導体装置の高い信頼性を確保することができる。
すなわち本実施の形態においては、チップ領域ＩＭＣのエッジＥＧＥから内部への水分侵入がシールリング領域ＣのシールリングＳＲにより抑制されるとともに、パッド電極ＰＡの開口部ＴＨからの水分侵入がパッド領域Ｂの接続部ＳＲおよびマーク状外観部ＭＫにより抑制される。このため、半導体装置の内部への水分侵入がより確実に抑制できる。
またマーク状外観部ＭＫが、溝部ＴＨ２内の絶縁膜ＩＦの内側に導電膜ＣＦを含む構成を有している。導電膜ＣＦは絶縁膜ＩＦに比べて耐水性が高いため、上記のように開口部ＴＨから半導体基板ＳＩ内に侵入しようとする水分をマーク状外観部ＭＫにおいてブロックする効果がいっそう高められる。導電膜ＣＦがあれば水分は図２０のマーク状外観部ＭＫを横方向に侵入することができない。このためたとえば図２０の構成においては、溝部ＴＨ２の側面の全体および底面を覆う周囲絶縁膜ＩＦを一周することにより初めて半導体装置内への水分の侵入が可能となる。このような周囲絶縁膜ＩＦおよび内部導電膜ＣＦを有するマーク状外観部ＭＫ、および上記の接続部ＳＲが、平面視における開口部ＴＨの外周の全体を囲むように配置されるため、マーク状外観部ＭＫなどが開口部ＴＨから内部への水分の侵入を抑制する効果がいっそう高められる。
マーク状外観部ＭＫが半導体基板ＳＩの一方の主表面Ｓ１から他方の主表面Ｓ２まで半導体基板ＳＩを貫通するように形成されるため、マーク状外観部ＭＫは（同じく半導体基板ＳＩを貫通する）ダイシングライン領域ＤのマークＭＫと同様に半導体基板ＳＩの他方の主表面Ｓ２側から視認してアライメントマークとして使用することも可能となる。このためマーク状外観部ＭＫはパッド電極ＰＡの半導体基板ＳＩとの絶縁性を確保する機能とともに、アライメントマークとしての機能を兼ね備えることができる。
上記のマーク状外観部ＭＫが半導体基板ＳＩを貫通する形状は、マーク状外観部ＭＫとダイシングライン領域ＤのアライメントマークとしてのマークＭＫとが同時に同一の層として形成されることにより形成可能となる。また上記のようにマークＭＫとマーク状外観部ＭＫとを同時に形成することにより、既存の工程（マークＭＫを形成する工程）を利用して（新たに工程を増やすことなく）マーク状外観部ＭＫを形成することができるため、工程削減およびコスト削減につながる。
またパッド領域Ｂの接続部ＳＲの少なくとも一部（金属配線Ｍ１，Ｍ２など）が固体撮像素子領域Ａの配線層ＩＬの少なくとも一部（金属配線Ｍ１，Ｍ２など）と同一の層を含むように形成されるため、既存の工程（配線層ＩＬを形成する工程）を利用して（新たに工程を増やすことなく）接続部ＳＲを形成することができるため、工程削減およびコスト削減につながる。
また本実施の形態においてはマーク状外観部ＭＫがフォトダイオードＰＤの前に形成されることから、これが逆の順序である場合に比べて工程数を削減することができる。
さらに本実施の形態においては、たとえばパッド領域Ｂにマーク状外観部ＭＫが形成されない場合に比べて、マーク状外観部ＭＫおよびマークＭＫを形成するための溝部ＴＨ２を同時に形成する際にエッチングすべき面積が大きくなる。このためエッチングの制御性が向上される。
（実施の形態２）
まず図２１を用いて、本実施の形態の半導体装置の、特に固体撮像素子領域Ａおよびパッド領域Ｂの構成について説明する。
図２１を参照して、本実施の形態においては、主にパッド領域Ｂのマーク状外観部ＭＫの構成において実施の形態１と異なっている。
具体的には、マーク状外観部ＭＫが、溝部ＴＨ２内の周囲絶縁膜ＩＦ（絶縁膜）と内部金属膜ＭＦ（導電膜）とにより形成されている。内部金属膜ＭＦは、固体撮像素子領域Ａのコンタクト導電層ＣＴと同一の層として形成されており、たとえば金属材料であるタングステンの薄膜により形成されている。
半導体基板ＳＩの主表面Ｓ１上には層間絶縁膜ＩＩ１，ＩＩ２がこの順に積層されている。内部金属膜ＭＦ（およびこれと同一の層であるコンタクト導電層ＣＴ）は、層間絶縁膜ＩＩ２および層間絶縁膜ＩＩ１を貫通する構成となっている。内部金属膜ＭＦはさらに半導体基板ＳＩの主表面Ｓ１から主表面Ｓ２まで半導体基板ＳＩをその厚み方向に貫通し、主表面Ｓ２からさらに図の下側に突出している。
周囲絶縁膜ＩＦは、層間絶縁膜ＩＩ２と同一の層として、層間絶縁膜ＩＩ１内および、半導体基板ＳＩの主表面Ｓ１から主表面Ｓ２までを延びる溝部ＴＨ２の側面の全体を覆うように形成されている。ただし周囲絶縁膜ＩＦは溝部ＴＨ２の底面をも覆うように形成されてもよい。
図２１において、内部金属膜ＭＦは溝部ＴＨ２内のみならずさらに層間絶縁膜ＩＩ２と同一の層の領域、および半導体基板ＳＩの主表面Ｓ２よりさらに図の下側まで延びている。本実施の形態においては溝部ＴＨ２の外側の内部金属膜ＭＦを含めてマーク状外観部ＭＫを構成すると考えてもよいし、溝部ＴＨ２内の内部金属膜ＭＦのみがマーク状外観部ＭＫを構成すると考えてもよい。
本実施の形態においては、各領域Ａ，Ｂにおいて、層間絶縁膜ＩＩ２上に金属配線Ｍ１が、層間絶縁膜ＩＩ３上に金属配線Ｍ２が、層間絶縁膜ＩＩ４上に金属配線Ｍ３およびパッド電極ＰＡが、それぞれ形成されており、これらの各金属配線Ｍ１〜Ｍ３同士を接続するようにビア層ＶＡが形成されている。すなわち本実施の形態の金属配線Ｍ１〜Ｍ３は実施の形態１の金属配線Ｍ１〜Ｍ３に比べて層間絶縁膜１層分ずつ上層に配置されている。また領域Ｂの半導体基板ＳＩの主表面Ｓ１にフィールド酸化膜ＦＯが形成されてもよい。
本実施の形態においても実施の形態１と同様に、パッド領域Ｂにおける開口部ＴＨが、平坦化膜ＦＦの図の下側の面から（半導体基板ＳＩの他方の主表面Ｓ２側から）図の上下方向に延び、パッド電極ＰＡまで到達するように形成されている。パッド領域Ｂにおけるマーク状外観部ＭＫおよび接続部ＳＲは、平面視における開口部ＴＨの外周の全体を矩形状に囲むように配置されている。
なお図示されないが、本実施の形態のシールリング領域Ｃは（金属配線Ｍ１〜Ｍ３が層間絶縁膜１層分ずつ上層に配置される点を除き）実施の形態１のシールリング領域Ｃ（図３参照）と基本的に同様の構成である。また本実施の形態のダイシングライン領域Ｄは（金属配線Ｍ１〜Ｍ３が層間絶縁膜１層分ずつ上層に配置される点を除き）実施の形態１のダイシングライン領域Ｄ（図３参照）と基本的に同様である。しかし当該ダイシングライン領域は、マークＭＫがパッド領域Ｂのマーク状外観部ＭＫと同様の態様（溝部ＴＨ２内の周囲絶縁膜ＩＦと内部金属膜ＭＦと）を有しており、半導体基板ＳＩの主表面Ｓ１にフィールド酸化膜ＦＯが形成されている。
なお、これ以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
次に図２２〜図３０を用いて、以上に説明した本実施の形態の半導体装置（図２１参照）の製造方法を説明する。ただし説明の便宜上、図２２〜図２７には領域Ａ，Ｂ，Ｄが示されるのに対し、図２８〜図３０には領域Ａ，Ｂのみが示される。
図２２を参照して、実施の形態１（図６参照）と同様に一方の主表面Ｓ１および他方の主表面Ｓ２を有し、半導体基板ＳＩおよび絶縁膜層ＢＸを含むＳＯＩウェハＳＷＦが準備される。固体撮像素子領域Ａにおける半導体基板ＳＩ内に、実施の形態１と同様にフォトダイオードＰＤ、容量領域ＦＤ、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、フィールド酸化膜ＦＯなどが形成されることにより、複数の転送用トランジスタＴＸが形成される。このとき領域Ｂ，Ｄにも、特にマーク状外観部ＭＫ、接続部ＳＲおよび開口部ＴＨと平面的に重なる領域には、半導体基板ＳＩの主表面Ｓ１にフィールド酸化膜ＦＯが形成される。パッド領域Ｂのフィールド酸化膜ＦＯは固体撮像素子領域Ａのフィールド酸化膜ＦＯと同時に形成される。
図２３を参照して、たとえばＣＶＤ法を用いて、転送用トランジスタＴＸを覆うように、ＳＯＩウェハＳＷＦの主表面Ｓ１上に、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ１が形成される。その後、当該層間絶縁膜ＩＩ１がＣＭＰにより上面が平坦となるように研磨される。
次に、層間絶縁膜ＩＩ１上に感光体としてのフォトレジストＰＨＲが塗布される。通常の写真製版技術により、特に領域Ｂ，Ｄにおいてマーク（マーク状外観部）ＭＫが形成されるべき領域と平面的に重なる領域に開口を有するようにフォトレジストＰＨＲがパターニングされる。このパターニングされたフォトレジストＰＨＲをマスクとして層間絶縁膜ＩＩ１がエッチングされることにより、マーク（マーク状外観部）ＭＫが形成されるべき領域と平面的に重なる領域に溝部ＴＨ１が形成される。なお層間絶縁膜ＩＩ１の主表面Ｓ２側（図の下側）のフィールド酸化膜ＦＯに達するように溝部ＴＨ１が形成されてもよい。
図２４を参照して、フォトレジストＰＨＲが通常のアッシングなどにより除去された後、形成されたシリコン酸化膜ＩＩＩのパターンをマスクとして、通常のエッチング技術により、領域Ｂ，Ｄの溝部ＴＨ１の真下に、ＳＯＩウェハＳＷＦの半導体基板ＳＩの一方の主表面Ｓ１から他方の主表面Ｓ２側に向けて延びる溝部ＴＨ２が形成される。本実施の形態においては溝部ＴＨ２を形成するためのエッチングは主表面Ｓ２において（絶縁膜層ＢＸをエッチングストッパとして）終了することが好ましい。このようにすれば複数の溝部ＴＨ２の間で図の上下方向の深さがほぼ一定になるように精密に制御することが可能となる。
図２５を参照して、溝部ＴＨ２の側面を覆うように、層間絶縁膜ＩＩ１上に、たとえばＣＶＤ法を用いて、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ２が形成される。層間絶縁膜ＩＩ２は溝部ＴＨ２の少なくとも側面の全体を覆い、底面の一部または全体を覆ってもよい。なお溝部ＴＨ２の内側においては、層間絶縁膜ＩＩ２が充填されないことによりエアギャップＡＧと呼ばれる空孔が形成されてもよい。
次に当該層間絶縁膜ＩＩ２がＣＭＰにより上面が平坦となるように研磨される。層間絶縁膜ＩＩ２上にフォトレジストＰＨＲが塗布される。通常の写真製版技術およびエッチング技術により、固体撮像素子領域Ａには、転送用トランジスタＴＸとの間で電気信号の入出力を行なうコンタクト導電層ＣＴを形成するためのホールＨＬが形成される。ホールＨＬは層間絶縁膜ＩＩ２，ＩＩ１を貫通して半導体基板ＳＩの主表面Ｓ１（たとえばドレイン領域としての容量領域ＦＤ）に達するように形成される。
図２６を参照して、図２５の工程のフォトレジストＰＨＲが除去された後、再度層間絶縁膜ＩＩ２上にフォトレジストＰＨＲが塗布され、通常の写真製版技術により溝部ＴＨ２内には層間絶縁膜ＩＩ２，ＩＩ１、半導体基板ＳＩを貫通して絶縁膜層ＢＸ内に達するように延びる溝部ＴＨ３が形成される。すなわち溝部ＴＨ３の底部は絶縁膜層ＢＸの一部（たとえば深さ数十ｎｍ分程度）をオーバーエッチングするように形成されることが好ましい。溝部ＴＨ３は図２５の工程において溝部ＴＨ２内に形成されたエアギャップＡＧを含むように溝部ＴＨ２内に空洞部が形成されたものである。この処理の後、溝部ＴＨ２内の側面の全体を覆うように層間絶縁膜ＩＩ２が形成されていることが好ましい。
図２７を参照して、図２６の工程のフォトレジストＰＨＲが除去された後、たとえばＣＶＤ法によりたとえばタングステンの薄膜が、溝部ＴＨ３内およびホールＨＬ内の双方を同時に充填するように、層間絶縁膜ＩＩ２上に形成される。その後、ＣＭＰにより層間絶縁膜ＩＩ２上のタングステンの薄膜は除去される。
これにより、溝部ＴＨ３内の当該タングステンの薄膜は溝部ＴＨ２内の内部金属膜ＭＦとして、溝部ＴＨ２内において溝部ＴＨ２の側面を覆う層間絶縁膜ＩＩ２の内側に配置される。またホールＨＬ内の当該タングステンの薄膜は固体撮像素子領域Ａのコンタクト導電層ＣＴとして形成される。
以上により、溝部ＴＨ２内の層間絶縁膜ＩＩ２は周囲絶縁膜ＩＦとして、周囲絶縁膜ＩＦの内側のタングステンの薄膜は内部金属膜ＭＦとして、これらは同時に形成される。周囲絶縁膜ＩＦと内部金属膜ＭＦとにより溝部ＴＨ２内にマーク状外観部ＭＫ（領域Ｂ）およびマークＭＫ（領域Ｄ）が形成される。
以上のように本実施の形態においては、マーク状外観部ＭＫは、フォトダイオードＰＤの形成された後に形成される。またマーク状外観部ＭＫおよびマークＭＫは、溝部ＴＨ２内において周囲絶縁膜ＩＦの内側にたとえばタングステンからなる内部金属膜ＭＦが形成されることにより形成される。
図２８を参照して、層間絶縁膜ＩＩ２上にたとえばアルミニウムまたは銅からなる薄膜が、たとえばスパッタリングにより形成される。そして通常の写真製版技術およびエッチング技術により、各領域Ａ，Ｂにおいてコンタクト導電層ＣＴを覆うように金属配線Ｍ１が形成される。
次に図１２の工程と同様に、層間絶縁膜ＩＩ３，ＩＩ４，ＩＩ５、ビア層ＶＡ、金属配線Ｍ２〜Ｍ３およびパッド電極ＰＡが形成される。したがって各領域Ａ，Ｂにおける上記同一の構成要素は同時に同一の処理により形成される（領域Ａの金属配線Ｍ３と領域Ｂのパッド電極ＰＡとは同一である）。これにより図１２の工程と同様に、領域Ａには配線層ＩＬが、領域Ｂには接続部ＳＲおよびパッド電極ＰＡが形成される。
図２９を参照して、図１３〜図１５と同様の処理がなされる。なお図２９においてはマーク状外観部ＭＫの底面が露出するまで絶縁膜層ＢＸが薄膜化するように部分的に除去されているが、半導体基板ＳＩが露出するまで絶縁膜層ＢＸが完全に除去されてもよい。
図３０を参照して、図１６〜図１８と同様の処理がなされることにより、パッド領域Ｂに開口部ＴＨが形成される。
なお、これ以外の本実施の形態の製造方法は実施の形態１の製造方法とほぼ同じであるため、その説明は繰り返さない。
次に本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の作用効果に加えて以下の作用効果を有する。
本実施の形態においては固体撮像素子領域Ａのコンタクト導電層ＣＴを形成するための金属材料であるタングステンの薄膜を形成する工程と同時に、マーク状外観部ＭＫ（マークＭＫ）を構成する内部金属膜ＭＦを構成する金属材料であるタングステンの薄膜が形成される。したがって既存の工程（コンタクト導電層ＣＴを形成する工程）を利用して（新たに工程を増やすことなく）マーク状外観部ＭＫを形成することができるため、工程削減およびコスト削減につながる。
また本実施の形態においては、フォトダイオードＰＤの形成後にマーク（マーク状外観部）ＭＫが形成される。フォトダイオードＰＤの形成時には高温の熱処理が必要となるが、フォトダイオードＰＤの形成後にマークＭＫを形成することにより、マークＭＫが当該熱処理を受けなくなる。このためマークＭＫが熱応力により変形などの欠陥を発生し、位置合わせの制御が低下する可能性を低減することができる。
（実施の形態３）
まず図３１を用いて、本実施の形態の半導体装置の、特に固体撮像素子領域Ａおよびパッド領域Ｂの構成について説明する。
図３１を参照して、本実施の形態の第１例においては、主にパッド電極ＰＡの位置において実施の形態２と異なっている。
具体的には、パッド電極ＰＡは固体撮像素子領域Ａにおける最下層の金属配線Ｍ１と同一の層として形成されている。この点において本実施の形態は、パッド電極ＰＡは固体撮像素子領域Ａにおける最上層の金属配線Ｍ３と同一の層として形成されている実施の形態１，２とは異なっている。
このようにパッド電極ＰＡは、必ずしも積層された最上層（半導体基板ＳＩの主表面Ｓ１から最も離れた層）の金属配線Ｍ３と同一の層として形成される必要はなく、当該最上層以外の金属配線Ｍ１，Ｍ２と同一の層として形成されてもよい。
なお通常、最上層の金属配線Ｍ３は他の層の金属配線Ｍ１，Ｍ２よりも厚く形成される。逆に言えば金属配線Ｍ１，Ｍ２は、主に半導体装置全体をより微細化する観点から、金属配線Ｍ３よりも薄く形成される。
このため薄い金属配線Ｍ１，Ｍ２と同一の層として形成されたパッド電極ＰＡは、金属配線Ｍ３と同一の層として形成されたパッド電極ＰＡよりも薄くなる。パッド電極ＰＡの表面には（主表面Ｓ２側すなわち図の下側から）半導体装置の測定用のプローブなどがセットされるが、パッド電極ＰＡが薄ければこのときプローブの先端部がパッド電極ＰＡにクラックなどの不具合を発生させる可能性がある。またパッド電極ＰＡの表面上にボンディングなどの処置を行なう際にも同様に、ボンディングワイヤの先端部がパッド電極ＰＡにクラックなどの不具合を発生させる可能性がある。
そこで図３１および図３２を参照して、パッド電極ＰＡの主表面Ｓ１側（図の上側）には、互いに間隔をあけて複数の溝形状配線ＴＭが、パッド電極ＰＡの主表面Ｓ１側の表面上に接するように配置されている。この溝形状配線ＴＭは、たとえば奥行き方向に関して開口部ＴＨの全体と平面視において重なるように短冊状に延びている。これらの溝形状配線ＴＭは、金属配線Ｍ２と金属配線Ｍ１とを接続するように配置されている。このため溝形状配線ＴＭは、平面視における金属配線Ｍ１内の比較的外部に配置されるビア層ＶＡ（実施の形態１，２のビア層ＶＡと同様の機能）と同一の層として、たとえばタングステンの薄膜により形成されている。
溝形状配線ＴＭは、金属配線Ｍ１（パッド電極ＰＡ）の主表面Ｓ１側（上側）の表面と接することにより、金属配線Ｍ１の厚み方向の強度を高めることができる。
なおパッド領域Ｂにおける金属配線Ｍ２と金属配線Ｍ３とは、実施の形態１，２と同様にビア層ＶＡにより接続されている。またパッド領域Ｂの金属配線Ｍ１〜Ｍ３はすべてパッド電極Ｍ１（ＰＡ）とほぼ同一の平面積を有している。
パッド領域Ｂの開口部ＴＨは、平坦化膜ＦＦの表面からパッド電極ＰＡまで到達するように形成される。パッド電極ＰＡが他の実施の形態よりも図の下側に配置される分、開口部ＴＨは他の実施の形態よりも図の上下方向に関して浅く掘られるように形成される。
なお本実施の形態の第１例においては、パッド領域Ｂのマーク状外観部ＭＫは、（特に溝部ＴＨ２内の）周囲絶縁膜ＩＦのみを含むものとし、その内側の内部金属膜ＭＦ（溝部ＴＨ２の外側も含む）は、実施の形態１，２におけるパッド電極ＰＡとマーク状外観部ＭＫとを接続する接続部ＳＲに相当するものであるとする。
なお、これ以外の本実施の形態の構成は、実施の形態２の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
図３３を用いて、本実施の形態の第１例の製造方法は、基本的に実施の形態２の製造方法と同様であるが、金属配線Ｍ１と同一の層として（同時に）パッド電極ＰＡが形成される。そして金属配線Ｍ１（パッド電極ＰＡ）を覆うように層間絶縁膜ＩＩ２上に層間絶縁膜ＩＩ３が形成された後、層間絶縁膜ＩＩ３にビア層ＶＡおよび溝形状配線ＴＭを形成するためのホールが同時に形成され、当該ホールが同時にタングステンなどの導電膜で充填される。これによりビア層ＶＡおよび溝形状配線ＴＭが形成される。
その後、各実施の形態と同様の方法により、金属配線Ｍ２，Ｍ３、ビア層ＶＡ、層間絶縁膜ＩＩ４，ＩＩ５が形成される。
なお、これ以外の本実施の形態の製造方法は実施の形態２の製造方法とほぼ同じであるため、その説明は繰り返さない。
図３４を参照して、本実施の形態の第２例は、実施の形態１（図５参照）の構成に本実施の形態の第１例のパッド領域Ｂの構成を適用したものである。なお本実施の形態の第２例においては、パッド領域Ｂのマーク状外観部ＭＫは、実施の形態１と同様に溝部ＴＨ２内の周囲絶縁膜ＩＦおよび内部導電膜ＣＦにより形成されている。マーク状外観部ＭＫとパッド電極ＰＡとを接続するコンタクト導電層ＣＴが、接続部ＳＲに相当する。
図３５を参照して、これは図３３と同様に、図３４の本実施の形態の第２例の製造方法の一工程を示している。このように本実施の形態の構成は、実施の形態１の構成に適用してもよいし、実施の形態２の構成に適用してもよい。
本実施の形態は、実施の形態１，２の作用効果に加えて以下の作用効果を有する。
本実施の形態においては、パッド電極ＰＡが半導体基板ＳＩにより近い側（図の下側の層）に形成されており、開口部ＴＨが他の実施の形態に比べて浅く形成されている。このためカラーフィルタＣＦＴおよびマイクロレンズＬＮＳの形成時の加工がより容易になる。これは開口部ＴＨが浅いことにより、カラーフィルタＣＦＴおよびマイクロレンズＬＮＳを塗布膜にて形成する際、被覆性（段差に対する埋め込み性および塗布膜の膜厚均質性）が向上するためである。
またパッド電極ＰＡが厚みの薄い金属配線Ｍ１，Ｍ２と同一の層として下層に形成されても、パッド電極ＰＡは図の上側から溝形状配線ＴＭにより厚み方向に支持される。このためパッド電極ＰＡの厚み方向の強度を確保することができ、たとえばパッド電極ＰＡにプローブがセットされた際におけるクラックなどの発生を抑制することができる。
（実施の形態４）
図３６を参照して、本実施の形態においては、パッド領域Ｂに加えて、シールリング領域Ｃにも、（シールリングＳＲの主表面Ｓ２側（図の下側）には）半導体基板ＳＩの主表面Ｓ１から主表面Ｓ２まで（主表面Ｓ２を超えて）半導体基板ＳＩ内を貫通するように延びるマーク状外観部ＭＫが形成されている。
シールリング領域Ｃのマーク状外観部ＭＫは、パッド領域Ｂのマーク状外観部ＭＫと同様の態様を有する他のマーク状外観部として形成されている。シールリング領域Ｃのマーク状外観部ＭＫは、パッド領域Ｂのマーク状外観部ＭＫを構成する周囲絶縁膜ＩＦおよび内部導電膜ＣＦと同一の層として形成されている。シールリング領域Ｃのマーク状外観部ＭＫの内部導電膜ＣＦは、シールリングＳＲのコンタクト導電層ＣＴと接続されている。
なお、これ以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
次に図３７を用いて、以上に説明した本実施の形態の半導体装置（図３６参照）の製造方法を説明する。説明の便宜上、図３７には領域Ａ，Ｂ，Ｃ，Ｄのすべてが示される。
図３７を参照して、基本的にたとえば実施の形態１の図６〜図１０と同様の処理がなされるが、ここでは領域Ｂ，Ｄに加えて領域Ｃにも、領域Ｂと同様に半導体基板ＳＩに溝部ＴＨ２が形成され、領域Ｂのマーク状外観部ＭＫと同一の層としての周囲絶縁膜ＩＦおよび内部導電膜ＣＦを含むマーク状外観部ＭＫ（他のマーク状外観部）が、領域Ｂのマーク状外観部ＭＫと同時に形成される。
図３６〜図３７においては実施の形態１にシールリング領域Ｃのマーク状外観部ＭＫを適用した例を示しているが、実施の形態２，３の構成にシールリング領域Ｃのマーク状外観部ＭＫを適用してもよい。具体的にはたとえば図３８を参照して、これは（図３７と同様に）実施の形態２のパッド領域Ｂのマーク状外観部ＭＫと同一の層としてシールリング領域Ｃに（他の）マーク状外観部ＭＫを形成する工程を示している。
これ以降の工程については実施の形態１の図１１〜図１８、実施の形態２の図２８〜図３０と基本的の同様である。
本実施の形態においては、パッド領域Ｂ、ダイシングライン領域Ｄに加えてシールリング領域Ｃにもマーク状外観部ＭＫを形成するための溝部ＴＨ２が形成されるため、実施の形態１〜３よりも溝部ＴＨ２を形成する際にエッチングされる領域の面積が大きくなる。このため溝部ＴＨ２を形成する際のエッチングの制御性が向上される。
（実施の形態５）
以下の図３９〜図４４においては説明の便宜上、領域Ａ，Ｂ，Ｄの構成を示している。
図３９を参照して、本実施の形態の第１例は基本的に実施の形態１（図５参照）と同様の構成であるが、パッド領域Ｂのマーク状外観部ＭＫ１がダイシングライン領域ＤのマークＭＫ２よりも浅く形成されている。すなわちダイシングライン領域ＤのマークＭＫ２は半導体基板ＳＩの主表面Ｓ１から主表面Ｓ２まで半導体基板ＳＩを貫通するように延びているのに対し、パッド領域Ｂのマーク状外観部ＭＫ１は主表面Ｓ１から主表面Ｓ２に向かう方向に延びているものの、主表面Ｓ２には到達せず、半導体基板ＳＩ内に終端を有している。
上記の各実施の形態においては、パッド領域Ｂのマーク状外観部ＭＫを形成するための溝部ＴＨ２（第２の溝部）とダイシングライン領域ＤのマークＭＫ（アライメントマーク部）を形成するための溝部ＴＨ２（第１の溝部）とは同時に形成される。これに対して本実施の形態においては、パッド領域Ｂのマーク状外観部ＭＫを形成するための溝部ＴＨ２（第２の溝部）とダイシングライン領域ＤのマークＭＫを形成するための溝部ＴＨ２（第１の溝部）とは異なる工程により（異なるタイミングで）形成される。上記第１の溝部と第２の溝部とはいずれが先に形成されてもよい。
図３９のようにパッド領域Ｂのマーク状外観部ＭＫ１がダイシングライン領域ＤのマークＭＫ２と異なる態様となるように形成される場合（特にマーク状外観部ＭＫ１とマークＭＫ２との溝部ＴＨ２の深さなどが異なる場合）には、基本的にマーク状外観部ＭＫ１とマークＭＫ２との溝部ＴＨ２とは異なる工程により形成される。次にマーク状外観部ＭＫ１とマークＭＫ２との溝部ＴＨ２とは異なる工程により形成されるその他の例を図４０〜図４４に示している。
図４０を参照して、本実施の形態の第２例においては、パッド領域Ｂのマーク状外観部ＭＫ１は実施の形態２のマーク状外観部ＭＫと同様であり、ダイシングライン領域ＤのマークＭＫ２は実施の形態１のマークＭＫと同様である。
図４１を参照して、本実施の形態の第３例においては、パッド領域Ｂのマーク状外観部ＭＫ１は実施の形態１のマーク状外観部ＭＫと同様であり、ダイシングライン領域ＤのマークＭＫ２は実施の形態２のマークＭＫと同様である。
図４２を参照して、本実施の形態の第４例においては、図４０と基本的に同様の構成であるが、パッド領域Ｂのマーク状外観部ＭＫ１は主表面Ｓ２に達しない態様で形成されている。
図４３を参照して、本実施の形態の第５例においては、図４１と基本的に同様の構成であるが、パッド領域Ｂのマーク状外観部ＭＫ１は主表面Ｓ２に達しない態様で形成されている。
図４４を参照して、本実施の形態の第６例においては、図４３と基本的に同様の構成であるが、実施の形態３のようにパッド電極ＰＡが金属配線Ｍ１と同一の層として形成されている。
本実施の形態のようにパッド領域Ｂのマーク状外観部ＭＫ１を形成するための溝部ＴＨ２（第２の溝部）とダイシングライン領域ＤのマークＭＫ２を形成するための溝部ＴＨ２（第１の溝部）とを異なる工程で形成すれば、特にパッド領域Ｂの溝部ＴＨ２の深さを任意に制御することができる。またたとえば図３９のようにパッド領域Ｂにおける溝部ＴＨ２が主表面Ｓ２に達しないように浅く形成すれば、主表面Ｓ２に達するように深く形成する場合に比べて、当該溝部ＴＨ２（第２の溝部）内への絶縁膜および導電膜の埋め込みが容易になる。
また本実施の形態においては、パッド領域Ｂのマーク状外観部ＭＫ１とダイシングライン領域ＤのマークＭＫとを異なる工程で形成することにより、たとえば図４０のように、両者が異なる態様となるように形成することができる。
（実施の形態６）
上記の各実施の形態においては、基本的に図５および図３２に示すように、パッド領域Ｂの開口部ＴＨの周囲の接続部ＳＲ（およびマーク状外観部ＭＫ）は平面視において開口部ＴＨの外周の全体を囲むように、たとえば矩形の平面形状を有するように形成される。しかし図４５〜図５０に示すように、パッド領域Ｂの開口部ＴＨの周囲の接続部ＳＲ（およびマーク状外観部ＭＫ）は平面視において開口部ＴＨの外周の一部のみを囲むように形成されてもよい。図４５〜図４７はたとえば図５のパッド領域Ｂの態様の変形例を、図４８〜図５０はたとえば図３２のパッド領域Ｂの態様の変形例を、それぞれ示している。また図示されないが、本実施の形態の上記各図の態様は、実施の形態１〜５のいずれの構成に適用してもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
Ａ 固体撮像素子領域、ＡＧ エアギャップ、ＡＲＣ 反射防止膜、Ｂ パッド領域、ＢＸ 絶縁膜層、Ｃ シールリング領域、ＣＦ 内部導電膜、ＣＦＴ カラーフィルタ、ＣＴ コンタクト導電層、Ｄ，ＤＬＲ ダイシングライン領域、ＦＤ 容量領域、ＦＦ 平坦化膜、ＦＯ フィールド酸化膜、ＧＥ ゲート電極、ＧＩ ゲート絶縁膜、ＨＬ ホール、ＩＦ 周囲絶縁膜、ＩＩ，ＩＩ１，ＩＩ２，ＩＩ３，ＩＩ４ 層間絶縁膜、ＩＩＩ シリコン酸化膜、ＩＭＣ チップ領域、ＩＳＲ 分離領域、ＬＮＳ マイクロレンズ、ＬＳＦ 遮光膜、Ｍ１，Ｍ２ 金属配線、ＭＦ 内部金属膜、ＭＫ マーク（マーク状外観部）、ＮＦ シリコン窒化膜、ＮＮＲ，ＮＲ ｎ型不純物領域、ＯＦ シリコン酸化膜、ＰＡ パッド電極、ＰＤ フォトダイオード、ＰＨＲ フォトレジスト、ＰＭＳ ＭＩＳトランジスタ、ＰＲ ｐ型不純物領域、ＰＷＲ１，ＰＷＲ２ ｐ型ウェル領域、Ｓ１ 一方の主表面、Ｓ２ 他方の主表面、ＳＢ 基板、ＳＩ 半導体基板、ＳＲ シールリング（接続部）、ＳＵＢ 支持基板、ＳＷ 側壁絶縁層、ＳＷＦ ＳＯＩウェハ、ＴＨ 開口部、ＴＨ１，ＴＨ２ 溝部、ＴＭ 溝形状配線、ＴＸ 転送用トランジスタ、ＶＡ ビア層、ＷＦ 半導体ウェハ。

Claims (17)

  1. チップ領域を備え、
    前記チップ領域は、
    主表面を有する半導体基板と、
    前記半導体基板内に形成された光電変換素子と、
    前記半導体基板の一方の前記主表面から、前記一方の主表面の反対側の、前記光電変換素子に光を照射する他方の前記主表面側に向けて延びるマーク状外観部と、
    前記半導体基板の前記一方の主表面側において前記マーク状外観部と重なる位置に配置されるパッド電極と、
    前記パッド電極と前記マーク状外観部とを接続する接続部とを含み、
    前記マーク状外観部は、前記半導体基板内に形成された溝部の側面の全体を覆う絶縁膜を含み、
    前記パッド電極の前記他方の前記主表面側の少なくとも一部は、前記半導体基板の前記他方の主表面側から前記パッド電極まで到達する開口部により露出されており、
    前記マーク状外観部および前記接続部は、平面視における前記開口部の外周の少なくとも一部を囲むように配置され、
    前記半導体基板の前記一方の主表面側に、前記一方の主表面に沿うように拡がるように配置される層間絶縁膜をさらに備え、
    前記マーク状外観部は、前記層間絶縁膜と同一の層として前記一方の主表面に沿うように拡がる第１の部分と、前記絶縁膜として前記溝部の側面の全体を覆う第２の部分と、前記溝部内から前記第１の部分内まで前記溝部の側面が延びる方向に延びる第３の部分とを有する、半導体装置。
  2. 前記マーク状外観部は、前記半導体基板の前記一方の主表面から前記他方の主表面まで前記半導体基板を貫通する、請求項１に記載の半導体装置。
  3. 前記マーク状外観部および前記接続部は、平面視における前記開口部の外周の全体を囲むように配置される、請求項１に記載の半導体装置。
  4. 前記マーク状外観部は、前記絶縁膜の内側に配置された導電膜を含む、請求項１に記載の半導体装置。
  5. 前記導電膜は金属材料により形成される、請求項４に記載の半導体装置。
  6. 前記チップ領域内の最外部には、前記光電変換素子および前記パッド電極を平面視において囲むシールリングが配置され、
    前記シールリングの前記他方の主表面側には前記マーク状外観部と同一の層としての他のマーク状外観部が配置される、請求項１に記載の半導体装置。
  7. 前記光電変換素子は、複数の金属配線を有する配線層と電気的に接続され、
    前記接続部の少なくとも一部は、前記金属配線の少なくとも一部と同一の層を含むように形成される、請求項１に記載の半導体装置。
  8. 前記チップ領域は前記半導体基板において互いに間隔をあけてアレイ状に複数配置され、
    互いに隣り合う１対の前記チップ領域に挟まれたダイシング領域には、前記一方の主表面から前記他方の主表面まで前記半導体基板を貫通するように延びるアライメントマーク部が配置され、
    前記アライメントマーク部は、前記マーク状外観部と同一の層として形成される、請求項１に記載の半導体装置。
  9. チップ領域を含む半導体装置の製造方法であって、
    主表面を有する半導体基板を準備する工程と、
    前記半導体基板内に光電変換素子を形成する工程と、
    前記半導体基板の一方の前記主表面から、前記一方の主表面の反対側の、前記光電変換素子に光を照射する他方の前記主表面側に向けて延びる溝部を形成する工程と、
    前記溝部の側面の全体を覆う絶縁膜を形成することによりマーク状外観部を形成する工程と、
    前記マーク状外観部と接続される接続部を形成する工程と、
    前記半導体基板の前記一方の主表面側において前記マーク状外観部と重なる位置に、前記接続部に接続されるパッド電極を形成する工程と、
    前記パッド電極の前記他方の主表面側の少なくとも一部を露出するように、前記半導体基板の前記他方の主表面側から前記パッド電極まで到達する開口部を形成する工程とを備え、
    前記マーク状外観部および前記接続部は、平面視における前記開口部の外周の少なくとも一部を囲むように形成され、
    前記半導体基板の前記一方の主表面側に、前記一方の主表面に沿うように拡がるように配置される層間絶縁膜を形成する工程をさらに備え、
    前記マーク状外観部は、前記層間絶縁膜と同一の層として前記一方の主表面に沿うように拡がる第１の部分と、前記絶縁膜として前記溝部の側面の全体を覆う第２の部分と、前記溝部内から前記第１の部分内まで前記溝部の側面が延びる方向に延びる第３の部分とを有するように形成される、半導体装置の製造方法。
  10. 前記半導体基板には、前記光電変換素子および前記パッド電極を含む前記チップ領域が、互いに間隔をあけてアレイ状に複数形成され、
    互いに隣り合う１対の前記チップ領域に挟まれたダイシング領域に、前記一方の主表面から前記他方の主表面まで前記半導体基板を貫通するように延びるアライメントマーク部が形成される工程をさらに備え、
    前記アライメントマーク部を形成するための第１の溝部は前記マーク状外観部を形成するための第２の溝部と同時に形成される、請求項９に記載の半導体装置の製造方法。
  11. 前記半導体基板には、前記光電変換素子および前記パッド電極を含む前記チップ領域が、互いに間隔をあけてアレイ状に複数形成され、
    互いに隣り合う１対の前記チップ領域に挟まれたダイシング領域に、前記一方の主表面から前記他方の主表面に向かう方向に延びるアライメントマーク部が形成される工程をさらに備え、
    前記アライメントマーク部を形成するための第１の溝部は前記マーク状外観部を形成するための第２の溝部と異なる工程により形成される、請求項９に記載の半導体装置の製造方法。
  12. 前記マーク状外観部を形成する工程は、前記光電変換素子を形成する工程の前になされ、
    前記マーク状外観部を形成する工程は、前記絶縁膜の内側に導電膜を形成する工程を含む、請求項９に記載の半導体装置の製造方法。
  13. 前記マーク状外観部を形成する工程は、前記光電変換素子を形成する工程の後になされ、
    前記マーク状外観部を形成する工程は、前記絶縁膜の内側に金属材料の導電膜を形成する工程を含む、請求項９に記載の半導体装置の製造方法。
  14. 前記光電変換素子と電気的に接続されるコンタクト導電層を構成する導電膜を形成する工程をさらに備え、
    前記金属材料の導電膜を形成する工程は、前記光電変換素子と電気的に接続される前記コンタクト導電層を構成する導電膜を形成する工程と同時になされる、請求項１３に記載の半導体装置の製造方法。
  15. 前記チップ領域の最外部に、前記光電変換素子および前記パッド電極を平面視において囲むシールリングを形成する工程と、
    前記シールリングの前記他方の主表面側に前記マーク状外観部と同一の層としての他のマーク状外観部を形成する工程とをさらに備え、
    前記他のマーク状外観部を形成する工程は前記溝部の内壁面を覆う絶縁膜を形成することによりマーク状外観部を形成する工程と同時になされる、請求項９に記載の半導体装置の製造方法。
  16. 前記半導体基板の前記一方の主表面側に、光電変換素子と電気的に接続される、複数の金属配線が積層された構成を有する配線層を形成する工程をさらに備え、
    前記接続部を形成する工程の少なくとも一部は前記配線層を形成する工程と同時になされることにより、前記接続部の少なくとも一部は、前記金属配線の少なくとも一部と同一の層を含むように形成される、請求項９に記載の半導体装置の製造方法。
  17. 前記パッド電極は、積層された複数の前記金属配線のうち最も前記一方の主表面から離れた層の前記金属配線以外の前記金属配線と同一の層として形成される、請求項１６に記載の半導体装置の製造方法。
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