JP6194004B2 - 増幅回路 - Google Patents
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Description
これにより、前記差動対を含む初段の差動増幅段では、フリッカノイズ等の低周波ノイズの影響が小さい高周波数帯域にシフトされた状態で差動信号の増幅が行われるため、増幅結果の差動信号に含まれる低周波ノイズの成分が大幅に低減する。また、前記出力増幅段が有する低域通過フィルタ特性によって前記極性反転動作による高い周波数の成分が減衰するため、前記出力増幅段の出力信号は、低周波ノイズと高周波ノイズの両方が低減された信号となる。
これにより、フリッカノイズ等の低周波ノイズの影響が小さい高周波数帯域にシフトされた状態の差動信号に対する増幅ゲインが高められるため、出力信号に含まれる低周波ノイズ成分が低減する。
上記の構成によれば、前記第1の電源ラインから前記可変抵抗素子及び前記抵抗回路を介して前記差動対の前記一対の第1端子へそれぞれ電流が流れるように構成されており、前記差動対の前記一対の第2端子におけるコモンモード電圧が前記基準電圧に応じた所定の電圧に近づくように、前記可変抵抗素子の抵抗が前記コモンモード帰還回路によって制御される。これにより、差動対の各トランジスタに流れるバイアス電流が電源電圧の影響で変化し難くなり、電源電圧の影響によるバイアス電流の変動が抑制され、前記増幅回路のゲインが安定化され、電源電圧の変動による出力信号の変動が低減される。
図1に示す増幅回路は、差動対10と、負荷回路20と、出力増幅段30と、帰還回路40と、第1チョッピング回路51,第2チョッピング回路52,第3チョッピング回路53と、差動増幅段60と、抵抗回路70と、p型MOSのトランジスタQ9と、コモンモード帰還回路80と、基準電圧発生回路90とを有する。
差動対10は、本発明における差動対の一実施形態である。
負荷回路20は、本発明における負荷回路の一実施形態である。
出力増幅段30は、本発明における出力増幅段の一実施形態である。
帰還回路40は、本発明における帰還回路の一実施形態である。
第1チョッピング回路51は、本発明における第1チョッピング回路の一実施形態である。
第2チョッピング回路52は、本発明における第2チョッピング回路の一実施形態である。
第3チョッピング回路53は、本発明における第3チョッピング回路の一実施形態である。
差動増幅段60は、本発明における差動増幅段の一実施形態である。
抵抗回路70は、本発明における抵抗回路の一実施形態である。
p型MOSのトランジスタQ9は、本発明における可変抵抗素子の一実施形態である。
コモンモード帰還回路80は、本発明におけるコモンモード帰還回路の一実施形態である。
基準電圧発生回路90は、本発明における基準電圧発生回路の一実施形態である。
第1チョッピング回路51は、例えば図2に示すように、差動信号が入出力される2組の端子対(T11とT12,T21とT22)と、この端子対同士の接続を切り換えるスイッチ回路SW1〜SW4を有する。
スイッチ回路SW1は、端子T11と端子T21との接続経路をオン・オフする。スイッチ回路SW2は、端子T12と端子T22との接続経路をオン・オフする。スイッチ回路SW3は、端子T11と端子T22との接続経路をオン・オフする。スイッチ回路SW4は、端子T12と端子T21との接続経路をオン・オフする。
第2チョッピング回路52は、例えば図2に示す構成を有しており、上述した第1チョッピング回路51と同様な接続経路のスイッチングを行う。
第3チョッピング回路53は、例えば図2に示す構成を有しており、上述した第1チョッピング回路51及び第2チョッピング回路52と同様な接続経路のスイッチングを行う。
図3の例において、コモンモード帰還回路80は、p型MOSの第4トランジスタQ4,第5トランジスタQ5,第6トランジスタQ6と、カレントミラー回路81と、第2定電流回路82を有する。基準電圧発生回路90は、p型MOSの第3トランジスタQ3と第1定電流回路91を有する。
入力端子I1の電圧が入力端子I2の電圧に比べて低くなると、p型MOSの第1トランジスタQ1に流れるドレイン電流がp型MOSの第2トランジスタQ2のドレイン電流に比べて大きくなる。この場合、抵抗R1の電圧が抵抗R2の電圧より高くなり、n型MOSのトランジスタQ7のゲート電圧がn型MOSトランジスタQ8のゲート電圧より高くなるため、出力端子O1の電圧が出力端子O2に比べて低くなる。出力端子O1の電圧が出力端子O2に比べて低くなると、帰還回路40の抵抗R6に流れる電流が抵抗R7に流れる電流に比べて大きくなるため、p型MOSの第1トランジスタQ1のソースに流れ込む電流をp型MOSの第2トランジスタQ2のソースに流れ込む電流に比べて小さくする方向に負帰還が働く。
他方、入力端子I1の電圧が入力端子I2の電圧に比べて高くなると、上記と逆の動作により、出力端子O1の電圧が出力端子O2に比べて低くなるとともに、そのゲインを抑える方向に負帰還が働く。
図4に示すインスツルメンテーション・アンプのように、MOSトランジスタの高インピーダンスのゲートに出力信号を帰還する方式の場合、MOSトランジスタの相互コンダクタンスgmが多少変動しても、負帰還をかけた状態の増幅回路のゲインがこれに応じて大きく変化することはない。これに対し、図1に示す増幅回路では、MOSトランジスタの相互コンダクタンスgmが負帰還をかけた状態の増幅回路のゲインを決める要素の1つになっているため、相互コンダクタンスgmの変動は直接的にゲインの変動をもたらす。
他方、差動電圧(Vd1,Vd2)の同相電圧が低下すると、上記と逆の動作によって、p型MOSの第6トランジスタQ6のドレインから出力されるバイアス電圧Vcは低下方向に変化し、差動電圧(Vd1,Vd2)の同相電圧の低下を抑える方向に帰還が働く。
このような負帰還動作によって、差動電圧(Vd1,Vd2)の同相電圧は、基準電圧Vrに応じた所定の電圧へ近づくように制御される。
以上が、図1〜図3に示す増幅回路の直流状態における動作である。
この場合も、基本的には直流状態の場合と同様に差動信号の増幅が行われるのであるが、直流状態の場合と異なる点は、初段の差動増幅段(10,20,70,Q9)と次段の差動増幅段60において増幅される差動信号の周波数成分が、直流状態の場合に比べて高い周波数帯域にシフトしていることにある。直流若しくは低周波の微小信号を増幅する上で障害となるフリッカノイズ(1/fノイズ)は、周波数が低くなるほど増大するが、高い周波数帯域ではほとんどなくなる。従って、初段の差動増幅段(10,20,70,Q9)と次段の差動増幅段60では、フリッカノイズのほとんどない高周波帯域において差動信号が増幅されることになるため、増幅された出力信号に含まれるフリッカノイズ成分が大幅に小さくなる。また、出力増幅段30においては、位相補償によるローパスフィルタ特性を利用して、第1乃至第3チョッピング回路51〜53の極性反転動作に伴い発生した高周波数成分が減衰される。その結果、出力増幅段30から出力される差動信号は、フリッカノイズと第1乃至第3チョッピング回路51〜53のノイズが共に除去された、非常に低ノイズの信号となる。
従って、例えばホイートストンブリッジ形式の抵抗センサなどから入力される直流若しくは低周波の微小信号を、非常に低いノイズで増幅することが可能になり、高精度なセンサを実現することが可能となる。
入力段のトランジスタの数が少なくなることにより、消費電流を減らすことができるとともに、回路規模を小さくすることができる。
従って、差動対10を含む初段の差動増幅段においては、フリッカノイズの影響が小さい高周波数帯域にシフトされた状態で差動信号の増幅が行われることになるため、増幅結果の差動信号に含まれるフリッカノイズの成分を大幅に低減することができる。
上述した実施形態では、第1の電源ラインの電圧が第2の電源ラインの電圧より高くなっているが、トランジスタの種類によっては、第1の電源ラインをグランドレベルとして、第2の電源ラインを電源電圧とすることになる。
Claims (8)
- 一対の第1トランジスタ及び第2トランジスタを含む差動対であって、前記第1トランジスタ及び前記第2トランジスタの各々が、制御端子と第1端子との間の電圧に応じて前記第1端子と第2端子との間に流れる電流を制御する所定のタイプのトランジスタであり、前記一対の第1トランジスタ及び第2トランジスタが持つ一対の前記制御端子において差動信号を入力する差動対と、
前記差動対における前記一対の第1トランジスタ及び第2トランジスタが持つ一対の前記第2端子に流れる電流に応じた差動信号を生じる負荷回路と、
前記負荷回路において生じた差動信号を増幅して出力する出力増幅段と、
前記出力増幅段から出力される差動信号を、前記差動対における前記一対の第1トランジスタ及び第2トランジスタが持つ一対の前記第1端子に帰還する帰還回路と、
前記差動対における前記一対の制御端子へ入力される差動信号の極性を繰り返し反転させることにより、当該差動信号の周波数成分を高周波側の周波数帯域へシフトさせる第1チョッピング回路と、
前記出力増幅段に入力される差動信号の極性を、前記第1チョッピング回路の前記極性反転動作と同期して繰り返し反転させることにより、当該差動信号の周波数成分を前記高周波側の周波数帯域から元の周波数帯域へ戻す第2チョッピング回路と、
前記帰還回路によって前記差動対の前記一対の第1端子に帰還される差動信号の極性を、前記第1チョッピング回路の前記極性反転動作と同期して繰り返し反転させることにより、当該差動信号の周波数成分を前記高周波側の周波数帯域へシフトさせる第3チョッピング回路と
を有し、
前記出力増幅段は、前記第1チョッピング回路における前記極性反転動作による周波数成分を減衰させる低域通過フィルタ特性を有する
ことを特徴とする増幅回路。 - 前記負荷回路から前記第2チョッピング回路へ入力される差動信号を増幅する差動増幅段を有する
ことを特徴とする請求項1に記載の増幅回路。 - 共通ノードから前記差動対における前記一対の第1端子へ分流する電流の経路に設けられた抵抗回路と、
第1の電源ラインから前記共通ノードへ流れる電流の経路に設けられた可変抵抗素子と、
前記差動対の前記一対の第2端子におけるコモンモード電圧が、入力される基準電圧に応じた所定の電圧に近づくように前記可変抵抗素子の抵抗を制御するコモンモード帰還回路と
を有することを特徴とする請求項1又は2に記載の増幅回路。 - 前記第1の電源ラインから流れる電流を前記第1端子より入力して前記第2端子から出力し、前記制御端子が前記第2端子と接続され、前記差動対を構成する前記第1トランジスタ及び前記第2トランジスタと同一の導電型を有する第3トランジスタと、前記第3トランジスタの前記第2端子から第2の電源ラインへ一定の電流を流す第1定電流回路とを含み、前記第3トランジスタの前記第1端子と前記第2端子との間に生じる電圧に応じた前記基準電圧を発生する基準電圧発生回路を有する
ことを特徴とする請求項3に記載の増幅回路。 - 前記コモンモード帰還回路は、
一対の前記第1端子と一対の前記第2端子において並列に接続された一対の第4トランジスタ及び第5トランジスタと、
前記一対の第4トランジスタ及び第5トランジスタが持つ前記一対の第1端子と共通に接続された前記第1端子を有する第6トランジスタと、
前記一対の第4トランジスタ及び第5トランジスタが持つ前記一対の第2端子から前記第2の電源ラインに流れる電流に応じた電流を、前記第6トランジスタの前記第2端子から前記第2の電源ラインへ流すカレントミラー回路と、
前記第1の電源ラインから前記第4トランジスタ、前記第5トランジスタ及び前記第6トランジスタの共通接続された前記第1端子へ一定の電流を流す第2定電流回路と
を含み、
前記負荷回路に生じる差動信号を、前記一対の第4トランジスタ及び第5トランジスタが持つ一対の前記制御端子に入力し、
前記基準電圧を前記第6トランジスタの前記制御端子に入力し、
前記第6トランジスタの前記第2端子に生じる電圧に応じて前記可変抵抗素子の抵抗を制御する
ことを特徴とする請求項4に記載の増幅回路。 - 一対の第1トランジスタ及び第2トランジスタを含む差動対であって、前記第1トランジスタ及び前記第2トランジスタの各々が、制御端子と第1端子との間の電圧に応じて前記第1端子と第2端子との間に流れる電流を制御する所定のタイプのトランジスタであり、前記一対の第1トランジスタ及び第2トランジスタが持つ一対の前記制御端子において差動信号を入力する差動対と、
前記差動対における前記一対の第1トランジスタ及び第2トランジスタが持つ一対の前記第2端子に流れる電流に応じた差動信号を生じる負荷回路と、
前記負荷回路において生じた差動信号を増幅して出力する出力増幅段と、
前記出力増幅段から出力される差動信号を、前記差動対における前記一対の第1トランジスタ及び第2トランジスタが持つ一対の前記第1端子に帰還する帰還回路と、
共通ノードから前記差動対における前記一対の第1端子へ分流する電流の経路に設けられた抵抗回路と、
第1の電源ラインから前記共通ノードへ流れる電流の経路に設けられた可変抵抗素子と、
前記差動対の前記一対の第2端子におけるコモンモード電圧が、入力される基準電圧に応じた所定の電圧に近づくように前記可変抵抗素子の抵抗を制御するコモンモード帰還回路と
を有することを特徴とする増幅回路。 - 前記第1の電源ラインから流れる電流を前記第1端子より入力して前記第2端子から出力し、前記制御端子が前記第2端子と接続され、前記差動対を構成する前記第1トランジスタ及び前記第2トランジスタと同一の導電型を有する第3トランジスタと、前記第3トランジスタの前記第2端子から第2の電源ラインへ一定の電流を流す第1定電流回路とを含み、前記第3トランジスタの前記第1端子と前記第2端子との間に生じる電圧に応じた前記基準電圧を発生する基準電圧発生回路を有する
ことを特徴とする請求項6に記載の増幅回路。 - 前記コモンモード帰還回路は、
一対の前記第1端子と一対の前記第2端子において並列に接続された一対の第4トランジスタ及び第5トランジスタと、
前記一対の第4トランジスタ及び第5トランジスタが持つ前記一対の第1端子と共通に接続された前記第1端子を有する第6トランジスタと、
前記一対の第4トランジスタ及び第5トランジスタが持つ前記一対の第2端子から前記第2の電源ラインに流れる電流に応じた電流を、前記第6トランジスタの前記第2端子から前記第2の電源ラインへ流すカレントミラー回路と、
前記第1の電源ラインから前記第4トランジスタ、前記第5トランジスタ及び前記第6トランジスタの共通接続された前記第1端子へ一定の電流を流す第2定電流回路と
を含み、
前記負荷回路に生じる差動信号を、前記一対の第4トランジスタ及び第5トランジスタが持つ一対の前記制御端子に入力し、
前記基準電圧を前記第6トランジスタの前記制御端子に入力し、
前記第6トランジスタの前記第2端子に生じる電圧に応じて前記可変抵抗素子の抵抗を制御する
ことを特徴とする請求項7に記載の増幅回路。
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