JP6180646B1 - 半導体パッケージ、及びモジュール - Google Patents

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Abstract

半導体パッケージは、パッケージ本体を備えている。パッケージ本体は、第１の端子及びダイパッドを有するリードフレームと、ダイパッドに設けられている２つ以上のＩＣチップと、ダイパッドに設けられている１つ以上の導電性部材と、第１の端子とＩＣチップとを電気的に接続しているワイヤと、リードフレーム、ＩＣチップ、導電性部材及びワイヤを封止しているモールド部材とを有している。パッケージ本体の天面、底面及び側面は、モールド部材によって形成されている。導電性部材はパッケージ本体の天面から露出し、ダイパッドはパッケージ本体の底面から露出している。

Description

この発明は、ＩＣチップがモールド部材で封止されている半導体パッケージ、及びモジュールに関するものである。
従来、高放熱かつ高密度実装を可能にする半導体パッケージとして、ＱＦＮ（Quad Flat No-leaded Package）が広く用いられている。ＱＦＮは、ＩＣチップと、ＩＣチップが搭載されている金属板であるダイボンドエリアと、外部接続用の端子と、ＩＣチップと端子とを接続するワイヤと、これらを封止する樹脂製のモールド部材とを有する表面実装型半導体パッケージである。
従来、１つの半導体パッケージでより大きなシステムを実現するために、複数のＩＣチップを樹脂製のモールド部材でまとめて封止した表面実装型半導体パッケージが知られている。このような半導体パッケージとしては、例えばＭＣＰ（Multi Chip Package）、ＭＣＭ（Multi Chip Module）、ＳｉＰ（System in Package）が挙げられる。複数のＩＣチップをモールド部材でまとめて封止した半導体パッケージでは、個別の機能をそれぞれ有するＩＣチップの電極パッド、ワイヤ及び端子が近接して配置されていることから、各ＩＣチップにおける入出力信号の一部が、それぞれの電極パッド、ワイヤ又は端子を介して電気的に結合しやすくなる。この電気的な結合が、ＩＣチップ間のアイソレーションを劣化させ、ＩＣチップの誤動作を引き起こす原因となる。
従来、ＩＣチップ間のアイソレーションの劣化を抑制するために、ＩＣチップの電極パッド間距離、ワイヤ間距離、端子間距離のそれぞれを一定の距離以上に離した半導体パッケージが提案されている（例えば特許文献１参照）。
また、従来、ＩＣチップに対する外部からの電磁的干渉を抑制するために、基板に実装されているＩＣチップを電磁シールドとしての金属板で覆い、ＩＣチップと金属板との間に樹脂を充填した半導体パッケージも提案されている（例えば特許文献２参照）。
さらに、従来、モジュール用基板にそれぞれ実装された複数の半導体パッケージに対する外部からの電磁的干渉を抑制するために、複数の半導体パッケージを樹脂製のモールド部材でまとめて封止し、モールド部材の外面に導体シールドを設けたモジュールも提案されている。このモジュールでは、モジュール用基板から導体シールドに達する導体柱がモールド部材に設けられている（例えば特許文献３及び４参照）。
特開２００５−２５２０９９号公報 特開２０１５−２１１０９１号公報 特開２０１２−１９０９１号公報 ＷＯ２０１５／１１９１５１
導体シールドで覆われた空間では、その空間のサイズに応じてキャビティ共振が発生する。キャビティ共振の周波数がＩＣチップの動作帯域付近になると、ＩＣチップの電極パッド間距離、ワイヤ間距離、端子間距離の遠近にかかわらず、ＩＣチップにおける入出力信号の一部が、電極パッド、ワイヤ又は端子を介して電気的に結合する。この電気的な結合が、ＩＣチップ間のアイソレーションを劣化させ、ＩＣチップの誤動作を引き起こす原因となる。従って、導体シールドで電磁遮蔽を行っている半導体パッケージでは、導体シールドで覆われた空間、即ちキャビティを小さくすると、キャビティ共振の周波数が高くなってキャビティ共振の周波数がＩＣチップの動作帯域から遠ざかり、ＩＣチップ間のアイソレーションの劣化を抑制することができる。
しかし、特許文献１に示されている従来の半導体パッケージでは、電極パッド間距離、ワイヤ間距離、端子間距離が大きくなっているので、半導体パッケージのサイズが大きくなってしまい、導体シールドで半導体パッケージを覆った場合も、導体シールドで覆われる空間のサイズが大きくなってしまう。これにより、キャビティ共振の周波数がＩＣチップの動作帯域付近又は動作帯域以下になってしまう。
また、特許文献３及び４に示されている従来のモジュールでも、導体シールドで覆われる空間のサイズが半導体パッケージよりも大きくなってしまい、キャビティ共振の周波数を高めることが難しくなってしまう。
一方、半導体パッケージでは、ＩＣチップの発熱による温度上昇に起因した動作不良を防止するために、放熱性を高めることが求められている。しかし、特許文献１に示されている従来の半導体パッケージでは、熱伝導率の低いモールド部材でＩＣチップが封止され、放熱機構が半導体パッケージの底面側にしかないので、ＩＣチップで発生した熱が半導体パッケージの天面から放熱されにくくなり、半導体パッケージの排熱性能が悪くなってしまう。
また、特許文献２に示されている従来の半導体パッケージでは、ＩＣチップが基板に実装されていることから、ＩＣチップから半導体パッケージの底面側へ伝わる熱の量が基板で制限されてしまい、半導体パッケージの底面からの排熱性能が悪くなってしまう。また、金属板とＩＣチップとの間に熱伝導率の低いモールド部材が介在しているので、ＩＣチップで発生した熱が金属板に伝わりにくくなってしまい、半導体パッケージの天面からの排熱性能も悪くなってしまう。
さらに、特許文献３及び４に示されているモジュールでも、熱伝導率の低いモジュール用基板に半導体パッケージが実装されていることから、半導体パッケージ内のＩＣチップで発生した熱がモジュール用基板から放出しにくくなり、モジュールの底面からの排熱性能が悪くなってしまう。また、導体シールドと半導体パッケージとの間に熱伝導率の低いモールド部材が介在しているので、半導体パッケージ内のＩＣチップで発生した熱が導体シールドに伝わりにくくなってしまい、モジュールの天面からの排熱性能も悪くなってしまう。
この発明は、上記のような課題を解決するためになされたものであり、電磁遮蔽の性能の劣化を抑制することができるとともに、排熱性能の向上を図ることができる半導体パッケージ、及びモジュールを得ることを目的とする。
この発明による半導体パッケージ、及びモジュールは、パッケージ本体を備え、パッケージ本体は、第１の端子及びダイパッドを有するリードフレームと、ダイパッドに設けられている２つ以上のＩＣチップと、ダイパッドに設けられている１つ以上の導電性部材と、第１の端子とＩＣチップとを電気的に接続しているワイヤと、リードフレーム、ＩＣチップ、導電性部材及びワイヤを封止しているモールド部材とを有し、パッケージ本体の天面、底面及び側面は、モールド部材によって形成されており、導電性部材は、パッケージ本体の天面から露出し、ダイパッドは、パッケージ本体の底面から露出している。
また、この発明による半導体パッケージ、及びモジュールは、パッケージ本体を備え、パッケージ本体は、端子パターンが設けられているパッケージ用基板と、パッケージ用基板に設けられているメタルインレイと、メタルインレイに設けられている２つ以上のＩＣチップと、メタルインレイに設けられている１つ以上の導電性部材と、端子パターンとＩＣチップとを電気的に接続しているワイヤと、ＩＣチップ、導電性部材及びワイヤを封止しているモールド部材とを有し、パッケージ本体の天面及び側面は、モールド部材によって形成され、パッケージ本体の底面は、パッケージ用基板によって形成されており、導電性部材は、パッケージ本体の天面から露出し、メタルインレイは、パッケージ本体の底面から露出している。
この発明による半導体パッケージ、及びモジュールによれば、ＩＣチップで発生する熱を、導電性部材を介してパッケージ本体の天面から放出させるとともに、ダイパッド又はメタルインレイを介してパッケージ本体の底面からも放出させることができ、半導体パッケージ及びモジュールの排熱性能の向上を図ることができる。また、導電性部材を含むグラウンドを、半導体パッケージを貫通させて設けることができる。これにより、キャビティ共振が生じる実効的な空間のサイズを小さくすることができ、半導体パッケージ及びモジュールの電磁遮蔽の性能の劣化を抑制することができる。
この発明の実施の形態１による半導体パッケージを示す斜視図である。 図１の半導体パッケージを示す上面図である。 図２のＩＩＩ−ＩＩＩ線に沿った断面図である。 図３の半導体パッケージを有するモジュールを示す断面図である。 比較例１によるモジュールの半導体パッケージを示す斜視図である。 図５の半導体パッケージを示す上面図である。 図６のＶＩＩ−ＶＩＩ線に沿った断面図である。 図７の半導体パッケージを有する比較例１のモジュールを示す断面図である。 実施の形態１によるモジュールにおけるキャビティ共振の周波数と、比較例１によるモジュールにおけるキャビティ共振の周波数とを比較するグラフである。 比較例２によるモジュールを示す断面図である。 この発明の実施の形態１による半導体パッケージを有するモジュールの他の例を示す断面図である。 この発明の実施の形態２による半導体パッケージを示す上面図である。 図１２のＸＩＩＩ−ＸＩＩＩ線に沿った断面図である。 この発明の実施の形態３による半導体パッケージを示す斜視図である。 図１４の半導体パッケージを示す上面図である。 図１５のＸＶＩ−ＸＶＩ線に沿った断面図である。 比較例３による半導体パッケージを示す斜視図である。 図１７の半導体パッケージを示す上面図である。 図１８のＸＩＸ−ＸＩＸ線に沿った断面図である。 この発明の実施の形態４による半導体パッケージを示す斜視図である。 図２０の半導体パッケージを示す上面図である。 図２１のＸＸＩＩ−ＸＸＩＩ線に沿った断面図である。 この発明の実施の形態４による半導体パッケージの導電性板の他の例を示す正面図である。 この発明の実施の形態４による半導体パッケージの導電性板及び導体柱の他の例を示す正面図である。
以下、この発明の実施の形態について図面を参照して説明する。
実施の形態１．
図１は、この発明の実施の形態１による半導体パッケージを示す斜視図である。また、図２は図１の半導体パッケージを示す上面図、図３は図２のＩＩＩ−ＩＩＩ線に沿った断面図である。本実施の形態では、ＱＦＮ型の半導体パッケージについて説明する。半導体パッケージ１は、パッケージ本体２を有している。この例では、パッケージ本体２がそのまま半導体パッケージ１を構成している。パッケージ本体２は、ダイパッド３及び第１の端子である複数の信号用接続端子４を有するリードフレーム５と、ダイパッド３に設けられている半導体部品である２つ以上（この例では、４個）のＩＣチップ６と、ダイパッド３に設けられている導電性部材である１つの導体柱７と、ＩＣチップ６と複数の信号用接続端子４とを電気的に接続している複数のワイヤ８と、リードフレーム５、ＩＣチップ６、導体柱７及び各ワイヤ８を封止している樹脂製のモールド部材９とを有している。
ダイパッド３及び各信号用接続端子４は、熱伝導性を持つ導電性材料で構成されている。ダイパッド３及び各信号用接続端子４を構成する導電性材料としては、例えば銅又は金等の金属が挙げられる。また、ダイパッド３及び各信号用接続端子４は、金属板に対する打ち抜き加工によって作製されている。ダイパッド３及び各信号用接続端子４は、互いに離れた状態で同一平面上に配置されている。複数の信号用接続端子４は、ダイパッド３の周囲に並べられている。
各ＩＣチップ６は、ダイパッド３の搭載面に設けられている。この例では、ダイパッド３の搭載面における中央領域を囲む周囲領域に各ＩＣチップ６が設けられている。各ＩＣチップ６には、電気接続用の複数の電極パッド６１が設けられている。
導体柱７は、熱伝導性を持つ導電性材料で構成されている。導体柱７を構成する導電性材料としては、例えば銅又は金等の金属が挙げられる。また、導体柱７は、ダイパッド３の各ＩＣチップ６が設けられている搭載面に設けられている。即ち、導体柱７及び各ＩＣチップ６は、ダイパッド３の共通の搭載面に設けられている。この例では、ダイパッド３の搭載面における中央領域に導体柱７が設けられている。また、導体柱７の高さは、各ＩＣチップ６の高さよりも高くなっている。この例では、導体柱７の形状が四角柱とされている。
各ワイヤ８は、熱伝導性を持つ導電性材料で構成されている。各ワイヤ８を構成する導電性材料としては、例えば銅又は金等の金属が挙げられる。また、各ワイヤ８は、信号用接続端子４と電極パッド６１とを連結している。これにより、ＩＣチップ６は、複数のワイヤ８を介して複数の信号用接続端子４に電気的に接続されている。
モールド部材９は、パッケージ本体２の外形を形作っている。これにより、モールド部材９には、パッケージ本体２の天面２ａ、底面２ｂ及び側面２ｃが形成されている。導体柱７は、ダイパッド３の搭載面からパッケージ本体２の天面２ａに達している。これにより、導体柱７の端部は、パッケージ本体２の天面２ａからパッケージ本体２外に露出している。
ダイパッド３は、パッケージ本体２の底面２ｂからパッケージ本体２外に露出している。パッケージ本体２の底面２ｂからは、ダイパッド３の裏面（即ち、ダイパッド３の搭載面と反対側の面）が露出されている。各信号用接続端子４は、パッケージ本体２の底面２ｂ及び側面２ｃのそれぞれからパッケージ本体２外にそれぞれ露出している。
各ＩＣチップ６で発生した熱は、ダイパッド３を介してパッケージ本体２の底面２ｂから放出されるとともに、ダイパッド３及び導体柱７を介してパッケージ本体２の天面２ａから放出される。
図４は、図３の半導体パッケージ１を有するモジュールを示す断面図である。モジュール１１は、複数の半導体パッケージ１と、複数の半導体パッケージ１が実装されているモジュール用基板１２と、複数の半導体パッケージ１をまとめて覆っている導電性のカバー１３とを有している。
モジュール用基板１２の半導体パッケージ１が実装された実装面には、複数の接地端子１４と、複数の信号端子１５とが設けられている。また、モジュール用基板１２には、接地された導電性パターンが接地導体１６として設けられている。複数の接地端子１４は、接地導体１６に接続されている。複数の信号端子１５は、モジュール用基板１２に設けられている図示しない信号線に接続されている。
カバー１３は、熱伝導性を持つ導電性材料で構成されている。カバー１３を構成する材料としては、例えば銅等の金属が挙げられる。また、カバー１３は、モジュール用基板１２の実装面に対向するカバー本体部１３１と、カバー本体部１３１の外周部からモジュール用基板１２に向けて突出しているカバー周壁部１３２と、カバー本体部１３１の中間部からモジュール用基板１２に向けて突出しているカバー仕切り部１３３とを有している。
モジュール用基板１２とカバー１３とで囲まれた空間には、複数の半導体パッケージ１が配置されている。各半導体パッケージ１は、カバー仕切り部１３３で仕切られた空間に個別に配置されている。
カバー周壁部１３２及びカバー仕切り部１３３のそれぞれは、熱伝導性を持つ導電性接続部材１７を介して接地端子１４に接続されている。導電性接続部材１７としては、例えばはんだ等が用いられている。これにより、カバー周壁部１３２及びカバー仕切り部１３３のそれぞれは、各接地端子１４を介して接地導体１６に電気的に接続されている。カバー１３及び接地導体１６は、互いに電気的に接続されることにより、複数の半導体パッケージ１を収容する導電性の遮蔽ケースを構成している。
各半導体パッケージ１は、カバー周壁部１３２及びカバー仕切り部１３３から離して配置されている。これにより、カバー周壁部１３２及びカバー仕切り部１３３のそれぞれと半導体パッケージ１との間には、空間１８が存在している。また、各半導体パッケージ１は、パッケージ本体２の天面２ａをカバー本体部１３１に向け、パッケージ本体２の底面２ｂをモジュール用基板１２に向けた状態で配置されている。さらに、各半導体パッケージ１は、ダイパッド３を接地端子１４に導電性接続部材１７を介して接続し、各信号用接続端子４を信号端子１５に導電性接続部材１７を介して接続した状態で、モジュール用基板１２に実装されている。これにより、半導体パッケージ１のダイパッド３は、接地導体１６に熱的及び電気的に接続されている。また、各半導体パッケージ１は、パッケージ本体２の天面２ａをカバー本体部１３１に接触させた状態で配置されている。これにより、パッケージ本体２の天面２ａからの導体柱７の露出部分は、カバー本体部１３１に接触している。これにより、半導体パッケージ１の導体柱７は、カバー１３に熱的及び電気的に接続されている。
カバー１３及び接地導体１６で構成された遮蔽ケース内の空間（即ち、キャビティ）には、導体柱７、ダイパッド３、導電性接続部材１７及び接地端子１４で構成された柱状のグラウンドが設けられている。
半導体パッケージ１の各ＩＣチップ６で発生した熱は、ダイパッド３及び導体柱７を介してカバー１３に放出されるとともに、ダイパッド３、導電性接続部材１７及び接地端子１４を介して接地導体１６に放出される。
このような半導体パッケージ１及びモジュール１１では、２つ以上のＩＣチップ６が設けられているダイパッド３に導体柱７が設けられており、ダイパッド３がパッケージ本体２の底面２ｂから露出し、導体柱７がパッケージ本体２の天面２ａから露出しているので、各ＩＣチップ６で発生する熱を、ダイパッド３及び導体柱７を介してパッケージ本体２の天面２ａから放出させるだけでなく、ダイパッド３を介してパッケージ本体２の底面２ｂからも放出させることができる。これにより、半導体パッケージ１の排熱性能の向上を図ることができる。また、モジュール用基板１２に実装された半導体パッケージ１をカバー１３で覆ってモジュール１１を構成した場合、モジュール用基板１２に設けられた接地導体１６とカバー１３とで構成された遮蔽ケース内の空間に、導体柱７及びダイパッド３を含むグラウンドを、半導体パッケージ１を貫通させて設けることができる。これにより、キャビティ共振が生じる実効的な空間（即ち、キャビティ）のサイズを小さくすることができ、キャビティ共振の周波数を高域にシフトさせて半導体パッケージ１のＩＣチップ６の動作帯域からキャビティ共振の周波数を遠ざけることができる。従って、モジュール１１における電磁遮蔽の高周波性能を向上させることができ、半導体パッケージ１及びモジュール１１の電磁遮蔽の性能の劣化を抑制することができる。
ここで、実施の形態１による半導体パッケージ１を有するモジュール１１における電磁遮蔽性能の効果を確認するために、実施の形態１による半導体パッケージ１を有するモジュール１１と、比較例１によるモジュールとのそれぞれについて、キャビティ共振の周波数をシミュレーションにより求めた。
図５は、比較例１によるモジュールの半導体パッケージを示す斜視図である。また、図６は図５の半導体パッケージを示す上面図、図７は図６のＶＩＩ−ＶＩＩ線に沿った断面図である。比較例１による半導体パッケージ１０１のダイパッド３には、２つ以上のＩＣチップ６が設けられているが、導体柱７は設けられていない。また、比較例１におけるダイパッド３に設けられているＩＣチップ６の数、及びダイパッド３の形状は、実施の形態１と異なっている。比較例１による半導体パッケージ１０１の他の構成は、実施の形態１と同様である。
図８は、図７の半導体パッケージ１０１を有する比較例１のモジュールを示す断面図である。比較例１によるモジュールでは、実施の形態１と同様の構成のモジュール用基板１２に比較例１による複数の半導体パッケージ１０１が実装され、実施の形態１と同様の構成のカバー１３で複数の半導体パッケージ１０１が覆われている。各半導体パッケージ１０１の天面は、カバー１３のカバー本体部１３１から離れている。また、比較例１によるモジュールでは、各半導体パッケージ１０１とカバー１３との間に樹脂製のモールド部材１０２が充填されている。比較例１によるモジュールの他の構成は、実施の形態１と同様である。
図９は、実施の形態１によるモジュール１１におけるキャビティ共振の周波数と、比較例１によるモジュールにおけるキャビティ共振の周波数とを比較するグラフである。なお、図９では、互いに異なるＩＣチップ６に接続されている２つの信号用接続端子４の間のキャビティ共振の周波数特性（アイソレーション特性）を、実施の形態１及び比較例１のそれぞれによるモジュールについて示している。また、図９では、比較例１におけるキャビティ共振の周波数を１としたときの比である規格化周波数（Normalized Frequency）を横軸に示している。
図９に示すように、例えば、規格化周波数が１であるときのアイソレーション特性に着目すると、実施の形態１によるモジュール１１におけるキャビティ共振の周波数は、比較例１によるモジュールにおけるキャビティ共振の周波数に対して、１．３倍以上、高域側にシフトしていることが分かる。これにより、実施の形態１による半導体パッケージ１を有するモジュール１１における電磁遮蔽性能の効果が向上していることが確認できる。
また、図８を見ると、比較例１による半導体パッケージ１０１に導体柱が存在していないので、比較例１によるモジュールでは、各ＩＣチップ６からカバー１３への熱の伝導経路が、金属よりも熱伝導率の低いモールド部材９及びモールド部材１０２となり、各ＩＣチップ６で発生した熱がカバー１３に放出しにくくなっていることが分かる。
図１０は、比較例２によるモジュールを示す断面図である。比較例２によるモジュールでは、カバー１３のカバー仕切り部１０３がカバー本体部１３１と別部材になっている。カバー仕切り部１０３は、熱伝導性を持つ導電性材料で構成されている。比較例２では、カバー仕切り部１０３がカバー本体部１３１と異なる金属で構成されている。他の構成は比較例１と同様である。
比較例２によるモジュールでも、カバー仕切り部１０３とカバー本体部１３１とが別部材になっていること以外は比較例１と同じなので、アイソレーション特性及び排熱性能が比較例１と同様の結果となる。
実施の形態１によるモジュール１１では、各ＩＣチップ６で発生した熱が、ダイパッド３及び接地端子１４の順に伝わってモジュール用基板１２の接地導体１６に排出されるだけでなく、ダイパッド３及び導体柱７の順に伝わってカバー１３へも排出される。これにより、実施の形態１によるモジュール１１における排熱性能は、比較例１及び２によるモジュールにおける排熱性能よりも高くなる。
なお、上記の例では、ダイパッド３と接地端子１４とを接続する導電性接続部材１７、及び信号用接続端子４と信号端子１５とを接続する導電性接続部材１７のそれぞれが金属製のはんだとされているが、これに限らず、例えば金属フィラーを樹脂と混合した部材を導電性接続部材１７として用いてもよい。このようにしても、ダイパッド３と接地端子１４との間の熱伝導性及び導電性を確保することができ、半導体パッケージ１及びモジュール１１のアイソレーションの劣化の抑制及び排熱性能の向上を図ることができる。
また、上記の例では、半導体パッケージ１のパッケージ本体２の天面２ａにカバー１３のカバー本体部１３１が接触しているが、パッケージ本体２の天面２ａとカバー本体部１３１との間に導電性充填材１９を介在させてもよい。即ち、図１１は、この発明の実施の形態１による半導体パッケージ１を有するモジュール１１の他の例を示す断面図である。パッケージ本体２の天面２ａ及び導体柱７のそれぞれとカバー本体部１３１との間には、導電性充填材１９が介在している。導電性充填材１９は、モールド部材９よりも高い熱伝導性を持つシートである。図１１では、導電性充填材１９が、金属フィラーを樹脂と混合した柔軟性の高い導電性シートになっている。また、導電性充填材１９は、パッケージ本体２の天面２ａからの導体柱７の露出部分の形状、及びカバー本体部１３１の形状に合わせて変形して導体柱７及びカバー本体部１３１のそれぞれに密着した状態で、パッケージ本体２の天面２ａとカバー本体部１３１との間に介在している。このように、導体柱７とカバー１３との間に導電性充填材１９を介在させることにより、導体柱７とカバー１３とが導電性充填材１９を介して熱的及び電気的に接続され、導体柱７とカバー１３との間の熱伝導性及び導電性を高めることができる。従って、モジュール１１の排熱性能及びアイソレーション特性の向上をさらに図ることができる。また、半導体パッケージ１及びカバー１３の少なくともいずれかの製造誤差により導体柱７とカバー１３とが接触しにくい状態になっている場合でも、導体柱７とカバー１３との間に導電性充填材１９を介在させることにより、導体柱７とカバー１３との間の熱伝導性及び導電性を高めることができる。これにより、半導体パッケージ１及びモジュール１１を製造しやすくすることができる。なお、導電性充填材１９は、導体柱７とカバー本体部１３１との間で変形可能であれば金属製のシートでもよい。
実施の形態２．
図１２は、この発明の実施の形態２による半導体パッケージを示す上面図である。また、図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線に沿った断面図である。モールド部材９で封止されているリードフレーム５は、ダイパッド３と、第１の端子である複数の信号用接続端子２２と、各信号用接続端子２２と異なる第２の端子である複数の接地用接続端子２３とを有している。ダイパッド３、各信号用接続端子２２及び各接地用接続端子２３は、互いに離れた状態で同一平面上に配置されている。複数の信号用接続端子２２は、ダイパッド３の周囲に並べられている。複数の接地用接続端子２３は、ダイパッド３及び各信号用接続端子２２が配置された領域の周囲に並べられている。
ダイパッド３の裏面及び各信号用接続端子２２のそれぞれは、パッケージ本体２の底面２ｂから露出している。各接地用接続端子２３は、パッケージ本体２の底面２ｂ及び側面２ｃのそれぞれから露出している。
各ワイヤ８は、ＩＣチップ６の電極パッド６１と各信号用接続端子２２とを連結している。これにより、ＩＣチップ６は、複数のワイヤ８を介して複数の信号用接続端子２２に電気的に接続されている。各接地用接続端子２３は、各ＩＣチップ６と電気的に接続されておらず、各ＩＣチップ６から電気的に絶縁されている。
半導体パッケージ１は、パッケージ本体２に加えて、パッケージ本体２を覆っている導電性薄膜２１をさらに有している。導電性薄膜２１は、パッケージ本体２の底面２ｂを除いてパッケージ本体２の天面２ａ及び側面２ｃを覆っている。これにより、導電性薄膜２１は、パッケージ本体２の天面２ａで導体柱７に電気的に接続され、パッケージ本体２の側面２ｃで各接地用接続端子２３に電気的に接続されている。導電性薄膜２１は、熱伝導性を持つ導電性材料で構成されている。導電性薄膜２１を構成する材料としては、例えば銅等の金属が挙げられる。これにより、導体柱７と各接地用接続端子２３とは、導電性薄膜２１を介して互いに熱的及び電気的に接続されている。半導体パッケージ１の他の構成は実施の形態１と同様である。
モジュールに用いられている半導体パッケージ１は、実施の形態１と同様の図４に示すモジュール用基板１２に実装されている。モジュールでは、半導体パッケージ１のダイパッド３及び各接地用接続端子２３がモジュール用基板１２の接地端子１４に導電性接続部材１７を介して接続されている。これにより、半導体パッケージ１のダイパッド３及び各接地用接続端子２３は、モジュール用基板１２に設けられている接地導体１６に熱的及び電気的に接続されている。また、モジュールでは、半導体パッケージ１の各信号用接続端子２２がモジュール用基板１２の信号端子１５に導電性接続部材１７を介して接続されている。また、モジュールでは、半導体パッケージ１の導電性薄膜２１がカバー１３のカバー本体部１３１に接触している。これにより、導体柱７は、カバー１３に導電性薄膜２１を介して熱的及び電気的に接続されている。モジュールの他の構成は実施の形態１と同様である。
このような半導体パッケージ１及びモジュールでは、パッケージ本体２が導電性薄膜２１で覆われており、導電性薄膜２１が、導体柱７及び各接地用接続端子２３のそれぞれに電気的に接続されているので、導電性薄膜２１によって半導体パッケージ１自体に電磁遮蔽機能を持たせることができる。これにより、半導体パッケージ１及びモジュールの電磁遮蔽の性能の劣化をさらに抑制することができる。また、導体柱７からの熱が導電性薄膜２１を介して各接地用接続端子２３及びカバー１３へ伝わりやすくすることができ、半導体パッケージ１の排熱性能の向上もさらに図ることができる。
なお、上記の例のモジュールにおいて、導電性薄膜２１とカバー本体部１３１との間に導電性充填材１９を介在させてもよい。このようにすれば、導体柱７とカバー１３とを導電性充填材１９を介して電気的に接続させることができ、導体柱７とカバー１３との間の熱伝導性及び導電性をさらに高めることができる。
実施の形態３．
実施の形態１及び２では、半導体パッケージ１にリードフレームが用いられているが、リードフレームの代わりにパッケージ用基板を半導体パッケージに用いてもよい。
即ち、図１４は、この発明の実施の形態３による半導体パッケージ１を示す斜視図である。また、図１５は図１４の半導体パッケージ１を示す上面図、図１６は図１５のＸＶＩ−ＸＶＩ線に沿った断面図である。半導体パッケージ１は、パッケージ本体２を有している。パッケージ本体２は、端子パターン３３が設けられているパッケージ用基板３１と、パッケージ用基板３１に設けられているメタルインレイ３５と、メタルインレイ３５に設けられている２つ以上（この例では、４個）のＩＣチップ６と、メタルインレイ３５に設けられている１つの導体柱７と、ＩＣチップ６と端子パターン３３とを電気的に接続している複数のワイヤ８と、各ＩＣチップ６、導体柱７及び各ワイヤ８を封止している樹脂製のモールド部材９とを有している。
ＩＣチップ６、導体柱７、ワイヤ８及びモールド部材９の構成は、実施の形態１と同様である。パッケージ本体２の天面２ａ及び側面２ｃは、モールド部材９によって形成されている。導体柱７は、パッケージ本体２の天面２ａから露出している。
パッケージ用基板３１には、端子パターン３３が設けられている第１の面と、第１の面と反対側の面であり、パッケージ本体２の底面２ｂを形成する第２の面とが形成されている。パッケージ用基板３１には、第１の面から第２の面に厚さ方向へ貫通する開口部３２が設けられている。メタルインレイ３５は、開口部３２に挿入された状態でパッケージ用基板３１に設けられている。これにより、メタルインレイ３５は、パッケージ本体２の底面２ｂから露出している。
パッケージ用基板３１には、パッケージ用基板３１を厚さ方向に貫通する複数のヴィア３４が設けられている。パッケージ用基板３１の第１の面に設けられている端子パターン３３は、パッケージ用基板３１の第２の面又は内部に設けられている導電性パターン（配線パターン）にヴィア３４を介して電気的に接続されている。これにより、半導体パッケージ１では、ＩＣチップ６からの信号をパッケージ用基板３１の第１の面側から第２の面側へ取り出すことが可能になっている。
メタルインレイ３５は、熱伝導性を持つ導電性材料で構成されている。メタルインレイ３５を構成する材料としては、例えば銅等の金属が挙げられる。メタルインレイ３５の厚さは、パッケージ用基板３１の厚さよりも厚くなっている。各ＩＣチップ６及び導体柱７は、共通のメタルインレイ３５に設けられている。これにより、各ＩＣチップ６で発生した熱は、メタルインレイ３５を介して導体柱７に伝導される。
モジュールに用いられている半導体パッケージ１は、実施の形態１と同様の図４に示すモジュール用基板１２に実装されている。本実施の形態では、パッケージ用基板３１の第２の面に設けられている導電性パターンが、モジュール用基板１２の信号端子１５（図４）に導電性接続部材１７を介して接続されている。また、本実施の形態では、パッケージ本体２の底面２ｂから露出しているメタルインレイ３５が、モジュール用基板１２の接地端子１４（図４）に導電性接続部材１７を介して接続されている。半導体パッケージ１及びモジュールの他の構成は実施の形態１と同様である。
ここで、実施の形態３と比較するための比較例３について説明する。図１７は、比較例３による半導体パッケージ１０４を示す斜視図である。また、図１８は図１７の半導体パッケージ１０４を示す上面図、図１９は図１８のＸＩＸ−ＸＩＸ線に沿った断面図である。比較例３による半導体パッケージでは、複数の端子パターン３３がパッケージ用基板３１の第１の面に互いに離して設けられている。各端子パターン３３のそれぞれは、パッケージ用基板３１を厚さ方向へ貫通するヴィア３４を介して、第１の面と反対側の第２の面の導電性パターンに電気的に接続されている。
パッケージ用基板３１の第１の面に設けられている複数の端子パターン３３のうち、パッケージ用基板３１の中央に位置する端子パターン３３には板状の導体柱７が設けられ、中央の端子パターン３３の周囲に位置する複数の端子パターン３３には複数のＩＣチップ６がそれぞれ設けられている。各ＩＣチップ６及び導体柱７は、パッケージ用基板３１の第２の面に設けられた互いに異なる導電性パターンに、互いに異なるヴィア３４を介してそれぞれ電気的に接続されている。比較例３による半導体パッケージ１０４の他の構成は実施の形態３と同様である。
比較例３による半導体パッケージ１０４がモジュールに用いられている状態では、信号端子１５と接地端子１４とが設けられた図４に示すモジュール用基板に半導体パッケージ１０４が実装されている。比較例３では、各ＩＣチップ６にヴィア３４を介して接続されている半導体パッケージ１０４の導電性パターンが信号端子１５に導電性接続部材を介して接続され、導体柱７にヴィア３４を介して接続されている半導体パッケージ１０４の導電性パターンが接地端子１４に導電性接続部材を介して接続されている。比較例３によるモジュールの他の構成は実施の形態３と同様である。
比較例３による半導体パッケージ１０４では、互いに独立した複数のヴィア３４に各ＩＣチップ６及び導体柱７が個別に接続されていることから、各ＩＣチップ６で発生した熱が、導体柱７へ伝わりにくく、熱伝導可能な熱量が小さいヴィア３４を伝わることとなり、排熱性能が低くなることが分かる。
これに対して、実施の形態３による半導体パッケージ１では、メタルインレイ３５がパッケージ用基板３１に設けられ、各ＩＣチップ６及び導体柱７が共通のメタルインレイ３５に設けられているので、各ＩＣチップ６で発生する熱を、メタルインレイ３５及び導体柱７を介してパッケージ本体２の天面２ａから放出させるだけでなく、メタルインレイ３５を介してパッケージ本体２の底面２ｂからも放出させることができる。これにより、半導体パッケージ１の排熱性能の向上を図ることができる。また、モジュール用基板１２に実装された半導体パッケージ１をカバー１３で覆ってモジュールを構成した場合、モジュール用基板１２に設けられた接地導体１６とカバー１３とで構成された遮蔽ケース内の空間に、導体柱７及びメタルインレイ３５を含むグラウンドを、半導体パッケージ１を貫通させて設けることができる。これにより、キャビティ共振が生じる実効的な空間のサイズを小さくすることができ、半導体パッケージ１及びモジュール１１の電磁遮蔽の性能の劣化を抑制することができる。さらに、パッケージ用基板３１が半導体パッケージ１に用いられているので、半導体パッケージ１の設計自由度を向上させることができる。
なお、上記の例のモジュールにおいて、パッケージ本体２の天面２ａとカバー本体部１３１との間に導電性充填材１９を介在させてもよい。このようにすれば、導体柱７とカバー１３とを導電性充填材１９を介して電気的に接続させることができ、導体柱７とカバー１３との間の熱伝導性及び導電性をさらに高めることができる。
実施の形態４．
図２０は、この発明の実施の形態４による半導体パッケージを示す斜視図である。また、図２１は図２０の半導体パッケージを示す上面図、図２２は図２１のＸＸＩＩ−ＸＸＩＩ線に沿った断面図である。半導体パッケージ１は、実施の形態１と同様のパッケージ本体２と、パッケージ本体２の天面２ａに重なっている導電性板４１とを有している。
導電性板４１は、モールド部材９と一体になっている。また、導電性板４１は、熱伝導性を持つ導電性材料で構成されている。導電性板４１を構成する材料としては、例えば銅等の金属が挙げられる。この例では、導電性板４１の形状が、パッケージ本体２の形状に合わせて矩形状となっている。導電性板４１は、パッケージ本体２の天面２ａからの導体柱７の露出部分に接触している。これにより、導体柱７は、導電性板４１に熱的及び電気的に接続されている。半導体パッケージ１の他の構成は実施の形態１と同様である。
半導体パッケージ１がモジュールに用いられている状態では、半導体パッケージ１の導電性板４１がカバー本体部１３１（図４）に接触している。これにより、導体柱７は、導電性板４１を介してカバー１３に熱的及び電気的に接続されている。導電性板４１の線膨張係数は、モールド部材９の線膨張係数よりもカバー１３の線膨張係数に近い値、又はカバー１３の線膨張係数と同じ値となっている。モジュールの他の構成は実施の形態１と同様である。
このような半導体パッケージ１及びモジュールでは、パッケージ本体２の天面２ａに導電性板４１が重なっているので、導体柱７からの熱を導電性板４１に放出させることができ、半導体パッケージ１の排熱性能の向上をさらに図ることができる。また、モジュールでは、半導体パッケージ１の導電性板４１をカバー１３に接触させることができるので、半導体パッケージ１のカバー１３に接触する部分の線膨張係数をカバー１３の線膨張係数に近づけることができる。これにより、モジュールの製造を容易にすることができ、モジュールの信頼性の向上を図ることができる。
なお、上記の例では、導電性板４１を構成する材料が金属であるが、金属フィラーを樹脂と混合した板を導電性板４１として用いてもよい。
また、上記の例では、実施の形態１のパッケージ本体２の天面２ａに導電性板４１が重なっているが、実施の形態３のパッケージ本体２の天面２ａに導電性板４１を重ねてもよい。
また、上記の例のモジュールにおいて、導電性板４１とカバー本体部１３１との間に導電性充填材１９を介在させてもよい。このようにすれば、導体柱７とカバー１３とを導電性充填材１９を介して電気的に接続させることができ、導体柱７とカバー１３との間の熱伝導性及び導電性をさらに高めることができる。
また、上記の例では、導電性板４１の形状が矩形状になっているが、これに限定されない。例えば、導電性板４１の形状をダイパッド３の形状と同じにしてもよい。この場合、金属板に対する打ち抜き加工を行うことにより、図２３に示すように、複数の導電性板４１が繋がった連結体を形成し、導電性板４１の連結体を図２３の破線の位置で切断することにより導電性板４１を製造する。このようにすれば、同じ形状の部材をダイパッド３及び導電性板４１のそれぞれとして用いることができ、製造設備の共通化を図ることができる。
また、上記の例では、導電性板４１と導体柱７とが別部材になっているが、導電性板４１及び導体柱７が共通の金属板によって形成されていてもよい。この場合、図２４に示すように、導電性板４１にＵ字状の切込み５１を入れ、切込み５１で囲まれた部分を曲げて導電性板４１に対して立たせることにより導体柱７を形成する。このようにすれば、導電性板４１及び導体柱７を共通の金属板で形成することができ、導電性板４１と導体柱７との間の熱伝導性及び導電性の向上を図ることができる。また、半導体パッケージ１の製造工程において導電性板４１及び導体柱７を一体として取り扱うことができ、半導体パッケージ１の製造作業も容易にすることができる。なお、図２４では、ダイパッド３の形状と同じ形状の導電性板４１に切込み５１を入れるようになっているが、導電性板４１の形状はダイパッド３の形状と同じである必要はなく、導電性板４１の形状を、例えばパッケージ本体２の形状と同じ矩形状にしてもよい。
また、各上記実施の形態では、ダイパッド３又はメタルインレイ３５に設けられている導体柱７の数が１つとなっているが、これに限定されず、ダイパッド３又はメタルインレイ３５に設けられている導体柱７の数を２つ以上にしてもよい。
また、各上記実施の形態では、導体柱７を構成する材料が金属とされているが、これに限らず、例えば金属フィラーを樹脂と混合した部材を導体柱７として用いてもよい。
本願発明は、発明の範囲内において、各上記実施の形態の自由な組み合わせ、あるいは各上記実施の形態の任意の構成要素の変形、もしくは各上記実施の形態において任意の構成要素の省略が可能である。

Claims (7)

  1. パッケージ本体、及び
    前記パッケージ本体を覆っている導電性薄膜
    を備え、
    前記パッケージ本体は、
    第１の端子及びダイパッドを有するリードフレームと、
    前記ダイパッドに設けられている２つ以上のＩＣチップと、
    前記ダイパッドに設けられている１つ以上の導電性部材と、
    前記第１の端子と前記ＩＣチップとを電気的に接続しているワイヤと、
    前記リードフレーム、前記ＩＣチップ、前記導電性部材及び前記ワイヤを封止しているモールド部材と
    を有し、
    前記パッケージ本体の天面、底面及び側面は、前記モールド部材によって形成されており、
    前記導電性部材は、前記パッケージ本体の天面から露出し、
    前記ダイパッドは、前記パッケージ本体の底面から露出しており、
    前記リードフレームは、前記第１の端子と異なる第２の端子をさらに有し、
    前記第２の端子は、前記パッケージ本体の側面から露出し、
    前記導電性薄膜は、前記パッケージ本体の天面及び側面を覆っている状態で、前記導電性部材及び前記第２の端子のそれぞれに電気的に接続されている半導体パッケージ。
  2. パッケージ本体を有する半導体パッケージ、
    接地導体が設けられ、前記半導体パッケージが実装されているモジュール用基板、及び
    前記半導体パッケージを覆っている導電性のカバー
    を備えているモジュールであって、
    前記パッケージ本体は、
    第１の端子及びダイパッドを有するリードフレームと、
    前記ダイパッドに設けられている２つ以上のＩＣチップと、
    前記ダイパッドに設けられている１つ以上の導電性部材と、
    前記第１の端子と前記ＩＣチップとを電気的に接続しているワイヤと、
    前記リードフレーム、前記ＩＣチップ、前記導電性部材及び前記ワイヤを封止しているモールド部材と
    を有し、
    前記パッケージ本体の天面、底面及び側面は、前記モールド部材によって形成されており、
    前記導電性部材は、前記パッケージ本体の天面から露出し、
    前記第１の端子及び前記ダイパッドは、前記パッケージ本体の底面から露出し、
    前記接地導体及び前記カバーは、互いに接続された状態で前記半導体パッケージを収容する遮蔽ケースを構成しており、
    前記遮蔽ケースの内部に存在している前記導電性部材は、前記接地導体及び前記カバーのそれぞれに電気的に接続されているモジュール。
  3. 前記半導体パッケージは、前記パッケージ本体を覆っている導電性薄膜をさらに有し、
    前記リードフレームは、前記第１の端子と異なる第２の端子をさらに有し、
    前記第２の端子は、前記パッケージ本体の側面から露出し、
    前記導電性薄膜は、前記パッケージ本体の天面及び側面を覆っている状態で、前記導電性部材及び前記第２の端子のそれぞれに電気的に接続されている請求項２に記載のモジュール。
  4. 前記パッケージ本体の天面に重なっている導電性板
    を備え、
    前記導電性板は、前記パッケージ本体の天面からの前記導電性部材の露出部分に接触し、
    前記導電性板の形状は、前記ダイパッドの形状と同じである請求項２に記載のモジュール。
  5. パッケージ本体を有する半導体パッケージ、
    接地導体が設けられ、前記半導体パッケージが実装されているモジュール用基板、及び
    前記半導体パッケージを覆っている導電性のカバー
    を備えているモジュールであって、
    前記パッケージ本体は、
    第１の端子パターン及び第２の端子パターンが設けられているパッケージ用基板と、
    前記パッケージ用基板に設けられているメタルインレイと、
    前記メタルインレイに設けられている２つ以上のＩＣチップと、
    前記メタルインレイに設けられている１つ以上の導電性部材と、
    前記第１の端子パターンと前記第２の端子パターンとを電気的に接続しているヴィアと、
    前記第１の端子パターンと前記ＩＣチップとを電気的に接続しているワイヤと、
    前記ＩＣチップ、前記導電性部材及び前記ワイヤを封止しているモールド部材と
    を有し、
    前記パッケージ本体の天面及び側面は、前記モールド部材によって形成され、
    前記パッケージ本体の底面は、前記パッケージ用基板によって形成されており、
    前記導電性部材は、前記パッケージ本体の天面から露出し、
    前記第２の端子パターン及び前記メタルインレイは、前記パッケージ本体の底面から露出し、
    前記接地導体及び前記カバーは、互いに接続された状態で前記半導体パッケージを収容する遮蔽ケースを構成しており、
    前記遮蔽ケースの内部に存在している前記導電性部材は、前記接地導体及び前記カバーのそれぞれに電気的に接続されているモジュール。
  6. 前記半導体パッケージは、前記パッケージ本体の天面に重なっている導電性板
    を有し、
    前記導電性板は、前記パッケージ本体の天面からの前記導電性部材の露出部分に接触している請求項２又は請求項５に記載のモジュール。
  7. 前記半導体パッケージと前記カバーとの間には、導電性充填材が介在しており、
    前記導電性部材と前記カバーとは、前記導電性充填材を介して電気的に接続されている請求項２〜請求項６のいずれか一項に記載のモジュール。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3486944A4 (en) * 2017-09-14 2019-05-22 Shenzhen Goodix Technology Co., Ltd. CHIP HOUSING STRUCTURE AND METHOD AND ELECTRONIC DEVICE
JP2019080046A (ja) * 2017-10-24 2019-05-23 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． プリント基板、半導体パッケージ及び半導体パッケージの製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11538728B2 (en) 2017-12-20 2022-12-27 Mitsubishi Electric Corporation Semiconductor package comprising a heat dissipation structure and an outer peripheral frame used as a resin flow barrier
JP7144112B2 (ja) 2018-09-19 2022-09-29 ローム株式会社 半導体装置
EP4040483A3 (en) * 2021-02-04 2022-10-26 Murata Manufacturing Co., Ltd. Electronic component with internal shielding

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0472648U (ja) * 1990-11-07 1992-06-26
JPH0758245A (ja) * 1993-08-12 1995-03-03 Toshiba Corp 半導体装置及びその製造方法
JPH09172114A (ja) * 1995-12-19 1997-06-30 Nec Eng Ltd 半導体フラットパッケージ
JPH10125830A (ja) * 1996-10-24 1998-05-15 Hitachi Ltd 高周波モジュールおよびその製造方法
JP2004349728A (ja) * 1999-04-29 2004-12-09 “ドリー・ペー”ライセンシング・ベー・ベー カプセル化電子部品、特に集積回路の製造方法
JP2008258411A (ja) * 2007-04-05 2008-10-23 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2009105389A (ja) * 2007-10-02 2009-05-14 Rohm Co Ltd パワーモジュール
JP2009206204A (ja) * 2008-02-26 2009-09-10 Sharp Corp 出力制御装置
JP2009540572A (ja) * 2006-06-08 2009-11-19 ユニセム （モーリシャス） ホールディングス リミテッド 熱特性を向上させた、基板を用いたアレイ・パッケージの製造方法
JP2010021515A (ja) * 2008-06-12 2010-01-28 Renesas Technology Corp 半導体装置およびその製造方法
JP2013026296A (ja) * 2011-07-19 2013-02-04 Daikin Ind Ltd パワーモジュール

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5087961A (en) * 1987-01-28 1992-02-11 Lsi Logic Corporation Semiconductor device package
JP2005252099A (ja) 2004-03-05 2005-09-15 Sharp Corp 高周波用半導体装置
US8053872B1 (en) * 2007-06-25 2011-11-08 Rf Micro Devices, Inc. Integrated shield for a no-lead semiconductor device package
US7732917B2 (en) 2007-10-02 2010-06-08 Rohm Co., Ltd. Power module
US8362598B2 (en) 2009-08-26 2013-01-29 Amkor Technology Inc Semiconductor device with electromagnetic interference shielding
JP2012019091A (ja) * 2010-07-08 2012-01-26 Sony Corp モジュールおよび携帯端末
JP2012028484A (ja) * 2010-07-22 2012-02-09 Panasonic Corp モジュールと、その製造方法
WO2012011210A1 (ja) * 2010-07-22 2012-01-26 パナソニック株式会社 半導体装置及びその製造方法
JP6045427B2 (ja) * 2013-04-08 2016-12-14 三菱電機株式会社 電磁波シールド構造および高周波モジュール構造
JP6262776B2 (ja) 2014-02-04 2018-01-17 太陽誘電株式会社 回路モジュール
JP6017492B2 (ja) 2014-04-24 2016-11-02 Ｔｏｗａ株式会社 樹脂封止電子部品の製造方法、突起電極付き板状部材、及び樹脂封止電子部品
EP3499560B1 (en) * 2017-12-15 2021-08-18 Infineon Technologies AG Semiconductor module and method for producing the same

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0472648U (ja) * 1990-11-07 1992-06-26
JPH0758245A (ja) * 1993-08-12 1995-03-03 Toshiba Corp 半導体装置及びその製造方法
JPH09172114A (ja) * 1995-12-19 1997-06-30 Nec Eng Ltd 半導体フラットパッケージ
JPH10125830A (ja) * 1996-10-24 1998-05-15 Hitachi Ltd 高周波モジュールおよびその製造方法
JP2004349728A (ja) * 1999-04-29 2004-12-09 “ドリー・ペー”ライセンシング・ベー・ベー カプセル化電子部品、特に集積回路の製造方法
JP2009540572A (ja) * 2006-06-08 2009-11-19 ユニセム （モーリシャス） ホールディングス リミテッド 熱特性を向上させた、基板を用いたアレイ・パッケージの製造方法
JP2008258411A (ja) * 2007-04-05 2008-10-23 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2009105389A (ja) * 2007-10-02 2009-05-14 Rohm Co Ltd パワーモジュール
JP2009206204A (ja) * 2008-02-26 2009-09-10 Sharp Corp 出力制御装置
JP2010021515A (ja) * 2008-06-12 2010-01-28 Renesas Technology Corp 半導体装置およびその製造方法
JP2013026296A (ja) * 2011-07-19 2013-02-04 Daikin Ind Ltd パワーモジュール

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3486944A4 (en) * 2017-09-14 2019-05-22 Shenzhen Goodix Technology Co., Ltd. CHIP HOUSING STRUCTURE AND METHOD AND ELECTRONIC DEVICE
US10770413B2 (en) 2017-09-14 2020-09-08 Shenzhen GOODIX Technology Co., Ltd. Chip packaging structure and method, and electronic device
JP2019080046A (ja) * 2017-10-24 2019-05-23 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． プリント基板、半導体パッケージ及び半導体パッケージの製造方法
JP7268982B2 (ja) 2017-10-24 2023-05-08 三星電子株式会社 プリント基板、半導体パッケージ及び半導体パッケージの製造方法

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